KR20170065731A - 불휘발성 메모리 모듈 및 메모리 시스템 - Google Patents

불휘발성 메모리 모듈 및 메모리 시스템 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 불휘발성 메모리 모듈은 불휘발성 메모리, 불휘발성 메모리의 캐시 메모리인 휘발성 메모리, 휘발성 메모리와 메모리 데이터 라인을 공유하고, 불휘발성 메모리를 제어하도록 구성되는 제어기, 및 외부 장치로부터의 모듈 쓰기 커맨드 및 제1 어드레스에 응답하여, 제1 버스를 통해 제1 읽기 커맨드 및 제1 어드레스를 휘발성 메모리로 전송하고, 제2 버스를 통해 제1 쓰기 커맨드 및 제1 어드레스를 제어기로 전송하는 모듈 컨트롤러를 포함한다.

Description

불휘발성 메모리 모듈 및 메모리 시스템{NONVOLATILE MEMORY MODULE AND MEMORY SYSTEM}
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 모듈 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
특히, DRAM은 빠른 응답 속도 및 빠른 동작 속도를 갖기 때문에, 시스템의 주 메모리(main memory)로써 널리 사용된다. 그러나, DRAM은 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리이기 때문에, DRAM에 저장된 데이터를 보존하기 위해서는 별도의 장치가 요구된다. 또한, DRAM은 캐패시터를 사용하여 데이터를 저장하기 때문에, 단위 셀의 크기가 크고, 이로 인하여, 제한된 영역에 DRAM 용량을 증가시키는데 어려움이 있다.
본 발명의 목적은 불휘발성 메모리 및 휘발성 메모리를 사용하여 대용량 및 고성능을 갖는 불휘발성 메모리 모듈 및 메모리 시스템을 제공하는데 있다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 모듈은 불휘발성 메모리, 상기 불휘발성 메모리의 캐시 메모리인 휘발성 메모리, 상기 휘발성 메모리와 메모리 데이터 라인을 공유하고, 상기 불휘발성 메모리를 제어하도록 구성되는 제어기, 및 외부 장치로부터의 모듈 쓰기 커맨드 및 제1 어드레스에 응답하여, 제1 버스를 통해 제1 읽기 커맨드 및 상기 제1 어드레스를 상기 휘발성 메모리로 전송하고, 제2 버스를 통해 제1 쓰기 커맨드 및 상기 제1 어드레스를 상기 제어기로 전송하는 모듈 컨트롤러를 포함하고, 상기 휘발성 메모리는 상기 제1 읽기 커맨드 및 상기 제1 어드레스에 응답하여, 제1 태그 및 제1 데이터를 출력하고, 상기 제어기는 상기 제1 쓰기 커맨드 및 상기 제1 어드레스에 응답하여, 상기 제1 태그 및 상기 제1 어드레스를 기반으로 상기 제1 데이터를 상기 불휘발성 메모리에 선택적으로 프로그램하는 것을 특징으로 한다.
실시 예로서, 상기 제어기는 상기 휘발성 메모리와 태그 데이터 라인을 공유하고, 상기 태그 데이터 라인을 통해 상기 제1 태그를 수신하고, 상기 메모리 데이터 라인을 통해 상기 제1 데이터를 수신한다.
실시 예로서, 상기 모듈 컨트롤러에 의해 상기 제1 읽기 커맨드 및 상기 제1 어드레스가 상기 휘발성 메모리로 전송되는 타이밍 및 상기 제1 쓰기 커맨드 및 상기 제1 어드레스가 상기 제어기로 전송되는 타이밍은 서로 다른 것을 특징으로 한다.
실시 예로서, 상기 불휘발성 메모리 모듈은 상기 메모리 데이터 라인 및 데이터 라인 사이에 배치되고, 상기 데이터 라인을 통해 상기 외부 장치와 연결되고, 상기 모듈 컨트롤러의 제어에 따라 상기 메모리 데이터 라인 및 상기 데이터 라인을 구동하는 데이터 버퍼를 더 포함한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 모듈은 불휘발성 메모리, 상기 불휘발성 메모리의 캐시 메모리인 휘발성 메모리, 상기 휘발성 메모리와 메모리 데이터 라인을 공유하고, 상기 불휘발성 메모리를 제어하도록 구성되는 제어기, 및 외부 장치로부터의 모듈 읽기 커맨드 및 제1 어드레스에 응답하여, 제1 버스를 통해 제1 쓰기 커맨드 및 상기 제1 어드레스를 상기 휘발성 메모리로 전송하고, 제2 버스를 통해 제1 읽기 커맨드 및 상기 제1 어드레스를 상기 제어기로 전송하는 모듈 컨트롤러를 포함하고, 상기 제어기는 상기 제1 읽기 커맨드 및 상기 제1 어드레스에 응답하여 상기 메모리 데이터 라인을 통해, 상기 불휘발성 메모리로부터의 제1 데이터를 출력하고, 상기 휘발성 메모리는 상기 메모리 데이터 라인을 통해 상기 제1 데이터를 수신하고, 상기 제1 쓰기 커맨드 및 상기 제1 어드레스에 응답하여 상기 제1 데이터를 기입하는 것을 특징으로 한다.
실시 예로서, 상기 제1 데이터는 상기 메모리 데이터 라인을 통해 상기 외부 장치로 제공되는 것을 특징으로 한다.
실시 예로서, 상기 모듈 컨트롤러는 상기 제1 읽기 커맨드 및 상기 제1 어드레스를 상기 제어기로 전송하고, 소정의 시간이 경과한 이후에, 상기 제1 쓰기 커맨드 및 상기 제1 어드레스를 상기 휘발성 메모리로 전송하는 것을 특징으로 한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 모듈은 불휘발성 메모리, 상기 불휘발성 메모리의 캐시 메모리인 휘발성 메모리, 상기 휘발성 메모리와 메모리 데이터 라인을 공유하고, 상기 불휘발성 메모리를 제어하도록 구성되는 제어기, 및 외부 장치로부터의 모듈 읽기 커맨드 및 제1 어드레스에 응답하여, 제1 버스를 통해 제1 읽기 커맨드 및 상기 제1 어드레스를 상기 휘발성 메모리로 전송하고, 제2 버스를 통해 상기 제어기로 제어하는 모듈 컨트롤러를 포함하고, 상기 휘발성 메모리는 상기 제1 읽기 커맨드 및 상기 제1 어드레스에 응답하여, 제1 데이터 및 제1 태그를 출력하고, 상기 제어기는 상기 제1 태그를 기반으로 상기 제1 데이터를 상기 불휘발성 메모리에 선택적으로 프로그램한다.
본 발명의 일 실시 예에 따른 메모리 시스템은 제1 메모리, 상기 제1 메모리의 캐시 메모리인 제2 메모리, 및 상기 제1 메모리 및 상기 제2 메모리와 데이터 버스를 공유하고, 상기 데이터 버스를 통해 상기 제1 및 제2 메모리들과 데이터를 교환하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 제2 메모리는 상기 메모리 컨트롤러의 제어에 따라 캐시 정보를 출력하고, 상기 제1 메모리는 상기 캐시 정보를 기반으로 상기 제2 메모리로부터의 데이터를 선택적으로 프로그램하는 것을 특징으로 한다.
실시 예로서, 상기 제1 메모리는 불휘발성 메모리 모듈이고, 상기 제2 메모리는 휘발성 메모리 모듈인 것을 특징으로 한다.
실시 예로서, 상기 제1 메모리는 상기 메모리 컨트롤러의 데이터에 따라 데이터를 출력하고, 상기 제2 메모리는 상기 메모리 컨트롤러의 제어에 따라 상기 제1 메모리로부터의 데이터를 선택적으로 기입하는 것을 특징으로 한다.
본 발명의 일 실시 예에 따른 메모리 시스템은 제1 메모리, 상기 제1 메모리의 캐시 메모리인 제2 메모리, 및 상기 제1 메모리 및 상기 제2 메모리와 데이터 버스를 공유하고, 상기 데이터 버스를 통해 상기 제1 및 제2 메모리들과 데이터를 교환하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 상기 제2 메모리로부터의 캐시 정보를 기반으로 상기 제2 메모리로부터의 데이터를 상기 제1 메모리에 선택적으로 기입하는 것을 특징으로 한다.
본 발명에 따르면, 불휘발성 메모리 및 휘발성 메모리를 사용하여 대용량 및 고성능을 갖는 불휘발성 메모리 모듈이 제공된다. 불휘발성 메모리 모듈은 시스템의 주 메모리로써 사용되며, 이로 인하여 항샹된 성능 및 감소된 비용을 갖는 불휘발성 메모리 모듈 및 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 예시적으로 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 모듈을 상세하게 보여주는 블록도이다.
도 3은 도 2의 불휘발성 메모리 모듈의 쓰기 동작을 보여주는 순서도이다.
도 4는 도 3의 동작 방법을 상세하게 설명하기 위한 타이밍도이다.
도 5는 도 2의 불휘발성 메모리 모듈(100)의 읽기 동작을 보여주는 순서도이다.
도 6은 도 5의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다.
도 7은 도 2의 불휘발성 메모리 모듈의 다른 읽기 동작을 보여주는 순서도이다.
도 8은 도 7의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다.
도 9는 도 2의 휘발성 메모리의 캐시 구조를 설명하기 위한 도면이다.
도 10은 도 2의 불휘발성 메모리 모듈의 제어기의 동작을 보여주는 순서도이다.
도 11은 도 10에 도시된 동작 방법을 상세하게 설명하기 위한 블록도이다.
도 12는 도 10 및 도 11에 도시된 동작 방법을 상세하게 설명하기 위한 타이밍도이다.
도 13은 도 11의 제어기의 다른 실시 예에 따른 동작을 보여주는 순서도이다.
도 14는 도 2의 불휘발성 메모리 모듈의 다른 동작을 보여주는 순서도이다.
도 15는 도 14의 동작을 상세하게 설명하기 위한 블록도이다.
도 16은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 17은 도 16의 캐시 관리자의 동작을 설명하기 위한 도면이다.
도 18은 도 16의 불휘발성 메모리 모듈의 동작을 설명하기 위한 타이밍도이다.
도 19는 도 2의 불휘발성 메모리 모듈의 다른 동작을 보여주는 순서도이다.
도 20은 도 19의 동작을 상세하게 설명하기 위한 타이밍도이다.
도 21은 본 발명에 따른 불휘발성 메모리 모듈에 포함된 불휘발성 메모리를 예시적으로 보여주는 블록도이다.
도 22은 본 발명에 따른 불휘발성 메모리 모듈의 불휘발성 메모리에 포함된 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다.
도 23는 본 발명에 따른 불휘발성 메모리 모듈의 휘발성 메모리를 예시적으로 보여주는 블록도이다.
도 24는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 서버 시스템을 예시적으로 보여주는 도면이다.
도 25는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 상세하게 설명된다. 이하의 설명에서, 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 발명의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 발명의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 당업자에 의해 수행될 수 있다. 더욱이, 잘 알려진 기능들 및 구조들에 대한 설명들은 명확성 및 간결성을 위하여 생략된다. 본문에서 사용된 용어들은 본 발명의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.
이하의 도면들 또는 상세한 설명에서의 모듈들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 직접적 또는 비직접적일 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 통신에 의한 연결이거나 또는 물리적인 접속일 수 있다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 사용자 시스템(10)은 불휘발성 메모리 모듈들(100), 프로세서(101), 칩셋(102), 그래픽 처리 유닛(103), 입출력 장치(104), 스토리지 장치(105)를 포함한다. 예시적으로, 사용자 시스템(10)은 컴퓨터, 노트북, 서버, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치와 같은 컴퓨팅 시스템일 수 있다.
사용자 시스템(10)은 불휘발성 메모리 모듈(100), 프로세서(101), 칩셋(102), 그래픽 처리 유닛(103), 입출력 장치(104), 및 스토리지 장치(105)를 포함한다.
프로세서(101)는 사용자 시스템(100)의 제반 동작을 제어할 수 있다. 프로세서(101)는 사용자 시스템(100)에서 수행되는 다양한 연산을 수행하고, 데이터를 처리할 수 있다.
불휘발성 메모리 모듈(100)은 프로세서(101)와 직접적으로 연결될 수 있다. 예를 들어, 불휘발성 메모리 모듈(100)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module) 형태를 가질 수 있고, 불휘발성 메모리 모듈(100)은 프로세서(101)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(101)와 통신할 수 있다. 예시적으로, 불휘발성 메모리 모듈(100)은 NVDIMM 프로토콜을 기반으로 프로세서(101)와 통신할 수 있다.
불휘발성 메모리 모듈(100)은 프로세서(101)의 주 메모리 또는 동작 메모리로써 사용될 수 있다. 불휘발성 메모리 모듈(100)은 불휘발성 메모리 및 휘발성 메모리를 포함할 수 있다. 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같이 전원 공급이 차단되어도 데이터가 소실되지 않는 메모리를 포함할 수 있다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같이 전원이 차단되면, 데이터가 소실되는 메모리를 포함할 수 있다.
예시적으로, 불휘발성 메모리 모듈(100)의 불휘발성 메모리는 사용자 시스템(10) 또는 프로세서(101)의 주 메모리(main memory)로써 사용되고, 휘발성 메모리는 사용자 시스템(10), 프로세서(101), 또는 불휘발성 메모리 모듈(100)의 캐시 메모리(cache memory)로써 사용될 수 있다.
칩셋(102)은 프로세서(101)와 전기적으로 연결되고, 프로세서(101)의 제어에 따라 사용자 시스템(10)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(102)은 주요 버스들을 통해 GPU(103), 입출력 장치(104), 및 스토리지 장치(105)와 각각 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.
GPU(103)는 사용자 시스템(10)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로, GPU(103)는 시스템-온-칩 형태로 프로세서(101) 내에 실장될 수 있다.
입출력 장치(104)는 사용자 시스템(10)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 예를 들어, 입출력 장치(104)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자, 온도 센서, 생체 인식 센서 등과 같은 사용자 입력 장치들 및 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 장치들을 포함할 수 있다.
스토리지 장치(105)는 사용자 시스템(10)의 대용량 저장 매체로서 사용될 수 있다. 스토리지 장치(105)는 하드 디스크 드라이브, SSD, 메모리 카드, 메모리 스틱 등과 같은 대용량 저장 매체들을 포함할 수 있다.
도 2는 도 1의 불휘발성 메모리 모듈을 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 불휘발성 메모리 모듈(100)은 모듈 컨트롤러(110)(모듈 컨트롤러; Ram Control Device), 이종 메모리 장치(120), 데이터 버퍼(130), 및 직렬 프레즌스 검출 칩(140)(SPD chip; Serial Presence Detect chip)을 포함한다.
모듈 컨트롤러(110)는 프로세서(101)로부터 커맨드/어드레스(CA)를 수신하고, 수신된 커맨드/어드레스(CA)에 응답하여 이종 메모리 장치(120)를 제어할 수 있다. 예를 들어, 모듈 컨트롤러(110)는 프로세서(101)로부터의 커맨드/어드레스(CA)에 응답하여 커맨드/어드레스(CA_n) 및 커맨드/어드레스(CA_v)를 이종 메모리 장치(120)로 제공할 수 있다.
예시적으로, 커맨드/어드레스(CA_n)는 이종 메모리 장치(120)에 포함된 불휘발성 메모리(123)를 제어하기 위한 커맨드/어드레스이고, 커맨드/어드레스(CA_v)는 이종 메모리 장치(120)에 포함된 휘발성 메모리(121)를 제어하기 위한 커맨드/어드레스일 수 있다.
이하에서, 간결한 설명을 위하여, 프로세서(101)로부터 제공되는 커맨드/어드레스(CA)는 '모듈 커맨드/어드레스'라 칭하고, 모듈 컨트롤러(110)로부터 휘발성 메모리(121)로 제공되는 커맨드/어드레스(CA_v)는 'VM(Volatile Memory) 커맨드/어드레스'라 칭하고, 모듈 컨트롤러(110)로부터 NVM 제어기(122)로 제공되는 커맨드/어드레스(CA_n)는 'NVM(Nonvolatile Memory) 커맨드/어드레스'라 칭한다.
예시적으로, NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)와 서로 다른 커맨드/어드레스 버스를 통해 제공될 수 있다.
이종 메모리 장치(120)는 휘발성 메모리(121), NVM 제어기(122), 및 불휘발성 메모리(123)를 포함한다. 휘발성 메모리(121)는 모듈 컨트롤러(110)로부터의 VM 커맨드/어드레스(CA_v)에 응답하여 동작할 수 있다. 휘발성 메모리(121)는 VM 커맨드/어드레스(CA_v)에 응답하여 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)을 통해 데이터 및 태그(TAG)를 각각 출력할 수 있다. 휘발성 메모리(121)는 VM 커맨드/어드레스(CA_v)에 따라 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)을 통해 각각 수신된 데이터 및 태그를 기입할 수 있다.
NVM 제어기(122)는 모듈 컨트롤러(110)로부터의 NVM 커맨드/어드레스(CA_n)에 응답하여 동작할 수 있다. 예를 들어, NVM 제어기(122)는 모듈 컨트롤러(110)로부터의 NVM 커맨드/어드레스(CA_n)에 따라, 메모리 데이터 라인(MDQ)을 통해 수신된 데이터를 불휘발성 메모리(123)에 프로그램하거나 또는 불휘발성 메모리(123)에 프로그램된 데이터를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다.
NVM 제어기(122)는 불휘발성 메모리(123)를 제어하기 위한 다양한 동작을 수행할 수 있다. 예를 들어, NVM 제어기(122)는 불휘발성 메모리(123)를 효율적으로 사용하기 위하여 가비지 콜렉션, 웨어 레벨링, 어드레스 변환 등과 같은 동작을 수행할 수 있다. 예시적으로, NVM 제어기(122)는 에러 정정 회로, 랜더마이져 등과 같은 구성 요소들을 더 포함할 수 있다.
예시적으로, 휘발성 메모리(121) 및 NVM 제어기(122)는 서로 동일한 메모리 데이터 라인(MDQ)을 공유할 수 있다.
예시적으로, 휘발성 메모리(121) 및 모듈 컨트롤러(110)는 태그 데이터 라인(TDQ)을 서로 공유할 수 있다. 또는 휘발성 메모리(121), NVM 제어기(122), 및 모듈 컨트롤러(110)는 태그 데이터 라인(TDQ)을 서로 공유할 수 있다. NVM 제어기(122)는 태그 데이터 라인(TDQ)을 통해 태그(TAG)를 출력할 수 있다.
데이터 버퍼(130)는 메모리 데이터 라인(MDQ)을 통해 데이터를 수신하고, 수신된 데이터를 데이터 라인(DQ)을 통해 프로세서(101)로 제공할 수 있다. 또는 데이터 버퍼(130)는 데이터 라인(DQ)을 통해 데이터를 수신하고, 수신된 데이터를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다. 예시적으로, 데이터 버퍼(130)는 모듈 컨트롤러(110)의 제어(예를 들어, 버퍼 커맨드(미도시))에 응답하여 동작할 수 있다. 예시적으로, 데이터 버퍼(130)는 메모리 데이터 라인(MDQ) 상의 신호 및 데이터 라인(DQ) 상의 신호를 구분하는 역할을 수행할 수 있다. 또는 데이터 버퍼(130)는 메모리 데이터 라인(MDQ) 및 데이터 라인(DQ) 사이의 신호를 차단하는 역할을 수행할 수 있다. 즉, 데이터 버퍼(130)에 의해 메모리 데이터 라인(MDQ)의 신호가 데이터 라인(DQ)에 영향을 미치지 않거나 또는 데이터 버퍼(130)에 의해 데이터 라인(DQ)의 신호가 메모리 데이터 라인(MDQ)의 신호에 영향을 미치지 않을 수 있다.
예시적으로, 메모리 데이터 라인(MDQ)은 불휘발성 메모리 모듈(100)에 포함된 구성 요소들(예를 들어, 휘발성 메모리, 불휘발성 메모리, 데이터 버퍼 등) 사이의 데이터 전송 경로일 수 있고, 데이터 라인(DQ)은 불휘발성 메모리 모듈(100) 및 프로세서(101) 사이의 데이터 전송 경로일 수 있다. 태그 데이터 라인(TDQ)은 태그(TAG)를 송수신하기 위한 전송 경로일 수 있다.
예시적으로, 메모리 데이터 라인(MDQ), 데이터 라인(DQ), 및 태그 데이터 라인(TDQ) 각각은 복수의 배선들을 포함할 수 있다. 또한, 비록 도면에 도시되지는 않았으나, 메모리 데이터 라인(MDQ), 데이터 라인(DQ), 및 태그 데이터 라인(TDQ) 각각은 메모리 데이터 스트로브 라인(MDQS), 데이터 스트로브 라인(DQS), 및 태그 데이터 스트로브 라인(TDQS)을 포함할 수 있다. 이하에서, 도면의 간결성을 위하여, 데이터 스트로브 라인(MDQS), 데이터 스트로브 라인(DQS), 및 태그 데이터 스트로브 라인(TDQS)의 참조 번호 및 구성은 생략된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 데이터 라인(MDQ), 데이터 라인(DQ), 및 태그 데이터 라인(TDQ)과 연결된 구성 요소들은 데이터 스트로브 라인(MDQS), 데이터 스트로브 라인(DQS), 및 태그 데이터 스트로브 라인(TDQS)의 신호에 동기하여 데이터 또는 태그를 송수신할 수 있다.
SPD(140)는 프로그램 가능 읽기 전용 기억 장치(EEPROM; Electrically Erasable Programmable Read-Only Memory)일 수 있다. SPD(140)는 불휘발성 메모리 모듈(100)의 초기 정보 또는 장치 정보(DI)를 포함할 수 있다. 예시적으로, SPD(140)는 불휘발성 메모리 모듈(100)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 장치 정보(DI)를 포함할 수 있다. 불휘발성 메모리 모듈(100)이 포함된 사용자 시스템(10)이 부팅될 때, 프로세서(101)는 SPD(140)로부터 장치 정보(DI)를 읽고, 이를 기반으로 불휘발성 메모리 모듈(100)을 인식할 수 있다. 프로세서(101)는 SPD(140)로부터 읽은 장치 정보(DI)를 기반으로, 불휘발성 메모리 모듈(100)을 제어할 수 있다.
이하에서, 간결한 설명을 위하여, 휘발성 메모리(121)는 DRAM인 것으로 가정하고, 불휘발성 메모리(123)는 낸드 플래시 메모리인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 휘발성 메모리(121)는 다른 종류의 랜덤 액세스 메모리를 포함할 수 있고, 불휘발성 메모리(123)는 다른 종류의 불휘발성 메모리 장치들을 포함할 수 있다.
예시적으로, 휘발성 메모리(121)는 복수의 휘발성 메모리 칩들을 포함할 수 있고, 각 휘발성 메모리 칩들은 별도의 칩, 별도의 패키지 등으로 구현될 수 있다. 각 휘발성 메모리 칩들은 서로 다른 메모리 데이터 라인들 또는 태그 데이터 라인을 통해 모듈 컨트롤러(110) 또는 NVM 제어기(122)와 연결될 수 있다.
예시적으로, 프로세서(101)는 불휘발성 메모리 모듈(100)의 불휘발성 메모리(123)를 메인 메모리로써 사용할 수 있다. 즉, 프로세서(101)는 불휘발성 메모리(123)의 저장 공간을 메인 메모리 영역으로 인식할 수 있다. 휘발성 메모리(121)는 프로세서(101) 및 불휘발성 메모리(123)의 캐시 메모리로써 동작할 수 있다. 예시적으로, 휘발성 메모리(121)는 후 기입 캐시(write-back cache)로 사용될 수 있다. 즉, 프로세서(101)로부터의 모듈 커맨드/어드레스(CA)에 응답하여 모듈 컨트롤러(110)는 캐시 히트 또는 캐시 미스를 판별하고, 판별 결과에 따라 휘발성 메모리(121) 또는 불휘발성 메모리(123)를 제어할 수 있다.
예시적으로, 캐시 히트는 프로세서(101)로부터 수신된 모듈 커맨드/어드레스(CA)와 대응되는 데이터가 휘발성 메모리(121)에 저장되어 있는 경우를 가리킨다. 캐시 미스는 프로세서(101)로부터 수신된 모듈 커맨드/어드레스(CA)와 대응되는 데이터가 휘발성 메모리(121)에 저장되어 있지 않은 경우를 가리킨다.
예시적으로, 모듈 컨트롤러(110)는 태그(TAG)를 기반으로 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다. 모듈 컨트롤러(110)는 프로세서(101)로부터 수신된 모듈 커맨드/어드레스(CA) 및 태그(TAG)를 비교함으로써 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다.
예시적으로, 태그(TAG)는 휘발성 메모리(121)에 저장된 데이터와 대응되는 어드레스(address)의 일부를 포함할 수 있다. 예시적으로, 모듈 컨트롤러(110)는 태그 데이터 라인(TDQ)을 통해 휘발성 메모리(121)와 태그(TAG)를 주고 받을 수 있다. 예시적으로, 휘발성 메모리(121)에 데이터가 기입될 때, 모듈 컨트롤러(110)의 제어에 따라, 데이터와 대응되는 태그(TAG)가 휘발성 메모리(121)에 함께 기입될 수 있다.
예시적으로, 휘발성 메모리(121) 및 불휘발성 메모리(123)는 n:1(단, n은 자연수)의 직접 사상(direct mapping) 관계를 가질 수 있다. 즉, 휘발성 메모리(121)는 불휘발성 메모리(123)의 직접 사상 캐시(direct mapped cache)일 수 있다. 예를 들어, 휘발성 메모리(121)의 제1 휘발성 저장 영역은 불휘발성 메모리(123)의 제1 내지 제n 불휘발성 저장 영역들과 대응될 수 있다. 이 때, 제1 휘발성 저장 영역 및 제1 내지 제n 불휘발성 저장 영역들 각각은 서로 동일한 크기일 수 있다. 예시적으로, 제1 휘발성 저장 영역은 부가 정보(예를 들어, 태그, ECC, 더티 정보 등)를 저장하기 위한 영역을 더 포함할 수 있다.
비록 도면에 도시되지는 않았으나, 불휘발성 메모리 모듈(100)은 별도의 메모리(미도시)를 더 포함할 수 있다. 별도의 메모리(미도시)는 NVM 제어기(122)에서 사용되는 데이터, 프로그램, 소프트웨어 등과 같은 정보를 저장할 수 있다. 예를 들어, 별도의 메모리는 NVM 제어기(122)에 의해 관리되는 매핑 테이블, FTL 등과 같은 정보를 저장할 수 있다. 또는 별도의 메모리는 불휘발성 메모리(123)로부터 읽은 데이터 또는 불휘발성 메모리(123)에 저장될 데이터를 임시 저장하기 위한 버퍼 메모리일 수 있다.
이하에서, 도 3 내지 도 8을 참조하여, 불휘발성 메모리 모듈(100)의 쓰기 동작 및 읽기 동작이 상세하게 설명된다. 이하에서, 간결한 설명을 위하여, 휘발성 메모리(121)와 연관된 구성 요소들(예를 들어, 데이터, 태그, 커맨드/어드레스 등)은 '_v'의 참조 기호를 사용하여 표현된다. 예를 들어, 휘발성 메모리(121)를 제어하기 위하여 모듈 컨트롤러(110)로부터 출력되는 VM 커맨드/어드레스는 'CA_v'로 표현되고, 모듈 컨트롤러(110)의 제어에 따라 휘발성 메모리(121)로부터 출력되는 데이터는 'DT_v'로 표현된다. 좀 더 상세하게는, 휘발성 메모리(121)에 데이터를 기입하기 위한 VM 쓰기 커맨드는 'WR_v'로 표현되고, 휘발성 메모리(121)로부터 데이터를 읽기 위한 VM 읽기 커맨드는 'RD_v'로 표현된다.
마찬가지로, 불휘발성 메모리(123)와 연관된 구성 요소들(예를 들어, 데이터, 태그, 커맨드/어드레스 등)은 '_n'의 참조 기호를 사용하여 표현된다. 예를 들어, 불휘발성 메모리(123)를 제어하기 위하여 모듈 컨트롤러(110)로부터 출력되는 NVM 커맨드/어드레스는 'CA_n'로 표현되고, 모듈 컨트롤러(110)의 제어에 따라 불휘발성 메모리(121)로부터 출력되는 데이터는 'DT_n'로 표현된다. 좀 더 상세하게는, 불휘발성 메모리(123)에 데이터를 기입하기 위한 NVM 쓰기 커맨드는 'WR_n'으로 표현되고, 불휘발성 메모리(123)로부터 데이터를 읽기 위한 NVM 읽기 커맨드는 'RD_n'으로 표현된다.
도 3은 도 2의 불휘발성 메모리 모듈의 쓰기 동작을 보여주는 순서도이다. 도 1 내지 도 3을 참조하면, S11 단계에서, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 쓰기 커맨드 및 어드레스(WR, ADD)를 전송한다. 예를 들어, 프로세서(101)는 불휘발성 메모리 모듈(100)에 쓰기 데이터(DT_w)를 기입하기 위하여 모듈 쓰기 커맨드 및 어드레스(WR, ADD)를 불휘발성 메모리 모듈(100)로 전송한다. 예시적으로, 모듈 쓰기 커맨드 및 어드레스(WR, ADD)는 쓰기 데이터(DT_w)에 대응하는 어드레스(ADD)를 포함할 수 있다. 쓰기 데이터에 대응하는 어드레스(ADD)는 불휘발성 메모리 모듈(100)의 저장 공간, 즉, 불휘발성 메모리(123)의 저장 공간 중 일부에 대응하는 논리적 어드레스, 메모리 어드레스일 수 있다.
S12 단계에서, 불휘발성 메모리 모듈(100)은 수신된 모듈 쓰기 커맨드 및 어드레스(WR, ADD)에 응답하여 휘발성 메모리(121)에 대한 읽기 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)의 영역 중 수신된 어드레스(ADD) 또는 수신된 어드레스(ADD)의 일부와 대응되는 영역에서 데이터 및 태그(TAG)를 읽을 수 있다. 예시적으로, 불휘발성 메모리 모듈(100)은 읽은 태그(TAG) 및 어드레스(ADD)를 비교함으로써 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다.
S13 단계에서, 불휘발성 메모리 모듈(100)은 S12 단계의 읽기 동작의 결과를 기반으로 플러시 동작을 선택적으로 수행할 수 있다. 예를 들어, S12 단계의 읽기 동작의 결과가 캐시 미스를 가리키는 경우, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터 읽은 데이터가 불휘발성 메모리(123)에 저장되도록 플러시 동작을 수행할 수 있다. 예시적으로, 도 2를 참조하여 설명된 바와 같이, 불휘발성 메모리(123)를 제어하는 NVM 제어기(122) 및 휘발성 메모리(121)는 메모리 데이터 라인(MDQ)을 공유한다. 즉, 휘발성 메모리(121)로부터 읽은 데이터에 의해 메모리 데이터 라인(MDQ)의 전압이 구동될 경우, 불휘발성 메모리(123)를 제어하는 NVM 제어기(122)는 메모리 데이터 라인(MDQ)을 통해 휘발성 메모리(121)로부터 읽은 데이터를 수신(또는 감지)할 수 있다. NVM 제어기(122)는 수신된 데이터를 불휘발성 메모리(123)에 프로그램할 수 있다.
예시적으로, S12 단계의 읽기 동작의 결과가 캐시 히트를 가리키는 경우, 불휘발성 메모리 모듈(100)은 플러시 동작을 수행하지 않을 수 있다. 또는 S12 단계의 읽기 동작의 결과가 캐시 히트를 가리키고, 읽은 데이터가 더티 데이터(dirty data)인 경우, 불휘발성 메모리 모듈(100)은 플러시 동작을 수행할 수 있다.
예시적으로, 불휘발성 메모리 모듈(100)의 플러시 동작, 캐시 히트 또는 캐시 미스 판별, 더티 데이터 판별과 같은 동작들은 NVM 제어기(122)에 의해 수행될 수 있다.
S14 단계에서, 프로세서(101)는 불휘발성 메모리 모듈(100)로 쓰기 데이터(DT_w)를 전송할 수 있다. 예시적으로, S11 단계로부터 미리 정해진 시간이 경과한 이후에, S14 단계의 동작이 수행될 수 있다. 즉, 프로세서(101)는 모듈 쓰기 커맨드 및 어드레스(WR, ADD)를 전송하고, 미리 정해진 시간이 경과한 이후에, 불휘발성 메모리 모듈(100)로 쓰기 데이터(DT_w)를 전송할 수 있다. 이 때, 미리 정해진 시간은 쓰기 레이턴시(WL; Write Latency)일 수 있다. 예시적으로, 쓰기 레이턴시(WL)는 불휘발성 메모리 모듈(100)의 동작 특성에 따라 미리 정해진 시간 또는 클럭 주기일 수 있다. 쓰기 레이턴시(WL)에 대한 정보는 SPD(140)에 저장되고, 장치 정보(DI)로써 프로세서(101)로 제공될 수 있다. 프로세서(101)는 장치 정보(DI)를 기반으로 쓰기 데이터(DT_w)를 전송할 수 있다.
S15 단계에서, 불휘발성 메모리 모듈(100)은 수신된 쓰기 데이터(DT_w)를 휘발성 메모리(121) 또는 불휘발성 메모리(133)에 기입 또는 프로그램할 수 있다.
도 4는 도 3의 동작 방법을 상세하게 설명하기 위한 타이밍도이다. 예시적으로, 본 발명의 기술적 사상이 커맨드, 어드레스, 데이터, 태그 등의 크기 및 타이밍은 도 4에 도시된 타이밍도에 국한되는 것은 아니다.
도 1 내지 도 4를 참조하면, 불휘발성 메모리 모듈(100)은 프로세서(101)로부터 모듈 쓰기 커맨드 및 제1 어드레스(WR, ADD1)를 수신한다. 불휘발성 메모리 모듈(100)의 모듈 컨트롤러(110)는 수신된 모듈 쓰기 커맨드 및 제1 어드레스(WR, ADD1)에 응답하여, NVM 커맨드/어드레스(CA_n) 및 VM 메모리 커맨드/어드레스(CA_n)를 출력할 수 있다. 이 때, NVM 커맨드/어드레스(CA_n)는 NVM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)를 포함하고, VM 커맨드/어드레스(CA_v)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1) 및 VM 쓰기 커맨드, 제1 어드레스(WR_v, ADD1)를 포함할 수 있다.
불휘발성 메모리 모듈(100)의 휘발성 메모리(121)는 VM 읽기 커맨드(RD_v)에 응답하여 휘발성 메모리(121)의 영역 중 제1 어드레스(ADD1)와 대응되는 영역에 저장된 데이터(DT_v) 및 태그(TAG_v)를 출력할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 휘발성 메모리(121)는 데이터(DT_v)를 기반으로 메모리 데이터 라인(MDQ)의 전압을 구동함으로써, 메모리 데이터 라인(MD 통해 데이터(DT_v)를 출력할 수 있다. 휘발성 메모리(121)는 태그(TAG)를 기반으로 태그 데이터 라인(TDQ)의 전압을 구동함으로써, 태그 데이터 라인(TDQ)을 통해 태그(TAG)를 출력할 수 있다.
프로세서(101)는 데이터 라인(DQ)을 통해 쓰기 데이터(DT_w)를 출력할 수 있다. 불휘발성 메모리 모듈(100)은 데이터 라인(DQ)을 통해 수신된 쓰기 데이터(DT_w)를 메모리 데이터 라인(MDQ)을 통해 휘발성 메모리(121) 또는 NVM 제어기(122)로 제공하고, 쓰기 데이터(DT_w)(또는 제1 어드레스(ADD1))와 대응되는 태그(TAG_w)를 태그 데이터 라인(TDQ)을 통해 휘발성 메모리(121)로 제공할 수 있다. 휘발성 메모리(121) 또는 NVM 제어기(122)는 수신된 신호들을 기반으로 쓰기 동작 또는 프로그램 동작을 수행할 수 있다.
비록 도면에 도시되지는 않았으나, 휘발성 메모리(121)로부터 읽은 태그(TAG_v)에 따라 플러시 동작이 선택적으로 수행될 수 있다.
도 5는 도 2의 불휘발성 메모리 모듈(100)의 읽기 동작을 보여주는 순서도이다. 도 1, 도 2, 및 도 5를 참조하면, S21 단계에서, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 읽기 커맨드 및 어드레스(RD, ADD)를 전송한다.
S21 단계에서, 불휘발성 메모리 모듈(100)은 모듈 읽기 커맨드 및 어드레스(RD, ADD)에 응답하여, 휘발성 메모리(121)에 대한 읽기 동작을 수행한다. 예를 들어, 모듈 읽기 커맨드 및 어드레스(RD, ADD)는 불휘발성 메모리 모듈(100)에 저장된 데이터를 읽기 위한 읽기 커맨드 및 읽기 데이터에 대응하는 읽기 어드레스를 포함할 수 있다. 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)의 영역 중 읽기 어드레스와 대응하는 영역에 저장된 데이터 및 태그를 읽을 수 있다.
S22 단계에서, 불휘발성 메모리 모듈(100)은 읽기 결과를 기반으로 캐시 히트 또는 캐시 미스를 판별할 수 있다. 앞서 설명된 바와 같이, 태그(TAG)는 어드레스의 일부 정보를 포함한다. 불휘발성 메모리 모듈(100)은 수신된 읽기 어드레스 및 태그(TAG)를 비교함으로써 캐시 히트 또는 캐시 미스를 판별할 수 있다. 수신된 어드레스의 일부와 태그(TAG)가 일치하는 경우, 불휘발성 메모리 모듈(100)은 캐시 히트로 판별하고, 수신된 어드레스의 일부와 태그(TAG)가 일치하지 않는 경우, 불휘발성 메모리 모듈(100)은 캐시 미스로 판별한다.
예시적으로, 캐시 미스로 판별된 경우의 읽기 동작은 도 7 및 도 8을 참조하여 설명된다.
캐시 히트로 판별된 경우, S24 단계에서, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터 읽은 데이터 및 캐시 정보(INFO)를 프로세서(101)로 전송한다. 캐시 정보(INFO)는 출력되는 데이터가 캐시 히트인지 또는 캐시 미스인지에 대한 정보를 포함한다. 프로세서(101)는 캐시 정보(INFO)를 통해 수신된 데이터(DT_v)가 유효한 데이터인지 판별할 수 있다. 즉, 불휘발성 메모리 모듈(100)이 캐시 히트(H)에 대한 정보를 캐시 정보(INFO)로써 제공함으로써 프로세서(101)는 수신된 데이터가 유효한 데이터인 것을 인지할 수 있다.
예시적으로, S21 단계로부터 미리 정해진 시간이 경과한 이후에 S24 단계의 동작이 수행될 수 있다. 즉, 프로세서(101)가 모듈 읽기 커맨드 및 어드레스(RD, ADD)를 전송하고, 미리 정해진 시간이 경과한 이후에, 불휘발성 메모리 모듈(100)로부터 읽기 데이터가 수신될 것이다. 이 때, 미리 정해진 시간은 읽기 레이턴시(RL; Read Latency)일 수 있다. 읽기 레이턴시(RL)는 불휘발성 메모리 모듈(100)의 동작 특성에 따라 미리 정해진 시간 또는 클럭 주기일 수 있다. 읽기 레이턴시(RL)에 대한 정보는 SPD(140)에 저장되고, 장치 정보(DI)로써 프로세서(101)로 제공될 수 있다. 프로세서(101)는 읽기 레이턴시(RL)를 기반으로 불휘발성 메모리 모듈을 제어할 수 잇다.
도 6은 도 5의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다. 도 1, 도 2, 도 5, 및 도 6을 참조하면, 불휘발성 메모리 모듈(100)은 프로세서(101)로부터 모듈 읽기 커맨드 및 제1 어드레스(RD, ADD1)를 수신하고, 수신된 신호에 응답하여 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 출력한다. 이 때, NVM 커맨드/어드레스(CA_n)는 불휘발성 메모리(123)에 저장된 데이터를 읽기 위한 NVM 읽기 커맨드 및 제1 어드레스(RD_n, ADD1)를 포함할 수 있다. VM 커맨드/어드레스(CA_v)는 휘발성 메모리(121)에 저장된 데이터를 읽기 위한 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)를 포함할 수 있다.
휘발성 메모리(121)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)에 응답하여, 휘발성 메모리(121)의 영역 중 제1 어드레스(ADD1)와 대응되는 영역에 저장된 데이터(DT_v) 및 태그(TAG_v)를 출력할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 휘발성 메모리(121)는 데이터(DT_v)를 기반으로 메모리 데이터 라인(MDQ)의 전압을 구동함으로써, 메모리 데이터 라인(MDQ)을 통해 데이터(DT_v)를 출력할 수 있다. 휘발성 메모리(121)는 태그(TAG_v)를 기반으로 태그 데이터 라인(TDQ)의 전압을 구동함으로써, 태그 데이터 라인(TDQ)을 통해 태그(TAG_v)를 출력할 수 있다.
모듈 컨트롤러(110)는 태그 데이터 라인(TDQ)을 통해 태그(TAG_v)를 수신하고, 수신된 태그(TAG_v) 및 제1 어드레스(ADD1)를 비교함으로써 캐시 히트인지 또는 캐시 미스인지 판별할 수 있다.
캐시 히트인 경우, 불휘발성 메모리 모듈(100)은 휘발성 메모리(131)로부터 읽은 데이터(DT_v)를 데이터 라인(DQ)을 통해 출력하고, 캐시 히트(H) 정보를 포함하는 캐시 정보(INFO)를 출력할 수 있다. 프로세서(101)는 캐시 히트(H) 정보를 포함하는 캐시 정보(INFO)를 수신함으로써, 데이터 라인(DQ)을 통해 수신된 데이터(DT_v)가 유효한 데이터임을 인지할 수 있다.
도 7은 도 2의 불휘발성 메모리 모듈의 다른 읽기 동작을 보여주는 순서도이다. 예시적으로, 도 7을 참조하여, 캐시 미스인 경우의 읽기 동작이 설명된다.
도 1, 도 2, 도 5, 및 도 7을 참조하면, S23 단계의 판별 결과가 캐시 미스인 것을 가리키는 경우, S25 단계의 동작이 수행된다. S25 단계에서, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터 읽은 데이터(DT_v) 및 캐시 정보(INFO)를 프로세서(101)로 전송한다. 이 때, 캐시 정보(INFO)는 캐시 미스(M)에 대한 정보를 포함할 것이다.
예시적으로, 앞서 설명된 바와 같이, S25 단계의 동작 또한 모듈 읽기 커맨드 및 어드레스(RD, ADD)가 수신된 시점으로부터 읽기 레이턴시(RL) 이후에 수행될 수 있다.
S26 단계에서, 불휘발성 메모리 모듈(100)은 불휘발성 메모리(123)에 대한 선-읽기 동작을 수행할 수 있다. 예시적으로, 선-읽기 동작은 NVM 제어기(122)가 불휘발성 메모리(123)로부터 데이터를 읽고, 읽은 데이터를 NVM 제어기(122)에 포함된 데이터 버퍼(미도시)에 저장하는 동작을 가리킨다. 또는 선-읽기 동작은 프로세서(101)의 명령에 따라 NVM 제어기(122)가 읽기 레이턴시(RL) 이내에 불휘발성 메모리(123)로부터의 데이터를 출력할 수 있도록 읽기 데이터를 준비하는 동작을 가리킨다. 즉, 불휘발성 메모리(123)에 대한 선-읽기 동작이 완료된 경우, 프로세서(101)로부터의 명령에 응답하여 읽기 레이턴시(RL) 이내에 불휘발성 메모리(123)로부터의 데이터가 출력될 것이다.
예시적으로, 선-읽기 동작은 S22 단계 내지 S25 단계의 동작들이 수행되는 동안 수행될 수 있다. 또는 선-읽기 동작은 캐시 미스로 판별된 경우, NVM 제어기(122)에 의해 수행될 수 있다. 예를 들어, NVM 제어기(122)는 모듈 컨트롤러(110)로부터 제1 어드레스(ADD1)를 수신하고, 태그 데이터 라인(TDQ)을 통해 태그(TAG)를 수신할 수 있다. NVM 제어기(122)는 수신된 제1 어드레스(ADD1) 및 태그(TAG)를 비교함으로써 캐시 히트인지 또는 캐시 미스인지 판별할 수 있다. 판별 결과에 따라, NVM 제어기(122)는 선-읽기 동작을 수행할 수 있다. 예시적으로, NVM 제어기(122)에 의한 캐시 히트 또는 캐시 미스에 대한 판별 동작은 휘발성 메모리(121)로부터 태그(TAG_v)가 출력된 이후에 수행될 수 있다.
선-읽기 동작이 완료된 이후에, S27 단계에서, 불휘발성 메모리 모듈(100)은 레디 신호(R)를 프로세서(101)로 제공한다. 예시적으로, 레디 신호(R)는 불휘발성 메모리 모듈(100)이 선-읽기 동작을 완료했음을 알리는 신호일 수 있다. 레디 신호(R)는 캐시 정보(INFO)가 전송되는 신호 라인을 통해 제공되거나 또는 별도의 신호 라인을 통해 제공될 수 있다.
S28 단계에서, 프로세서(101)는 레디 신호(R)에 응답하여 모듈 읽기 커맨드 및 어드레스(NRD, ADD)를 불휘발성 메모리 모듈(100)로 제공할 수 있다. 예시적으로, 모듈 읽기 커맨드는(NRD)는 S21 단계의 모듈 읽기 커맨드(RD)와 다를 수 있다. 모듈 읽기 커맨드(NRD)는 불휘발성 메모리(123)로부터의 데이터를 읽기 위한 커맨드/어드레스일 수 있다.
S29 단계에서, 모듈 읽기 커맨드 및 어드레스(NRD, ADD)에 응답하여 불휘발성 메모리 모듈(100)은 불휘발성 메모리(123)에 대한 읽기 동작 및 휘발성 메모리(121)에 대한 쓰기 동작을 수행한다. 예를 들어, 불휘발성 메모리 모듈(100)의 NVM 제어기(122)는 선-읽기 동작에서 준비된 데이터를 기반으로 메모리 데이터 라인(MDQ)을 구동할 수 있다. 휘발성 메모리(121)는 메모리 데이터 라인(MDQ)을 통해 NVM 제어기(122)로부터 출력된 데이터(즉, 불휘발성 메모리(123)로부터 출력된 데이터)를 수신하고, 수신된 데이터를 기입할 수 있다. 이 때, 휘발성 메모리(121)의 쓰기 동작은 읽기 캐싱 동작일 수 있다.
S2a 단계에서, 불휘발성 메모리 모듈(100)은 불휘발성 메모리(123)로부터의 데이터(DT_n)를 프로세서(101)로 전송할 수 있다. 예를 들어, 불휘발성 메모리 모듈(100)은 데이터 라인(DQ)을 통해 불휘발성 메모리(123)로부터의 데이터(DT_n)를 출력할 수 있다. 예시적으로, S2a 단계의 동작은 S28 단계의 동작으로부터 미리 정해진 시간 이후에 수행될 수 있다. 미리 정해진 시간은 읽기 레이턴시(RL')일 수 있다. 예시적으로, 도 7의 읽기 레이턴시(RL')는 도 5의 읽기 레이턴시(RL)와 다를 수 있으며, 이들에 대한 정보는 SPD(140)에 저장되고, 장치 정보(DI)로써 프로세서(101)로 제공될 수 있다.
도 8은 도 7의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다. 간결한 설명을 위하여, 앞서 설명된 구성과 중복되는 구성들에 대한 상세한 설명은 생략된다.
도 1, 도 2, 도 5, 도 7, 및 도 8을 참조하면, 불휘발성 메모리 모듈(100)은 프로세서(101)로부터 모듈 읽기 커맨드 및 제1 어드레스(RD, ADD1)를 수신한다. 불휘발성 메모리 모듈(100)의 모듈 컨트롤러(110)는 모듈 읽기 커맨드 및 제1 어드레스(RD, ADD1)에 응답하여 NVM 읽기 커맨드 및 제1 어드레스(RD_n, ADD1)를 NVM 제어기(122)로 제공하고, VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)를 휘발성 메모리(121)로 제공한다.
휘발성 메모리(121)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)에 응답하여, 휘발성 메모리(121)의 영역 중 제1 어드레스(ADD1)에 대응하는 영역의 데이터(DT_v) 및 태그(TAG_v)를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다. 즉, 휘발성 메모리(121)는 데이터(DT_v) 및 태그(TAG_v)를 기반으로 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)의 전압들을 각각 구동할 수 있다. 메모리 데이터 라인(MDQ) 상의 데이터(DT_v)는 모듈 컨트롤러(110) 및 데이터 버퍼(130)의 제어에 따라 데이터 라인(DQ)을 통해 출력된다.
모듈 컨트롤러(110)는 휘발성 메모리(121)로부터 출력된 태그(TAG_v) 및 제1 어드레스(ADD1)를 비교함으로써, 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다. 캐시 미스인 경우, 모듈 컨트롤러(110)는 캐시 미스(M)에 대한 캐시 정보(INFO)를 프로세서(101)로 전송할 수 있다. 이 때, 프로세서(101)는 데이터 라인(DQ)을 통해 수신된 데이터(DT_v)가 캐시 미스(M)임을 인지할 수 있다.
불휘발성 메모리 모듈(100)은 선-읽기 동작을 수행할 수 있다. 예시적으로, NVM 제어기(122)는 모듈 컨트롤러(110)로부터의 불휘발성 메모리 읽기 커맨드 및 제1 어드레스(ADD1)에 응답하여 불휘발성 메모리(123)의 영역 중 제1 어드레스(ADD1)와 대응되는 영역의 데이터를 준비(또는 별도의 데이터 버퍼에 저장)할 수 있다. 선-읽기 동작이 완료된 경우, 모듈 컨트롤러(110)는 준비 신호(R)를 프로세서(101)로 전송할 수 있다. 예시적으로, 준비 신호(R)는 캐시 정보(INFO)와 동일한 라인, 또는 별도의 신호 라인, 또는 데이터 라인(DQ)을 통해 프로세서(101)로 제공될 수 있다.
준비 신호(R)에 응답하여, 프로세서(101)는 모듈 읽기 커맨드 및 제1 어드레스(NRD, ADD1)를 불휘발성 메모리 모듈(100)로 전송한다. 모듈 읽기 커맨드 및 제1 어드레스(NRD, ADD1)에 응답하여, 불휘발성 메모리 모듈(100)은 NVM 읽기 커맨드 및 제1 어드레스(RD_n', ADD1)를 NVM 제어기(122)로 제공한다. 예시적으로, 모듈 읽기 커맨드(NRD)에 따른 NVM 읽기 커맨드 (RD_n)는 모듈 읽기 커맨드(RD)에 따른 NVM 읽기 커맨드(RD_n)와 다를 수 있다.
예시적으로, 모듈 읽기 커맨드들(NRD, RD) 각각은 프로세서(101) 및 불휘발성 메모리 모듈(100) 사이의 통신 규약에 의해 미리 정의된 커맨드일 수 있다.
NVM 제어기(122)는 NVM 읽기 커맨드 및 제1 어드레스(RD_n', ADD1)에 응답하여, 선-읽기 동작에서 준비된 데이터(DT_n)를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다. 예시적으로, NVM 제어기(122)는 데이터(DT_n)와 대응되는 태그(TAG_n)를 태그 데이터 라인(TDQ)을 통해 출력할 수 있다. 예시적으로, 데이터(DT_n)와 대응되는 태그(TAG_n)는 데이터(DT_n)와 대응되는 제1 어드레스(ADD1)의 일부를 포함할 수 있다. 메모리 데이터 라인(MDQ) 상의 데이터(DT_n)는 모듈 컨트롤러(110) 및 데이터 버퍼(130)의 제어에 따라 데이터 라인(DQ)으로 출력될 수 있다.
예시적으로, 데이터(DT_n)가 출력되는 동안 불휘발성 메모리 모듈(100)은 읽기 캐싱(read caching)을 수행할 수 있다. 예를 들어, 모듈 컨트롤러(110)는 불휘발성 메모리 읽기 커맨드/어드레스(CA_NRD)에 응답하여 VM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)를 휘발성 메모리(121)로 제공할 수 있다.
예시적으로, VM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)는 NVM 읽기 커맨드 및 제1 어드레스(RD_n', ADD1)와 소정의 시간을 가질 수 있다. 즉, NVM 제어기(122)가 NVM 읽기 커맨드 및 제1 어드레스(RD_n', ADD1)에 응답하여 메모리 데이터 라인(MDQ)을 통해 데이터(DT_n)를 출력하는 시점에 동기되어 VM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)가 휘발성 메모리(121)로 제공될 수 있다.
휘발성 메모리(121)는 휘발성 메모리 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)에 응답하여, 휘발성 메모리(121)의 영역 중 제1 어드레스(ADD1)와 대응되는 영역에 메모리 데이터 라인(MDQ) 상의 데이터(DT_n) 및 태그 데이터 라인(TDQ) 상의 태그(TAG_n)를 기입할 수 있다. 상술된 읽기 캐싱을 통해, 불휘발성 메모리 모듈(100)의 캐시 히트율이 증가할 수 있다.
상술된 바와 같은 불휘발성 메모리 모듈(100)의 구조, 쓰기 동작, 또는 읽기 동작은 예시적인 것이며, 본 발명의 기술적 사상으로부터의 벗어남 없이 다양하게 변형될 수 있다.
도 9는 도 2의 휘발성 메모리의 캐시 구조를 설명하기 위한 도면이다. 간결한 설명을 위하여, 휘발성 메모리(121)의 캐시 구조를 설명하는데 불필요한 구성 요소들은 생략된다. 또한, 불휘발성 메모리(123)의 저장 영역은 제1 내지 제4 영역들(AR1~AR4)로 구분되는 것으로 가정한다. 제1 내지 제4 영역들(AR1~AR4)은 논리적으로 구분된 영역들이며, 불휘발성 메모리(123)의 저장 영역은 제1 내지 제4 영역들(AR1~AR4) 이외의 저장 공간을 더 포함할 수 있다.
도 2 및 도 9를 참조하면, 휘발성 메모리(121)는 불휘발성 메모리(123)보다 빠른 액세스 속도를 가질 수 있다. 즉, 불휘발성 메모리(123)에 저장된 데이터 중 일부를 휘발성 메모리(121)에 저장함으로써, 모듈 컨트롤러(110) 또는 프로세서(101)의 요청에 따른 액세스 속도가 향상될 수 있다. 예를 들어, 휘발성 메모리(121)는 불휘발성 메모리(123)의 캐시 메모리로써 사용될 수 있다. 예를 들어, 휘발성 메모리(121)는 불휘발성 메모리(123)에 저장된 데이터 중 일부를 저장할 수 있고, 모듈 컨트롤러(110) 또는 프로세서(101)의 요청에 따라, 저장된 데이터를 출력할 수 있다.
예시적으로, 휘발성 메모리(121)는 불휘발성 메모리(123)와 직접 사상(Direct Mapping) 관계를 가질 수 있다. 예를 들어, 휘발성 메모리(121)는 복수의 엔트리들(ET01~ET0n)을 포함할 수 있다. 하나의 엔트리(ET; Entry)는 캐시 라인 단위의 데이터 및 태그(TAG), 데이터 에러 정정 코드(ECC_DT), 태그 에러 정정 코드(ECC_TAG), 및 더티 정보(DRT)를 저장하는 저장 공간을 가리킬 수 있다.
캐시 라인 단위는 모듈 컨트롤러(110) 또는 프로세서(101)의 요청에 따른 최소 엑세스 단위를 가리킬 수 있다. 휘발성 메모리(121)는 복수의 엔트리들(ET01~ET0n)만큼의 저장 용량을 가질 수 있다. 태그(TAG)는 동일한 엔트리에 저장된 데이터(DT_v)와 대응되는 어드레스의 적어도 일부일 수 있다. 데이터 에러 정정 코드(ECC_DT)는 동일한 엔트리에 저장된 데이터(DT_v)에 대한 에러 정정 코드일 수 있다. 태그 에러 정정 코드(ECC_TAG)는 동일한 엔트리에 저장된 태그(TAG)에 대한 에러 정정 코드일 수 있다. 더티 정보(DRT)는 동일한 엔트리에 저장된 데이터(DT_v)에 대한 더티 정보를 가리킬 수 있다.
불휘발성 메모리(123)는 제1 내지 제4 영역들(AR1~AR4)을 포함할 수 있다. 제1 내지 제4 영역들(AR1~AR4) 각각은 복수의 캐시 라인들(CL11~CL1n, CL21~CL2n, CL31~CL3n, CL41~CL4n)을 각각 포함할 수 있다. 예시적으로, 복수의 캐시 라인들(CL11~CL1n, CL21~CL2n, CL31~CL3n, CL41~CL4n) 각각은 프로세서(101) 또는 모듈 컨트롤러(110)의 요청에 따른 데이터 액세스 단위의 저장 공간을 가리킬 수 있다.
예를 들어, 제1 영역(AR1)은 캐시 라인들(CL11~CL1n)을 포함할 수 있다. 캐시 라인들(CL11~CL1n) 각각은 복수의 엔트리들(ET1~ETn) 각각과 1:1 대응될 수 있다. 즉, 제1 캐시 라인(CL11)은 제1 엔트리(ET1)와 대응되고, 제2 캐시 라인(CL12)은 제2 엔트리(ET2)와 대응될 수 있다. 제2 영역(AR1)은 캐시 라인들(CL21~CL2n)을 포함할 수 있고, 캐시 라인들(CL21~CL2n) 각각은 복수의 엔트리들(ET1~ETn) 각각과 1:1 대응될 수 있다. 마찬가지로, 제3 및 제4 영역들(AR3, AR4) 각각은 캐시 라인들(CL31~CL3n, CL41~CL4n) 각각을 포함하고, 캐시 라인들(CL31~CL3n, CL41~CL4n) 각각은 복수의 엔트리들(ET1~ETn)과 대응될 수 있다.
상술된 바와 같이, 휘발성 메모리(121)는 불휘발성 메모리(123)와 직접 사상(Direct Mapping) 관계를 가질 수 있다. 휘발성 메모리(121)의 제1 엔트리(ET1)는 제1 내지 제4 영역들(AR1~AR4)의 캐시 라인들(CL11, CL21, CL31, CL41)과 대응되고, 제1 내지 제4 영역들(AR1~AR4)의 캐시 라인들(CL11, CL21, CL31, CL41) 중 어느 하나의 캐시 라인에 저장된 데이터(DT_v)를 저장할 수 있다. 다시 말해서, 제1 엔트리(ET1)에 저장된 데이터(DT_v)는 제1 내지 제4 영역들(AR1~AR4)의 캐시 라인들(CL11, CL21, CL31, CL41) 중 어느 하나와 대응될 것이다.
제1 엔트리(ET1)는 저장된 데이터(DT_v)에 대한 태그(TAG)를 포함할 수 있다. 예시적으로, 태그(TAG)는 제1 엔트리(ET1)에 저장된 데이터(DT_v)가 제1 내지 제4 영역들(AR1~AR4)의 캐시 라인들(CL11, CL21, CL31, CL41) 중 어느 캐시 라인과 대응되는지에 대한 정보일 수 있다.
예시적으로, 복수의 캐시 라인들(CL11~CL1n, CL21~CL2n, CL31~CL3n, CL41~CL4n) 각각은 프로세서(101)로부터 제공되는 어드레스(ADD)에 의해 구분 또는 선택될 수 있다. 즉, 프로세서(101)로부터 제공되는 어드레스(ADD)에 의해 복수의 캐시 라인들(CL11~CL1n, CL21~CL2n, CL31~CL3n, CL41~CL4n) 중 적어도 하나의 캐시 라인이 선택되고, 선택된 캐시 라인에 대한 액세스 동작이 수행될 수 있다.
복수의 엔트리들(ET1~ETn) 각각은 프로세서(101)로부터 제공되는 어드레스(ADD) 중 적어도 일부에 의해 구분 또는 선택될 수 있다. 즉, 프로세서(101)로부터 제공되는 어드레스(ADD) 중 적어도 일부에 의해 복수의 엔트리들(ET1~ETn) 중 적어도 하나의 엔트리가 선택되고, 선택된 엔트리에 대한 액세스 동작이 수행될 수 있다.
태그(TAG)는 프로세서(101)로부터 제공되는 어드레스(ADD) 중 적어도 일부 또는 나머지 일부를 포함할 수 있다. 예를 들어, 어드레스(ADD)에 의해 의 적어도 일부에 의해 복수의 엔트리들(ET1~ETn) 중 적어도 하나가 선택되고, 선택된 엔트리로부터의 태그(TAG_v)가 어드레스(ADD)에 포함되는 경우, 캐시 히트(H)인 것으로 판별될 수 있다. 또는 어드레스(ADD)에 의해 의 적어도 일부에 의해 복수의 엔트리들(ET1~ETn) 중 적어도 하나가 선택되고, 선택된 엔트리로부터의 태그(TAG_v)가 어드레스(ADD)에 포함되지 않는 경우, 캐시 미스(M)인 것으로 판별될 수 있다.
상술된 바와 같이, 불휘발성 메모리 모듈(100)이 휘발성 메모리(121)를 캐시 메모리로 사용함으로써, 불휘발성 메모리 모듈(100)의 성능이 향상된다. 이 때, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)에 저장된 태그(TAG)를 기반으로 캐시 히트 및 미스 여부를 판별할 수 있다.
예시적으로, 이하의 도면들을 참조하여, 휘발성 메모리 및 불휘발성 메모리 사이의 데이터 트랜잭션 방법이 설명된다. 그러나, 이하에서 설명되는 실시 예들은 본 발명의 기술적 사상을 용이하게 설명하기 위한 예시적인 것일 뿐 본 발명의 범위가 이에 한정되는 것은 아니다.
도 10은 도 2의 불휘발성 메모리 모듈의 NVM 제어기의 동작을 보여주는 순서도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들 및 동작 방법에 대한 상세한 설명은 생략된다. 예시적으로, 도 10의 순서도에 따른 동작 방법은 불휘발성 메모리 모듈(100)에 대한 쓰기 동작에서의 플러시 동작을 보여준다.
도 2 및 도 10을 참조하면, S110 단계에서, NVM 제어기(122)는 태그 데이터 라인(TDQ)을 통해 태그(TAG)를 수신할 수 있다. 예를 들어, 도 3 및 도 4를 참조하여, 설명된 바와 같이, 모듈 컨트롤러(110)는 프로세서(101)로부터 모듈 쓰기 커맨드 및 제1 어드레스(WR, ADD1)를 수신하고, 수신된 신호에 응답하여, VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)를 휘발성 메모리(121)로 전송한다. 휘발성 메모리(121)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)에 응답하여, 제1 어드레스(ADD1)(또는 제1 어드레스(ADD1)의 일부)와 대응되는 엔트리에 저장된 데이터(DT_v) 및 태그(TAG_v)를 출력할 수 있다. 휘발성 메모리(121) 및 NVM 제어기(122)는 태그 데이터 라인(TDQ)을 서로 공유하기 때문에, NVM 제어기(122)는 태그 데이터 라인(TDQ)을 통해 휘발성 메모리(121)로부터 태그(TAG)를 수신할 수 있다.
S120 단계에서, NVM 제어기(122)는 수신된 태그(TAG)를 기반으로 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 태그(TAG)는 휘발성 메모리(121)에 저장된 데이터와 대응되는 어드레스(ADD)의 적어도 일부를 포함한다. 즉, NVM 제어기(122)는 모듈 컨트롤러(110)로부터 수신한 어드레스(ADD) 및 태그 데이터 라인(TDQ)을 통해 수신된 태그(TAG)를 비교함으로써 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다.
판별 결과가 캐시 히트를 가리키는 경우, NVM 제어기(122)는 별도의 동작을 수행하지 않을 수 있다.
판별 결과가 캐시 미스를 가리키는 경우, S130 단계에서, NVM 제어기(122)는 메모리 데이터 라인(MDQ) 상의 데이터(DT_v)를 페치할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 휘발성 메모리(121)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)에 응답하여, 데이터(DT_v)를 기반으로 메모리 데이터 라인(MDQ)의 전압을 제어할 수 있다. NVM 제어기(122) 및 휘발성 메모리(121)는 메모리 데이터 라인(MDQ)을 서로 공유하기 때문에, NVM 제어기(122)는 메모리 데이터 라인(MDQ) 상의 데이터(DT_v)를 페치할 수 있다.
S140 단계에서, NVM 제어기(122)는 페치된 데이터(DT_v)를 불휘발성 메모리(123)에 프로그램할 수 있다. 예시적으로, NVM 제어기(122)는 페치된 데이터(DT_v)를 별도의 버퍼 회로에 저장하고, 페치된 데이터의 크기가 일정 크기 이상일 경우, 페치된 데이터를 불휘발성 메모리(123)에 프로그램할 수 있다.
예시적으로, 도 10에 도시된 동작 방법에서, S110 단계 내지 S130 단계의 동작들은 병렬적으로 수행될 수 있다. 예를 들어, NVM 제어기(122)는 태그(TAG) 및 데이터(DT_v)를 각각 태그 데이터 라인(TDQ) 및 메모리 데이터 라인(MDQ)을 통해 동시에 수신하고, 수신된 태그(TAG)를 기반으로 캐시 히트 또는 캐시 미스를 판별할 수 있다. 캐시 미스인 경우, 수신된 데이터(DT_v)를 불휘발성 메모리(123)에 프로그램하고, 캐시 히트인 경우, 수신된 데이터(DT_v)를 무효화하거나 또는 수신된 데이터(DT_v)에 대한 별도의 동작을 수행하지 않을 수 있다.
도 11은 도 10에 도시된 동작 방법을 상세하게 설명하기 위한 블록도이다. 도 1, 도 10, 및 도 11을 참조하면, 불휘발성 메모리 모듈(100)은 모듈 컨트롤러(110), 휘발성 메모리(121), NVM 제어기(122), 불휘발성 메모리(123), 및 데이터 버퍼(130)를 포함할 수 있다. 간결한 설명을 위하여, 프로세서(101)로부터 제공되는 제1 어드레스(ADD1)의 일부는 휘발성 메모리(121)의 제1 엔트리(ET1)와 대응되는 것으로 가정한다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 예시적으로, 도 11에 도시된 파선은 태그(TAG_v), 더티 정보(DRT), 또는 데이터(DT_v)의 흐름을 가리킨다.
모듈 컨트롤러(110)는 프로세서(101)로부터 모듈 쓰기 커맨드 및 제1 어드레스(WR, ADD1)를 수신하고, 수신된 신호에 응답하여, VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)를 휘발성 메모리(121)로 제공하고, NVM 쓰기 커맨드 및 제1 어드레스(WR_n, ADD1)를 NVM 제어기(122)로 제공할 수 있다.
휘발성 메모리(121)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)에 응답하여, 제1 어드레스(ADD1)의 일부와 대응되는 제1 엔트리(ET1)에 저장된 데이터(DT_v), 태그(TAG_v), 및 더티 정보(DRT)를 출력할 수 있다. 예를 들어, 휘발성 메모리(121)는 메모리 데이터 라인(MDQ)을 통해 데이터(DT_v)를 출력하고, 태그 데이터 라인(TDQ)을 통해 태그(TAG_v) 및 더티 정보(DRT)를 출력할 수 있다.
NVM 제어기(122)는 휘발성 메모리(121)와 메모리 데이터 라인(MDQ) 및 태그 데이터 라인(TDQ)을 공유하기 때문에, 메모리 데이터 라인(MDQ)을 통해 데이터(DT_v)를 수신하고, 태그 데이터 라인(TDQ)을 통해 태그(TAG_v) 및 더티 정보(DRT)를 수신할 수 있다.
NVM 제어기(122)는 플러시 관리자(FM; Flush Manager)를 포함할 수 있다. 플러시 관리자(FM)는 휘발성 메모리(121)로부터의 데이터에 대한 플러시 동작을 관리 또는 제어할 수 있다. 예를 들어, 플러시 관리자(FM)는 태그 데이터 라인(MDQ)을 통해 수신된 태그(TAG_v) 및 모듈 컨트롤러(110)로부터 수신된 제1 어드레스(ADD1)를 기반으로, 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다. 판별 결과가 캐시 미스를 가리키는 경우, 플러시 관리자(FM)는 수신된 데이터(DT_v)를 불휘발성 메모리(123)에 프로그램할 수 있다. 또는 플러시 관리자(FM)는 수신된 데이터(DT_v)를 별도의 버퍼 회로(미도시)에 관리하고, 플러시될 데이터의 크기가 일정 크기 이상인 경우, 버퍼 회로(미도시)의 데이터를 불휘발성 메모리(123)에 프로그램할 수 있다.
예시적으로, 휘발성 메모리(121) 및 NVM 제어기(122) 사이에서 공유되는 메모리 데이터 라인(MDQ)은 플러시 경로(Flush Path)일 수 있다.
예시적으로, 데이터 버퍼(130)는 메모리 데이터 라인(MDQ) 상의 데이터(DT_v)가 프로세서(101)로 전송되지 않도록, 데이터(DT_v)를 차단하는 역할을 할 수 있다. 즉, 프로세서(101)는 휘발성 메모리(121) 및 NVM 제어기(122) 사이의 데이터 트랜잭션을 인지하지 못할 것이다.
도 12는 도 10 및 도 11에 도시된 동작 방법을 상세하게 설명하기 위한 타이밍도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소에 대한 상세한 설명은 생략된다. 도 1 및 도 11을 참조하면, 모듈 컨트롤러(110)는 프로세서(101)로부터 모듈 쓰기 커맨드 및 제1 어드레스(WR, ADD1)를 수신할 수 있다.
모듈 컨트롤러(110)는 모듈 쓰기 커맨드 및 제1 어드레스(WR, ADD1)에 응답하여, 휘발성 메모리(121)로 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)를 전송하고, NVM 제어기(122)로 NVM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)를 전송할 수 있다. 이 때, NVM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)의 전송 시점은 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)의 전송 시점과 다를 수 있다.
예를 들어, 휘발성 메모리(121) 및 불휘발성 메모리(123) 또는 불휘발성 메모리(123)를 제어하는 NVM 제어기(122)의 동작 특성이 서로 다르기 때문에, 읽기 또는 쓰기 동작에 요구되는 시간이 서로 다를 수 있다. 즉, 휘발성 메모리(121)로부터 데이터(DT_v)를 읽는데 요구되는 시간(예를 들어, VM 읽기 레이턴시) 및 NVM 제어기(122)가 데이터(DT_v)를 페치하는데 요구되는 시간(예를 들어, NVM 쓰기 레이턴시)가 서로 상이할 수 있다.
NVM 쓰기 레이턴시가 VM 읽기 레이턴시보다 짧은 경우, 모듈 컨트롤러(110)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)를 휘발성 메모리(121)로 먼저 전송하고, 이후에, NVM 쓰기 커맨드 및 제1 어드레스(WR_n)를 NVM 제어기(122)로 전송할 수 있다. 또는 NVM 쓰기 레이턴시가 VM 읽기 레이턴시보다 긴 경우, 모듈 컨트롤러(110)는 NVM 쓰기 커맨드 및 제1 어드레스(WR_n)를 NVM 제어기(122)로 먼저 전송하고, 이후에, VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)를 휘발성 메모리(121)로 전송할 수 있다.
즉, 모듈 컨트롤러(110)는 각 구성 요소들의 동작 특성에 따라 VM 커맨드/어드레스(CA_v) 및 NVM 커맨드/어드레스(CA_n)를 서로 다른 시점에 각각 휘발성 메모리(121) 및 NVM 제어기(122)로 전송함으로써, 휘발성 메모리(121)로부터 메모리 데이터 라인(MDQ)을 통해 출력되는 데이터가 NVM 제어기(122)에 정상적으로 수신되도록 할 수 있다.
도 13은 도 11의 NVM 제어기의 다른 실시 예에 따른 동작을 보여주는 순서도이다. 도 11 및 도 13을 참조하면, NVM 제어기(122)는 S210 단계 및 S220 단계의 동작들을 수행할 수 있다. S210 단계 및 S220 단계의 동작들은 도 10의 S110 단계 및 S120 단계의 동작들과 유사하므로 이에 대한 상세한 설명은 생략된다.
S220 단계의 판별 결과가 캐시 미스를 카리키는 경우, S230 단계에서, NVM 제어기(122)는 휘발성 메모리(121)로부터의 데이터(DT_v)가 더티 데이터인지 판별할 수 있다. 예를 들어, 휘발성 메모리(121)에 저장된 데이터(DT_n)는 프로세서(101)의 요청에 따라 새로운 데이터로 갱신된 이후에, 불휘발성 메모리(123)로 플러시되지 않을 수 있다. 또는 불휘발성 메모리(123)에 저장된 데이터 및 이와 대응되는 휘발성 메모리(121)의 데이터가 서로 상이할 수 있다. 이 경우, 휘발성 메모리(121)의 데이터는 더티 데이터일 것이다. 더티 정보(DRT)는 동일한 엔트리(ET)에 저장된 데이터에 대한 더티 상태에 대한 정보를 포함할 수 있다. 즉, NVM 제어기(122)는 태그 데이터 라인(TDQ)을 통해 수신된 더티 정보(DRT)를 기반으로 휘발성 메모리(121)의 데이터(DT_n)에 대한 더티 상태를 판별할 수 있다.
판별 결과가 더티 데이터가 아님을 가리키는 경우, (즉, 클린 데이터인 경우), NVM 제어기(122)는 별도의 동작을 수행하지 않을 수 있다.
S230 단계의 판별 결과가 더티 데이터임을 가리키는 경우, NVM 제어기(122)는 데이터의 유효성을 보장하기 위하여, 플러시 동작을 수행할 수 있다. 예를 들어, NVM 제어기(122)는 S240 단계 및 S250 단계의 동작들을 수행할 수 있다. S240 단계 및 S250 단계의 동작들은 도 10의 S130 단계 및 S140 단계의 동작들과 유사하므로 이에 대한 상세한 설명은 생략된다.
예시적으로, S210 단계 내지 S240 단계의 동작들은 서로 병렬적으로 수행될 수 있다. 예를 들어, NVM 제어기(122)는 태그 데이터 라인(TDQ)을 통해 태그(TAG) 및 더티 정보(DRT)를 수신하고, 메모리 데이터 라인(MDQ)을 통해 데이터(DT_v)를 동시에 수신할 수 있다. 이와 동시에, NVM 제어기(122)는 수신된 태그(TAG)를 기반으로 캐시 히트 또는 캐시 미스 여부를 판별하고, 수신된 더티 정보(DRT)를 기반으로, 더티 데이터 여부를 판별할 수 있다.
예시적으로, 비록 도면에 도시되지는 않았으나, 불휘발성 메모리 모듈(100)의 읽기 동작시, 상술된 쓰기 동작에서의 플러시 동작과 유사하게 휘발성 메모리(121) 및 NVM 제어기(122) 사이의 플러시 동작이 수행될 수 있다. 예를 들어, 도 8을 참조하여 설명된 바와 같이, 모듈 컨트롤러(110)는 프로세서(101)로부터 모듈 읽기 커맨드 및 제1 어드레스(RD, ADD1)를 수신하고, 수신된 신호에 응답하여, 휘발성 메모리(121)로 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)를 전송한다. 휘발성 메모리(121)는 VM 읽기 커맨드 및 제1 어드레스(RD_v, ADD1)에 응답하여, 데이터(DT_v) 및 태그(TAG_v)를 출력할 수 있다. 이 때, NVM 제어기(122)는 태그(TAG_v)를 기반으로 캐시 히트 또는 캐시 미스 여부를 판별하고, 판별 결과에 따라, 메모리 데이터 라인(MDQ)을 통해 수신되는 데이터(DT_v)를 불휘발성 메모리(123)에 플러시할 수 있다.
도 14는 도 2의 불휘발성 메모리 모듈의 다른 동작을 보여주는 순서도이다. 예시적으로, 도 10 내지 도 13을 참조하여, 휘발성 메모리(121)로부터 불휘발성 메모리(123)로 데이터가 이동하는 또는 복사되는 플러시 동작이 설명되었다. 이하에서, 불휘발성 메모리(123)로부터 휘발성 메모리(121)로 데이터가 이동하는 읽기 캐싱 동작이 설명된다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 2 및 도 14를 참조하면, S310 단계에서, 불휘발성 메모리 모듈(100)은 메모리 데이터 라인(MDQ)을 통해 불휘발성 메모리(123)로부터의 데이터(DT_n)를 출력할 수 있다. 예를 들어, NVM 제어기(122)는 불휘발성 메모리(123)로부터 데이터(DT_n)를 읽고, 읽은 데이터(DT_n)를 기반으로 메모리 데이터 라인(MDQ)의 전압을 구동할 수 있다.
S320 단계에서, 불휘발성 메모리 모듈(100)은 태그 데이터 라인(TDQ)을 통해 태그(TAG_n)를 출력할 수 잇다. 예를 들어, 모듈 컨트롤러(110)는 프로세서(101)로부터 제공되는 어드레스(ADD)를 기반으로 데이터(DT_n)에 대응되는 태그(TAG_n)를 생성할 수 있다. 모듈 컨트롤러(110)는 생성된 태그(TAG_n)를 기반으로 태그 데이터 라인(TDQ)의 전압을 구동할 수 있다.
S320 단계에서, 불휘발성 메모리 모듈(100)은 태그 데이터 라인(TDQ) 상의 태그(TAG_n) 및 메모리 데이터 라인(MDQ) 상의 데이터(DT_n)를 어드레스(ADD)와 대응되는 엔트리에 기입할 수 있다. 예를 들어, 휘발성 메모리(121)는 태그 데이터 라인(TDQ)을 통해 태그(TAG_n)를 수신하고, 메모리 데이터 라인(MDQ)을 통해 데이터(DT_n)를 수신할 수 있다. 휘발성 메모리(121)는 수신된 태그(TAG_n) 및 데이터(DT_n)를 복수의 엔트리들 중 어드레스(ADD)의 일부와 대응되는 엔트리에 저장할 수 있다.
예시적으로, 불휘발성 메모리 모듈(100)의 읽기 동작시 캐시 미스가 발생하고, 캐시 미스된 어드레스에 대한 읽기 동작이 재수행될 때, 도 14를 참조하여 설명된 읽기 캐싱 동작이 수행될 수 있다. 또는 프로세서(101)의 요청에 따라 도 14를 참조하여 설명된 읽기 캐싱 동작이 수행될 수 있다.
도 15는 도 14의 동작을 상세하게 설명하기 위한 블록도이다. 예시적으로 도 14를 참조하여, 캐시 미스된 어드레스에 대한 읽기 동작이 재수행되는 경우에서의 읽기 캐싱 동작이 설명된다. 도 1 및 도 14를 참조하면, 불휘발성 메모리 모듈(100)은 모듈 컨트롤러(110), 휘발성 메모리(121), NVM 제어기(122), 불휘발성 메모리(123), 및 데이터 버퍼(130)를 포함한다. 간결한 설명을 위하여, 앞서 설명된 구성 요소에 대한 상세한 설명은 생략된다.
앞서 설명된 바와 같이, 불휘발성 메모리 모듈(100)의 읽기 동작에서, 캐시 미스가 발생한 경우, 불휘발성 메모리 모듈(100)은 캐시 미스된 어드레스(예를 들어, 제1 어드레스(ADD1))에 대응하는 불휘발성 메모리(123)로부터의 데이터(DT_n)가 준비되었음을 가리키는 준비 신호(R)를 프로세서(101)로 제공한다. 프로세서(101)는 준비 신호에 응답하여, 모듈 읽기 커맨드 및 제1 어드레스(NRD, ADD1)를 불휘발성 메모리 모듈(100)로 전송한다. 이 때, 모듈 읽기 커맨드(NRD)는 불휘발성 메모리(123)로부터의 데이터(DT_n)를 읽기 위한 커맨드이다.
모듈 컨트롤러(110)는 모듈 읽기 커맨드 및 제1 어드레스(NRD, ADD1)에 응답하여, NVM 읽기 커맨드 및 제1 어드레스(RD_v', ADD1)를 NVM 제어기(122)로 전송하고, VM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)를 휘발성 메모리(121)로 전송할 수 있다.
NVM 제어기(122)는 NVM 읽기 커맨드 및 제1 어드레스(RD_v', ADD1)에 응답하여, 불휘발성 메모리(123)로부터의 데이터(DT_n)를 메모리 데이터 라인(MDQ)을 통해 출력할 수 있다. 예시적으로, 모듈 컨트롤러(110)는 데이터(DT_n)가 메모리 데이터 라인(MDQ)을 통해 출력되는 타이밍에 동기하여 태그 데이터 라인(TDQ)을 통해 태그(TAG_n)를 출력할 수 있다. 예시적으로, 태그(TAG_n)는 제1 어드레스(ADD1)의 적어도 일부를 포함할 수 있다.
휘발성 메모리(121)는 VM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)에 응답하여 메모리 데이터 라인(MDQ)을 통해 수신되는 데이터(DT_n) 및 태그 데이터 라인(TDQ)을 통해 수신되는 태그(TAG_n)를 제1 어드레스(ADD1)의 일부와 대응되는 제1 엔트리(ET1)에 기입할 수 있다.
예시적으로, 데이터 버퍼(130)는 모듈 컨트롤러(110)의 제어에 따라 메모리 데이터 라인(MDQ) 상의 데이터(DT_n)를 데이터 라인(DQ)을 통해 프로세서(101)로 전송할 수 있다.
상술된 바와 같이, 휘발성 메모리(121) 및 NVM 제어기(122)는 메모리 데이터 라인(MDQ)을 서로 공유하기 때문에, NVM 제어기(122)로부터 데이터(DT_n)가 출력될 때, 데이터(DT_n)가 휘발성 메모리(121)에 기입될 수 있다. 즉, 불휘발성 메모리 모듈(100)은 읽기 캐싱 동작을 수행할 수 있다.
도 16은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다. 도 17은 도 16의 캐시 관리자의 동작을 설명하기 위한 도면이다. 도 18은 도 16의 불휘발성 메모리 모듈의 동작을 설명하기 위한 타이밍도이다. 도 1 및 도 16 내지 도 17을 참조하면, 불휘발성 메모리 모듈(200)은 모듈 컨트롤러(210), 휘발성 메모리(221), NVM 제어기(222), 불휘발성 메모리(223), 및 데이터 버퍼(230)를 포함할 수 있다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 2의 불휘발성 메모리 모듈(100)과 달리 도 16의 불휘발성 메모리 모듈(200)의 모듈 컨트롤러(210)는 캐시 관리자(CM)를 더 포함한다.
캐시 관리자(CM)는 불휘발성 메모리(223)의 캐시 메모리인 휘발성 메모리(221)를 효율적으로 관리하기 위한 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 모듈(100)의 읽기 동작에서, 캐시 미스가 발생한 경우, 캐시 관리자(CM)는 캐시 미스된 어드레스 정보를 관리할 수 있다. 이 후, 캐시 미스된 어드레스에 대한 읽기 동작이 수행될 경우, 캐시 관리자(CM)는 불휘발성 메모리(223)로부터 캐시 미스된 어드레스에 대응되는 데이터가 출력되도록 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 제어할 수 있다.
예시적으로, 캐시 관리자(CM)는 캐시 미스된 어드레스들에 대한 트랜잭션 아이디(TID)를 부여 및 관리할 수 있다. 예를 들어, 도 16에 도시된 바와 같이, 불휘발성 메모리 모듈(200)은 프로세서(101)의 요청에 따라, 제1 내지 제6 어드레스들(ADD1~ADD6)에 대한 읽기 동작을 순차적으로 수행할 수 있다. 먼저, 제1 어드레스(ADD1)에 대한 읽기 동작에서, 캐시 미스가 발생할 수 있다. 이 경우, 캐시 관리자(CM)는 캐시 미스된 제 1어드레스(ADD1)에 대하여 제1 트랜잭션 아이디(TID1)를 부여한다. 이 후, 제2 어드레스(ADD2)에 대한 읽기 동작에서, 캐시 히트가 발생할 수 있다. 이 경우, 캐시 관리자(CM)는 별도의 동작을 수행하지 않을 수 있다. 이 후, 제3 어드레스(ADD3)에 대한 읽기 동작에서, 캐시 미스가 발생할 수 있다. 이 경우, 캐시 관리자(CM)는 캐시 미스된 제3 어드레스(ADD3)에 대하여 제2 트랜잭션 아이디(TID2)를 부여할 수 있다. 마찬가지로, 제4 및 제5 어드레스들(ADD4, ADD5)에 대한 읽기 동작들에서, 캐시 히트가 발생하고, 제6 어드레스(ADD6)에 대한 읽기 동작에서, 캐시 미스가 발생한 경우, 제6 어드레스(ADD6)에 대하여 제3 트랜잭션 아이디(TID3)를 부여할 수 있다. 제1 내지 제3 트랜잭션 아이디들(TID1, TID2, TID3)은 단조 증가 형태로 구현될 수 있다.
즉, 캐시 관리자(CM)는 캐시 미스된 어드레스들을 관리하되, 캐시 미스가 발생할 때마다, 캐시 미스된 어드레스들에 대하여 트랜잭션 아이디를 부여한다. 이 때, 트랜잭션 아이디는 단조 증가 형태로 증가할 수 있다.
예시적으로, 불휘발성 메모리 모듈(200)은 캐시 미스된 어드레스들에 대하여 프로세서(101)로부터 어드레스 정보 대신 트랜잭션 아이디(TID)를 수신할 수 있다. 예를 들어, 도 18에 도시된 바와 같이,
불휘발성 메모리 모듈(200)은 프로세서(101)로부터 모듈 읽기 커맨드 및 제1 어드레스(RD, ADD1)를 수신하고, 수신된 신호들에 응답하여, NVM 읽기 커맨드 및 제1 어드레스(ADD1)를 NVM 제어기(222)로 제공하고, VM 읽기 커맨드 및 제1 어드레스(ADD1)를 휘발성 메모리(221)로 제공한다. 휘발성 메모리(221)는 VM 읽기 커맨드 및 제1 어드레스(ADD1)에 응답하여 제1 데이터(DT_v1) 및 제1 태그(TAG_v1)를 출력할 수 있다.
마찬가지로, 불휘발성 메모리 모듈(200)은 모듈 읽기 커맨드 및 제2 어드레스(RD, ADD2)를 수신하고, 수신된 신호들에 응답하여, NVM 읽기 커맨드 및 제2 어드레스(ADD2)를 NVM 제어기(222)로 제공하고, VM 읽기 커맨드 및 제2 어드레스(ADD2)를 휘발성 메모리(221)로 제공한다. 휘발성 메모리(221)는 VM 읽기 커맨드 및 제2 어드레스(ADD2)에 응답하여 제2 데이터(DT_v2) 및 제2 태그(TAG_v2)를 출력할 수 있다.
휘발성 메모리(221)로부터의 제1 및 제2 데이터(DT_v1, DT_v2)는 제1 및 제2 어드레스들(ADD1, ADD2)에 대응되는 데이터가 아닐 수 있다. 즉, 제1 및 제2 어드레스들(ADD1, ADD2)에 대한 읽기 동작에서, 캐시 미스가 발생할 수 있다. 이 경우, 캐시 관리자(CM)는 제1 어드레스(ADD1)에 대하여 제1 트랜잭션 아이디(TID1)를 부여하고, 제2 어드레스(ADD2)에 대하여 제2 트랜잭션 아이디(TID2)를 부여할 수 있다.
앞서 설명된 바와 같이, NVM 제어기(222)는 제1 및 제2 태그들(TAG_v1, TAG_v2)을 수신하고, 수신된 제1 및 제2 태그들(TAG_v1, TAG_v2)을 기반으로, 캐시 미스가 발생했음을 인지할 수 있다. 이 경우, NVM 제어기(222)는 제1 및 제2 어드레스들(ADD1, ADD2)에 대응하는 데이터를 불휘발성 메모리(223)로부터 준비할 수 있다.
예시적으로, NVM 제어기(222)가 제1 어드레스(ADD1)에 대응하는 데이터(DT_n1)를 먼저 준비한 경우, 불휘발성 메모리 모듈(200)은 프로세서(101)로 준비 신호(R)를 제공할 수 있다. 프로세서(101)는 준비 신호(R)에 응답하여 상태 읽기 커맨드(RD_STS)를 불휘발성 메모리 모듈(200)로 전송할 수 있다.
불휘발성 메모리 모듈(200)은 상태 읽기 커맨드(RD_STS)에 응답하여, 트랜잭션 아이디(TID)에 대한 상태 정보를 메모리 데이터 라인(MDQ) 및 데이터 라인(DQ)을 통해 프로세서(101)로 전송할 수 있다. 예시적으로, 상태 읽기 커맨드(RD_STS)는 불휘발성 메모리 모듈(200)의 특정 영역, 상태 레지스터, 또는 다목적 레지스터 등을 읽기 위하여 미리 정의된 커맨드일 수 있다. 예시적으로, 트랜잭션 아이디(TID)에 대한 상태 정보는 불휘발성 메모리 모듈(200)의 특정 영역, 상태 레지스터, 또는 다목적 레지스터에 설정될 수 있다. 예시적으로, 트랜잭션 아이디(TID)에 대한 상태 정보는 비트맵 형태로 구현될 수 있다.
예시적으로, 불휘발성 메모리 모듈(200)은 트랜잭션 아이디(TID)에 대한 상태 정보로써 제1 트랜잭션 아이디(TID1)의 준비 완료에 대한 정보를 전송할 수 있다. 프로세서(101)는 수신된 상태 정보에 응답하여 모듈 읽기 커맨드 및 제1 트랜잭션 아이디(TID1)를 불휘발성 메모리 모듈(200)로 전송할 수 있다.
불휘발성 메모리 모듈(200)은 수신된 모듈 읽기 커맨드 및 제1 트랜잭션 아이디(TID1)에 응답하여, 제1 트랜잭션 아이디(TID1)에 대응되는 데이터(DT_n)가 불휘발성 메모리(223)로부터 출력되도록 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 제어할 수 있다.
예를 들어, 캐시 관리자(CM)는 수신된 모듈 읽기 커맨드 및 제1 트랜잭션 아이디(TID1)에 응답하여, NVM 읽기 커맨드 및 제1 어드레스(RD_n', ADD1)를 NVM 제어기(222)로 제공하고, VM 쓰기 커맨드 및 제1 어드레스(WR_v, ADD1)를 휘발성 메모리(121)로 제공할 수 있다. 즉, 캐시 관리자(CM)는 프로세서(101)로부터 트랜잭션 아이디(TID)를 수신하되, 트랜잭션 아이디(TID)를 대응되는 어드레스(ADD)로 변환하여 휘발성 메모리(221) 및 NVM 제어기(222)로 제공할 수 있다.
휘발성 메모리(221) 및 NVM 제어기(222) 각각은 수신된 신호들에 응답하여 앞서 설명된 읽기 캐싱 동작을 수행할 수 있다.
도 19는 도 2의 불휘발성 메모리 모듈의 다른 동작을 보여주는 순서도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 1, 도 2, 및 도 19를 참조하면, S410 단계에서, 불휘발성 메모리 모듈(100)은 프로세서(101)로부터 모듈 읽기 커맨드 및 어드레스(ADD)를 수신한다.
S420 단계에서, 불휘발성 메모리 모듈(100)은 캐시 미스 또는 캐시 히트 여부를 판별할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)의 복수의 엔트리들 중 어드레스(ADD)의 일부와 대응되는 엔트리에 저장된 태그를 기반으로 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다.
판별 결과가 캐시 히트를 가리키는 경우, S430 단계에서, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터의 데이터(DT_v) 및 캐시 히트를 가리키는 캐시 정보(INFO)를 출력할 수 있다.
판별 결과가 캐시 미스를 가리키는 경우, S440 단계에서, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터의 데이터(DT_v) 및 캐시 미스를 가리키는 캐시 정보(INFO)를 출력할 수 있다.
이후, S450 단계에서, 불휘발성 메모리 모듈(100)은 프로세서(101)로부터 모듈 읽기 커맨드 및 어드레스(NCRD, ADD)를 수신할 수 있다. 예시적으로, 모듈 읽기 커맨드(NCRD)는 읽기 캐싱 동작을 수행하지 않고, 불휘발성 메모리(123)로부터의 데이터(DT_n)를 읽기 위한 커맨드일 수 있다. 예를 들어, 캐시 미스된 어드레스(ADD)에 대응하는 데이터의 엑세스 빈도가 낮거나 또는 1회의 엑세스만 수행될 수 있다. 이 경우, 프로세서(101)는 모듈 읽기 커맨드(NCRD)를 불휘발성 메모리 모듈(100)로 제공함으로써, 불필요한 읽기 캐싱 동작을 방지할 수 있다.
예시적으로, 앞서 설명된 모듈 읽기 커맨드들(RD, NRD, NCRD) 각각은 프로세서(101) 및 불휘발성 메모리 모듈(100) 사이의 통신 규약에 따라 미리 정의된 신호들 또는 커맨드들일 수 있다.
S460 단계에서, 불휘발성 메모리 모듈(100)은 읽기 캐싱 동작 없이 불휘발성 메모리(123)로부터의 데이터(DT_n)를 프로세서(101)로 출력할 수 있다.
도 20은 도 19의 동작을 상세하게 설명하기 위한 타이밍도이다. 도 1, 도 2, 및 도 20을 참조하면, 모듈 컨트롤러(110)는 프로세서(101)로부터 모듈 읽기 커맨드 및 제1 어드레스(ADD1)를 수신할 수 있다. 모듈 읽기 커맨드 및 제1 어드레스(ADD1)에 따른 모듈 컨트롤러(110), 휘발성 메모리(121)의 동작은 도 8을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
모듈 읽기 커맨드 및 제1 어드레스(ADD1)에 따른 읽기 동작에서, 캐시 미스(M)가 발생할 수 있다. 이 경우, NVM 제어기(122)는 제1 어드레스(ADD1)에 대응하는 데이터(DT_n)는 준비하고, 데이터(DT_n)가 준비된 이후에, 모듈 컨트롤러(110)는 준비 신호(R)를 프로세서(101)로 제공할 수 있다.
프로세서(101)는 준비 신호(R)에 응답하여 모듈 읽기 커맨드 및 제1 어드레스(NCRD, ADD1)를 모듈 컨트롤러(110)로 제공할 수 있다. 예시적으로, 모듈 읽기 커맨드(NCRD)는 앞서 설명된 바와 같이 읽기 캐싱 동작 없이 불휘발성 메모리(123)로부터의 데이터(DT_n)를 읽기 위한 커맨드일 수 있다.
모듈 컨트롤러(110)는 모듈 읽기 커맨드 및 제1 어드레스(NCRD, ADD1)에 응답하여, NVM 읽기 커맨드 및 제1 어드레스(RD_n', ADD1)를 NVM 제어기(122)로 제공하고, NVM 제어기(122)는 수신된 신호에 응답하여 데이터(DT_n)를 출력할 수 있다.
예시적으로, 모듈 읽기 커맨드(NCRD)는 읽기 캐싱 동작 없이 불휘발성 메모리(123)로부터의 데이터(DT_n)를 읽기 위한 커맨드이므로, 모듈 컨트롤러(110)는 읽기 캐싱 동작을 위하여 휘발성 메모리(121)로 제공되는 VM 쓰기 커맨드 및 제1 어드레스를 제공하지 않을 것이다. 또한, 모듈 컨트롤러(110)는 불휘발성 메모리(123)로부터의 데이터(DT_n)에 대응하는 태그(DT_n)를 제공하지 않을 것이다.
상술된 바와 같이, 불휘발성 메모리 모듈(100)은 프로세서(101)의 요청에 따라 읽기 캐싱 동작을 생략할 수 있다.
도 21은 본 발명에 따른 불휘발성 메모리 모듈에 포함된 불휘발성 메모리를 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 불휘발성 메모리(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 제어 로직 회로(1130), 페이지 버퍼(1140), 및 입출력 회로(1150)를 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 복수의 워드라인들(WL)과 각각 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 싱글 레벨 셀(SLC)이거나 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC)일 수 있다.
어드레스 디코더(1120)는 NVM 제어기(112)(도 2 참조)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 예시적으로, NVM 제어기(112)로부터 수신된 어드레스(ADDR)는 불휘발성 메모리(1100)의 저장 영역의 물리적 위치를 가리키는 물리적 어드레스(physical address)일 수 있다. 어드레스 디코더(1120)는 디코딩된 어드레스를 기반으로 복수의 워드라인들(WL) 중 적어도 하나의 워드라인을 선택하고, 선택된 워드라인의 전압을 구동할 수 있다.
제어 로직 회로(1130)는 NVM 제어기(112)(도 2 참조)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(1120), 페이지 버퍼(1140), 및 입출력 회로(1150)를 제어할 수 있다.
페이지 버퍼(1140)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(1110)와 연결되고, 복수의 데이터 라인들(DL)을 통해 입출력 회로(1150)와 연결된다. 페이지 버퍼(1140)는 복수의 비트 라인들(BL)의 전압을 감지하여 메모리 셀 어레이(1110)에 저장된 데이터를 읽을 수 있다. 또는 페이지 버퍼(1140)는 복수의 데이터 라인들(DL)을 통해 수신되는 데이터를 기반으로 복수의 비트 라인들(BL)의 전압을 제어할 수 있다.
입출력 회로(1150)는 제어 로직 회로(1130)의 제어에 따라 NVM 제어기(112)(도 2 참조)로부터 데이터를 수신하고, 수신된 데이터를 페이지 버퍼(1140)로 전달할 수 있다. 또는 입출력 회로(1150)는 페이지 버퍼(1140)로부터 데이터를 수신하고, 수신된 데이터를 NVM 제어기(112)로 전달할 수 있다.
예시적으로, NVM 제어기(122)는 모듈 컨트롤러(110)(도 2 참조)로부터의 NVM 커맨드/어드레스(CA_v)를 기반으로 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 생성할 수 있다.
도 22는 본 발명에 따른 불휘발성 메모리 모듈의 불휘발성 메모리에 포함된 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다. 예시적으로, 도 22를 참조하여 3차원 구조의 제1 메모리 블록(BLK1)이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 또한 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.
도 22를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결되고, 제2 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판 또는 접지 선택 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 내지 제8 메모리 셀들(MC8)은 제1 내지 제8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)과 연결된다.
예시적으로, 도 22에 도시된 제1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
예시적으로, 본 발명에 따른 불휘발성 메모리는 상술된 구성에 한정되지 않는다. 본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 불휘발성 메모리는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithically)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 23은 본 발명에 따른 불휘발성 메모리 모듈의 휘발성 메모리를 예시적으로 보여주는 블록도이다. 도 23을 참조하면, 휘발성 메모리(1200)는 메모리 셀 어레이(1210), 어드레스 버퍼(1220), X-디코더(1230), Y-디코더(1240), 감지 증폭기 및 쓰기 드라이버(1250), 및 입출력 회로(1260)를 포함할 수 있다.
메모리 셀 어레이(1210)는 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들 각각은 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)과 연결된다. 복수의 메모리 셀들 각각은 워드라인 및 비트라인이 교차하는 지점에 위치할 수 있다. 예시적으로, 복수의 메모리 셀들 각각은 스토리지 캐패시터 및 엑세스 트랜지스터를 포함할 수 있다.
어드레스 버퍼(1220)는 모듈 컨트롤러(110)(도 2 참조)로부터 어드레스(ADD)를 수신하고, 수신된 어드레스를 임시 저장할 수 있다. 예시적으로, 어드레스 버퍼(1220)는 수신된 어드레스(ADD) 중 행 어드레스(ADD_row)를 X-디코더(1230)로 제공하고, 열 어드레스(ADD_col)를 Y-디코더(1240)로 제공할 수 있다.
X-디코더(1230)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(1210)와 연결된다. X-디코더(1230)는 모듈 컨트롤러(110)(도 2 참조)로부터의 행 어드레스 스트로브(RAS) 신호에 응답하여 행 어드레스(ADD_row)를 기반으로 복수의 워드 라인들(WL) 중 적어도 하나의 워드 라인을 활성화시킬 수 있다.
Y-디코더(1240)는 어드레스 버퍼(1220)로부터 열 어드레스(ADD_col)를 수신할 수 있다. Y-디코더(1240)는 열 어드레스 스트로브(CAS) 신호에 응답하여 열 어드레스(ADD_col)를 기반으로 감지 증폭기 및 쓰기 드라이버(1250)를 제어할 수 있다.
감지 증폭기 및 쓰기 드라이버(1250)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(1210)와 연결된다. 감지 증폭기 및 쓰기 드라이버(1250)는 복수의 비트 라인들(BL)의 전압 변화를 감지할 수 있다. 또는 감지 증폭기 및 쓰기 드라이버(1250)는 입출력 회로(1260)로부터 수신된 데이터를 기반으로 복수의 비트 라인들(BL)의 전압을 제어할 수 있다.
입출력 회로(1260)는 감지 증폭기 및 쓰기 드라이버(1250)로부터 데이터를 수신하고, 수신된 데이터를 메모리 데이터 라인(MDQ)(또는 데이터 라인(DQ))을 통해 출력할 수 있다. 또는 입출력 회로(1260)는 메모리 데이터 라인(MDQ)(또는 데이터 라인(DQ))을 통해 데이터를 수신하고, 수신된 데이터를 감지 증폭기 및 쓰기 드라이버(1250)에 전달할 수 있다.
예시적으로, 어드레스(ADD)는 모듈 컨트롤러(110)(도 2 참조)로부터 제공되는 VM 커맨드/어드레스(CA_v)에 포함된 어드레스일 수 있다. 행 어드레스 스트로브(RAS) 및 열 어드레스 스트로브(CAS)는 모듈 컨트롤러(110)(도 2 참조)로부터 제공되는 VM 커맨드/어드레스(CA_v)에 포함된 신호들일 수 있다.
도 24는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 서버 시스템을 예시적으로 보여주는 도면이다. 도 24를 참조하면, 서버 시스템(2000)은 복수의 서버 랙들(2100)을 포함할 수 있다. 복수의 서버 랙들(2100) 각각은 복수의 불휘발성 메모리 모듈들(2200)을 포함할 수 있다. 복수의 불휘발성 메모리 모듈들(2200)은 복수의 서버 랙들(2100) 각각에 포함된 프로세서들과 직접적으로 연결될 수 있다. 예를 들어, 복수의 불휘발성 메모리 모듈들(2200) 듀얼 인-라인 메모리 모듈의 형태를 갖고, 프로세서와 전기적으로 연결된 DIMM 소켓에 장착되어 프로세서와 서로 통신할 수 있다. 예시적으로, 복수의 불휘발성 메모리 모듈들(2200)은 서버 시스템(2000)의 스토리지로서 사용될 수 있다. 예시적으로, 복수의 불휘발성 메모리 모듈들(2200)은 도 1 내지 도 23을 참조하여 설명된 불휘발성 메모리 모듈이거나 또는 동작 방법을 기반으로 동작할 수 있다.
도 25는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 사용자 시스템(3000)은 프로세서(3001) 및 복수의 메모리들(3110~3140)을 포함할 수 있다.
프로세서(3001)는 메모리 컨트롤러(3002)를 포함할 수 있다. 메모리 컨트롤러(3002)는 버스(3003)를 통해 복수의 메모리들(3110~3140)과 통신할 수 있다. 예시적으로, 버스(3003)는 복수의 메모리들(3110~3140) 각각과 연결된 전용 버스들 또는 복수의 메모리들(3110~3140)과 공유되는 공용 버스를 포함할 수 있다. 예시적으로, 버스(3003)는 도 1 내지 도 24를 참조하여 설명된, 데이터 라인(DQ), 메모리 데이터 라인(MDQ), 태그 데이터 라인(TDQ) 중 적어도 하나를 포함할 수 있다.
예시적으로, 복수의 메모리들(3110~3140) 중 적어도 일부는 도 1 내지 도 24를 참조하여 설명된 불휘발성 메모리 모듈이거나 또는 도 1 내지 도 24를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
또는, 복수의 메모리 모듈들(3110~3140) 중 적어도 일부는 불휘발성 메모리를 포함하고, 나머지 일부는 휘발성 메모리를 포함할 수 있다. 휘발성 메모리를 포함하는 메모리 모듈은 불휘발성 메모리를 포함하는 메모리 모듈의 캐시 메모리로서 사용될 수 있다. 즉, 도 1 내지 도 24를 참조하여 설명된 바와 같이, 복수의 메모리 모듈들(3110~3140) 중 일부는 사용자 시스템(3000)의 메인 메모리로써 사용되고, 나머지는 캐시 메모리로써 사용될 수 있다. 캐시 메모리로써 사용되는 메모리들은 도 1 내지 도 24를 참조하여 설명된 휘발성 메모리이거나 또는 도 1 내지 도 24를 참조하여 설명된 휘발성 메모리와 같이 동작할 수 있다.
예시적으로, 메모리 컨트롤러(3002)는 도 1 내지 도 24를 참조하여 설명된 모듈 컨트롤러 또는 제어기이거나 또는, 도 1 내지 도 24를 참조하여 설명된 모듈 컨트롤러 또는 제어기와 같이 동작할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10 : 사용자 시스템
100 : 불휘발성 메모리 모듈
101 : 프로세서
110 : 모듈 컨트롤러(모듈 컨트롤러)
120 : 이종 메모리 장치
121 : 휘발성 메모리
122 : NVM 제어기
123 : 불휘발성 메모리
130 : DB
140 : 직렬 프레즌스 검출 칩(SPD)
CA : 모듈 커맨드/어드레스
CA_v : VM 커맨드/어드레스
CA_n : NVM 커맨드/어드레스
TAG : 태그
DQ : 데이터 라인
TDQ : 태그 데이터 라인
MDQ : 메모리 데이터 라인

Claims (10)

  1. 불휘발성 메모리;
    상기 불휘발성 메모리의 캐시 메모리인 휘발성 메모리;
    상기 휘발성 메모리와 메모리 데이터 라인을 공유하고, 상기 불휘발성 메모리를 제어하도록 구성되는 제어기; 및
    외부 장치로부터의 모듈 쓰기 커맨드 및 제1 어드레스에 응답하여, 제1 버스를 통해 제1 읽기 커맨드 및 상기 제1 어드레스를 상기 휘발성 메모리로 전송하고, 제2 버스를 통해 제1 쓰기 커맨드 및 상기 제1 어드레스를 상기 제어기로 전송하는 모듈 컨트롤러를 포함하고,
    상기 휘발성 메모리는 상기 제1 읽기 커맨드 및 상기 제1 어드레스에 응답하여, 제1 태그 및 제1 데이터를 출력하고,
    상기 제어기는 상기 제1 쓰기 커맨드 및 상기 제1 어드레스에 응답하여, 상기 제1 태그 및 상기 제1 어드레스를 기반으로 상기 제1 데이터를 상기 불휘발성 메모리에 선택적으로 프로그램하는 것을 특징으로 하는 불휘발성 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 제어기는 상기 휘발성 메모리와 태그 데이터 라인을 공유하고, 상기 태그 데이터 라인을 통해 상기 제1 태그를 수신하고, 상기 메모리 데이터 라인을 통해 상기 제1 데이터를 수신하는 것을 특징으로 하는 불휘발성 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 제어기는 상기 제1 태그 및 상기 제1 어드레스를 기반으로 상기 제1 데이터에 대한 캐시 히트 또는 캐시 미스 여부를 판별하고, 상기 판별 결과에 따라 상기 제1 데이터를 상기 불휘발성 메모리에 선택적으로 프로그램하는 것을 특징으로 하는 불휘발성 메모리 모듈.
  4. 제 3 항에 있어서,
    상기 제어기는 상기 제1 어드레스의 적어도 일부가 상기 제1 태그와 일치할 경우, 상기 제1 데이터가 캐시 히트인 것으로 판별하고, 상기 상기 제1 어드레스의 적어도 일부가 상기 제1 태그와 일치하지 않는 경우, 상기 제1 데이터가 캐시 미스인 것으로 판별하되,
    상기 판별 결과가 캐시 미스인 것을 가리키는 경우, 상기 제어기는 상기 제1 데이터를 상기 불휘발성 메모리에 프로그램하는 것을 특징으로 하는 불휘발성 메모리 모듈.
  5. 제 4 항에 있어서,
    상기 제어기는 상기 캐시 미스인 상기 제1 데이터를 플러시될 데이터로써 별도의 버퍼 회로에 저장하고, 상기 버퍼 회로에 저장된 플러시될 데이터의 누적 크기가 일정 크기 이상인 경우, 상기 플러시될 데이터를 상기 불휘발성 메모리에 프로그램하는 것을 특징으로 하는 불휘발성 메모리 모듈.
  6. 제 3 항에 있어서,
    상기 휘발성 메모리는 상기 제1 읽기 커맨드 및 상기 제1 어드레스에 응답하여 상기 제1 데이터에 대한 더티 정보를 더 출력하고,
    상기 판별 결과가 캐시 미스인 것을 가리키는 경우, 상기 더티 정보를 기반으로 상기 제1 데이터가 더티 상태인지 판별하는 것을 특징으로 하는 불휘발성 메모리 모듈.
  7. 제 6 항에 있어서,
    상기 판별 결과가 더티 상태를 가리키는 경우, 상기 제어기는 상기 제1 데이터를 상기 불휘발성 메모리에 프로그램하는 것을 특징으로 하는 불휘발성 메모리 모듈.
  8. 제 1 항에 있어서,
    상기 휘발성 메모리는 상기 불휘발성 메모리의 n:1(n은 자연수) 직접 사상 캐시 메모리인 것을 특징으로 하는 불휘발성 메모리 모듈.
  9. 제 1 항에 있어서,
    상기 제1 태그는 상기 제1 데이터와 대응되는 어드레스의 적어도 일부를 포함하는 것을 특징으로 하는 불휘발성 메모리 모듈.
  10. 제1 메모리;
    상기 제1 메모리의 캐시 메모리인 제2 메모리; 및
    상기 제1 메모리 및 상기 제2 메모리와 데이터 버스를 공유하고, 상기 데이터 버스를 통해 상기 제1 및 제2 메모리들과 데이터를 교환하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 제2 메모리는 상기 메모리 컨트롤러의 제어에 따라 캐시 정보를 출력하고,
    상기 제1 메모리는 상기 캐시 정보를 기반으로 상기 제2 메모리로부터의 데이터를 선택적으로 프로그램하는 것을 특징으로 하는 메모리 시스템.
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