KR20160144577A

KR20160144577A - 불휘발성 메모리 모듈 및 그것의 포함하는 사용자 장치

Info

Publication number: KR20160144577A
Application number: KR1020150080844A
Authority: KR
Inventors: 남희현
Original assignee: 삼성전자주식회사
Priority date: 2015-06-08
Filing date: 2015-06-08
Publication date: 2016-12-19

Abstract

본 발명의 불휘발성 메모리 모듈은, 적어도 하나의 불휘발성 메모리, 그리고 호스트와 상기 불휘발성 메모리와의 인터페이싱을 위한 제어 정보, 또는 상기 불휘발성 메모리에 기입될 데이터나 상기 불휘발성 메모리로부터 읽혀진 데이터를 저장하기 위한 인터페이스 버퍼를 포함하는 장치 컨트롤러를 포함하되, 상기 인터페이스 버퍼는 선입선출 방식의 환형 버퍼로 관리되며, 상기 인터페이스 버퍼의 헤드 포인터는 데이터를 독출하는 측에서 추적 및 관리되고, 상기 인터페이스 버퍼의 테일 포인터는 상기 데이터를 푸쉬하는 측에서 추적 및 관리된다.

Description

불휘발성 메모리 모듈 및 그것의 포함하는 사용자 장치{NONVOLATILE MEMORY MODULE AND USER DEVICE COMPRISING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀더 구체적으로는 불휘발성 메모리 모듈 및 그것을 포함하는 사용자 장치에 대한 것이다.

반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 저장된 데이터를 유지할 수 있다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 사용된다.

최근에는 고집적 및 대용량을 실현할 수 있는 불휘발성 반도체 메모리 장치의 수요가 날로 증가하고 있다. 그러한 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 하지만, 플래시 메모리의 경우에는 쓰기 단위와 소거 단위가 다르다며, 소거후 쓰기 방식으로 구동된다는 특징을 갖는다. 따라서, 플래시 메모리는 컴퓨터 시스템의 CPU와 인터페이싱을 위해서 소거 동작을 감추기 위한 펌웨어나 인터페이스가 필요하다.

현재 사용되는 컴퓨터 시스템의 다양한 인터페이스와 호환 가능한 불휘발성 메모리에 대한 연구가 이루어지고 있다. 즉, 플래시 메모리를 메인 메모리(또는, 워킹 메모리)와 동일한 슬롯이나 채널에 장착하여 데이터 저장 장치나 또는 워킹 메모리로 사용하려는 시도들이 이루어지고 있다. 이러한 메모리 장치나 모듈을 구현하기 위해서는 휘발성 램(예를 들면, DRAM)과의 호환성이 고려되어야 한다. 호환성을 위해 휘발성 램 모듈의 데이터 교환 프로토콜을 충족할 수 있는 불휘발성 저장 장치 또는 불휘발성 메모리 모듈이 제공되어야 한다.

휘발성 램 모듈과 호환되는 불휘발성 메모리 모듈을 구성하기 위해서는 다양한 인터페이싱 기술이 적용될 수 있다. 예를 들면, 보편화된 휘발성 램의 프로토콜을 사용하여 불휘발성 메모리에 접근하는 명령어, 어드레스, 또는 데이터를 공유 메모리에 기록할 수 있다. 이 경우, 불휘발성 메모리 모듈에서는 공유 메모리에 저장된 명령어, 어드레스, 데이터를 읽어서 호스트가 의도한 불휘발성 메모리 영역에 접근할 수 있을 것이다. 이러한 공유 메모리는 듀얼 포트 에스램과 같은 구성으로 제공되고, 선입선출(FIFO) 방식의 링 버퍼로 관리될 수 있다.

링 버퍼 방식으로 공유 메모리가 관리되기 위해서는, 푸쉬(Push)와 팝(Pop) 방식으로 쓰기와 읽기가 관리되어야 한다. 하지만, 이러한 공유 메모리를 링 버퍼로 관리하기 위해서는 포인터들의 관리 및 버퍼 상태의 모니터링과 같은 추가적인 기능과 구성이 불가피하게 된다. 따라서, 공유 메모리의 제어를 위한 별도의 구성이 필요하며, 결과적으로 큰 비용과 장치 면적을 요구하게 된다.

본 발명의 목적은, 불휘발성 메모리 모듈의 공유 메모리를 호스트와 메모리 모듈 각각에서 헤드 포인터와 테일 포인터를 분할하여 관리할 수 있는 동작 방법 및 그것을 적용한 불휘발성 메모리 모듈을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 불휘발성 메모리 모듈은, 적어도 하나의 불휘발성 메모리, 그리고 호스트와 상기 불휘발성 메모리와의 인터페이싱을 위한 제어 정보, 또는 상기 불휘발성 메모리에 기입될 데이터나 상기 불휘발성 메모리로부터 읽혀진 데이터를 저장하기 위한 인터페이스 버퍼를 포함하는 장치 컨트롤러를 포함하되, 상기 인터페이스 버퍼는 선입선출 방식의 환형 버퍼로 관리되며, 상기 인터페이스 버퍼의 헤드 포인터는 데이터를 독출하는 측에서 추적 및 관리되고, 상기 인터페이스 버퍼의 테일 포인터는 상기 데이터를 푸쉬하는 측에서 추적 및 관리된다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 사용자 장치는, 적어도 하나의 불휘발성 메모리와, 호스트 인터페이스를 통해서 외부와 연결되는 인터페이스 버퍼를 포함하고, 상기 인터페이스 버퍼에 기록되는 명령어와 어드레스를 참조하여 상기 적어도 하나의 불휘발성 메모리에 접근하는 DIMM 컨트롤러를 포함하는 불휘발성 메모리 모듈, 그리고 상기 호스트 인터페이스를 통해서 상기 불휘발성 메모리에 접근하기 위한 상기 명령어, 어드레스, 그리고 데이터를 상기 인터페이스 버퍼에 기입하는 프로세서를 포함하며, 상기 인터페이스 버퍼는 상기 프로세서가 푸쉬(Push)하고 상기 DIMM 컨트롤러가 팝(Pop)하는 제 1 영역과, 상기 DIMM 컨트롤러가 푸쉬하고 상기 프로세서가 팝하는 제 2 영역을 포함하되, 상기 제 1 영역의 테일 포인터 및 상기 제 2 영역의 헤드 포인터는 상기 프로세서에서 추적 및 관리한다.

상술한 본 발명의 공유 메모리의 관리 방법에 따르면, 호스트와의 인터페이싱을 위해서 제공되는 공유 메모리에 대한 호스트와 불휘발성 메모리 모듈 간의 효율적인 공유 및 제어가 가능하다. 더불어, 본 발명의 공유 메모리는 데이터를 기입하는 측에서는 테일 포인터를, 데이터를 읽어오는 측에서는 헤드 포인터를 관리하도록 구성함에 따라, 링 버퍼의 포인터 관리를 위한 별도의 장치 없이도 효율적인 FIFO 기능을 제공할 수 있다.

도 1은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 모듈(200) 및 프로세서(100)의 소프트웨어 계층을 예시적으로 보여주는 블록도이다.
도 3은 도 1의 인터페이스 버퍼의 논리적 영역 구분을 보여주는 도면이다.
도 4는 본 발명의 듀얼 포트 에스램(214_2)을 포함하는 인터페이스 버퍼(214)의 제어 구조를 예시적으로 보여주는 블록도이다.
도 5a는 본 발명의 인터페이스 버퍼의 영역별 포인터들을 예시적으로 보여주는 도면이다.
도 5b는 본 발명의 인터페이스 버퍼의 명령어 영역(214_a)의 구조를 간략히 보여주는 도면이다.
도 6은 본 발명의 제 1 실시 예에 따른 포인터 관리 방법을 예시적으로 보여주는 블록도이다.
도 7은 도 6에 설명된 프로세서의 테일 포인터 관리 방법을 예시적으로 보여주는 순서도이다.
도 8은 DIMM 컨트롤러의 인터페이스 버퍼에 대한 헤드 포인터 관리 방법을 예시적으로 보여주는 순서도이다.
도 9는 본 발명의 제 2 실시 예에 따른 포인터 관리 방법을 예시적으로 보여주는 블록도이다.
도 10은 도 9에 설명된 프로세서의 헤드 포인터 관리 방법을 예시적으로 보여주는 순서도이다.
도 11은 DIMM 컨트롤러의 링 버퍼에 대한 헤드 포인터 관리 방법을 보여주는 순서도이다.
도 12는 도 1의 불휘발성 메모리들 중 어느 하나를 예시적으로 보여주는 블록도이다.
도 13은 도 12의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 예를 보여주는 회로도이다.
도 14는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다.
도 15는 도 14의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다.
도 16은 도 14의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다.
도 17은 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템의 다른 예를 예시적으로 보여주는 블록도이다.
도 18은 도 17의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 19는 도 17의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 20은 도 17의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템이 적용된 서버 시스템을 예시적으로 보여주는 도면이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 불휘발성 메모리 장치의 예로 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 1은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 사용자 장치(10)는 프로세서(100)와 불휘발성 메모리 모듈(200)을 포함한다.

프로세서(100)는 불휘발성 메모리 모듈(200)에 쓰기 요청, 읽기 요청과 같은 접근 동작을 수행한다. 프로세서(100)는 불휘발성 메모리 모듈(200)에 데이터를 기입하거나 저장된 데이터를 읽기 위해서 장치 컨트롤러(210)에 구비되는 물리 계층(213)에 접근한다. 예를 들면, 프로세서(100)는 물리 계층(213)에 포함되는 인터페이스 버퍼(214)에 접근하여 불휘발성 메모리(230)에 대한 접근을 위한 명령어나 어드레스 등을 기입할 수 있다. 특히, 프로세서(100)는 선입선출(FIFO) 방식으로 관리되는 인터페이스 버퍼(214)에 대한 포인트(Pointer)를 관리하기 위한 제 1 포인터 매니저(110)를 포함할 수 있다.

제 1 포인터 매니저(110)는 하드웨어 또는 장치 드라이버(Device driver)에 포함되는 소프트웨어나 펌웨어 모듈로 제공될 수도 있을 것이다. 제 1 포인터 매니저(110)는 인터페이스 버퍼(214)의 명령어 영역이나 쓰기 영역의 테일 포인터(Tail Pointer) 또는 읽기 포인터(Read Pointer)를 추적 또는 관리할 수 있다. 제 1 포인터 매니저(110)는 인터페이스 버퍼(214)의 읽기 영역이나 상태 영역의 헤드 포인터(Head Pointer) 또는 쓰기 포인터(Write Pointer)를 추적 또는 관리할 수 있다.

즉, 제 1 포인터 매니저(110)는 프로세서(100)가 데이터를 기입하거나 푸쉬하는 인터페이스 버퍼(214)의 메모리 영역의 테일 포인터(Tail Pointer)를 추적 또는 관리할 수 있다. 그리고 제 1 포인터 매니저(110)는 프로세서(100)가 데이터를 읽어오는 인터페이스 버퍼(214)의 메모리 영역의 헤드 포인터(Head Pointer)를 추적 및 관리할 수도 있다.

불휘발성 메모리 모듈(200)은 장치 컨트롤러(210)와 불휘발성 메모리(230), 그리고 버퍼 메모리(250)를 포함할 수 있다. 장치 컨트롤러(210)는 프로세서(100)와의 하위 레벨의 인터페이싱을 위한 물리 계층(213), 그리고 물리 계층(213)과 불휘발성 메모리(230), 버퍼 메모리(250)와의 데이터 교환을 수행하는 DIMM 컨트롤러(215)를 포함할 수 있다. 물리 계층(213)은 데이터(DQ)와 데이터 스트로브 신호(DQS)를 사용하여 프로세서(100)와 데이터를 교환하는 인터페이스 버퍼(214)를 포함한다. 프로세서(100)는 인터페이스 버퍼(214)의 특정 영역에 데이터(CMD_N, ADDR_N, DATA, ST)를 기입하여 불휘발성 메모리(230) 또는 버퍼 메모리(250)에 접근할 수 있다. 프로세서(100)에 의해서 구분되는 인터페이스 버퍼(214)의 기능별 영역은 후술하는 도 3에서 상세히 설명될 것이다. 장치 컨트롤러(210)는 인터페이스 버퍼(214)에 로드되는 스토리지 명령어(CMD_N)나, 스토리지 어드레스(ADDR_N), 불휘발성 메모리(230)에 저장될 데이터 등을 제어하기 위한 소프트웨어나 펌웨어를 실행하는 CPU(211)를 포함할 수 있다.

불휘발성 메모리 모듈(200)에 접근하기 위하여 프로세서(100)는 쓰기 요청, 읽기 요청을 제공한다. 프로세서(100)는 불휘발성 메모리 모듈(200)에 데이터를 쓰기 위해서 장치 컨트롤러(210)에 구비되는 물리 계층(213)에 접근한다. 물리 계층(213)은 호스트에서 전달되는 램 명령어(CMD_R), 램 어드레스(ADDR_R), 클록(CLK) 등을 수신한다. 물리 계층(213)은 호스트로부터 램 명령어(CMD_R), 램 어드레스(ADDR_R), 클록(CLK)과 함께 데이터(DQ)를 수신할 수 있다. 여기서, 램 명령어(CMD_R), 램 어드레스(ADDR_R), 클록(CLK)은 데이터(DQ)를 물리 계층(213)에 구비되는 인터페이스 버퍼(214)에 저장하기 위한 신호들이다. 인터페이스 버퍼(214)의 특정 영역에 기입되는 데이터(DQ)는 실질적으로 불휘발성 메모리(230)를 접근하기 위한 스토리지 명령어(CMD_N), 스토리지 어드레스(ADDR_N), 데이터(DATA), 상태 정보(ST) 등을 포함한다.

프로세서(100)는 인터페이스 버퍼(214)의 특정 영역에 불휘발성 메모리(230)나 버퍼 메모리(250)를 액세스하기 위한 정보들(CMD_N, ADDR_N, DATA, ST)를 기입할 수 있다. 여기서, 인터페이스 버퍼(214)에 기입되는 정보들(CMD_N, ADDR_N, DATA)은 각각 실질적으로 불휘발성 메모리(230)에 접근하기 위한 명령어, 어드레스, 그리고 데이터이다. 그리고 상태 정보(ST)는 명령어와 어드레스, 데이터의 인터페이스 버퍼(214)에 기록한 상태를 프로세서(100)로 알려주는 데이터이다. 결국, 인터페이스 버퍼(214)는 프로세서(100)의 인터페이스 프로토콜에 따라 불휘발성 메모리 모듈(200)에 접근하기 위한 명령어와 어드레스, 데이터를 기입하기 위한 프로세서(100)와 불휘발성 메모리 모듈(200)의 공유 메모리 기능을 수행할 수 있다.

CPU(211)는 장치 컨트롤러(210) 내에서 수행되는 다양한 데이터 교환, 에러 정정, 스크램블링(Scrambling) 등의 기능을 수행하기 위한 펌웨어를 실행할 것이다. CPU(211)는 인터페이스 버퍼(214)에 로드되는 데이터를 분석하여 불휘발성 메모리(230)와 버퍼 메모리(250)로 전달하거나, 불휘발성 메모리(230)나 버퍼 메모리(250)에 저장된 데이터를 인터페이스 버퍼(214)에 전달하는 제반 동작을 제어할 수 있다. CPU(211)가 상술한 제어 동작을 기능별로 수행하기 위한 멀티-코어(Multi-Core)로 제공될 수 있음은 당업자들에게 잘 이해될 것이다.

DIMM 컨트롤러(215)는 CPU(211)의 제어에 따라 물리 계층(213)의 인터페이스 버퍼(214)에 저장되는 데이터를 불휘발성 메모리(230)나 버퍼 메모리(250)의 타깃 영역으로 전달한다. DIMM 컨트롤러(215)는 제 2 포인터 매니저(216)를 포함할 수 있다. 제 2 포인터 매니저(216)는 듀얼 포트(Dual-Port) 방식의 선입선출(FIFO) 메모리로 관리되는 인터페이스 버퍼(214)에 대한 포인터들(Pointes)을 관리하기 위한 것이다.

제 2 포인터 매니저(216)는 하드웨어로 또는 CPU(211)에서 구동되는 드라이버(Driver)에 포함되는 소프트웨어나 펌웨어 모듈로 제공될 수도 있을 것이다. 제 2 포인터 매니저(216)는 인터페이스 버퍼(214)의 명령어 영역이나 쓰기 영역의 헤드 포인터(Head Pointer)를 관리할 수 있다. 제 2 포인터 매니저(216)는 인터페이스 버퍼(214)의 읽기 영역이나 상태 영역의 테일 포인터(Tail Pointer)를 관리할 수 있다. 즉, 제 2 포인터 매니저(216)는 프로세서(100)가 데이터를 기입 또는 푸쉬하고, DIMM 컨트롤러(215)가 기입된 데이터를 읽는(Pop 하는) 인터페이스 버퍼(214)의 메모리 영역의 헤드 포인터(Head Pointer)를 관리할 수 있다. 그리고 제 2 포인터 매니저(216)는 DIMM 컨트롤러(215)가 데이터를 기입 또는 푸쉬하고, 프로세서(100)가 데이터를 읽는(또는, 팝하는) 인터페이스 버퍼(214)의 메모리 영역의 테일 포인터(Tail Pointer)를 관리할 수 있다.

복수의 불휘발성 메모리(230)는 복수의 채널들(CH1~CHn)을 통해 장치 컨트롤러(210)와 각각 연결된다. 복수의 불휘발성 메모리(230)는 장치 컨트롤러(210)의 제어에 따라 수신된 데이터를 프로그램하거나 또는 저장된 데이터를 출력할 수 있다. 예시적으로, 복수의 불휘발성 메모리(230) 각각은 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다. 간결한 설명을 위하여, 복수의 불휘발성 메모리(230) 각각은 낸드 플래시 메모리를 포함하는 것으로 가정한다.

예시적으로, 본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 복수의 불휘발성 메모리(230) 각각은 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.

본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.

3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.

버퍼 메모리(250)는 장치 컨트롤러(210)의 버퍼 메모리, 동작 메모리, 또는 캐시 메모리로서 사용될 수 있다. 버퍼 메모리(250)는 불휘발성 메모리 모듈(200)이 동작하는데 요구되는 다양한 정보를 포함할 수 있다. 예시적으로, 버퍼 메모리(250)는 복수의 불휘발성 메모리(230)를 관리하기 위한 데이터를 포함할 수 있다. 예를 들어, 버퍼 메모리(250)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 호스트로부터 수신되는 스토리지 어드레스(ADDR_N)와 복수의 불휘발성 메모리(230)의 물리 어드레스 사이의 맵핑 테이블을 포함할 수 있다. 예시적으로, 버퍼 메모리(250)는 SRAM, DRAM, SDRAM, MRAM, ReRAM, PRAM, FRAM 등과 같은 랜덤 엑세스 메모리를 포함할 수 있다.

예시적으로, 불휘발성 메모리 모듈(200)는 듀얼 인-라인 메모리 모듈(Dual In-line Memory Module: 이하, DIMM)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(100)와 통신할 수 있다. 즉, 물리 계층(213)은 듀얼 데이터 레이트(DDR, DDR2, DDR3, DDR4) 프로토콜에 따라 정의된 인터페이싱 동작을 수행할 수 있다. 하지만, 프로세서(100)와 불휘발성 메모리 모듈(200) 사이의 인터페이스 프로토콜은 여기에만 국한되지 않는다.

예를 들면, 프로세서(100)와 불휘발성 메모리 모듈(200) 사이의 인터페이스는 DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR), USB (Universal Serial Bus), MMC (multimedia card), embedded MMC, PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 등과 같은 다양한 통신 규격들 중 적어도 하나를 포함할 수 있다.

도 2는 도 1의 불휘발성 메모리 모듈(200) 및 프로세서(100)의 소프트웨어 계층을 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 프로세서(100)에서는 호스트 계층(100')이 구동될 것이다. 그리고 불휘발성 메모리 모듈(200)에서는 불휘발성 메모리 계층의 소프트웨어 또는 펌웨어(200')가 구동될 것이다.

호스트 계층(100')에는 다양한 계층의 소프트웨어들이 존재할 수 있다. 응용 프로그램(120)과 운영 체제(130)는 호스트 상위 계층(HL2)에 포함될 수 있다. 응용 프로그램(120)은 기본적인 서비스로서 구동되거나, 사용자에 의해서 구동되는 상위 계층의 소프트웨어이다. 운영 체제(130)는 프로그램 실행은 물론 파일 접근, 응용 프로그램 구동, 불휘발성 메모리 모듈(200)의 제어 등의 전반적인 제어 동작을 수행할 것이다.

버퍼 드라이버(140)나 DIMM 계층 드라이버(150)는 불휘발성 메모리 모듈(200)에 접근하기 위한 호스트 하위 계층(HL1)을 구성한다. 버퍼 드라이버(140)나 DIMM 계층 드라이버(150)는 실질적으로 운영 체제의 커널(Kernel)에 포함될 수도 있을 것이다. 호스트 상위 계층(HL2)에서 제공되는 접근 요청에 대해, 버퍼 드라이버(140)는 불휘발성 메모리 모듈(200)의 인터페이스 버퍼(214)에 접근하기 위한 제어 동작을 수행한다. 예를 들면, 버퍼 드라이버(140)는 운영 체제 레벨(130)에서 불휘발성 메모리 모듈(200)의 인터페이스 버퍼(214)을 제어하기 위한 제어 모듈일 수 있다. 인터페이스 버퍼(214)에 대한 응용 프로그램(120)이나 운영 체제(130)에서의 접근 요청이 발생하면, 버퍼 드라이버(140)가 호출될 것이다. 더불어, 버퍼 드라이버(140)와 함께 DIMM 계층 드라이버(150)가 호출되어 인터페이스 버퍼(214)에 대한 실질적인 물리 계층 레벨에서의 접근을 지원할 것이다.

여기서, 버퍼 드라이버(140)는 제 1 포인터 매니저(110, 도 1 참조)와 같은 모듈을 포함할 수 있다. 즉, 버퍼 드라이버(140)는 인터페이스 버퍼(214)의 명령어 영역, 쓰기 영역에 대한 테일 포인터(Tail Pointer)를 추적 또는 관리할 수 있다. 버퍼 드라이버(140)는 인터페이스 버퍼(214)의 읽기 영역, 상태 영역에 대한 헤드 포인터(Head Pointer)를 추적 또는 관리할 수 있다. 인터페이스 버퍼(214)의 명령어 영역, 쓰기 영역에 대한 헤드 포인터(Head Pointer)는 버퍼 드라이버(140)에 의해서 생성될 것이다. 더불어, 버퍼 드라이버(140)가 명령어 영역, 쓰기 영역의 테일 포인터(Tail Pointer)를 관리함에 따라 불휘발성 메모리 모듈(200)에서 인터페이스 버퍼(214)에 대한 포인터 관리를 수행할 필요가 없어진다.

불휘발성 메모리 모듈 계층(200')에는 메모리 상위 계층(ML2)과 메모리 하위 계층(ML1)이 포함된다. 메모리 상위 계층(ML2)에서는 인터페이스 버퍼(214)에 기입되는 상위 명령어(CMD_N)나 상위 어드레스(ADDR_N)에 따른 불휘발성 메모리(230)로의 접근을 제어한다. 메모리 상위 계층(ML1)은 컨트롤러 계층(215')에 의해서 불휘발성 메모리(230)로의 접근 및 메모리 관리 동작이 수행될 것이다. 예를 들면, 불휘발성 메모리(230)에 대한 가비지 컬렉션, 웨어 레벨링, 스트림 제어 등에 대한 제어가 컨트롤러 계층(215')에 의해서 수행될 것이다. 반면, 메모리 하위 계층(ML1)에서는 링 버퍼 계층(214')과 프로세서(100) 간의 인터페이싱이 수행될 것이다. 즉, 램 명령어(CMD_R)나 램 어드레스(ADDR_R)에 대한 링 버퍼 계층(214')의 데이터를 읽거나 기입하는 동작을 메모리 하위 계층(ML1)이 수행할 것이다. 메모리 하위 계층(ML1)은 더불어 메모리 상위 계층(ML2)의 요청에 따라 링 버퍼 계층(214')에 접근할 수도 있음은 잘 이해될 것이다.

여기서, 컨트롤러 계층(215')은 제 2 포인터 매니저(216, 도 1 참조)와 같은 모듈을 포함할 수 있다. 즉, 컨트롤러 계층(215')은 인터페이스 버퍼(214)의 명령어 영역, 쓰기 영역에 대한 헤드 포인터(Head Pointer)를 추적 또는 관리할 수 있다. 그리고 컨트롤러 계층(215')은 인터페이스 버퍼(214)의 읽기 영역, 상태 영역에 대한 테일 포인터(Head Pointer)를 추적 또는 관리할 수 있다.

상술한 계층 구조를 갖는 소프트웨어 또는 펌웨어에 의해서 프로세서(100)는 불휘발성 메모리 모듈(200)에 접근할 수 있다.

도 3은 도 1의 인터페이스 버퍼의 논리적 영역 구분을 보여주는 도면이다. 도 3을 참조하면, 인터페이스 버퍼(214)는 논리적으로 명령어 영역(214_a; Command Area), 쓰기 영역(214_b; Write Area), 읽기 영역(214_c; Read Area), 및 상태 영역(214_d; Status Area)을 포함할 수 있다.

인터페이스 버퍼(214)의 명령어 영역(214_a)에는 데이터 신호(DQ)를 통해 프로세서(100)로부터 수신되는 스토리지 커맨드(CMD_N)가 저장될 수 있다. DIMM 컨트롤러(215)는 인터페이스 버퍼(214)의 명령어 영역(214_a)에 저장된 스토리지 커맨드(CMD_N)를 읽을 수 있다. 예시적으로, 스토리지 커맨드(CMD_N)는 스토리지 어드레스(ADDR_N)를 포함할 수 있고, 스토리지 커맨드(CMD_N) 및 스토리지 어드레스(ADDR_N)는 명령어 영역(214_a)에 저장될 수 있다.

인터페이스 버퍼(214)의 쓰기 영역(214_b)에는 데이터 신호(DQ)를 통해 수신되는 쓰기 데이터(DATA_W)가 저장될 수 있다. DIMM 컨트롤러(215)는 인터페이스 버퍼(214)의 쓰기 영역(214_b)에 저장된 쓰기 데이터(DATA_W)를 읽을 수 있다.

인터페이스 버퍼(214)의 읽기 영역(214_c)에는 읽기 데이터(DATA_R)가 저장될 수 있다. 인터페이스 버퍼(214)의 읽기 영역(214_c)은 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 프로세서(100)로 전송될 수 있다.

인터페이스 버퍼(214)의 상태 영역(214_d)에는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 DIMM 컨트롤러(215)로부터 수신되는 상태 정보(ST)가 저장되고, 저장된 상태 정보(ST)는 프로세서(100)로 전송될 수 있다.

이상에서 설명된 인터페이스 버퍼(214)의 기능에 따르면, 프로세서(100)와 불휘발성 메모리 모듈(200) 간의 공유 메모리로 사용된다고 할 수 있다. 즉, 인터페이스 버퍼(214)에는 불휘발성 메모리 장치들(200)이나 버퍼 메모리(250)를 액세스하기 위한 명령어, 어드레스, 그리고 데이터가 저장된다. 그리고 인터페이스 버퍼(214)에는 이러한 명령어, 어드레스, 데이터의 기입 상태가 저장될 수 있다.

인터페이스 버퍼(214)는 듀얼 포트 메모리로 구성되며, 각각의 메모리 영역들(214_a, 214_b, 214_c, 214d)은 선입선출 방식으로 관리될 것이다. 하지만, 메모리 영역들(214_a, 214_b, 214_c, 214d) 각각에 대한 푸쉬 및 팝(Push & Pop)의 제어를 위한 포인터 생성 및 영역들 각각의 앰프티/풀(Empyt/Full) 상태의 검출은 프로세서(100)의 제 1 포인터 매니저(110)나 DIMM 컨트롤러(215)의 제 2 포인터 매니저(216)에 의해서 수행될 것이다. 따라서, 물리 계층(213) 내에는 인터페이스 버퍼(214)의 포인터 위치나 버퍼 상태를 제어하기 위한 별도의 복잡한 컨트롤러가 구비되지 않아도 될 것이다.

도 4는 본 발명의 듀얼 포트 에스램(214_2)을 포함하는 인터페이스 버퍼(214)의 제어 구조를 예시적으로 보여주는 블록도이다. 도 4를 참조하면, 프로세서(100)에서 구동되는 제 1 포인터 매니저(110)는 인터페이스 버퍼(214)의 명령어 영역(214_a)과 쓰기 영역(214_b) 각각의 테일 포인터(Tail Pointer)들을 추적 또는 관리하고, 이들 영역들의 상태를 모니터링할 수 있다. 더불어, 제 2 포인터 매니저(215)는 링 버퍼(216)의 읽기 영역(214_c)과 쓰기 영역(214_d) 각각의 테일 포인터(Tail Pointer)들을 추적 또는 관리하고, 이들 영역들의 상태를 모니터링할 수 있다. 그리고 버퍼 컨트롤러(214_1)는 듀얼 포트 에스램(214_2)의 각 영역에 대한 별도의 앰프티/풀(Empty/Full)을 판단하기 위한 별도의 구성을 구비하지 않아도 된다.

프로세서(100)에서 구동되는 제 1 포인터 매니저(110)는 듀얼 포트 에스램(214_2)의 명령어 영역(214_a) 및 쓰기 영역(214_b)의 테일 포인터(TP)를 관리한다. 즉, 제 1 포인터 매니저(110)는 프로세서(100)가 기입하는 인터페이스 버퍼(214)의 메모리 영역의 테일 포인터(TP)를 관리하여, 인터페이스 버퍼(214)의 해당 영역의 상태를 모니터링할 수 있다. 즉, 제 1 포인터 매니저(110)가 명령어 영역(214_a) 및 쓰기 영역(214_b)의 풀 상태(Full) 또는 앰프티 상태(Empty) 상태를 모니터링하고, 모니터링된 상태를 참조하여 듀얼 포트 에스램(214_2)에 데이터를 기입할 것이다. 여기서, 제 1 포인터 매니저(110)가 명령어 영역(214_a) 또는 쓰기 영역(214_b)의 테일 포인터(TP)의 위치를 수신하는 방법은 다양하게 제공될 수 있다. 예를 들면, 버퍼 컨트롤러(214_1)에 의해서 이들 영역의 테일 포인터(TP)가 감지되고, 상태 영역(214_d)에 기입되면, 프로세서(100)에 의해서 검출이 가능하다.

DIMM 컨트롤러(215)의 제 2 포인터 매니저(216)는 듀얼 포트 에스램(214_2)의 읽기 영역(214_c) 또는 상태 영역(214_d)의 테일 포인터(TP)를 추적 또는 관리할 수 있다. 즉, 제 2 포인터 매니저(216)는 DIMM 컨트롤러(215)가 데이터를 기입하는 인터페이스 버퍼(214)의 메모리 영역의 테일 포인터(TP)를 관리하며, 인터페이스 버퍼(214)의 해당 영역의 상태를 모니터링할 수 있다. 즉, 제 2 포인터 매니저(216)가 읽기 영역(214_c) 또는 상태 영역(214_d)의 풀 상태(Full) 또는 앰프티 상태(Empty) 상태를 모니터링할 수 있다. 그리고 모니터링된 읽기 영역(214_c) 또는 상태 영역(214_d)의 풀 상태(Full) 또는 앰프티 상태(Empty)에 따라 DIMM 컨트롤러(215)는 듀얼 포트 에스램(214_2)에 접근할 것이다.

여기서, 상태 영역(214_d)은 DIMM 컨트롤러(215)에서 데이터를 푸쉬 또는 기입하고, 프로세서(100)가 팝 또는 읽어내는 기능으로 한정하여 제 2 포인터 매니저(216)의 테일 포인터(TP)의 관리 기법이 설명하였다. 하지만, 상태 영역(214_d)이 프로세서(100)에서 데이터를 기입하고 DIMM 컨트롤러(215)에서 읽어오는 경우에는, 테일 포인터(TP)는 제 1 포인터 매니저(110)에서 추적 또는 관리될 수 있음은 잘 이해될 것이다.

도 5a는 본 발명의 인터페이스 버퍼의 영역별 포인터들을 예시적으로 보여주는 도면이다. 도 5a를 참조하면, 인터페이스 버퍼(214)는 사용 목적에 따라 복수의 영역들로 구분될 수 있다. 예를 들면, 인터페이스 버퍼(214)는 논리적으로 프로세서(100)에 의해서 푸쉬 또는 데이터가 기입되는 명령어 영역(214_a)과 쓰기 영역(214_b)과, DIMM 컨트롤러(215)에 의해서 푸쉬 또는 데이터의 기입이 이루어지는 읽기 영역(214_c) 및 상태 영역(214_d)으로 구분될 수 있다.

명령어 영역(214_a)은 프로세서(100)에 의해서 푸쉬되고, DIMM 컨트롤러(215)가 팝(Pop)을 위해 접근하는 영역이다. 프로세서(100)는 스토리지 명령어(CMD_N)나 스토리지 어드레스(ADDR_N)를 명령어 영역(214_a)에 기입하고 헤드 포인터(HP_CA)를 증가시킨다. 그리고 DIMM 컨트롤러(215)가 프로세서(100)에 의해서 기입된 스토리지 명령어(CMD_N)나 스토리지 어드레스(ADDR_N)에 대한 정보를 읽어내고, 테일 포인터(TP_CA)를 증가시킬 것이다. 이때, 증가된 테일 포인터(TP_CA)의 위치는 상태 영역(214_d)을 경유하여 다시 프로세서(100)에 전달된다. 그러면, 프로세서(100)에 구비된 제 1 포인터 매니저(110)에 의해서 포인터들(HP_CA, TP_CA)의 추적 및 관리된다. 제 1 포인터 매니저(110)는 포인터들(HP_CA, TP_CA)의 차이를 모니터링하여 명령어 영역(214_a)이 쓰기 가능한 상태인지, 쓰기가 불가한 상태인지를 판단할 것이다.

쓰기 영역(214_b)도 명령어 영역(214_a)과 마찬가지로 프로세서(100)에 의해서 푸쉬되고, DIMM 컨트롤러(215)가 팝(Pop)을 위해 접근하는 영역이다. 프로세서(100)는 불휘발성 메모리(230)에 저장될 사용자 데이터를 쓰기 영역(214_b)에 기입하고 헤드 포인터(HP_WA)를 증가시킨다. 그리고 DIMM 컨트롤러(215)가 프로세서(100)에 의해서 기입된 데이터를 읽어내고, 테일 포인터(TP_WA)를 증가시킬 것이다. 이때, 증가된 테일 포인터(TP_WA)의 위치는 상태 영역(214_d)을 경유하여 다시 프로세서(100)에 전달된다. 그러면, 프로세서(100)에 구비된 제 1 포인터 매니저(110)에 의해서 포인터들(HP_WA, TP_WA)의 추적 및 관리된다. 제 1 포인터 매니저(110)는 포인터들(HP_WA, TP_WA)의 차이를 모니터링하여 쓰기 영역(214_b)이 쓰기 가능한 상태인지, 쓰기가 불가한 상태인지를 판단할 것이다.

읽기 영역(214_c)은 DIMM 컨트롤러(215)에 의해서 푸쉬되고, 프로세서(100)에 의해서 팝을 위해 접근되는 영역이다. DIMM 컨트롤러(215)는 프로세서(100)가 요청한 데이터를 불휘발성 메모리(230)로부터 독출하여 읽기 영역(214_c)에 기입하고 헤드 포인터(HP_RA)를 증가시킨다. 그리고 프로세서(100)는 읽기 영역(214_c)에 저장된 데이터를 읽어내고, 테일 포인터(TP_RA)를 증가시킬 것이다. 이때, 증가된 테일 포인터(TP_RA)의 위치는 DIMM 컨트롤러(215)의 제 2 포인터 매니저(216)가 추적 및 관리할 것이다. 상태 영역(214_d)의 포인터 관리도 읽기 영역(214_c)과 동일하게 수행될 수 있다.

도 5b는 본 발명의 인터페이스 버퍼의 명령어 영역(214_a)의 구조를 간략히 보여주는 도면이다. 도 5b를 참조하면, 명령어 영역(214_a)은 프로세서(100)에서 데이터를 기입함에 따라 증가하는 헤드 포인터(HP_CA)와 DIMM 컨트롤러(215)에서 읽기에 따라 증가하는 테일 포인터(TP_CA)를 갖는 환상 버퍼 구조(Circular buffer architecture)로 관리된다.

프로세서(100)에 의한 최초에 쓰기 동작은 주소(00h)에서 발생할 것이다. 그러나 데이터 쓰기 발생하면, 쓰기 위치에 대응하는 헤드 포인터(HP_CA)가 증가한다. 지속적인 데이터 쓰기가 발생하는 경우, 헤드 포인터(HP_CA)는 주소(00h)로부터 주소(0Fh)로 증가하게 될 것이다. 주소(0Fh)에서 헤드 포인터(HP_CA)가 증가하면, 쓰기 포인터는 최초의 주소(00h)로 복귀하여 증가하게 된다. 그러나 헤드 포인터(HP_CA)의 증가와는 독립적으로 DIMM 컨트롤러(215)의 읽기 요청에 따라 테일 포인터(TP_CA)도 증가한다.

도시된 도면에서, 테일 포인터(TP_CA)에 해당하는 주소(03h)로부터 헤드 포인터(HP_CA)에 대응하는 주소(0Ah)의 데이터는 아직 DIMM 컨트롤러(215)에 의해서 읽혀지지 않은 상태이다. 이러한 영역은 기입 영역(WR)이라 한다. 그리고 헤드 포인터(HP_CA)에 의해서 구분되는 주소(0Bh)로부터 테일 포인터(TP_CA)에 의해서 구분되는 주소(02h)까지는 유효한 데이터가 존재하지 않는 영역이다. 따라서 이런 영역을 앰프티 영역(ER)이라 한다.

본 발명에서는 테일 포인터(TP_CA)의 관리를 데이터를 기입하는 구성이 수행하게 된다. 즉, 인터페이스 버퍼(214)의 명령어 영역(214_a)과 같이 프로세서(100)가 데이터를 기입 또는 푸쉬하고, DIMM 컨트롤러(215)가 데이터를 팝(Pop)하는 경우에, 테일 포인터(TP_CA)를 프로세서(100)에서 관리하게 될 것이다. 일반적으로, 인터페이스 버퍼(214)의 헤드 포인터(HP_CA)와 테일 포인터(TP_CA)를 관리하기 위한 제어 로직이 구비되어야 할 것이다. 하지만, 본 발명의 불휘발성 메모리 모듈(200)에서는 데이터를 기입하는 측에서 테일 포인터(TP)를, 데이터를 팝하는 측에서 헤드 포인터(HP)를 관리하게 된다. 따라서, 인터페이스 버퍼(214)의 해당 영역에 대한 풀 상태나 앰프티 상태를 스스로 모니터링하고 데이터에 대한 접근을 진행 또는 보류할 수 있다.

도 6은 본 발명의 제 1 실시 예에 따른 포인터 관리 방법을 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 프로세서(100)가 데이터를 기입하는 인터페이스 버퍼(214) 영역의 예로 명령어 영역(214_a)을 예로 하여 본 발명의 이점이 설명될 것이다.

프로세서(100)는 명령어 영역(214_a)의 헤더 포인터(HP_CA)에 대한 정보와 테일 포인터(TP_CA)에 대한 정보를 모두 구비하고 있다. 즉, 프로세서(100)의 제 1 포인터 매니저(110)는 명령어 영역(214_a)에 데이터를 기입한 후에 헤더 포인터(HP_CA)의 위치 정보를 저장할 것이다. 하지만, 제 1 포인터 매니저(110)에 의한 테일 포인터(TP_CA)의 관리를 위해서는 명령어 영역(214_a)에 대한 테일 포인터(TP_CA)의 위치에 대한 정보를 불휘발성 메모리 모듈(200)로부터 수신해야 한다. 이러한 테일 포인터(TP_CA)에 대한 위치 정보(TP Information)는 인터페이스 버퍼(214)의 상태 영역(214_d)을 활용하여 프로세서(100)에 제공될 수 있다.

예를 들면, 인터페이스 버퍼(214)의 버퍼 컨트롤러(214_1, 도 4 참조)에 의해서 DIMM 컨트롤러(215)에 접근된 명령어 영역(214_a)의 주소 정보를 테일 포인터 정보(TP Information)로 제공받을 수 있다. 즉, 버퍼 컨트롤러(214_1)가 테일 포인터 정보(TP Information)를 상태 영역(214_d)을 통해서 제공할 수도 있을 것이다. 좀더 바람직하게, DIMM 컨트롤러(215)가 명령어 영역(214_a)에 접근한 후에 읽기 완료 정보와 더불어, 접근한 최후 어드레스에 대한 정보도 상태 영역(214_d)에 기입하는 방식으로 테일 포인터 정보(TP Information)를 프로세서(100)에 전달할 수 있을 것이다. 하지만, 테일 포인터(TP_CA)의 위치에 대한 정보를 프로세서(100)에 제공하는 방법은 상술한 방식 이외에도 다양하게 이루어질 수 있을 것이다.

제 1 포인터 매니저(110)는 내부적으로 관리하는 헤드 포인터(HP_CA)와 상태 영역(214_d)에 저장되는 테일 포인터 정보(TP Information)를 참조하여 명령어 영역(214_a)의 상태를 판단할 수 있다. 즉, 헤드 포인터(HP_CA)와 테일 포인터(TP_CA)의 차이를 검출하여 상태 영역(214_d)이 풀 상태인지, 앰프티 상태인지 판단할 것이다. 그리고 이러한 판단 결과를 참조하여 데이터의 쓰기 동작의 진행 여부를 결정할 수 있다.

DIMM 컨트롤러(215)의 제 2 포인터 매니저(216)는 명령어 영역(214_a)의 헤드 포인터(HP_CA)를 관리할 수 있다. 제 2 포인터 매니저(216)는 명령어 영역(214_a)에 대한 읽기 후에 테일 포인터(TP_CA)의 위치를 저장한다. 특히, 제 2 포인터 매니저(216)는 명령어 영역(214_a)에 대한 쓰기 동작 이후에 프로세서(100)로부터 또는 버퍼 컨트롤러(214_1)로부터 헤드 포인터(HP_CA)에 대한 정보를 수신할 수 있다. 예를 들면, 버퍼 컨트롤러(214_1)의 내부에 구비되는 상태 레지스터 등으로부터 헤드 포인터(HP_CA)를 수신할 수 있다. 또는, 제 2 포인터 매니저(216)는 다양한 경로를 통해서 프로세서(100)로부터 헤드 포인터(HP_CA)의 위치를 수신할 수 있을 것이다.

제 2 포인터 매니저(216)는 테일 포인터(TP_CA)의 위치 및 헤드 포인터(HP_CA)의 위치를 참조하여 인터페이스 버퍼(214)의 상태 또는 명령어 영역(214_a)의 풀(Full) 또는 앰프티 상태(Empty)를 판단할 수 있을 것이다. 이러한 명령어 영역(214_a)의 상태에 따라 DIMM 컨트롤러(215)의 인터페이스 버퍼(214)로의 접근이 제어될 수 있을 것이다.

이상에서는 인터페이스 버퍼(214)의 명령어 영역(214_a)에 대한 테일 포인터(TP_CA)가 프로세서(100)에서 관리되고, 헤드 포인터(HP_CA)가 DIMM 컨트롤러(215)에서 관리되는 실시 예가 간략히 설명되었다. 이러한 헤드 포인터(HP_CA)와 테일 포인터(TP_CA)의 관리 방법에 따르면, 인터페이스 버퍼(214)의 자체적인 포인터 관리 기능의 삭제가 가능하기 때문에 불휘발성 메모리 모듈(200)의 경박 단소화 또는 복잡도를 획기적으로 줄일 수 있을 것으로 기대된다.

도 7은 도 6에 설명된 프로세서의 테일 포인터 관리 방법을 예시적으로 보여주는 순서도이다. 도 7을 참조하면, 프로세서(100)는 테일 포인터에 대한 위치 정보를 인터페이스 버퍼(214)의 상태 영역(214_d)을 통해서 제공받을 수 있다. 그리고 제공받은 정보를 참조하여 인터페이스 버퍼(214)의 명령어 영역에 대한 상태를 판단할 수 있을 것이다.

S110 단계에서, 프로세서(100)는 불휘발성 메모리 모듈(200)로의 데이터 쓰기 요청이 존재하는지 검출할 것이다. 프로세서(100)에서 쓰기 요청이 발생하면, 프로세서(100)는 쓰기 요청된 데이터의 사이즈를 검출할 수도 있을 것이다. 예를 들면, 쓰기 요청된 데이터는 명령어나 어드레스일 수도 있고, 불휘발성 메모리 모듈(200)에 저장될 데이터일 수도 있다.

S120 단계에서, 프로세서(100)는 발생한 쓰기 요청이 어떤 데이터에 대한 것인지 판단한다. 예를 들면, 프로세서(100)는 쓰기 요청이 명령어 영역(214_a)에 기입할 명령어(Command) 또는 어드레스(Address)인지, 아니면 쓰기 영역(214_b)에 기입할 데이터에 대응하는 지를 판단한다. 만일, 쓰기 요청이 명령어(Command) 또는 어드레스(Address)에 대응하는 경우(Yes 방향), 절차는 S130 단계로 이동한다. 반면, 쓰기 요청이 데이터에 대응하는 경우(No 방향), 절차는 S140 단계로 이동할 것이다.

S130 단계에서, 프로세서(100)는 명령어 영역(214_a)의 테일 포인터(TP)를 읽어온다. 예를 들면, 프로세서(100)는 상태 영역(214_d)에 기입된 명령어 영역(214_a)의 테일 포인터(TP)의 위치 정보를 읽어올 수 있다. 하지만, 프로세서(100)가 명령어 영역(214_a)의 테일 포인터(TP)의 위치 정보를 획득하는 방법은 여기에 국한되지 않음은 잘 이해될 것이다.

S140 단계에서, 프로세서(100)는 쓰기 영역(214_b)의 테일 포인터(TP)를 읽어온다. 예를 들면, 프로세서(100)는 상태 영역(214_d)에 기입된 쓰기 영역(214_b)의 테일 포인터(TP)의 위치 정보를 읽어올 수 있다. 하지만, 프로세서(100)가 쓰기 영역(214_b)의 테일 포인터(TP)의 위치 정보를 획득하는 방법은 여기에 국한되지 않는다.

S150 단계에서, 프로세서(100)의 제 1 포인터 매니저(110)는 쓰기 요청된 인터페이스 버퍼(214)의 영역에 대한 상태를 계산한다. 즉, 제 1 포인터 매니저(110)는 헤드 포인터(HP)와 테일 포인터(TP)의 위치를 참조하여 해당 영역에 데이터를 기입할 수 있는 상태인지를 판단할 것이다. 헤드 포인터(HP)는 이미 프로세서(100)에서 보유하고 있는 데이터이고, 테일 포인터(TP)는 상태 영역(214_d)으로부터 읽어온 값이다.

S160 단계에서, 제 1 포인터 매니저(110)는 명령어 영역(214_a)이나 쓰기 영역(214_b)이 풀 상태(Full)인지 아니면 데이터의 쓰기가 가능한 상태인지를 계산할 것이다. 만일, 헤드 포인터(HP)와 테일 포인터(TP)의 차이가 대응하는 영역의 사이즈와 같거나 특정 사이즈 이상인 경우, 해당 영역의 상태는 풀(Full)로 결정되고 절차는 S170 단계로 이동한다. 반면, 헤드 포인터(HP)와 테일 포인터(TP)의 차이가 '0' 또는 특정 사이즈 미만인 경우, 해당 영역의 상태는 쓰기 가능(Space Available) 또는 앰프티(Empty)로 판단될 것이다. 이 경우, 절차는 S180 단계로 이동한다.

S170 단계에서, 프로세서(100)는 제 1 포인터 매니저(110)의 상태 계산의 결과를 참조하여 데이터 쓰기를 보류한다. 그리고 프로세서(100)는 해당 영역의 상태가 쓰기 가능한 상태가 되기까지 대기한다.

S180 단계에서, 프로세서(100)는 쓰기 요청된 데이터를 인터페이스 버퍼(214)의 해당 영역에 기입한다. 프로세서(100)는 데이터의 쓰기가 완료되면, 헤드 포인터(HP)를 업데이트할 것이다.

이상에서는 프로세서(100)가 데이터를 기입하는 인터페이스 버퍼(214)의 영역들(214_a, 214_b)에 대한 제 1 포인터 매니저(110)의 테일 포인터(TP) 관리 방법이 설명되었다. 제 1 포인터 매니저(110)에 의한 영역들(214_a, 214_b)의 테일 포인터(TP) 관리에 의해서 불휘발성 메모리 모듈(200)에서의 포인터 관리의 부담이 감소하게 될 것이다.

도 8은 DIMM 컨트롤러의 인터페이스 버퍼에 대한 헤드 포인터 관리 방법을 예시적으로 보여주는 순서도이다. 도 8을 참조하면, 프로세서(100)에서 데이터를 기입하고, DIMM 컨트롤러(215)에서 읽어내는 인터페이스 버퍼(214)의 영역에 대한 제 2 포인터 매니저(216)의 포인터 관리 방법이 설명될 것이다.

S120 단계에서, DIMM 컨트롤러(215)는 인터페이스 버퍼(214)에 대한 읽기 요청을 수신할 수 있다. 예를 들면, DIMM 컨트롤러(215)는 불휘발성 메모리(230)나 버퍼 메모리(250)에 대한 접근 명령어나 어드레스에 대한 읽기 요청이나, 또는 불휘발성 메모리(230)나 버퍼 메모리(250)에 저장될 데이터를 인터페이스 버퍼(214)로부터 읽기 위한 읽기 요청을 수신할 수 있다. 이러한 읽기 요청은 DIMM 컨트롤러(215) 내부의 제어 동작에 의해서 발생할 수 있다.

S220 단계에서, DIMM 컨트롤러(215)는 발생한 읽기 요청이 어떤 데이터에 대한 것인지 판단한다. 예를 들면, DIMM 컨트롤러(215)는 명령어 영역(214_a)에 저장된 명령어(Command)/어드레스(Address)에 대한 읽기 요청인지, 아니면 쓰기 영역(214_b)에 저장된 데이터에 대한 읽기 요청인지를 판단한다. 만일, 읽기 요청이 명령어(Command)/어드레스(Address)에 대응하는 경우(Yes 방향), 절차는 S230 단계로 이동한다. 반면, 읽기 요청이 데이터에 대응하는 경우(No 방향), 절차는 S240 단계로 이동할 것이다.

S230 단계에서, DIMM 컨트롤러(215)는 명령어 영역(214_a)에 대한 헤드 포인터(HP)를 읽어온다. 예를 들면, DIMM 컨트롤러(215)는 버퍼 컨트롤러(214_1)에서 제공되는 인터페이스 버퍼(214)의 명령어 영역(214_a)에 대한 정보를 수신할 수 있다. 또는, 프로세서(100)에 의해서 제공되는 상태 영역(214_d)에 기입된 명령어 영역(214_a)의 헤드 포인터(HP)의 위치 정보를 읽어올 수 있다. 하지만, DIMM 컨트롤러(215)가 명령어 영역(214_a)의 헤드 포인터(HP)의 위치 정보를 획득하는 방법은 여기에 국한되지는 않는다.

S240 단계에서, DIMM 컨트롤러(215)는 쓰기 영역(214_b)의 헤드 포인터(TP)를 읽어온다. 예를 들면, DIMM 컨트롤러(215)는 버퍼 컨트롤러(214_1)에서 제공되는 인터페이스 버퍼(214)의 쓰기 영역(214_b)에 대한 정보를 수신할 수 있다. 또는, DIMM 컨트롤러(215)는 프로세서(100)에 의해서 제공되는 상태 영역(214_d)에 기입된 쓰기 영역(214_b)의 헤드 포인터(HP)의 위치 정보를 읽어올 수 있다. 하지만, DIMM 컨트롤러(215)가 쓰기 영역(214_b)의 헤드 포인터(HP)의 위치 정보를 획득하는 방법은 여기에 국한되지는 않는다.

S250 단계에서, DIMM 컨트롤러(215)의 제 2 포인터 매니저(216)는 인터페이스 버퍼(214)의 명령어 영역(214_a) 또는 쓰기 영역(214_b)에 대한 상태를 계산한다. 즉, 제 2 포인터 매니저(216)는 수신된 명령어 영역(214_a) 또는 쓰기 영역(214_b)의 헤드 포인터(HP)와 자체적으로 보유한 테일 포인터(TP)의 위치를 참조하여 해당 영역으로의 접근이 가능한지를 판단할 것이다. 헤드 포인터(HP)는 프로세서(100)나 버퍼 컨트롤러(214_1)로부터 제공받은 값이고, 테일 포인터(TP)는 DIMM 컨트롤러(215)에 의해서 결정되는 값이다.

S260 단계에서, 제 2 포인터 매니저(216)는 명령어 영역(214_a)이나 쓰기 영역(214_b)이 앰프티 상태(Empty)인지 아니면 데이터의 읽기가 가능한 상태인지를 계산할 것이다. 만일, 헤드 포인터(HP)와 테일 포인터(TP)의 차이가 '0' 또는 특정 값 이하인 경우, 해당 영역의 상태는 앰프티(Empty)로 결정되고 절차는 S270 단계로 이동한다. 반면, 헤드 포인터(HP)와 테일 포인터(TP)의 차이가 특정 값보다 큰 경우, 해당 영역의 상태는 읽어올 데이터가 존재하는 것으로 판단될 것이다. 이 경우, 절차는 S280 단계로 이동한다.

S270 단계에서, DIMM 컨트롤러(215)는 제 2 포인터 매니저(216)의 상태 계산의 결과에 따라 명령어 영역(214_a)이나 쓰기 영역(214_b)에 대한 데이터 읽기를 보류한다. 그리고 DIMM 컨트롤러(215)는 해당 영역의 상태가 읽어올 데이터가 기입될 때까지 대기한다.

S280 단계에서, DIMM 컨트롤러(215)는 읽기 요청된 데이터를 인터페이스 버퍼(214)의 해당 영역으로부터 읽어온다. DIMM 컨트롤러(215)는 데이터의 읽기가 완료되면, 데이터를 읽어온 테일 포인터(TP)를 업데이트할 것이다.

이상에서는 DIMM 컨트롤러(215)가 데이터를 독출하는 인터페이스 버퍼(214)의 영역들(214_a, 214_b)에 대한 제 2 포인터 매니저(216)의 헤드 포인터(TP) 관리 방법이 설명되었다. 제 2 포인터 매니저(216)에 의한 영역들(214_a, 214_b)의 헤드 포인터(HP) 관리에 의해서 물리 계층(213)에서의 포인터 관리의 부담이 감소하게 될 것이다.

도 9는 본 발명의 제 2 실시 예에 따른 포인터 관리 방법을 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 프로세서(100)가 데이터를 읽어오는 인터페이스 버퍼(214)의 읽기 영역(214_c)을 참조하여 본 발명의 이점이 설명될 것이다. 하지만, 읽기 영역(214_c)뿐 아니라 상태 영역(214_d)에 대해서도 이하의 포인터 관리 방법이 적용될 수 있음은 잘 이해될 것이다.

프로세서(100)는 기본적으로 읽기 영역(214_c)의 테일 포인터(TP_RA)의 위치를 실시간으로 검출 및 유지할 수 있다. 왜냐하면, 프로세서(100)가 읽기 영역(214_c)에 대한 읽기 이후에 테일 포인터(TP_RA)를 증가시키기 때문이다. 더불어, 프로세서(100)는 읽기 영역(214_c)의 헤더 포인터(HP_RA)의 위치에 대한 정보는 상태 영역(214_d)에 저장된 헤드 포인터 정보(HP Information)를 통해서 확인할 수 있다. 즉, DIMM 컨트롤러(215)가 읽기 영역(214_c)에 데이터를 기입한 후에 읽기 영역(214_c)에 대한 헤드 포인터(HP_RA)의 위치에 대한 정보인 헤드 포인터 정보(HP Information)를 프로세서(100)에게 알려주게 될 것이다. 예를 들면, 이러한 헤드 포인터 정보(HPI)는 DIMM 컨트롤러(215)에 의해서 상태 영역(214_d)에 기입될 수 있고, 프로세서(100)에 의해서 패치될 수 있다. 이러한 방식으로 프로세서(100)의 제 1 포인터 매니저(110)에 전달된 헤드 포인터(HP_RA)는 테일 포인터(TP_RA)와 비교되어, 읽기 영역(214_c)의 상태를 판단하기 위한 자료로 사용될 수 있다.

DIMM 컨트롤러(215)의 제 2 포인터 매니저(216)는 읽기 영역(214_c)의 테일 포인터(TP_RA)를 관리할 수 있다. 제 2 포인터 매니저(216)는 DIMM 컨트롤러(215)에 의한 읽기 영역(214_c)으로의 쓰기 동작 후에 테일 포인터(TP_RA)의 위치를 저장 및 유지한다. 더불어, 제 2 포인터 매니저(216)는 프로세서(100)에 의한 읽기 영역(214_c)으로의 접근 이후에, 프로세서(100)로부터 테일 포인터(TP_RA)의 위치 정보를 수신할 수 있다. 예를 들면, 테일 포인터(TP_RA)의 위치에 대한 정보가 프로세서(100)에 의해서 상태 영역(214_d)에 기입되고, DIMM 컨트롤러(215)에 의해서 패치될 수 있다. 또는, 읽기 영역(214_c)의 테일 포인터(TP_RA)의 위치는 버퍼 컨트롤러(214_1)에 구비되는 어드레스 상태(Address status) 정보로부터 얻을 수도 있을 것이다. 제 2 포인터 매니저(216)는 다양한 경로를 통해서 프로세서(100)로부터 읽기 영역(214_c)의 테일 포인터(TP_RA)의 위치를 수신할 수 있을 것이다.

제 2 포인터 매니저(216)는 테일 포인터(TP_RA)의 위치 및 헤드 포인터(HP_RA)의 위치를 참조하여 인터페이스 버퍼(214)의 읽기 영역(214_c)의 풀(Full) 또는 앰프티 상태(Empty)를 판단할 수 있을 것이다. 이러한 읽기 영역(214_c)의 상태에 따라 DIMM 컨트롤러(215)의 인터페이스 버퍼(214)로의 접근이 제어될 수 있을 것이다.

이상에서는 인터페이스 버퍼(214)의 읽기 영역(214_c)에 대한 헤드 포인터(HP_RA)가 프로세서(100)의 제 1 포인터 매니저(110)에 의해서 관리되고, 읽기 영역(214_c)의 테일 포인터(TP_RA)는 DIMM 컨트롤러(215)의 제 2 포인터 매니저(216)에 의해서 관리되는 실시 예가 간략히 설명되었다. 이러한 헤드 포인터(HP)와 테일 포인터(TP)의 관리 방법에 따르면, 인터페이스 버퍼(214)의 자체적인 포인터 관리 기능의 삭제가 가능하기 때문에 불휘발성 메모리 모듈(200)의 경박 단소화 또는 복잡도를 획기적으로 줄일 수 있을 것으로 기대된다. 여기서, 읽기 영역(214_c)의 헤드 포인터(HP_RA)와 테일 포인터(TP_RA)의 관리 방법이 설명되었으나, 상태 영역(214_d)의 헤드 포인터(HP_SA)와 테일 포인터(TP_SA)의 관리 방법도 동일한 방식으로 관리될 수 있음은 잘 이해될 것이다.

도 10은 도 9에 설명된 프로세서의 헤드 포인터 관리 방법을 예시적으로 보여주는 순서도이다. 도 10을 참조하면, 프로세서(100)는 읽기 영역(214_c) 또는 상태 영역(214_d)에 대한 헤드 포인터(HP)의 위치 정보를 인터페이스 버퍼(214)의 상태 영역(214_d)을 통해서 제공받을 수 있다. 그리고 제공받은 정보를 참조하여 인터페이스 버퍼(214)의 읽기 영역(214_c) 또는 상태 영역(214_d)에 대한 버퍼 상태를 판단할 수 있을 것이다.

S310 단계에서, 프로세서(100)는 불휘발성 메모리 모듈(200)에 대한 읽기 요청이 존재하는지 검출할 것이다. 읽기 요청은 다양한 경우에 발생할 수 있다. 예를 들면, 불휘발성 메모리 모듈(200)에 요청한 데이터가 인터페이스 버퍼(214)의 읽기 영역에 대기 중이라는 상태 정보를 수신한 경우일 수 있다. 또는, 주기적으로 발생하는 인터페이스 버퍼(214)의 상태 영역(214_d)의 읽기 요청일 수도 있다.

S320 단계에서, 프로세서(100)는 읽기 요청이 인터페이스 버퍼(214)의 어느 영역에 대응하는지 판단한다. 예를 들면, 프로세서(100)는 읽기 요청이 읽기 영역(214_c)에 저장된 데이터인지 또는 상태 영역(214_d)에 저장된 정보인지를 판단할 것이다. 만일, 읽기 요청이 읽기 영역(214_c)에 대응하는 경우(Yes 방향), 절차는 S330 단계로 이동한다. 반면, 쓰기 요청이 상태 데이터에 대응하는 경우(No 방향), 절차는 3140 단계로 이동할 것이다.

S330 단계에서, 프로세서(100)는 읽기 영역(214_c)의 헤드 포인터(HP)를 읽어온다. 예를 들면, 프로세서(100)는 상태 영역(214_d)에 기입된 읽기 영역(214_c)의 헤드 포인터(HP)의 위치 정보를 읽어올 수 있다. 하지만, 프로세서(100)가 읽기 영역(214_c)의 헤드 포인터(HP)의 위치를 획득하는 방법은 여기에 국한되지 않음은 잘 이해될 것이다.

S340 단계에서, 프로세서(100)는 상태 영역(214_d)의 헤드 포인터(HP)를 읽어온다. 예를 들면, 프로세서(100)는 상태 영역(214_d)에 기입된 상태 영역(214_d)의 헤드 포인터(HP)의 위치 정보를 읽어올 수 있다. 하지만, 프로세서(100)가 상태 영역(214_d)의 헤드 포인터(HP)의 위치 정보를 획득하는 방법은 여기에 국한되지 않는다.

S350 단계에서, 프로세서(100)의 제 1 포인터 매니저(110)는 읽기 요청된 인터페이스 버퍼(214)의 영역에 대한 상태를 계산한다. 즉, 제 1 포인터 매니저(110)는 헤드 포인터(HP)와 테일 포인터(TP)의 위치를 참조하여 읽기 요청된 영역에 접근할 수 있는 상태인지를 판단할 것이다. 테일 포인터(TP)는 이미 프로세서(100)에서 보유하고 있는 데이터이고, 헤드 포인터(HP)는 상태 영역(214_d)으로부터 읽어온 값이다.

S360 단계에서, 제 1 포인터 매니저(110)는 읽기 영역(214_c)이나 상태 영역(214_d)이 데이터가 존재하지 않는 앰프티 상태(Empty)인지 아니면 데이터의 읽기가 가능한 상태인지를 계산할 것이다. 만일, 헤드 포인터(HP)와 테일 포인터(TP)의 차이가 '0' 또는 특정 사이즈 미만인 경우, 해당 영역의 상태는 읽기가 불가능한 앰프티(Empty)로 판단될 것이다. 이 경우, 절차는 S370 단계로 이동한다. 반면, 헤드 포인터(HP)와 테일 포인터(TP)의 차이가 읽기 영역(214_c)의 사이즈와 같거나 특정 사이즈 이상인 경우, 해당 영역의 상태는 읽기 가능(Read available)로 결정되고 절차는 S380 단계로 이동한다.

S370 단계에서, 프로세서(100)는 제 1 포인터 매니저(110)의 상태 계산의 결과를 참조하여 데이터 읽기를 보류한다. 그리고 프로세서(100)는 해당 영역의 상태가 읽기 가능한 상태가 되기까지 대기한다.

S380 단계에서, 프로세서(100)는 읽기 요청된 데이터를 인터페이스 버퍼(214)의 해당 영역으로부터 읽어낸다. 프로세서(100)는 데이터의 읽기가 완료되면, 테일 포인터(TP)를 업데이트할 것이다.

이상에서는 프로세서(100)가 데이터를 읽어오는 인터페이스 버퍼(214)의 영역들(214_c, 214_d)에 대한 제 1 포인터 매니저(110)의 헤드 포인터(HP) 관리 방법이 설명되었다. 제 1 포인터 매니저(110)에 의한 영역들(214_c, 214_d)의 테일 포인터(HP) 관리에 의해서 불휘발성 메모리 모듈(200)에서의 포인터 관리의 부담이 감소하게 될 것이다.

도 11은 DIMM 컨트롤러의 링 버퍼에 대한 헤드 포인터 관리 방법을 보여주는 순서도이다. 도 11을 참조하면, DIMM 컨트롤러(215)에서 데이터를 기입하고, 프로세서(100)에서 읽어내는 인터페이스 버퍼(214)의 영역에 대한 제 2 포인터 매니저(216)의 포인터 관리 방법이 설명될 것이다.

S410 단계에서, DIMM 컨트롤러(215)는 인터페이스 버퍼(214)에 대한 쓰기 요청이 존재하는지 검출할 것이다. 인터페이스 버퍼(214)에 대한 쓰기 요청은 다양한 경우에 발생할 수 있다. 예를 들면, 불휘발성 메모리(230)로부터 읽혀진 데이터를 인터페이스 버퍼(214)의 읽기 영역에 저장해야 하는 상태가 여기에 해당한다.

S420 단계에서, DIMM 컨트롤러(215)는 쓰기 요청된 데이터가 인터페이스 버퍼(214)의 어떤 영역에 저장할 데이터인지 판단한다. 예를 들면, DIMM 컨트롤러(215)는 쓰기 요청된 데이터가 읽기 영역(214_c)에 저장될 데이터인지, 아니면 상태 영역(214_d)에 저장된 데이터인지를 판단한다. 만일, 쓰기 요청된 데이터가 읽기 영역(214_c)에 저장할 데이터인 경우(Yes 방향), 절차는 S430 단계로 이동한다. 반면, 쓰기 요청된 데이터가 상태 영역(214_d)에 저장할 데이터인 경우(No 방향), 절차는 S440 단계로 이동할 것이다.

S430 단계에서, DIMM 컨트롤러(215)는 읽기 영역(214_c)에 대한 테일 포인터(TP)를 읽어온다. 예를 들면, DIMM 컨트롤러(215)는 버퍼 컨트롤러(214_1)에서 제공되는 인터페이스 버퍼(214)의 읽기 영역(214_c)에 대한 정보를 수신할 수 있다. 또는, 프로세서(100)에 의해서 제공되는 상태 영역(214_d)에 기입된 읽기 영역(214_c)의 테일 포인터(TP)의 위치 정보를 읽어올 수 있다. 하지만, DIMM 컨트롤러(215)가 읽기 영역(214_c)의 테일 포인터(TP)의 위치 정보를 획득하는 방법은 여기에만 국한되지 않는다.

S440 단계에서, DIMM 컨트롤러(215)는 상태 영역(214_d)의 테일 포인터(TP)를 읽어온다. 예를 들면, DIMM 컨트롤러(215)는 버퍼 컨트롤러(214_1)에서 제공되는 인터페이스 버퍼(214)의 읽기 영역(214_c)에 대한 정보를 수신할 수 있다. 또는, DIMM 컨트롤러(215)는 프로세서(100)에 의해서 제공되는 상태 영역(214_d)에 기입된 상태 영역(214_d)의 테일 포인터(TP)의 위치 정보를 읽어올 수 있다. 하지만, DIMM 컨트롤러(215)가 상태 영역(214_d)의 테일 포인터(TP)의 위치 정보를 획득하는 방법은 여기에 국한되지는 않는다.

S450 단계에서, DIMM 컨트롤러(215)의 제 2 포인터 매니저(216)는 인터페이스 버퍼(214)의 읽기 영역(214_c) 또는 상태 영역(214_d)에 대한 버퍼 상태를 계산한다. 즉, 제 2 포인터 매니저(216)는 수신된 읽기 영역(214_c) 또는 상태 영역(214_c)의 테일 포인터(TP)와 자체적으로 보유한 헤드 포인터(HP)의 위치를 참조하여 해당 영역으로의 접근이 가능한지를 판단할 것이다. 여기서, 테일 포인터(TP)는 프로세서(100)나 버퍼 컨트롤러(214_1)로부터 제공받은 값이고, 헤드 포인터(HP)는 DIMM 컨트롤러(215)에 의해서 결정되는 값이다.

S460 단계에서, 제 2 포인터 매니저(216)는 읽기 영역(214_c) 또는 상태 영역(214_d)이 풀 상태(Full)인지 아니면 데이터의 쓰기가 가능한 상태인지를 계산할 것이다. 만일, 헤드 포인터(HP)와 테일 포인터(TP)의 차이가 해당 영역의 사이즈와 같거나 특정 값보다 큰 경우, 해당 영역의 상태는 더 이상 데이터의 쓰기가 불가능한 풀 상태(Full)로 판단될 것이다. 이 경우, 절차는 S470 단계로 이동한다. 반면, 헤드 포인터(HP)와 테일 포인터(TP)의 차이가 '0' 또는 특정 값 이하인 경우, 해당 영역의 상태는 데이터의 쓰기가 가능한 상태로 결정되고 절차는 S480 단계로 이동한다.

S470 단계에서, DIMM 컨트롤러(215)는 제 2 포인터 매니저(216)의 상태 계산의 결과에 따라 읽기 영역(214_c) 또는 상태 영역(214_d)에 대한 데이터 쓰기를 보류한다. 그리고 DIMM 컨트롤러(215)는 해당 영역의 상태가 쓰기 가능할 때까지 대기한다.

S480 단계에서, DIMM 컨트롤러(215)는 쓰기 요청된 데이터를 인터페이스 버퍼(214)의 해당 영역에 기입한다. DIMM 컨트롤러(215)는 데이터의 쓰기가 완료되면, 데이터를 기입한 영역의 헤드 포인터(HP)를 업데이트할 것이다.

이상에서는 DIMM 컨트롤러(215)가 데이터를 기입하는 인터페이스 버퍼(214)의 영역들(214_c, 214_d)에 대한 제 2 포인터 매니저(216)의 테일 포인터(TP) 관리 방법이 설명되었다. 제 2 포인터 매니저(216)에 의한 영역들(214_c, 214_d)의 테일 포인터(TP) 관리에 의해서 물리 계층(213)에서의 포인터 관리의 부담이 감소하게 될 것이다.

도 12는 도 1의 불휘발성 메모리들 중 어느 하나를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 불휘발성 메모리(230)는 메모리 셀 어레이(231), 어드레스 디코더(232), 페이지 버퍼(233), 입출력 회로(234), 그리고 제어 로직 및 전압 발생 회로(235)를 포함할 수 있다.

메모리 셀 어레이(231)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드라인들(WL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)을 포함할 수 있다.

어드레스 디코더(232)는 복수의 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(231)와 연결된다. 어드레스 디코더(232)는 외부 장치로부터 어드레스(ADDR_P)를 수신하고, 수신된 물리 어드레스(ADDR_P)를 디코딩하여, 복수의 워드라인들(WL)을 구동할 수 있다. 예를 들어, 어드레스 디코더(232)는 외부 장치로부터 수신된 물리 어드레드(ADDR_P)를 디코딩하고, 디코딩된 물리 어드레스(ADDR_P)를 기반으로 복수의 워드라인들(WL) 중 적어도 하나의 워드라인을 선택하고, 선택된 적어도 하나의 워드 라인을 구동할 수 있다. 예시적으로, 물리 어드레스(ADDR_P)는 스토리지 어드레스(ADDR_N, 도 1 참조)가 변환된, 불휘발성 메모리(230)의 물리 어드레스를 가리킨다. 상술된 어드레스 변환 동작은 장치 컨트롤러(210) 또는 장치 컨트롤러(210)에 의해 구동되는 플래시 변환 계층(FTL)에 의해 수행될 수 있다.

페이지 버퍼(233)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(231)와 연결된다. 페이지 버퍼(233)는 제어 로직 및 전압 발생 회로(235)의 제어에 따라 입출력 회로(234)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(231)에 저장되도록 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(233)는 제어 로직 및 전압 발생 회로(235)의 제어에 따라 메모리 셀 어레이(110)에 저장된 데이터를 읽고, 읽은 데이터를 입출력 회로(234)로 전달할 수 있다. 예시적으로, 페이지 버퍼(233)는 입출력 회로(234)로부터 페이지 단위로 데이터를 수신하거나 또는 메모리 셀 어레이(231)로부터 페이지 단위로 데이터를 읽을 수 있다.

입출력 회로(234)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(233)로 전달할 수 있다. 또는 입출력 회로(234)는 페이지 버퍼(233)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 외부 장치(예를 들어, DIMM 컨트롤러(215))로 전달할 수 있다. 예시적으로, 입출력 회로(160)는 제어 신호(CTRL)와 동기되어 외부 장치와 데이터(DATA)를 송수신할 수 있다.

제어 로직 및 전압 발생 회로(235)는 외부 장치로부터 스토리지 커맨드(CMD_S) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(232), 페이지 버퍼(233), 및 입출력 회로(234)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(235)는 신호들(CMD_N, CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(231)에 저장되도록 다른 구성 요소들을 제어할 수 있다. 또는 제어 로직 및 전압 발생 회로(235)는 신호들(CMD_N, CTRL)에 응답하여 메모리 셀 어레이(231)에 저장된 데이터(DATA)가 외부 장치로 전송되도록 다른 구성 요소들을 제어할 수 있다. 예시적으로, 외부 장치로부터 수신된 스토리지 커맨드(CMD_N)는 도 1의 스토리지 커맨드(CMD_N)가 변형된 커맨드일 수 있다. 제어 신호(CTRL)는 장치 컨트롤러(210)가 불휘발성 메모리(131)를 제어하기 위하여 제공하는 신호일 수 있다.

제어 로직 및 전압 발생 회로(235)는 불휘발성 메모리(131)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(235)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 검증 전압들과 같은 다양한 전압들을 생성할 수 있다. 제어 로직 및 전압 발생 회로(235)는 생성된 다양한 전압들을 어드레스 디코더(232)로 제공하거나 또는 메모리 셀 어레이(231)의 기판으로 제공할 수 있다.

도 13은 도 12의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 예를 보여주는 회로도이다. 예시적으로, 도 13을 참조하여 3차원 구조의 메모리 블록(BLK1)이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 불휘발성 메모리(230) 각각에 포함된 다른 메모리 블록들 또한 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.

도 13을 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)와 연결되어, 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)와 연결되어 제 2 행을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.

복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.

예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결될 수 있고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.

예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택된 트랜지터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.

기판(또는 접지 선택된 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC8)은 제 1 내지 제 8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.

동일한 높이의 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.

마찬가지로, 동일한 높이의 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.

비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.

예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드라인(DWL2)과 연결된다.

메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다.

예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.

제 1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제 1 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.

예시적으로, 도시된 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제 1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들는 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.

도 14는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), 램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1305), 칩셋(1400), GPU(1500), 입출력 장치(1600), 그리고 스토리지 장치(1700)를 포함한다.

프로세서(1100)는 컴퓨팅 시스템(1000)의 제반 동작을 제어할 수 있다. 프로세서(1100)는 컴퓨팅 시스템(1000)에서 수행되는 다양한 연산을 수행할 수 있다.

램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1305)은 프로세서(1100)와 직접적으로 연결될 수 있다. 예를 들어, 램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1305) 각각은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module) 형태를 가질 수 있다. 또는, 램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1305) 각각은 프로세서(1100)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다. 예시적으로, 불휘발성 메모리 모듈들(1300, 1305)은 도 1 내지 도 11을 참조하여 설명된 불휘발성 메모리 모듈(200)일 수 있다.

램 모듈들(1200, 1250), 불휘발성 메모리 모듈들(1300, 1305)은 동일한 인터페이스(1150)를 통해 프로세서(1100)와 통신할 수 있다. 예를 들어, 불휘발성 메모리 모듈들(1300, 1305) 및 램 모듈들(1200, 1250)은 DDR(Double Data Rate) 방식의 인터페이스(1150)를 통해 통신할 수 있다. 예시적으로, 프로세서(1100)는 램 모듈들(1200, 1250)을 컴퓨팅 시스템(1000)의 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로서 사용할 수 있다.

칩셋(1400)은 프로세서(1100)와 전기적으로 연결되고, 프로세서(1100)의 제어에 따라 컴퓨팅 시스템(1000)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(1400)은 주요 버스들을 통해 GPU(1500), 입출력 장치(1600), 및 스토리지 장치(1700) 각각과 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.

GPU(1500)는 컴퓨팅 시스템(1000)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로 GPU(1500)는 시스템-온-칩 형태로 프로세서(1100) 내에 실장될 수 있다.

입출력 장치(1600)는 컴퓨팅 시스템(1000)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 예를 들어, 입출력 장치(1600)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 장치들 및 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 장치들을 포함할 수 있다.

스토리지 장치(1700)는 컴퓨팅 시스템(1000)의 저장 매체로서 사용될 수 있다. 스토리지 장치(1600)는 하드 디스크 드라이브, SSD, 메모리 카드, 메모리 스틱 등과 같은 대용량 저장 매체들을 포함할 수 있다.

예시적으로, 불휘발성 메모리 모듈들(1300, 1305)은 프로세서(1100)에 의해 컴퓨팅 시스템(1000)의 저장 매체로서 사용될 수 있다. 불휘발성 메모리 모듈들(1300, 1305) 및 프로세서(1100) 사이의 인터페이스(1150)는 스토리지 장치(1700) 및 프로세서(1100) 사이의 인터페이스보다 고속 인터페이스일 수 있다. 즉, 프로세서(1100)가 불휘발성 메모리 모듈들(1300, 1305)을 저장 매체로서 사용함으로써 컴퓨팅 시스템의 성능이 향상된다.

불휘발성 메모리 모듈들(1300, 1305)은 프로세서(1100)와의 인터페이싱을 위한 링 버퍼를 포함할 수 있다. 즉, 불휘발성 메모리 모듈들(1300, 1305)의 프로세서(1100)가 데이터를 기입하는 링 버퍼 영역의 테일 포인터(TP)는 프로세서 측에서 관리하게 될 것이다. 더불어, 불휘발성 메모리 모듈들(1300, 1305)의 프로세서(1100)가 데이터를 독출하는 링 버퍼 영역의 테일 포인터(TP)는 불휘발성 메모리 모듈들(1300, 1305)의 내부의 제어 로직에서 관리하게 될 것이다. 이러한 구조를 통해서 링 버퍼의 상태를 제어하기 위한 구성을 물리 계층에 구비하지 않고도 높은 효율성을 제공하는 링 버퍼를 구현할 수 있다.

도 15는 도 14의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다. 예시적으로, 도 15는 LRDIMM(Load Reduced DIMM) 형태를 갖는 불휘발성 메모리 모듈(1300)을 보여준다. 예시적으로, 도 15에 도시된 불휘발성 메모리 모듈(1300)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다.

도 15를 참조하면, 불휘발성 메모리 모듈(1300)은 장치 컨트롤러(1310), 버퍼 메모리(1320), 불휘발성 메모리 장치(1330), 및 직렬 프레즌스 검출 칩(1340)(SPD; Serial Presence Detect chip)를 포함한다. 장치 컨트롤러(1310)는 램(1311)을 포함할 수 있다. 예시적으로, 불휘발성 메모리 장치(1330)는 복수의 불휘발성 메모리들(NVM)을 포함할 수 있다. 불휘발성 메모리 장치(1330)에 포함된 복수의 불휘발성 메모리들 각각은 별도의 칩, 별도의 패키지, 별도의 장치, 또는 별도의 모듈로 각각 구현될 수 있다. 또는 불휘발성 메모리 장치(1330)는 하나의 칩 또는 하나의 패키지로 구현될 수 있다.

예시적으로, 장치 컨트롤러(1310), 램(1311), 버퍼 메모리(1320), 및 불휘발성 메모리 장치(1330)는 도 1에서 설명된 장치 컨트롤러(210), 인터페이스 버퍼(214), 버퍼 메모리(250), 및 복수의 불휘발성 메모리(230)와 동일하거나 또는 유사하게 동작할 수 있다. 불휘발성 메모리 모듈(1300)은 프로세서(1100)와의 인터페이스 프로토콜에 최적화된 구조의 에스램을 포함할 수 있다.

예시적으로, 장치 컨트롤러(1310)는 프로세서(1100)와 복수의 데이터 신호들(DQ) 및 복수의 데이터 스트로브 신호들(DQS)을 송수신할 수 있고, 별도의 신호 라인들을 통해 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록(CK)을 수신할 수 있다.

SPD(1340)는 프로그램 가능 읽기 전용 기억 장치(EEPROM)일 수 있다. SPD(1340)는 불휘발성 메모리 모듈(1300)의 초기 정보 또는 장치 정보를 포함할 수 있다. 예시적으로, SPD(1340)는 불휘발성 메모리 모듈(1300)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 초기 정보 또는 장치 정보를 포함할 수 있다. 불휘발성 메모리 모듈(1300)이 포함된 컴퓨팅 시스템이 부팅될 때, 컴퓨팅 시스템의 프로세서(1100)는 SPD(1340)를 읽고, 이를 기반으로 불휘발성 메모리 모듈(1300)을 인식할 수 있다. 프로세서(1100)는 SPD(1340)를 기반으로 불휘발성 메모리 모듈(1300)을 저장 매체로서 사용할 수 있다.

예시적으로, SPD(1340)는 부가 통신 채널(Side-Band Communication Channel)을 통해 프로세서(1100)와 통신할 수 있다. 프로세서(1100)는 부가 통신 채널을 통해 SPD(1340)와 부가 신호(SBS; Side-Band Signal)을 주고 받을 수 있다. 예시적으로, SPD(1340)는 부가 통신 채널을 통해 장치 컨트롤러(1310)와 통신할 수 있다. 예시적으로, 부가 통신 채널은 I2C 통신에 기반된 채널일 수 있다. 예시적으로, SPD(1340), 장치 컨트롤러(1310), 및 프로세서(1100)는 I2C 통신을 기반으로 서로 통신하거나 또는 정보를 주고 받을 수 있다.

도 16은 도 14의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도들이다. 예시적으로, 도 16은 RDIMM(Registered DIMM) 형태를 갖는 불휘발성 메모리 모듈(2300)의 블록도이다. 예시적으로, 도 16에 도시된 불휘발성 메모리 모듈(2300)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다.

도 16을 참조하면, 불휘발성 메모리 모듈(2300)은 장치 컨트롤러(2310), 버퍼 메모리(2320), 불휘발성 메모리 장치(2330), 직렬 프레즌스 검출 칩(2340)(SPD; Serial Presence Detect chip), 및 데이터 버퍼 회로(2350)를 포함한다. 장치 컨트롤러(2310)는 램(2311)을 포함한다. 장치 컨트롤러(2310), 램(2311), 불휘발성 메모리 장치(2330), 및 SPD(2340)는 도 1 및 도 11에서 설명되었으므로, 이에 대한 상세한 설명은 생략하기로 한다.

데이터 버퍼 회로(2350)는 프로세서(1100, 도 14 참조)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 정보 또는 데이터를 수신하고, 수신된 정보 또는 데이터를 장치 컨트롤러(2350)로 전달할 수 있다. 또는 데이터 버퍼 회로(2350)는 장치 컨트롤러(2310)로부터 정보 또는 데이터를 수신하고, 수신된 정보 또는 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 프로세서(1100)로 전달할 수 있다.

예시적으로, 데이터 버퍼 회로(2350)는 복수의 데이터 버퍼들(Data Buffer)을 포함할 수 있다. 복수의 데이터 버퍼들(Data Buffer) 각각은 프로세서(1100)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 주고 받을 수 있다. 또는 복수의 데이터 버퍼들 각각은 장치 컨트롤러(2310)와 신호를 주고 받을 수 있다. 예시적으로, 복수의 데이터 버퍼들 각각은 장치 컨트롤러(2310)의 제어에 따라 동작할 수 있다.

도 17은 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템의 다른 예를 예시적으로 보여주는 블록도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 17을 참조하면, 컴퓨팅 시스템(3000)은 프로세서(3100), 불휘발성 메모리 모듈(3200), 칩셋(3400), GPU(3500), 입출력 장치(3600), 및 스토리지 장치(3700)를 포함한다. 프로세서(3100), 칩셋(3400), GPU(3500), 입출력 장치(3600), 및 스토리지 장치(3700)는 도 21의 그것들과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.

불휘발성 메모리 모듈(3200)은 프로세서(3100)와 직접적으로 연결될 수 있다. 예를 들어, 불휘발성 메모리 모듈(3200)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(3100)와 통신할 수 있다.

불휘발성 메모리 모듈(3200)은 제어 회로(3210), 불휘발성 메모리 장치(3220), 및 램 장치(3230)를 포함할 수 있다. 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220) 및 램 장치(3230)를 각각 엑세스할 수 있다. 좀 더 상세한 예로서, 제어 회로(3210)는 프로세서(3100)의 제어에 따라 수신된 데이터를 불휘발성 메모리 장치(3220)에 저장하거나 또는 램 장치(3230)에 저장할 수 있다. 또는 제어 회로(3210)는 프로세서(3100)의 제어에 따라 불휘발성 메모리 장치(3220)에 저장된 데이터를 프로세서(3100)로 전송하거나 또는 램 장치(3230)에 저장된 데이터를 프로세서(3100)로 전송할 수 있다. 즉, 프로세서(3100)는 불휘발성 메모리 모듈(3200)에 포함된 불휘발성 메모리 장치(3220) 및 램 장치(3230)를 각각 인식할 수 있다. 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220)에 데이터를 저장하거나 또는 저장된 데이터를 읽을 수 있다. 또는 프로세서(3100)는 램 장치(3230)에 데이터를 저장하거나 또는 저장된 데이터를 읽을 수 있다.

예시적으로, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220)을 컴퓨팅 시스템(3000)의 스토리지 매체로서 사용할 수 있고, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 램 장치(3230)를 컴퓨팅 시스템(3000)의 메인 메모리로서 사용할 수 있다. 즉, 프로세서(3100)는 하나의 DIMM 소켓에 장착된 하나의 메모리 모듈에 포함된 불휘발성 메모리 장치 또는 램 장치를 각각 선택적으로 엑세스할 수 있다.

예시적으로, 프로세서(3100)는 DDR(Double Data Rate) 인터페이스(3300)를 통해 불휘발성 메모리 모듈(3200)과 통신할 수 있다.

도 18을 도 17의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 불휘발성 메모리 모듈(3200)은 제어 회로(3210), 불휘발성 메모리 장치(3220), 및 램 장치(3220)를 포함한다. 예시적으로, 불휘발성 메모리 장치(3220)는 복수의 불휘발성 메모리들을 포함할 수 있고, 램 장치(3230)는 복수의 DRAM들을 포함할 수 있다. 예시적으로, 복수의 불휘발성 메모리들은 프로세서(3100)에 의해 컴퓨팅 시스템(3000)의 스토리지로 사용될 수 있다. 예시적으로, 복수의 불휘발성 메모리들(NVM) 각각은 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 불휘발성 메모리 소자들을 포함할 수 있다.

복수의 DRAM들은 프로세서(3100)에 의해 컴퓨팅 시스템(3000)의 메인 메모리로서 사용될 수 있다. 예시적으로, 램 장치(3230)는 DRAM, SRAM, SDRAM, PRAM, ReRAM, FRAM, MRAM 등과 같은 랜덤 엑세스 메모리 소자들을 포함할 수 있다.

제어 회로(3210)는 장치 컨트롤러(3211) 및 SPD(3212)를 포함한다. 장치 컨트롤러(3211)는 프로세서(3100)로부터 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 수신할 수 있다. 장치 컨트롤러(3211)는 프로세서(3100)로부터 수신된 신호들에 응답하여, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 불휘발성 메모리 장치(3220) 또는 램 장치(3230)에 선택적으로 저장할 수 있다. 또는 장치 컨트롤러(3211)는 프로세서(3100)로부터 수신된 신호들에 응답하여, 불휘발성 메모리 장치(3220) 또는 램 장치(3230)에 저장된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 프로세서(3100)로 선택적으로 전송할 수 있다.

예시적으로, 프로세서(3100)는 커맨드(CMD), 어드레스(ADDR), 또는 별도의 신호 또는 별도의 정보를 통해 불휘발성 메모리 장치(3220) 또는 램 장치(3230)를 선택적으로 엑세스할 수 있다. 즉, 프로세서(3100)는 불휘발성 메모리 모듈(3200)에 포함된 불휘발성 메모리 장치(3220) 또는 램 장치(3230)를 선택적으로 엑세스할 수 있다.

도 19는 도 17의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 예시적으로, 도 19의 불휘발성 메모리 모듈(4200)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module) 형태를 갖고, DIMM 소켓에 장착되어 프로세서(3100)와 통신할 수 있다.

도 17 및 도 19을 참조하면, 불휘발성 메모리 모듈(4200)은 제어 회로(4100), 불휘발성 메모리 장치(4220), 및 램 장치(4230)을 포함한다. 제어 회로(4210)는 장치 컨트롤러(4211), SPD(4212), 및 데이터 버퍼 회로(4213)를 포함한다.

장치 컨트롤러(4211)는 프로세서(3100)로부터 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 수신한다. 장치 컨트롤러(4211)는 수신된 신호들에 응답하여 불휘발성 메모리 장치(4220) 또는 램 장치(4230)를 제어할 수 있다. 프로세서(3100)는 불휘발성 메모리 장치(4220) 또는 램 장치(4230) 각각을 선택적으로 엑세스할 수 있다. 장치 컨트롤러(4231)는 프로세서(3100)의 제어에 따라 불휘발성 메모리 장치(4220) 또는 램 장치(4230)를 제어할 수 있다.

데이터 버퍼 회로(4213)는 프로세서(3100)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 수신하고, 수신된 신호들을 장치 컨트롤러(4211) 및 램 장치(4230)로 제공할 수 있다. 또는 데이터 버퍼 회로(4213)는 장치 컨트롤러(4211) 또는 램 장치(4230)로부터 수신된 데이터를, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 프로세서(3100)로 제공할 수 있다.

예시적으로, 프로세서(3100)가 불휘발성 메모리 장치(4220)에 데이터를 저장하는 경우, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신되는 데이터는 장치 컨트롤러(4211)로 제공되고, 장치 컨트롤러(4211)는 수신된 데이터를 가공하여 불휘발성 메모리 장치(4220)로 제공할 수 있다. 또는 프로세서(3100)가 불휘발성 메모리 장치(4220)에 저장된 데이터를 읽는 경우, 데이터 버퍼 회로(4213)는 장치 컨트롤러(4211)로부터 제공되는 데이터를, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 프로세서(3100)로 제공할 수 있다. 또는 프로세서(3100)가 램 장치(4230)에 데이터를 저장하는 경우, 데이터 버퍼 회로(4213)로 수신된 데이터는 램 장치(4230)로 제공되고, 장치 컨트롤러(4231)는 수신된 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 램 장치(4230)로 전달할 수 있다. 또는 프로세서(3100)가 램 장치(4230)에 저장된 데이터를 읽는 경우, 장치 컨트롤러(4231)는 수신된 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 램 장치(4230)로 전달하고, 램 장치(4230)는 전달된 신호들에 응답하여, 데이터를 데이터 버퍼 회로(4213)로 제공하고, 데이터 버퍼 회로(4213)는, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 데이터를 프로세서(3100)로 제공할 수 있다.

도 20은 도 17의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 20을 참조하면, 불휘발성 메모리 모듈(5200)은 제어 회로(5210), 불휘발성 메모리 장치(5220), 및 램 장치(5230)를 포함한다. 제어 회로(5210)는 장치 컨트롤러(5211) 및 SPD(5212)를 포함한다. 불휘발성 메모리 모듈(5200)은 도 19의 불휘발성 메모리 모듈(4200)과 유사하게 동작할 수 있다. 하지만, 불휘발성 메모리 모듈(5200)은 도 19의 불휘발성 메모리 모듈(4200)과 달리 데이터 버퍼 회로(4213)를 포함하지 않는다. 즉, 도 20의 불휘발성 메모리 모듈(5200)은 프로세서(3100)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 장치 컨트롤러(5211) 또는 램 장치(5230)로 직접 제공할 수 있다. 또는, 도 20의 불휘발성 메모리 모듈(5200)의 장치 컨트롤러(5211)로부터의 데이터 또는 램 장치(5230)로부터의 데이터는, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 프로세서(3100)로 직접 제공할 수 있다.

예시적으로, 도 19의 불휘발성 메모리 모듈(4200)은 LRDIMM(Load Redued DIMM) 형태의 메모리 모듈이고, 도 20의 불휘발성 메모리 모듈(5200)은 RDIMM(Registered DIMM) 형태의 메모리 모듈일 수 있다.

도 21은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템이 적용된 서버 시스템을 예시적으로 보여주는 도면이다. 도 21을 참조하면, 서버 시스템(6000)은 복수의 서버 랙들(6100)을 포함할 수 있다. 복수의 서버 랙들(6100) 각각은 복수의 불휘발성 메모리 모듈들(6200)을 포함할 수 있다. 복수의 불휘발성 메모리 모듈들(6200)은 복수의 서버 랙들(6100) 각각에 포함된 프로세서들과 직접적으로 연결될 수 있다. 예를 들어, 복수의 불휘발성 메모리 모듈들(6200)은 듀얼 인-라인 메모리 모듈의 형태를 갖고, 프로세서와 전기적으로 연결된 DIMM 소켓에 장착되어 프로세서와 서로 통신할 수 있다. 예시적으로, 복수의 불휘발성 메모리 모듈들(6200)은 서버 시스템(6000)의 스토리지로서 사용될 수 있다.

본 발명에 따른 불휘발성 메모리 그리고/또는 장치 컨트롤러 등은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 불휘발성 메모리 그리고/또는 장치 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

적어도 하나의 불휘발성 메모리; 그리고
호스트와 상기 불휘발성 메모리와의 인터페이싱을 위한 제어 정보, 또는 상기 불휘발성 메모리에 기입될 데이터나 상기 불휘발성 메모리로부터 읽혀진 데이터를 저장하기 위한 인터페이스 버퍼를 포함하는 장치 컨트롤러를 포함하되,
상기 인터페이스 버퍼는 선입선출 방식의 환형 버퍼로 관리되며, 상기 인터페이스 버퍼의 헤드 포인터는 데이터를 독출하는 측에서 추적 및 관리되고, 상기 인터페이스 버퍼의 테일 포인터는 상기 데이터를 푸쉬하는 측에서 추적 및 관리되는 불휘발성 메모리 모듈.
제 1 항에 있어서,
상기 인터페이스 버퍼의 메모리 영역은 명령어 영역, 쓰기 영역, 읽기 영역, 그리고 상태 영역을 포함하며, 상기 헤드 포인터 및 상기 테일 포인터는 상기 메모리 영역들 단위로 관리되는 불휘발성 메모리 모듈.
제 2 항에 있어서,
상기 장치 컨트롤러는 상기 인터페이스 버퍼를 포함하는 물리 계층; 그리고
상기 인터페이스 버퍼에 저장된 상기 제어 정보나 상기 데이터를 상기 적어도 하나의 불휘발성 메모리 장치로 전달하는 DIMM 컨트롤러를 포함하는 불휘발성 메모리 모듈.
제 3 항에 있어서,
상기 명령어 영역 및 상기 쓰기 영역 각각의 테일 포인터들은 상기 호스트에서 추적 및 관리되고, 상기 명령어 영역 및 상기 쓰기 영역 각각의 헤드 포인터들은 상기 DIMM 컨트롤러에서 추적 및 관리되는 불휘발성 메모리 모듈.
제 4 항에 있어서,
상기 명령어 영역 또는 상기 쓰기 영역의 테일 포인터의 위치 정보와, 상기 읽기 영역 또는 상기 상태 영역의 헤드 포인터의 위치 정보는 상기 상태 영역을 통해서 상기 호스트로 전달되는 불휘발성 메모리 모듈.
제 4 항에 있어서,
상기 명령어 영역 또는 상기 쓰기 영역의 헤드 포인터의 위치 정보와, 상기 읽기 영역 또는 상기 상태 영역의 테일 포인터의 위치 정보는 상기 상태 영역 또는 레지스터를 통해서 상기 DIMM 컨트롤러에 전달되는 불휘발성 메모리 모듈.
제 3 항에 있어서,
상기 읽기 영역 및 상기 상태 영역 각각의 테일 포인터들은 상기 DIMM 컨트롤러에서 추적 및 관리되고, 상기 읽기 영역 및 상기 상태 영역 각각의 헤드 포인터들은 상기 호스트에서 추적 및 관리되는 불휘발성 메모리 모듈.
제 7 항에 있어서,
상기 읽기 영역 및 상기 상태 영역 각각의 헤드 포인터들은 상기 상태 영역을 통해서 상기 호스트로 전달되는 불휘발성 메모리 모듈.
제 1 항에 있어서,
상기 호스트와 상기 장치 컨트롤러는 DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR), USB (Universal Serial Bus), MMC(Multimedia Card), embedded MMC, PCI (Peripheral Component Interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (Small Computer Small Interface), ESDI (Enhanced Small Disk Interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 중 적어도 하나의 프로토콜을 사용하여 통신하는 불휘발성 메모리 모듈.
적어도 하나의 불휘발성 메모리와, 호스트 인터페이스를 통해서 외부와 연결되는 인터페이스 버퍼를 포함하고, 상기 인터페이스 버퍼에 기록되는 명령어와 어드레스를 참조하여 상기 적어도 하나의 불휘발성 메모리에 접근하는 DIMM 컨트롤러를 포함하는 불휘발성 메모리 모듈; 그리고
상기 호스트 인터페이스를 통해서 상기 불휘발성 메모리에 접근하기 위한 상기 명령어, 어드레스, 그리고 데이터를 상기 인터페이스 버퍼에 기입하는 프로세서를 포함하며,
상기 인터페이스 버퍼는 상기 프로세서가 푸쉬(Push)하고 상기 DIMM 컨트롤러가 팝(Pop)하는 제 1 영역과, 상기 DIMM 컨트롤러가 푸쉬하고 상기 프로세서가 팝하는 제 2 영역을 포함하되, 상기 제 1 영역의 테일 포인터 및 상기 제 2 영역의 헤드 포인터는 상기 프로세서에서 추적 및 관리하는 사용자 장치.