KR102333220B1 - 불휘발성 메모리 시스템의 동작 방법 - Google Patents

불휘발성 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 시스템의 동작 방법은 외부 장치로부터 쓰기 커맨드를 수신하는 단계, 유휴 시간을 기반으로 쓰기 커맨드에 대한 연속성을 판별하는 단계, 판별 결과에 따라 고속 모드 및 일반 모드 중 어느 하나를 기반으로 쓰기 커맨드에 대한 쓰기 동작을 수행하는 단계를 포함한다.

Description

불휘발성 메모리 시스템의 동작 방법{OPERATION METHOD OF NONVOLATILE MEMORY SYSTEM}
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 시스템의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
플래시 메모리는 대용량 저장 매체로서 널리 사용된다. 최근에는, 인터페이스 기술이 발달함에 따라, 향상된 성능을 갖는 플래시 메모리에 대한 수요가 증가하고 있다. 뿐만 아니라, 플래시 메모리는 소정의 횟수만큼 프로그램 및 소거 동작을 반복할 경우, 저장된 데이터에 대한 신뢰성이 보장되지 않는다. 즉, 플래시 메모리를 기반으로 하는 저장 장치는 일정 수준의 장치 수명을 갖기 때문에, 플래시 메모리의 수명 향상을 위한 다양한 기법들이 개발되고 있다.
본 발명의 목적은 쓰기 커맨드의 연속성을 기반으로 동작 모드를 가변 함으로써 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 시스템의 동작 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 시스템의 동작 방법은 외부 장치로부터 쓰기 커맨드를 수신하는 단계, 유휴 시간을 기반으로 상기 쓰기 커맨드에 대한 연속성을 판별하는 단계, 및 상기 판별 결과에 따라 고속 모드 및 일반 모드 중 어느 하나를 기반으로 상기 쓰기 커맨드에 대한 쓰기 동작을 수행하는 단계를 포함한다.
실시 예로서, 상기 불휘발성 메모리 시스템은 제1 영역 및 제2 영역을 포함하고, 상기 제1 및 제2 영역들 각각은 복수의 메모리 셀들은 포함하고, 상기 제1 영역의 복수의 메모리 셀들 각각은 셀 당 N(단, N은 자연수)비트 데이터를 저장하도록 구성되고, 상기 제2 영역의 복수의 메모리 셀들 각각은 셀 당 M(단, M은 N보다 큰 자연수)비트 데이터를 저장하도록 구성된다.
실시 예로서, 상기 고속 모드는 상기 제1 영역에 쓰기 동작을 수행하는 동작 모드를 가리키고, 상기 일반 모드는 상기 제2 영역에 쓰기 동작을 수행하는 동작 모드를 가리킨다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 시스템은 셀 당 1-비트 데이터를 저장하는 제1 영역 및 셀 당 3-비트 데이터를 저장하는 제2 영역을 포함한다. 상기 불휘발성 메모리 시스템의 동작 방법은 외부 장치로부터 제1 쓰기 커맨드를 수신하는 단계, 상기 수신된 제1 쓰기 커맨드에 대한 제1 쓰기 동작을 상기 제2 영역에 수행하는 단계, 상기 외부 장치로부터 제2 쓰기 커맨드를 수신하는 단계, 상기 제1 쓰기 커맨드 및 상기 제2 쓰기 커맨드 사이의 유휴 시간을 기반으로 상기 제1 및 제2 쓰기 커맨드들의 연속성을 판별하는 단계, 및 상기 판별 결과에 따라 상기 제2 쓰기 커맨드에 대한 제2 쓰기 동작을 상기 제1 및 제2 영역들 중 어느 하나의 영역에 수행하는 단계를 포함한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 시스템은 버퍼 영역 및 메인 영역을 포함한다. 상기 불휘발성 메모리 시스템의 동작 방법은 외부 장치로부터 쓰기 커맨드를 수신하는 단계, 유휴 시간을 기반으로 상기 수신된 쓰기 커맨드 및 적어도 이전 하나의 쓰기 커맨드 사이의 연속성을 판별하는 단계, 상기 수신된 쓰기 커맨드 및 상기 적어도 하나의 이전 쓰기 커맨드가 연속한 경우, 상기 쓰기 커맨드 및 상기 적어도 하나의 이전 쓰기 커맨드의 쓰기 데이터의 누적 크기를 연산하는 단계, 상기 연산된 누적 크기 및 기준 크기를 비교하는 단계, 및 상기 연산된 누적 크기가 상기 기준 크기 이상인 경우, 고속 모드를 기반으로 상기 수신된 쓰기 커맨드에 대한 쓰기 동작을 상기 버퍼 영역에 수행하고, 상기 연산된 누적 크기가 상기 기준 미만인 경우, 일반 모드를 기반으로 상기 수신된 쓰기 커맨드에 대한 쓰기 동작을 상기 메인 영역에 수행하는 단계를 포함한다.
본 발명에 따르면, 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 시스템의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 3은 도 1의 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다.
도 4는 도 1의 불휘발성 메모리 시스템의 동작 모드를 설명하기 위한 도면이다.
도 5는 도 1의 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다.
도 6 및 도 7은 도 5의 동작을 설명하기 위한 타이밍도들이다.
도 8은 도 1의 불휘발성 메모리 시스템의 다른 실시 예에 따른 동작을 보여주는 순서도이다.
도 9는 도 8의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 1의 불휘발성 메모리 시스템의 또 다른 실시 예에 따른 동작을 보여주는 순서도이다.
도 11은 도 10의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 다른 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 14는 도 13의 불휘발성 메모리 시스템의 동작을 설명하기 위한 타이밍도들이다.
도 15는 본 발명에 따른 불휘발성 메모리 장치에 포함된 메모리 블록들 중 제1 메모리 블록의 예를 보여주는 회로도이다.
도 16은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 포함하는 전자 시스템의 구성을 보여주는 블록도이다.
이하에서, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 상세하게 설명된다. 이하의 설명에서, 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 발명의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 발명의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 당업자에 의해 수행될 수 있다. 더욱이, 잘 알려진 기능들 및 구조들에 대한 설명들은 명확성 및 간결성을 위하여 생략된다. 본문에서 사용된 용어들은 본 발명의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.
이하의 도면들 또는 상세한 설명에서의 모듈들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 직접적 또는 비직접적일 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 통신에 의한 연결이거나 또는 물리적인 접속일 수 있다.
상세한 설명에서 사용되는 부(unit), 모듈(module), 계층(layer) 등의 용어를 참조하여 설명되는 구성 요소들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 회로, 프로세서, 컴퓨터, 집적회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(MEMS; microelectromechanical system), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
다르게 정의되지 않는 한, 본문에서 사용되는 기술적 또는 과학적인 의미를 포함하는 모든 용어들은 본 발명이 속하는 기술 분야에서의 당업자에 의해 이해될 수 있는 의미를 갖는다. 일반적으로 사전에서 정의된 용어들은 관련된 기술 분야에서의 맥락적 의미와 동등한 의미를 갖도록 해석되며, 본문에서 명확하게 정의되지 않는 한, 이상적 또는 과도하게 형식적인 의미를 갖도록 해석되지 않는다.
또한, 이하에서, 설명의 편의를 위하여 특정 실시 예들을 기반으로 본 발명이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다양한 실시 예들 각각이 구현되거나 또는 다양한 실시 예들의 조합이 구현될 수 있다.
본 발명에 따른 불휘발성 메모리 시스템은 유휴 시간을 기반으로 호스트로부터 수신된 쓰기 커맨드의 연속성을 판별한다. 불휘발성 메모리 시스템은 판별 결과를 기반으로 고속 모드 또는 일반 모드에 따라 수신된 쓰기 커맨드에 대한 쓰기 동작을 수행한다. 즉, 불휘발성 메모리 시스템은 연속된 쓰기 커맨드에 대하여 고속 모드로 동작함으로써, 대용량 쓰기 데이터에 대하여 쓰기 성능이 향상되고, 불연속적인 쓰기 커맨드에 대하여 일반 모드로 동작함으로써, 불휘발성 메모리 시스템의 수명을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 도 1을 참조하면, 사용자 시스템(10)은 호스트(101) 및 불휘발성 메모리 시스템(100)을 포함한다. 예시적으로, 사용자 시스템(10)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 서버 컴퓨터, 넷-북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트 폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나를 포함할 수 있다.
호스트(101)는 사용자 시스템(10)에서 요구되는 다양한 동작을 수행할 수 있다. 예를 들어, 호스트(101)는 사용자 시스템(10)에서 사용되는 운영 체제(operating system)를 구동하고, 운영 체제 상에서 다양한 응용 프로그램들을 실행할 수 있다. 호스트(101)는 불휘발성 메모리 시스템(100)에 데이터(DATA)를 저장하거나 또는 불휘발성 메모리 시스템(100)에 저장된 데이터를 읽을 수 있다. 예시적으로, 호스트(101)는 중앙 처리 장치(CPU; Central Processing Unit), 애플리케이션 프로세서(AP; Application Processor), 또는 별도의 전자 회로로서 제공될 수 있다.
불휘발성 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함한다. 불휘발성 메모리 시스템(100)은 호스트(101)의 제어에 따라 호스트(101)로부터 수신된 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 출력할 수 있다. 예시적으로, 불휘발성 메모리 시스템(100)은 대용량 메모리 카드, 대용량 메모리 스틱, 임베디드 메모리 카드, 솔리드 스테이트 드라이브(SSD; Solid State Drive) 등과 같은 대용량 저장 장치 또는 저장 매체로서 제공될 수 있다.
메모리 컨트롤러(110)는 호스트(101)로부터 어드레스(ADDR) 및 커맨드(CMD)를 수신하고, 수신된 신호들에 응답하여 데이터(DATA)를 불휘발성 메모리 장치(120)에 저장하거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 출력할 수 있다. 메모리 컨트롤러(110)는 모드 관리자(111)를 포함할 수 있다. 모드 관리자(111)는 불휘발성 메모리 시스템(100)의 유휴 시간(Idle Time)을 기반으로 불휘발성 메모리 시스템(100)의 동작 모드를 제어할 수 있다. 예를 들어, 모드 관리자(111)는 호스트(101)로부터 쓰기 커맨드(CMD)를 수신하고, 불휘발성 메모리 시스템(100)의 유휴 시간(Idle Time)을 기반으로 수신된 쓰기 커맨드(CMD)의 연속성을 판별할 수 있다. 모드 관리자(111)는 판별 결과를 기반으로 불휘발성 메모리 시스템(100)의 동작 모드를 제어할 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 출력할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다. 간결한 설명을 위하여, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리를 포함하는 것으로 가정한다. 예시적으로, 불휘발성 메모리 장치(120)는 복수의 칩, 복수의 다이, 또는 복수의 패키지로 구현될 수 있고,
예시적으로, 불휘발성 메모리 장치(120)는 제1 영역(121) 및 제2 영역(122)을 포함할 수 있다. 제1 및 제2 영역들(121, 122) 각각은 복수의 메모리 셀들을 포함하는 데이터 저장 공간일 수 있다. 제1 및 제2 영역들(121, 122)은 서로 물리적으로 구분될 수 있다. 예를 들어, 제1 및 제2 영역들(121, 122)은 메모리 셀 단위, 워드라인 단위, 메모리 블록 단위, 플레인 단위, 칩 단위, 또는 패키지 단위로 구분될 수 있다. 또는 제1 및 제2 영역들(121, 122)은 서로 논리적으로 구분될 수 있다. 예를 들어, 제1 및 제2 영역들(121, 122)은 메모리 컨트롤러(110)의 플래시 변환 계층(FTL)에 의해 논리적으로 구분될 수 있다.
예시적으로, 제1 영역(121)에 포함된 복수의 메모리 셀들 각각은 셀 당 1비트를 저장하는 싱글 레벨 셀(SLC; Single Level Cell)이고, 제2 영역(122)에 포함된 복수의 메모리 셀들 각각은 셀 당 적어도 2비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)일 수 있다. 또는 제1 영역(121)에 포함된 복수의 메모리 셀들 각각은 셀 당 N비트를 저장하고, 제2 영역(122)에 포함된 복수의 메모리 셀들 각각은 셀 당 M비트를 저장할 수 있다. 단, N은 자연수이고, M은 N보다 큰 자연수이다. 예시적으로, 제1 영역(121)에 포함된 복수의 메모리 셀들의 동작 속도는 제2 영역(122)에 포함된 복수의 메모리 셀들의 동작 속도보다 빠를 수 있다.
예시적으로, 호스트(101)로부터 수신된 데이터(DATA)는 모드 관리자(111)에 의해 관리되는 동작 모드에 따라 제1 영역(121) 또는 제2 영역(122)에 저장될 수 있다. 예를 들어, 불휘발성 메모리 시스템(100)의 동작 모드가 모드 관리자(111)에 의해 고속 모드(Fast Mode)로 설정된 경우, 호스트(101)로부터 수신된 데이터(DATA)는 제1 영역(121)에 저장될 수 있다. 불휘발성 메모리 시스템(100)의 동작 모드가 모드 관리자(111)에 의해 일반 모드(Normal Mode)로 설정된 경우, 호스트(101)로부터 수신된 데이터(DATA)는 제2 영역(122)에 저장될 수 있다. 예시적으로, 제1 영역(121)에 저장된 데이터는 백그라운드 동작 동안 메모리 컨트롤러(110)의 제어에 따라 제2 영역(122)으로 마이그레이션될 수 있다. 예시적으로, 제1 영역(121)은 버퍼 영역(buffer region)이고, 제2 영역(122)은 메인 영역(main region)일 수 있다. 예시적으로, 제1 영역(121)은 SLC 영역이고, 제2 영역(122)은 MLC 영역 또는 TLC 영역일 수 있다.
예시적으로, 고속 모드(Fast Mode)는 SLC 프로그램 동작일 수 있고, 일반 모드(Normal Mode)는 TLC 프로그램 동작일 수 있다.
상술된 바와 같이, 제1 영역(121)의 메모리 셀들의 동작 속도가 제2 영역(122)의 메모리 셀들의 동작 속도보다 빠르기 때문에, 불휘발성 메모리 시스템(100)이 고속 모드(Fast Mode)로 동작할 경우, 불휘발성 메모리 시스템(100)의 동작 성능이 향상된다. 반면에, 불휘발성 메모리 시스템(100)이 일반 모드(Normal Mode)로 동작하는 경우, 별도의 마이그레이션 동작이 요구되지 않기 때문에, 불휘발성 메모리 시스템(100)의 수명이 향상된다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 메모리 컨트롤러(110)는 유휴 시간(Idle Time)을 기반으로, 수신된 쓰기 커맨드(CMD)의 연속성을 판별하고, 판별 결과를 기반으로 불휘발성 메모리 시스템(100)의 동작 모드를 제어할 수 있다. 즉, 유휴 시간(Idle Time)에 기반된 쓰기 커맨드(CMD)의 연속성에 따라 동작 모드를 제어함으로써, 불휘발성 메모리 시스템(100)의 성능 및 수명이 향상된다.
도 2는 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 모드 관리자(111), 프로세서(112), SRAM(113), ROM(114), 호스트 인터페이스(115), 및 플래시 인터페이스(116)를 포함한다.
모드 관리자(111)는 도 1을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
프로세서(112)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. SRAM(113)은 메모리 컨트롤러(110)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로써 사용될 수 있다. ROM(114)은 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 정보 또는 프로그램을 펌웨어 형태로 저장할 수 있다.
예시적으로, 모드 관리자(111)는 하드웨어, 소프트웨어, 또는 그것들의 조합의 형태로 제공될 수 있다. 소프트웨어 형태의 모드 관리자(111)는 SRAM(113)에 저장되고, 프로세서(112)에 의해 구동될 수 있다. 또는 모드 관리자(111)는 메모리 컨트롤러(110)의 플래시 변환 계층(FTL)에 포함될 수 있다. 플래시 변환 계층은 호스트(101)로부터의 어드레스(ADDR)(즉, 논리적 어드레스)를 불휘발성 메모리 장치(120)에서 사용 가능한 물리적 어드레스로 변환하는 어드레스 변환 동작을 수행할 수 있다. 예시적으로, 플래시 변환 계층은 마모도 관리(wear leveling), 가비지 콜렉션(GC; Garbage Collection) 등과 같은 불휘발성 메모리 시스템(100)에 대한 유지 관리 동작을 수행할 수 있다. 예시적으로, 플래시 변환 계층은 SRAM(113)에 저장되고, 프로세서(112)에 의해 구동될 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(115)를 통해 호스트(101)와 통신할 수 있다. 예시적으로, 호스트 인터페이스(115)는 DDR interface, USB(Universal Serial Bus), MMC(Multi-Media Card), eMMC(embedded MMC), PCI(Peripheral Component Interconnection), PCI-express, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), Firewire, UFS(Universal Flash Storage), NVMe(Nonvolatile Memory express) 등과 같은 다양한 통신 규격들 중 적어도 하나를 포함한다. 메모리 컨트롤러(110)는 플래시 인터페이스(116)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다.
도 3은 도 1의 불휘발성 메모리 장치를 상세하게 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(123), 어드레스 디코더(124), 제어 로직 및 전압 발생 회로(125), 페이지 버퍼(126), 및 입출력 회로(127)를 포함한다.
메모리 셀 어레이(123)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 메모리 셀들은 포함한다. 복수의 메모리 셀들 각각은 복수의 워드라인들(WL)과 각각 연결된다. 복수의 메모리 셀들 각각은 1비트를 저장하는 싱글 레벨 셀(SLC) 또는 적어도 2비트를 저장하는 멀티 레벨 셀(MLC)일 수 있다.
예시적으로, 메모리 셀 어레이(123)는 제1 및 제2 영역들(121, 122)을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(123)의 복수의 메모리 블록들 중 일부 메모리 블록들은 제1 영역(121)에 포함될 수 있고, 나머지 메모리 블록들은 제2 영역(122)에 포함될 수 있다. 제1 영역(121)의 메모리 블록들의 메모리 셀들 각각은 1비트를 저장하는 싱글 레벨 셀(SLC)로서 동작할 수 있고, 제2 영역(122)의 메모리 블록들의 메모리 셀들은 적어도 2비트를 저장하는 멀티 레벨 셀(MLC)로서 동작할 수 있다. 또는 제1 영역(121)의 메모리 블록들의 메모리 셀들 각각은 N 비트를 저장할 수 있고, 제2 영역(122)의 메모리 블록들의 메모리 셀들은 M 비트를 저장할 수 있다. 단, N은 자연수이고, M은 N보다 크거나 같은 자연수이다.
예시적으로, 앞서 설명된 바와 같이, 제1 및 제2 영역들(121, 122)은 메모리 셀 단위, 워드라인 단위, 메모리 블록 단위, 플레인 단위, 칩 단위, 또는 패키지 단위로 구분될 수 있으며, 도 3에 도시된 실시 예에 한정되지 않는다. 예를 들어, 불휘발성 메모리 시스템(100)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들 중 일부는 제1 영역에 포함될 수 있고, 나머지 불휘발성 메모리 장치들은 제2 영역에 포함될 수 있다.
어드레스 디코더(124)는 복수의 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(123)와 연결된다. 어드레스 디코더(124)는 메모리 컨트롤러(110)로부터 어드레스(addr)를 수신하고, 수신된 어드레스(addr)를 디코딩할 수 있다. 어드레스 디코더(124)는 디코딩된 어드레스를 기반으로 복수의 워드라인들 중 적어도 하나의 워드라인을 선택하고, 선택된 워드라인의 전압을 제어할 수 있다. 예시적으로, 어드레스(addr)는 호스트(101)로부터의 어드레스(ADDR)와 대응되는 물리적 어드레스일 수 있다.
제어 로직 및 전압 발생 회로(125)는 메모리 컨트롤러(110)로부터 커맨드(cmd) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여, 어드레스 디코더(124), 페이지 버퍼(126), 및 입출력 회로(127)를 제어할 수 있다. 예시적으로, 커맨드(cmd)는 메모리 컨트롤러(110)가 호스트(101)로부터의 커맨드(CMD)를 변환한 신호일 수 있다.
제어 로직 및 전압 발생 회로(125)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(125)는 복수의 프로그램 전압들, 복수의 검증 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 소거 검증 전압들과 같은 다양한 전압들을 생성할 수 있다.
예시적으로, 불휘발성 메모리 장치(120)의 프로그램, 읽기, 또는 소거 동작 시, 복수의 워드라인들 각각과 연결된 메모리 셀들의 동작 속도, 셀 크기, 또는 워드라인 위치에 따라 복수의 워드라인들로 인가되는 워드라인 전압들이 서로 다를 수 있다.
페이지 버퍼(126)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(123)와 연결된다. 페이지 버퍼(126)는 복수의 데이터 라인들(DL)을 통해 입출력 회로(127)와 연결된다. 페이지 버퍼(126)는 제어 로직 및 전압 발생 회로(125)의 제어에 따라 데이터 라인(DL)을 통해 수신된 데이터(DATA)가 메모리 셀 어레이(123)에 프로그램 되도록 복수의 비트 라인들(BL)의 전압을 제어할 수 있다. 페이지 버퍼(126)는 제어 로직 및 전압 발생 회로(125)의 제어에 따라 복수의 비트 라인들(BL)의 전압을 감지하여 메모리 셀 어레이(123)에 저장된 데이터(DATA)를 읽을 수 있다.
입출력 회로(127)는 메모리 컨트롤러(110)로부터 데이터(DATA)를 주고 받을 수 있다. 입출력 회로(127)는 메모리 컨트롤러(110)로부터 수신된 데이터(DATA)를 복수의 데이터 라인(DL)을 통해 페이지 버퍼(126)로 전달할 수 있다. 입출력 회로(127)는 제어 신호(CTRL)에 동기하여 데이터(DATA)를 메모리 컨트롤러(110)로 전송할 수 있다.
예시적으로, 본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 불휘발성 메모리 장치(120)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithically)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 4는 도 1의 불휘발성 메모리 시스템의 동작 모드를 설명하기 위한 도면이다. 간결한 설명을 위하여, 불휘발성 메모리 시스템(100)은 고속 모드(Fast Mode) 또는 일반 모드(Normal Mode)로 동작하는 것으로 가정한다. 또한, 고속 모드(Fast Mode)는 온-칩 버퍼(OBP; On-Chip Buffered) 동작에 기반된 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 고속 모드(Fast Mode)는 일반 모드(Normal Mode)보다 빠른 쓰기 속도를 갖는 다양한 프로그램 방식으로 구현될 수 있다.
도 1 및 도 4를 참조하면, 불휘발성 메모리 시스템(100)은 고속 모드(Fast Mode) 또는 일반 모드(Normal Mode)로 동작할 수 있다. 예를 들어, 불휘발성 메모리 시스템(100)이 고속 모드(Fast Mode)로 동작할 경우, 메모리 컨트롤러(110)는 데이터(DATA)가 제1 영역(121)에 기입되도록 불휘발성 메모리 장치(120)를 제어할 수 있다. 이 후, 배경 동작 동안 제1 영역(121)의 데이터(DATA)는 제2 영역(122)으로 마이그레이션될 수 있다. 불휘발성 메모리 시스템(100)이 일반 모드(Normal Mode)로 동작할 경우, 메모리 컨트롤러(110)는 호스트(101)로부터의 데이터(DATA)가 제2 영역(122)에 기입되도록 불휘발성 메모리 장치(120)를 제어할 수 있다.
상술된 바와 같이, 고속 모드(Fast Mode)시 불휘발성 메모리 시스템(100)은 동작 속도가 빠른 제1 영역(121)에 데이터(DATA)를 기입함으로써, 호스트(101)로부터의 데이터를 빠르게 저장할 수 있다. 즉, 고속 모드(Fast Mode)시, 불휘발성 메모리 시스템(100)의 동작 성능이 향상된다. 반면에, 일반 모드(Normal Mode)시, 불휘발성 메모리 시스템(100)은 제2 영역(122)에 데이터(DATA)를 기입함으로써, 추가적인 데이터 마이그레이션을 방지할 수 있다. 즉, 일반 모드(Normal mode)시, 불휘발성 메모리 시스템(100)의 수명이 향상된다.
이하에서, 간결한 설명을 위하여, 고속 모드(Fast Mode)는 제1 영역(121)에 데이터를 기입하는 동작 모드이고, 일반 모드(Normal Mode)는 제2 영역(122)에 데이터를 기입하는 동작 모드인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 고속 모드(Fast Mode) 또는 일반 모드(Normal Mode)는 저장 영역의 구분 없이 서로 상이한 프로그램 방식에 기반된 동작 모드일 수 있다. 이 때, 고속 모드(Fast Mode)의 동작 속도는 일반 모드(Normal Mode)의 동작 속도보다 빠를 수 있다. 또는 불휘발성 메모리 시스템(100)의 동작 모드는 고속 모드(Fast Mode) 및 일반 모드(Normal Mode) 이외의 다른 동작 모드들을 더 포함할 수 있다.
도 5는 도 1의 불휘발성 메모리 시스템의 동작을 보여주는 순서도이다. 간결한 설명을 위하여, 이하에서 다르게 정의되지 않는 한, 호스트(101)로부터 수신되는 커맨드(CMD)는 쓰기 커맨드인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1 및 도 5를 참조하면, S110 단계에서, 불휘발성 메모리 시스템(100)은 호스트(101)로부터 쓰기 커맨드(CMD)를 수신한다. 예를 들어, 불휘발성 메모리 시스템(100)은 미리 정해진 통신 규약에 따른 쓰기 커맨드(CMD)를 호스트(101)로부터 수신할 수 있다. 미리 정해진 통신 규약은 DDR interface, USB(Universal Serial Bus), MMC(Multi-Media Card), eMMC(embedded MMC), PCI(Peripheral Component Interconnection), PCI-express, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), Firewire, UFS(Universal Flash Storage), NVMe(Nonvolatile Memory express) 등과 같은 다양한 통신 규격들 중 적어도 하나를 포함할 수 있다.
S120 단계에서, 불휘발성 메모리 시스템(100)은 유휴 시간(idle time)을 기반으로, 수신된 쓰기 커맨드(CMD)의 연속성을 판별할 수 있다. 예를 들어, 불휘발성 메모리 시스템(100)은 제1 쓰기 커맨드를 수신하고, 수신된 제1 쓰기 커맨드에 대한 쓰기 동작을 수행할 수 있다. 이 후, 불휘발성 메모리 시스템(100)은 제2 쓰기 커맨드를 수신할 수 있다. 이 때, 불휘발성 메모리 시스템(110)은 제1 쓰기 커맨드 및 제2 쓰기 커맨드 사이의 유휴 시간이 기준 시간(RT)보다 짧은지 판별할 수 있다. 유휴 시간이 기준 시간(RT)보다 짧은 경우, 불휘발성 메모리 시스템(100)은 제1 및 제2 쓰기 커맨드가 서로 연속한 것으로 판별한다. 유휴 시간이 기준 시간(RT)보다 길거나 같은 경우, 불휘발성 메모리 시스템(100)은 제1 및 제2 쓰기 커맨드가 서로 연속하지 않는 것으로 판별한다.
예시적으로, 유휴 시간은 불휘발성 메모리 시스템(100)의 유휴 상태가 지속되는 시간을 가리키고, 유휴 상태는 불휘발성 메모리 시스템(100)이 동작하지 않거나 또는 호스트(101)로부터의 요청 또는 커맨드가 없는 상태를 가리킨다. 즉, 상술된 은 제1 쓰기 커맨드 및 제2 쓰기 커맨드 사이의 유휴 시간은 제1 쓰기 커맨드에 대한 동작이 완료된 시점으로부터 제2 쓰기 커맨드가 수신된 시점까지의 시간을 가리킬 수 있다.
S130 단계에서, 불휘발성 메모리 시스템(100)은 판별 결과를 기반으로, 수신된 쓰기 커맨드(CMD)에 대응하는 쓰기 동작을 수행할 수 있다. 예를 들어, 판별 결과가 수신된 쓰기 커맨드(CMD)가 연속한 것임을 가리키는 경우, 불휘발성 메모리 시스템(100)은 고속 모드(Fast Mode)를 기반으로, 수신된 쓰기 커맨드(CMD)에 대응하는 쓰기 동작을 수행할 수 있다. 즉, 판별 결과가 수신된 쓰기 커맨드(CMD)가 연속한 것임을 가리키는 경우, 불휘발성 메모리 시스템(100)은 호스트(101)로부터의 데이터(DATA)를 제1 영역(121)에 기입할 수 있다.
판별 결과가 수신된 쓰기 커맨드(CMD)가 연속한 것이 아님을 가리키는 경우, 불휘발성 메모리 시스템(100)은 일반 모드(Normal Mode)를 기반으로, 수신된 쓰기 커맨드에 대응하는 쓰기 동작을 수행할 수 있다. 즉, 판별 결과가 수신된 쓰기 커맨드(CMD)가 연속한 것이 아님을 가리키는 경우, 불휘발성 메모리 시스템(100)은 호스트(101)로부터의 데이터(DATA)를 제2 영역(122)에 기입할 수 있다.
상술된 바와 같이, 불휘발성 메모리 시스템(100)은 유휴 시간(idle time)을 기반으로, 수신된 쓰기 커맨드(CMD)의 연속성을 판별하고, 판별 결과에 따라 동작 모드를 가변 할 수 있다. 즉, 수신된 쓰기 커맨드(CMD)의 연속성을 기반으로 고속 모드(Fast Mode) 또는 일반 모드(Normal Mode)로 동작함으로써, 불휘발성 메모리 시스템(100)의 성능 및 수명이 향상된다.
도 6 및 도 7은 도 5의 동작을 설명하기 위한 타이밍도들이다. 도면의 간결성을 위하여, 불휘발성 메모리 장치(120)의 쓰기 동작이 도 6 및 도 7에 도시된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 컨트롤러(110)는 호스트(101)로부터 쓰기 커맨드를 수신하고, 수신된 쓰기 커맨드에 응답하여 불휘발성 메모리 장치(120)의 쓰기 동작을 제어할 수 있다. 또한, 각 쓰기 동작에 대한 동작 시간은 호스트(101)로부터 쓰기 커맨드를 수신한 시점으로부터 대응하는 쓰기 동작이 완료되는 시점까지를 가리키는 것으로 가정한다. 또한, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 쓰기 동작 사이의 유휴 시간들(idle time)을 감지하고 관리할 수 있다.
먼저, 도 1 및 도 6을 참조하면, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제1 내지 제4 쓰기 동작들(WR1~WR4)을 수행할 수 있다. 비록 도면에 도시되지는 않았으나, 제1 내지 제4 쓰기 동작들(WR1~WR4) 각각은 호스트(101)로부터 제1 내지 제4 쓰기 커맨드들 각각과 대응되는 동작일 수 있다. 즉, 제1 내지 제4 쓰기 동작들(WR1~WR4) 각각은 서로 다른 쓰기 커맨드와 대응되는 동작일 수 있다. 제1 내지 제4 쓰기 동작들(WR1~WR4) 각각은 제1 내지 제4 데이터 각각에 대한 쓰기 동작일 수 있다.
먼저, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제1 쓰기 동작(WR1)을 수행할 수 있다. 예시적으로, 제1 쓰기 동작(WR1)은 호스트(101)로부터의 제1 쓰기 커맨드에 대응하는 동작이며, 일반 모드(Normal Mode)에서 수행될 수 있다. 즉, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제1 데이터를 제2 영역(122)에 기입할 수 있다.
제1 쓰기 동작(WR1)이 완료된 시점으로부터 제1 유휴 시간(t1)이 경과한 이후에, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제2 쓰기 동작(WR2)을 수행할 수 있다. 예시적으로, 제2 쓰기 동작(WR2)은 호스트(101)로부터의 제2 쓰기 커맨드에 대응하는 쓰기 동작일 수 있다. 메모리 컨트롤러(110)는 제1 쓰기 동작(WR1)이 완료된 시점으로부터 제2 쓰기 커맨드가 수신된 시점(또는 제2 쓰기 동작이 시작되는 시점)까지의 제1 유휴 시간(t1)을 기준 시간(RT)과 비교할 수 있다.
예시적으로, 제1 유휴 시간(t1)이 기준 시간(RT)보다 짧은 경우, 메모리 컨트롤러(110)의 모드 관리자(111)에 의해 제2 쓰기 커맨드는 이전 쓰기 커맨드인 제1 쓰기 커맨드와 연속인 것으로 판별된다. 이 경우, (즉, 제2 쓰기 커맨드가 이전 쓰기 커맨드인 제1 쓰기 커맨드와 연속인 경우) 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 고속 모드(Fast Mode)를 기반으로 제2 쓰기 동작(WR2)을 수행한다. 즉, 메모리 컨트롤러(110)는 제2 데이터가 불휘발성 메모리 장치(120)의 제1 영역(121)에 기입되도록 불휘발성 메모리 장치(120)를 제어할 수 있다. 또는 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)가 고속 모드(Fast Mode)로 동작하도록 동작 모드를 설정할 수 있다.
마찬가지로, 제2 쓰기 동작(WR2)이 완료된 시점으로부터 제2 유휴 시간(t2)이 경과한 이후에, 불휘발성 메모리 장치(120)는 제3 쓰기 동작(WR3)을 수행할 수 있다. 제3 쓰기 동작(WR3)은 호스트(101)로부터의 제3 쓰기 커맨드에 대응하는 쓰기 동작일 수 있다. 앞서 설명된 제2 쓰기 동작(WR2)과 유사하게, 메모리 컨트롤러(110)는 제2 유휴 시간(t2) 및 기준 시간(RT)을 비교하여 제3 쓰기 커맨드의 연속성을 판별할 수 있다. 도 6에 도시된 바와 같이, 제2 유휴 시간(t2)이 기준 시간(RT)보다 짧은 경우, 불휘발성 메모리 장치(120)는 고속 모드(Fast Mode)를 기반으로 제3 쓰기 동작(WR3)을 수행한다. 즉, 메모리 컨트롤러(110)는 제3 데이터가 불휘발성 메모리 장치(120)의 제1 영역(121)에 기입되도록 불휘발성 메모리 장치(120)를 제어할 수 있다. 또는 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)가 고속 모드(Fast Mode)로 동작하도록 동작 모드를 설정할 수 있다.
다음으로, 제3 쓰기 동작(WR3)이 완료된 시점으로부터 제3 유휴 시간(t3)이 경과한 이후에, 불휘발성 메모리 장치(120)는 제4 쓰기 동작을 수행할 수 있다. 제4 쓰기 동작(WR4)은 호스트(101)로부터의 제4 쓰기 커맨드에 대응하는 쓰기 동작일 수 있다. 메모리 컨트롤러(110)는 제3 유휴 시간(t3) 및 기준 시간(RT)을 비교할 수 있다. 앞서 설명된 제2 및 제3 쓰기 동작들(WR2, WR3)과 달리, 제3 유휴 시간(t3)은 기준 시간(RT)보다 길 수 있다. 즉, 제3 쓰기 커맨드 및 제4 쓰기 커맨드는 서로 연속하지 않은 것으로 판별될 수 있다. 다시 말해서, 제3 및 제4 쓰기 커맨드는 서로 불연속적인 관계일 수 있다.
이 경우, 불휘발성 메모리 장치(120)는 일반 모드(Normal Mode)를 기반으로 제4 쓰기 동작을 수행한다. 즉, 메모리 컨트롤러(110)는 제4 쓰기 데이터가 불휘발성 메모리 장치(120)의 제2 영역(122)에 기입되도록 불휘발성 메모리 장치(120)를 제어할 수 있다. 또는 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)가 일반 모드(Normal Mode)로 동작하도록 동작 모드를 설정할 수 있다.
다음으로, 도 1 및 도 7을 참조하면, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제1 내지 제4 쓰기 동작들(WR1~WR4) 및 제1 읽기 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제1 쓰기 커맨드(CMD1)에 대응하는 제1 쓰기 동작(WR1)을 수행할 수 있다. 예시적으로, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 일반 모드(Normal Mode)를 기반으로 제1 쓰기 동작(WR1)을 수행할 수 있다.
제1 쓰기 동작(WR1)이 완료된 시점으로부터 제1 유휴 시간(t1)이 경과한 이후에, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제1 읽기 동작(RD1)을 수행할 수 있다. 예시적으로, 제1 읽기 동작(RD1)은 읽기 커맨드(CMDr)에 대응되는 동작일 수 있다.
제1 읽기 동작(RD1)이 완료된 시점으로부터 제2 유휴 시간(t2)이 경과한 이후에, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제2 쓰기 동작(WR2)을 수행할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 제1 또는 제2 유휴 시간(t1 or t2)을 기반으로 제2 쓰기 커맨드(CMD2)의 연속성을 판별할 수 있다.
예를 들어, 도 6을 참조하여 설명된 실시 예에서, 메모리 컨트롤러(110)는 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4)을 순차적으로 수신하고, 각 쓰기 커맨드 및 이전 수신된 쓰기 커맨드 사이의 유휴 시간을 기반으로 각 쓰기 커맨드의 연속을 판별한다. 그러나, 도 7의 실시 예에서, 제1 및 제2 쓰기 커맨드들(CMD1, CMD2) 사이에 읽기 커맨드(CMDr)가 수신될 수 있다. 이 경우, 메모리 컨트롤러(110)는 제2 쓰기 커맨드(CMD2) 이전에 수신된 쓰기 커맨드(즉, 제1 쓰기 커맨드(CMD1) 사이의 유휴 시간들(즉, 제1 및 제2 유휴 시간들(t1, t2))을 기반으로 제2 쓰기 커맨드(CMD2)의 연속성을 판별할 수 있다.
좀 더 상세한 예로서, 제1 및 제2 쓰기 커맨드들(CMD1, CMD2) 사이의 유휴 시간들은 제1 및 제2 유휴 시간들(t1, t2)일 수 있다. 제1 및 제2 유휴 시간들(t1, t2) 각각이 기준 시간(RT)보다 짧은 경우, 메모리 컨트롤러(110)는 제2 쓰기 커맨드(CMD2)를 연속된 쓰기 커맨드인 것으로 판별할 수 있다. 제2 쓰기 커맨드(CMD2)가 연속된 쓰기 커맨드인 것으로 판별된 경우, 메모리 컨트롤러(110)는 고속 모드(Fast Mode)를 기반으로 제2 쓰기 동작(WR2)이 수행되도록 불휘발성 메모리 장치(120)를 제어할 수 있다.
이 후, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라, 제3 및 제4 쓰기 동작들(WR3, WR4)을 수행할 수 있다. 제3 및 제4 쓰기 동작들(WR3, WR4)은 도 6을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
예시적으로, 메모리 컨트롤러(110)는 제1 및 제2 유휴 시간들(t1, t2)의 합(즉, t1+t2)이 기준 시간(RT)보다 짧은 경우, 제1 및 제2 쓰기 커맨드들(CMD1, CMD2)이 서로 연속한 것으로 판별할 수 있다.
상술된 바와 같이, 불휘발성 메모리 시스템(100)은 유휴 시간을 기반으로 수신된 쓰기 커맨드의 연속성을 판별하고, 판별 결과에 따라, 동작 모드를 제어할 수 있다. 예를 들어, 호스트(101)가 대용량의 영상 데이터를 저장하기 위하여 연속적으로 쓰기 커맨드들을 불휘발성 메모리 시스템으로 전송할 수 있다. 이 경우, 대용량의 영상 데이터를 빠르게 처리하기 위하여 불휘발성 메모리 시스템(100)의 빠른 동작 속도가 요구될 것이다. 이 때, 불휘발성 메모리 시스템(100)이 유휴 시간을 기반으로 수신된 쓰기 커맨드들의 연속성을 판별하고, 판별 결과를 기반으로 고속 모드(Fast Mode)로 동작함으로써, 호스트(101)로부터의 대용량 영상 데이터에 대한 쓰기 동작을 빠르게 처리할 수 있다.
반면에, 호스트(101)가 쓰기 커맨드를 연속적으로 전송하지 않는 경우, 쓰기 데이터에 대한 쓰기 동작을 수행하기 위한 시간이 충분하므로, 빠른 동작 속도가 요구되지 않을 수 있다. 이 경우, 불휘발성 메모리 시스템(100)이 유휴 시간을 기반으로 수신된 쓰기 커맨드의 연속성을 판별하고, 판별 결과를 기반으로 일반 모드(Normal Mode)로 동작함으로써, 호스트(101)로부터의 쓰기 커맨드에 대한 동작을 정상적으로 수행된다. 뿐만 아니라, 제1 영역(121)으로부터 제2 영역(122)의 데이터 마이그레이션이 수행되지 않기 때문에, 불휘발성 메모리 시스템(100)의 수명이 향상된다.
도 8은 도 1의 불휘발성 메모리 시스템의 다른 실시 예에 따른 동작을 보여주는 순서도이다. 도 1 및 도 8을 참조하면, 불휘발성 메모리 시스템(100)은 S210 단계 및 S220 단계의 동작들을 수행할 수 있다. S210 단계 및 S220 단계의 동작들은 도 5의 S110 단계 및 S120 단계의 동작들과 유사하므로 이에 대한 상세한 설명은 생략된다.
S230 단계에서, 불휘발성 메모리 시스템(100)은 연속된 쓰기 커맨드(CMD)의 개수 및 기준 값을 비교할 수 있다. 예를 들어, S220 단계의 동작을 통해, 불휘발성 메모리 시스템(100)은 수신된 쓰기 커맨드(CMD)의 연속성을 판별할 수 있다. 예시적으로, 불휘발성 메모리 시스템(100)은 이전의 쓰기 커맨드들에 대한 연속성 또한 판별할 수 있다.
좀 더 상세한 예로서, 불휘발성 메모리 시스템(100)은 호스트(101)로부터 제1 내지 제4 쓰기 커맨드들을 순차적으로 수신하고, 순차적으로 수신된 제1 내지 제4 쓰기 커맨드들 각각에 대한 쓰기 동작을 순차적으로 수행할 수 있다. 이 때, 불휘발성 메모리 시스템(100)은 도 5 내지 도 7을 참조하여 설명된 연속성 판별 동작을 통해 각 쓰기 커맨드들의 연속성을 판별할 수 있다. 불휘발성 메모리 시스템(100)의 판별 결과에 의해, 제2 쓰기 커맨드가 제1 쓰기 커맨드와 연속하고, 제3 쓰기 커맨드가 제2 쓰기 커맨드와 연속하고, 제4 쓰기 커맨드가 제3 쓰기 커맨드와 연속한 것으로 판별된, 경우, 제1 내지 제4 쓰기 커맨드들은 서로 연속한 쓰기 커맨드일 수 있다. 이하에서, 간결한 설명을 위하여, 적어도 두 개의 쓰기 커맨드들 사이의 유휴 시간이 기준 시간보다 짧은 경우, 적어도 두 개의 쓰기 커맨드들은 "연속한 쓰기 커맨드들"로 칭한다.
상술된 바와 같이, 제1 내지 제4 쓰기 커맨드들이 서로 연속한 쓰기 커맨드들인 경우, 연속한 쓰기 커맨드들은 개수는 4개일 것이다. 다른 예로서, 제4 쓰기 커맨드 이후에 호스트(101)로부터 제5 내지 제8 쓰기 커맨드들이 순차적으로 수신될 수 있다. 이 때, 제4 쓰기 커맨드 및 제5 쓰기 커맨드는 서로 연속하지 않고, 제5 내지 제8 쓰기 커맨드들은 서로 연속한 쓰기 커맨드들인 경우, 제1 내지 제4 커맨드들은 연속한 쓰기 커맨드이고, 제5 내지 제8 쓰기 커맨드들은 서로 연속한 쓰기 커맨드이되, 제1 내지 제8 쓰기 커맨드들은 서로 연속한 쓰기 커맨드들이 아닐 것이다.
연속한 쓰기 커맨드들의 개수가 기준 값보다 크지 않은 경우, S230 단계에서, 불휘발성 메모리 시스템(100)은 동작 모드를 일반 모드(Normal)로 설정할 수 있다. 예시적으로, 불휘발성 메모리 시스템(100)은 설정된 일반 모드(Normal Mode)를 기반으로 S210 단계에서 수신된 쓰기 커맨드에 대응하는 쓰기 동작을 수행할 수 있다.
연속한 쓰기 커맨드들의 개수가 기준 값보다 큰 경우, S240 단계에서, 불휘발성 메모리 시스템(100)은 동작 모드를 고속 모드(Fast Mode)로 설정할 수 있다. 예시적으로, 불휘발성 메모리 시스템(100)은 설정된 고속 모드(Fast Mode)를 기반으로 S210 단계에서 수신된 쓰기 커맨드에 대응하는 쓰기 동작을 수행할 수 있다.
도 9는 도 8의 동작을 설명하기 위한 타이밍도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소 또는 동작과 유사한 구성 요소 또는 동작에 대한 설명은 생략된다.
도 1, 도 8, 및 도 9를 참조하면, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제1 내지 제4 쓰기 동작들(WR1~WR4)을 순차적으로 수행할 수 있다. 제1 내지 제4 쓰기 동작들(WR1~WR4) 각각은 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4) 각각과 대응될 수 있다. 제1 및 제2 쓰기 커맨드들(CMD1, CMD2) 사이의 제1 유휴 시간(t1), 제2 및 제3 쓰기 커맨드들(CMD2, CMD3) 사이의 제2 유휴 시간(t2), 및 제3 및 제4 쓰기 커맨드들(CMD3, CMD4) 사이의 제3 유휴 시간(t3)은 각각 기준 시간(RT)보다 짧을 수 있다. 이 경우, 앞서 설명된 바와 같이 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4)은 서로 연속한 쓰기 커맨드들일 것이다.
도 8을 참조하여 설명된 바와 같이, 기준 값이 '3'인 경우, 불휘발성 메모리 장치(120)는 일반 모드(Normal Mode)를 기반으로 제1 내지 제3 쓰기 동작들(WR1~WR3)을 수행할 수 있다. 즉, 제1 쓰기 커맨드(CMD1)가 수신된 시점에서 연속한 쓰기 커맨드의 개수는 '1'이고, 제2 쓰기 커맨드(CMD2)가 수신된 시점에서 연속한 쓰기 커맨드의 개수는 '2'이고, 제3 쓰기 커맨드(CMD3)가 수신된 시점에서 연속한 쓰기 커맨드의 개수는 '3'일 것이다. 이 경우, 연속한 커맨드들의 개수가 기준 값보다 크지 않으므로, 제1 내지 제3 쓰기 커맨드들(CMD1~CMD3) 각각에 대응하는 제1 내지 제3 쓰기 동작들(WR1~WR3)은 일반 모드(Normal Mode)를 기반으로 수행될 수 있다.
이 후, 제4 쓰기 커맨드(CMD4)가 수신된 시점에서, 연속한 쓰기 커맨드들의 개수는 4개일 것이다. 이 경우, 연속한 커맨드들의 개수가 기준 값(즉, '3')보다 크므로, 제4 쓰기 커맨드(CMD4)에 대응하는 제4 쓰기 동작(WR4)은 고속 모드(Fast Mode)를 기반으로 수행될 수 있다.
상술된 바와 같이, 불휘발성 메모리 장치(100)는 유휴 시간을 기반으로 수신된 쓰기 커맨드의 연속성을 판별하고, 판별 결과에 따라, 연속된 쓰기 커맨드들의 개수 및 기준 값을 비교함으로써 동작 모드를 제어할 수 있다. 따라서, 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 시스템이 제공된다.
도 10은 도 1의 불휘발성 메모리 시스템의 또 다른 실시 예에 따른 동작을 보여주는 순서도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소 또는 동작에 대한 설명은 생략된다.
도 1 및 도 10을 참조하면, 불휘발성 메모리 시스템(100)은 S310 단계 및 S320 단계의 동작들을 수행할 수 있다. S310 단계 및 S320 단계의 동작들은 도 5의 S110 단계 및 S120 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
S330 단계에서, 불휘발성 메모리 시스템(100)은 연속된 쓰기 커맨드들에 대응하는 쓰기 데이터의 누적 크기를 연산한다. 예를 들어, 불휘발성 메모리 시스템(100)은 호스트(101)로부터 제1 내지 제4 쓰기 커맨드들을 순차적으로 수신할 수 있다. 제1 내지 제4 쓰기 커맨드들은 서로 연속된 쓰기 커맨드일 수 있다. 제1 내지 제4 쓰기 커맨드들 각각은 4KB의 데이터에 대한 쓰기 커맨드일 수 있다. 제4 쓰기 커맨드가 수신된 시점에서, 연속된 제1 내지 제4 쓰기 커맨드들 각각에 대응하는 쓰기 데이터 크기의 합인 16KB일 것이다. 다시 말해서, 불휘발성 메모리 시스템(100)은 수신된 쓰기 커맨드와 연속된 쓰기 커맨드들 각각의 쓰기 데이터 크기의 합 또는 쓰기 데이터의 누적 크기를 연산할 수 있다.
S340 단계에서, 불휘발성 메모리 시스템(100)은 데이터 누적 크기 및 기준 크기를 비교할 수 있다. 예를 들어, 불휘발성 메모리 시스템(100)은 연산된 쓰기 데이터 누적 크기 및 기준 크기를 비교할 수 있다.
연산된 쓰기 데이터 누적 크기가 기준 크기보다 크지 않은 경우, S360 단계에서, 불휘발성 메모리 시스템(100)은 동작 모드를 일반 모드(Normal Mode)로 설정한다. 연산된 데이터 크기가 기준 크기보다 큰 경우, S370 단계에서, 불휘발성 메모리 시스템(100)은 동작 모드를 고속 모드(Fast Mode)로 설정한다.
도 11은 도 10의 동작을 설명하기 위한 타이밍도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들 또는 방법들에 대한 설명은 생략된다. 도 1, 도 10, 및 도 11을 참조하면, 메모리 컨트롤러(110)는 호스트(101)로부터 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4)을 순차적으로 수신하고, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 제1 내지 제4 쓰기 동작들(WR1~WR4)을 순차적으로 수행할 수 있다. 제1 내지 제4 쓰기 동작들(WR1~WR4) 각각은 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4) 각각에 대응될 수 있다.
앞서 설명된 바와 마찬가지로, 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4) 사이의 제1 내지 제3 유휴 시간들(t1, t2, t3) 각각은 기준 시간(RT)보다 짧을 수 있다. 즉, 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4)은 서로 연속한 쓰기 커맨드들일 수 있다.
예시적으로, 제1 및 제3 쓰기 커맨드들(CMD1, CMD3) 각각에 대응하는 쓰기 데이터의 크기는 512KB일 수 있고, 제2 및 제4 쓰기 커맨드들(CMD2, CMD4) 각각에 대응하는 쓰기 데이터의 크기는 4KB일 수 있다. 예시적으로, 쓰기 데이터의 크기에 대한 정보는 쓰기 커맨드, 쓰기 커맨드의 예비 영역, 예비 커맨드, 별도로 정의된 커맨드, 제조사 커맨드, 또는 그것들의 조합에 포함될 수 있다.
예시적으로, 실시 예를 구체적으로 설명하기 위하여 기준 크기는 1024KB라 가정한다. 제1 쓰기 커맨드(CMD1)가 수신되는 시점에서, 연속된 쓰기 데이터의 누적 크기는 512KB일 것이다. 이 경우, 제1 쓰기 커맨드(CMD1)에 대한 연속된 쓰기 데이터의 누적 크기(즉, 512KB)는 기준 크기(즉, 1024KB)보다 작으므로, 제1 쓰기 커맨드(CMD1)에 대응하는 제1 쓰기 동작(WR1)은 일반 모드(Normal Mode)를 기반으로 수행된다.
제2 쓰기 커맨드(CMD2)가 수신되는 시점에서, 제1 및 제2 쓰기 커맨드들(CMD1, CMD2)은 서로 연속한 쓰기 커맨드이므로, 연속된 쓰기 데이터의 누적 크기는 516KB(즉, 512KB + 4KB)일 것이다. 이 경우, 제2 쓰기 커맨드(CMD2)에 대한 연속된 쓰기 데이터의 누적 크기(즉, 516KB)가 기준 크기(즉, 1024KB)보다 작으므로, 제2 쓰기 커맨드(CMD2)에 대응하는 제2 쓰기 동작(WR2)은 일반 모드(Normal Mode)를 기반으로 수행된다.
제3 쓰기 커맨드(CMD3)가 수신되는 시점에서, 제1 내지 제3 쓰기 커맨드들(CMD1~CMD3)은 서로 연속된 쓰기 커맨드이므로, 연속된 쓰기 데이터의 누적 크기는 1028KB(즉, 512KB+4KB+512KB)일 것이다. 이 경우, 제3 쓰기 커맨드(CMD3)에 대한 연속된 쓰기 데이터의 누적 크기(즉, 1028KB)가 기준 크기(즉, 1024KB)보다 크므로, 제3 쓰기 커맨드(CMD3)에 대응하는 제3 쓰기 동작(WR3)은 고속 모드(Fast Mode)를 기반으로 수행된다.
마찬가지로, 제4 쓰기 커맨드(CMD4)가 수신되는 시점에서, 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4)은 서로 연속된 쓰기 커맨드들이고, 연속된 쓰기 데이터의 누적 크기는 1032KB(즉, 512KB+4KB+512KB+4KB)이므로, 제4 쓰기 커맨드(CMD4)에 대응하는 제4 쓰기 동작은 고속 모드(Fast Mode)를 기반으로 수행된다.
상술된 바와 같이, 본 발명에 따른 불휘발성 메모리 시스템(100)은 유휴 시간을 기반으로 수신된 쓰기 데이터의 연속성을 판별하고, 판별 결과를 기반으로 연속된 쓰기 데이터의 누적 크기를 연산할 수 있다. 불휘발성 메모리 시스템(100)은 연속된 쓰기 데이터의 누적 크기에 따라 동작 모드를 제어할 수 있다. 따라서, 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 시스템이 제공된다.
도 12는 본 발명의 다른 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들 또는 동작들과 중복되는 구성 요소들 또는 동작들에 대한 상세한 설명은 생략된다.
도 12를 참조하면, 사용자 시스템(20)은 호스트(201) 및 불휘발성 메모리 시스템(200)을 포함한다. 불휘발성 메모리 시스템(200)은 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함한다. 불휘발성 메모리 장치(220)는 제1 영역(221) 및 제2 영역(222)을 포함한다.
도 12의 호스트(201)는 도 1의 호스트(101)와 달리 모드 관리자(202)를 포함한다. 모드 관리자(202)는 도 1 내지 도 11을 참조하여 설명된 바와 같이, 유휴 시간을 기반으로 쓰기 커맨드의 연속성을 판별하고, 판별 결과에 따라 불휘발성 메모리 시스템(200)의 동작 모드를 제어할 수 있다.
예를 들어, 모드 관리자(202)는 불휘발성 메모리 시스템(200)의 유휴 시간을 기반으로 불휘발성 메모리 시스템(200)으로 전송될 쓰기 커맨드(CMD)에 대한 연속성을 판별할 수 있다. 모드 관리자(202)는 판별된 연속성을 기반으로 불휘발성 메모리 시스템(200)의 동작 모드를 제어할 수 있다. 또는 모드 관리자(202)는 판별된 연속성을 기반으로, 연속된 쓰기 커맨드의 개수를 검출하고, 검출된 쓰기 커맨드의 개수 및 기준 값을 비교하여 불휘발성 메모리 시스템(200)의 동작 모드를 제어할 수 있다. 또는 모드 관리자(202)는 판별된 연속성을 기반으로, 연속된 쓰기 커맨드들의 쓰기 데이터의 누적 크기를 연산하고, 연산된 쓰기 데이터의 누적 크기 및 기준 크기를 비교하여 불휘발성 메모리 시스템(200)의 동작 모드를 제어할 수 있다.
예시적으로, 불휘발성 메모리 시스템(200)은 호스트(201)로 비지 신호(Busy)를 제공할 수 있다. 비지 신호(Busy)는 불휘발성 메모리 시스템(200)의 동작 유무를 가리키는 신호이다. 즉, 비지 신호(Busy)가 활성화된 경우, 불휘발성 메모리 시스템(200)은 호스트(201)로부터의 커맨드에 대한 동작을 수행하는 중이거나 또는 별도의 동작을 수행하는 중일 수 있다. 비지 신호(Busy)가 비활성화된 경우, 불휘발성 메모리 시스템(200)은 유휴 상태일 것이다. 모드 관리자(202)는 불휘발성 메모리 시스템(200)으로부터의 비지 신호(Busy)를 기반으로 불휘발성 메모리 시스템(200)의 유휴 시간을 관리할 수 있다.
예시적으로, 모드 관리자(202)는 호스트(201) 및 불휘발성 메모리 시스템(200) 사이의 인터페이스에 의해 정의된 커맨드, 예비 커맨드, 또는 제조사 커맨드, 또는 그것들의 조합을 통해 불휘발성 메모리 시스템(200)의 동작 모드를 관리할 수 있다.
상술된 바와 같이, 불휘발성 메모리 시스템(200)을 제어하도록 구성된 호스트(201)는 불휘발성 메모리 시스템(200)의 동작 모드를 관리하는 모드 관리자(202)를 포함한다. 모드 관리자(202)는 불휘발성 메모리 시스템(200)의 유휴 시간을 기반으로 불휘발성 메모리 시스템(200)으로 전송될 쓰기 데이터의 연속성을 판별하고, 판별 결과에 따라 불휘발성 메모리 시스템(200)의 동작 모드를 제어할 수 있다. 따라서, 향상된 성능 및 향상된 신뢰성을 갖는 불휘발성 메모리 시스템, 호스트, 및 그것들을 포함하는 사용자 시스템이 제공된다.
도 13은 본 발명의 또 다른 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들 또는 동작들과 중복되는 구성 요소들 또는 동작들에 대한 설명은 생략된다.
도 13을 참조하면, 사용자 시스템(300)은 호스트(301) 및 불휘발성 메모리 시스템(300)을 포함한다. 불휘발성 메모리 시스템(300)은 메모리 컨트롤러(310) 및 불휘발성 메모리 장치(320)를 포함한다. 메모리 컨트롤러(310)는 커맨드 관리자(312) 및 모드 관리자(311)를 포함한다. 불휘발성 메모리 장치(320)는 제1 영역(321) 및 제2 영역(322)을 포함한다. 호스트(301), 메모리 컨트롤러(310), 불휘발성 메모리 장치(320), 모드 관리자(311), 제1 영역(321), 및 제2 영역(322)은 도 1 내지 도 11을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 1의 메모리 컨트롤러(110)와 달리 메모리 컨트롤러(310)는 커맨드 관리자(312)를 더 포함한다. 커맨드 관리자(312)는 호스트(301)로부터의 커맨드(CMD)를 관리할 수 있다. 예를 들어, 커맨드 관리자(312)는 호스트(301)로부터 복수의 커맨드들을 수신하고, 수신된 복수의 커맨드들을 커맨드 큐로서 관리할 수 있다. 즉, 커맨드 관리자(312)는 호스트(301)로부터 복수의 커맨드들을 수신하고, 수신된 복수의 커맨드들 각각이 순차적으로 실행될 수 있도록 복수의 커맨드들을 관리할 수 있다.
모드 관리자(311)는 커맨드 관리자(312)에 의해 관리되는 커맨드들 중 쓰기 커맨드들의 쓰기 데이터 누적 크기를 연산할 수 있다. 예를 들어, 모드 관리자(311)는 커맨드 관리자(312)에 의해 관리되는 커맨드들 중 쓰기 커맨드들 각각의 쓰기 데이터 누적 크기를 합산할 수 있다.
모드 관리자(311)는 쓰기 데이터 누적 크기 및 기준 크기를 비교하고, 비교 결과에 따라 불휘발성 메모리 시스템(300)의 동작 모드를 제어할 수 있다. 예를 들어, 쓰기 데이터 누적 크기가 기준 크기보다 큰 경우, 모드 관리자(311)는 불휘발성 메모리 장치(320)가 고속 모드(Fast Mode)로 동작하도록 불휘발성 메모리 장치(320)를 제어하거나 또는 동작 모드를 고속 모드(Fast Mode)로 설정할 수 있다. 쓰기 데이터 누적 크기가 기준 크기보다 크지 않은 경우, 모드 관리자(311)는 불휘발성 메모리 장치(320)가 일반 모드(Normal Mode)로 동작하도록 불휘발성 메모리 장치(320)를 제어하거나 또는 동작 모드를 일반 모드(Normal Mode)로 설정할 수 있다.
도 14는 도 13의 불휘발성 메모리 시스템의 동작을 설명하기 위한 타이밍도들이다. 도면의 간결성 및 간결한 설명을 위하여, 불휘발성 메모리 시스템(300)의 동작 모드에 대한 설명에 불필요한 구성 요소들은 생략된다.
도 13 및 도 14를 참조하면, 커맨드 관리자(312)는 호스트(301)로부터의 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4)을 관리할 수 있다. 예시적으로, 제1 섹션에 도시된 제1 쓰기 커맨드(CMD1)에 대한 쓰기 데이터의 누적 크기는 4KB이고, 제2 내지 제4 쓰기 커맨드들(CMD2~CMD4) 각각에 대한 쓰기 데이터의 누적 크기는 512KB일 수 있다. 제2 섹션에 도시된 제1, 제2, 및 제4 쓰기 커맨드들(CMD1, CMD2, CMD4) 각각에 대한 쓰기 데이터의 누적 크기는 4KB일 수 있고, 제3 쓰기 커맨드(CMD3)에 대한 쓰기 데이터의 누적 크기는 512KB일 수 있다.
상세한 실시 예를 설명하기 위하여 기준 크기는 1024KB인 것으로 가정한다. 앞서 설명된 바와 같이, 모드 관리자(311)는 커맨드 관리자(312)에 의해 관리되는 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4)의 쓰기 데이터 누적 크기를 구할 수 있다. 제1 섹션에 도시된 제1 내지 제4 쓰기 커맨드들의 쓰기 데이터 누적 크기는 1540KB(즉, 4KB + 512KB + 512KB + 512KB)일 수 있다. 이 경우, 쓰기 데이터 누적 크기가 기준 크기(즉, 1024KB)보다 크므로, 모드 관리자(311)는 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4)에 대응하는 제1 내지 제4 쓰기 동작들(WR1~WR4)이 고속 모드(Fast Mode)를 기반으로 수행되도록, 불휘발성 메모리 장치(320)를 제어하거나 또는 동작 모드를 변경할 수 있다. 이와 반대로, 제2 섹션에 도시된 제1 내지 제4 쓰기 커맨드들의 쓰기 데이터의 누적 크기는 524KB일 수 있다. 이 경우, 쓰기 데이터 누적 크기가 기준 크기(즉, 1024KB)보다 크지 않으므로, 모드 관리자(311)는 제1 내지 제4 쓰기 커맨드들(CMD1~CMD4)에 대응하는 제1 내지 제4 쓰기 동작들(WR1~WR4)이 일반 모드(Normal Mode)를 기반으로 수행되도록, 불휘발성 메모리 장치(320)를 제어하거나 또는 동작 모드를 변경할 수 있다.
상술된 본 발명의 또 다른 실시 예에 따르면, 불휘발성 메모리 시스템(300)은 커맨드 관리자(312)에 의해 관리되는 쓰기 커맨드들의 쓰기 데이터의 누적 크기를 기반으로 동작 모드를 제어할 수 있다. 따라서, 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 시스템이 제공된다.
도 15는 본 발명에 따른 불휘발성 메모리 장치에 포함된 메모리 블록들 중 제1 메모리 블록의 예를 보여주는 회로도이다. 예시적으로, 도 15을 참조하여 3차원 구조의 제1 메모리 블록(BLK1)이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 또한 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.
도 15를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)와 연결되어, 제1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)와 연결되어 제2 행을 형성할 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결되어 제1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)과 연결되어 제2 열을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결되고, 제2 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판 또는 접지 선택 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 내지 제8 메모리 셀들(MC8)은 제1 내지 제8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 셀 스트링들(CS21, CS22)의 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)과 연결된다.
제1 메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다.
예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.
제1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제1 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
예시적으로, 도 12에 도시된 제1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
도 16은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 16을 참조하면, 메모리 카드 시스템(1000)은 컨트롤러(1100), 불휘발성 메모리(1200), 및 커넥터(1300)를 포함한다.
컨트롤러(1100)는 불휘발성 메모리(1200)와 연결된다. 컨트롤러(1100)는 불휘발성 메모리(1200)를 액세스하도록 구성된다. 예를 들어, 컨트롤러(1200)는 불휘발성 메모리(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 배경(background) 동작은 마모도 관리, 가비지 콜렉션 등과 같은 동작들을 포함한다.
컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1100)는 커넥터(1300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(1100)는 미리 정해진 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
불휘발성 메모리(1200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(1100) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티` `미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
불휘발성 메모리(1200) 또는 메모리 카드 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1200) 또는 메모리 카드 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
예시적으로, 메모리 컨트롤러(1100)는 도 1 내지 도 14를 참조하여 설명된 동작 방법들에 따라, 유휴 시간을 기반으로 쓰기 커맨드의 연속성을 판별하고, 판별 결과를 기반으로 동작 모드를 제어할 수 있다.
도 17은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 플래시 메모리들(2221~222n), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함한다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(2221~222n)을 제어할 수 있다. 복수의 플래시 메모리들(2221~222n)은 SSD 컨트롤러(2210)의 제어에 따라 프로그램 동작을 수행할 수 있다. 예시적으로, SSD 컨트롤러(2210)는 도 1 내지 도 14를 참조하여 설명된 동작 방법에 따라, 유휴 시간을 기반으로 쓰기 커맨드의 연속성을 판별하고, 판별 결과를 기반으로 동작 모드를 제어할 수 있다.
보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 보조 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드 또는 별도의 인쇄 회로 기판 상에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(2221~222n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템을 포함하는 전자 시스템의 구성을 보여주는 블록도이다. 예시적으로, 전자 시스템(3000)은 MIPI 연합에 의해 제안된 인터페이스를 이용하거나 지원할 수 있는 데이터 처리 장치로 구현될 수 있다. 예시적으로, 전자 시스템(3000)은 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치 형태로 구현될 수 있다.
전자 시스템(3000)은 애플리케이션 프로세서(3100), 디스플레이(3220), 및 이미지 센서(3230)를 포함할 수 있다. 애플리케이션 프로세서(3100)는 DigRF 마스터(3110), DSI(Display Serial Interface) 호스트(3120), CSI(Camera Serial Interface) 호스트(3130), 및 물리 계층(3140)을 포함할 수 있다.
DSI 호스트(3120)는 DSI를 통해 디스플레이(3220)의 DSI 장치(3225)와 통신할 수 있다. 예시적으로, DSI 호스트(3120)에는 광 시리얼라이저(SER)가 구현될 수 있다. 예로서, DSI 장치(3225)에는 광 디시리얼라이저(DES)가 구현될 수 있다.
CSI 호스트(3130)는 CSI를 통해 이미지 센서(3230)의 CSI 장치(3235)와 통신할 수 있다. 예시적으로, CSI 호스트(3130)에는 광 디시리얼라이저(DES)가 구현될 수 있다. 예로서, CSI 장치(3235)에는 광 시리얼라이저(SER)가 구현될 수 있다.
전자 시스템(3000)은 애플리케이션 프로세서(3100)와 통신하는 RF(Radio Frequency) 칩(3240)을 더 포함할 수 있다. RF 칩(3240)은 물리 계층(3242), DigRF 슬레이브(3244), 및 안테나(3246)를 포함할 수 있다. 예시적으로, RF 칩(3240)의 물리 계층(3242)과 애플리케이션 프로세서(3100)의 물리 계층(3140)은 MIPI DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 시스템(3000)은 워킹 메모리(Working Memory; 3250) 및 임베디드/카드 스토리지(3255)를 더 포함할 수 있다. 워킹 메모리(3250) 및 임베디드/카드 스토리지(3255)는 애플리케이션 프로세서(3100)로부터 제공받은 데이터를 저장할 수 있다. 워킹 메모리(3250) 및 임베디드/카드 스토리지(3255)는 저장된 데이터를 어플리케이션 프로세서(3100)로 제공할 수 있다.
워킹 메모리(3250)는 애플리케이션 프로세서(3100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 워킹 메모리(3250)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
임베디드/카드 스토리지(3255)는 전원 공급 여부와 관계없이 데이터를 저장할 수 있다. 실시 예로서, 임베디드/카드 스토리지(3255)는 UFS 인터페이스 규약에 따라 작동할 수 있으나, 본 발명은 이 실시 예로 한정되지 않는다. 예시적으로, 임베디드/카드 스토리지(3255)는 도 1 내지 도 17을 참조하여 설명된 불휘발성 메모리 시스템을 포함할 수 있다. 임베디드/카드 스토리지(3255)는 도 1 내지 도 17을 참조하여 설명된 동작 방법을 기반으로 동작 모드를 가변할 수 있다.
전자 시스템(3000)은 Wimax(World Interoperability for Microwave Access; 3260), WLAN(Wireless Local Area Network; 3262), UWB(Ultra Wideband; 3264) 등을 통해 외부 시스템과 통신할 수 있다.
전자 시스템(3000)은 음성 정보를 처리하기 위한 스피커(3270) 및 마이크(3275)를 더 포함할 수 있다. 예시적으로, 전자 시스템(3000)은 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(3280)를 더 포함할 수 있다. 전자 시스템(3000)은 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(3290)을 더 포함할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 불휘발성 메모리 시스템은 유휴 시간을 기반으로 수신된 쓰기 커맨드의 연속성을 판별하고, 판별 결과를 기반으로, 동작 모드를 제어할 수 있다. 따라서, 향상된 성능 및 향상된 수명을 갖는 불휘발성 메모리 시스템이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
101 : 호스트
100 : 불휘발성 메모리 시스템
110 : 메모리 컨트롤러
111 : 모드 관리자
120 : 불휘발성 메모리 장치
121 : 제1 영역
122 : 제2 영역

Claims (10)

  1. 불휘발성 메모리 시스템의 동작 방법에 있어서,
    외부 장치로부터 쓰기 커맨드를 수신하는 단계;
    유휴 시간을 기반으로 상기 쓰기 커맨드에 대한 연속성을 판별하는 단계; 및
    상기 판별의 결과에 따라 고속 모드 및 일반 모드 중 어느 하나를 기반으로 상기 쓰기 커맨드에 대한 쓰기 동작을 수행하는 단계를 포함하고,
    상기 쓰기 커맨드의 연속성이 연속인 것으로 판별된 경우, 상기 쓰기 커맨드에 상기 쓰기 동작은 상기 고속 모드로 수행되고,
    상기 쓰기 커맨드의 연속성이 불연속인 것으로 판별된 경우, 상기 쓰기 커맨드에 상기 쓰기 동작은 상기 일반 모드로 수행되는 동작 방법.
  2. 제 1 항에 있어서,
    상기 불휘발성 메모리 시스템은 제1 영역 및 제2 영역을 포함하고,
    상기 제1 및 제2 영역들 각각은 복수의 메모리 셀들을 포함하고,
    상기 제1 영역의 복수의 메모리 셀들 각각은 셀 당 N(단, N은 자연수)비트 데이터를 저장하도록 구성되고, 상기 제2 영역의 복수의 메모리 셀들 각각은 셀 당 M(단, M은 N보다 큰 자연수)비트 데이터를 저장하도록 구성되는 동작 방법.
  3. 제 2 항에 있어서,
    상기 고속 모드는 상기 제1 영역에 상기 쓰기 동작을 수행하는 동작 모드를 가리키고,
    상기 일반 모드는 상기 제2 영역에 상기 쓰기 동작을 수행하는 동작 모드를 가리키는 동작 방법.
  4. 제 2 항에 있어서,
    배경 동작 동안, 상기 제1 영역에 저장된 데이터를 상기 제2 영역으로 마이그레이션하는 단계를 더 포함하는 동작 방법.
  5. 제 1 항에 있어서,
    상기 유휴 시간은 상기 쓰기 커맨드 및 이전에 수신된 쓰기 커맨드 사이의 시간을 가리키고,
    상기 쓰기 커맨드의 연속성을 판별하는 단계는:
    상기 유휴 시간 및 기준 시간을 비교하는 단계;
    상기 유휴 시간이 기준 시간 미만인 경우 상기 쓰기 커맨드가 연속인 것으로 판별하고, 상기 유휴 시간이 기준 시간 이상인 경우 상기 쓰기 커맨드가 불연속인 것으로 판별하는 단계를 포함하는 동작 방법.
  6. 제 5 항에 있어서,
    상기 쓰기 동작을 수행하는 단계는:
    상기 쓰기 커맨드가 연속한 것으로 판별된 경우, 상기 쓰기 커맨드가 수신되기 이전의 쓰기 커맨드들 중 상기 쓰기 커맨드와 연속한 쓰기 커맨드들의 개수 및 기준 개수를 비교하는 단계; 및
    상기 비교의 결과를 기반으로 상기 고속 모드 및 상기 일반 모드 중 어느 하나를 기반으로 상기 쓰기 커맨드에 대한 쓰기 동작을 수행하는 단계를 포함하는 동작 방법.
  7. 제 6 항에 있어서,
    상기 비교 결과에 따라 상기 고속 모드 및 상기 일반 모드 중 어느 하나를 기반으로 상기 쓰기 커맨드에 대한 쓰기 동작을 수행하는 단계는,
    상기 연속한 쓰기 커맨드들의 개수가 기준 개수보다 큰 경우 상기 고속 모드를 기반으로 상기 쓰기 커맨드에 대한 쓰기 동작을 수행하고, 상기 연속한 쓰기 커맨드들의 개수가 기준 개수보다 크지 않은 경우 상기 일반 모드를 기반으로 상기 쓰기 커맨드에 대한 쓰기 동작을 수행하는 단계를 포함하는 동작 방법.
  8. 제 1 항에 있어서,
    상기 불휘발성 메모리 시스템은 적어도 하나의 플래시 메모리 장치를 포함하고,
    상기 적어도 하나의 플래시 메모리 장치는 3차원 메모리 어레이를 포함하는 동작 방법.
  9. 셀당 하나의 데이터 비트를 저장하는 제1 영역 및 셀장 3개의 데이터 비트들을 저장하는 제2 영역을 포함하는 불휘발성 메모리 시스템의 동작 방법에 있어서,
    외부 장치로부터 제1 쓰기 커맨드를 수신하는 단계;
    상기 제2 영역에 상기 제1 쓰기 커맨드에 대한 제1 쓰기 동작을 수행하는 단계;
    상기 외부 장치로부터 제2 쓰기 커맨드를 수신하는 단계;
    상기 제1 쓰기 커맨드 및 상기 제2 쓰기 커맨드 사이의 유휴 시간을 기반으로, 상기 제1 쓰기 커맨드 및 상기 제2 쓰기 커맨드 사이의 연속성을 판별하는 단계;
    상기 제1 및 제2 쓰기 커맨드들이 서로 연속인 것으로 판별된 경우 상기 제2 쓰기 커맨드에 대한 제2 쓰기 동작을 상기 제1 영역에 수행하고, 상기 제1 및 제2 쓰기 커맨드들이 서로 불연속인 것으로 판별된 경우 상기 제2 쓰기 동작을 상기 제2 영역에 수행하는 단계를 포함하는 동작 방법.
  10. 제 9 항에 있어서,
    상기 연속성을 판별하는 단계는:
    상기 유휴 시간 및 기준 시간을 비교하는 단계; 및
    상기 유휴 시간이 상기 기준 시간 이상인 경우, 상기 제1 및 제2 쓰기 커맨드들은 불연속인 것으로 판별하고, 상기 유휴 시간이 상기 기준 시간 미만인 경우, 상기 제1 및 제2 쓰기 커맨드들은 연속인 것으로 판별하는 단계를 포함하는 동작 방법.

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