JP6521692B2 - 不揮発性メモリ及びメモリコントローラを含むメモリシステムの動作方法 - Google Patents

Description

本発明は半導体メモリに係り、より詳細には不揮発性メモリ及びメモリコントローラを含むメモリシステムの動作方法に関する。

半導体メモリ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、砒素ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｉｄｅ）等のような半導体を利用して具現される記憶装置である。半導体メモリは大きく揮発性メモリ（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）と不揮発性メモリ（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）とに区分される。

揮発性メモリは電源供給が遮断されれば、格納しているデータを消失するメモリ装置である。揮発性メモリはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等を含む。不揮発性メモリは電源供給が遮断されても格納しているデータを維持するメモリ装置である。不揮発性メモリにはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等がある。

不揮発性メモリの中の一部は書込み前消去（ｅｒａｓｅ−ｂｅｆｏｒｅ−ｗｒｉｔｅ）特性を有する。例えばは、フラッシュメモリは書込み前消去特性を有する。書込み前消去特性を有する不揮発性メモリで、データが書き込まれる前に消去が先に遂行されなければならず、上書きは支援されていない。書込み前消去特性を有する不揮発性メモリでの消去時間は動作性能を低下させる原因になる。

米国特許第７，９７５，１１９号公報 米国特許第７，５６４，７２１号公報 米国特許公開第２０１０／００２３６７７号明細書

本発明の目的は向上された速度及び信頼性を有する不揮発性メモリ及びメモリコントローラを含むメモリシステムの動作方法を提供することにある。

複数のメモリブロックを含む不揮発性メモリ及び前記不揮発性メモリを制御するメモリコントローラを含む本発明の実施形態によるメモリシステムの動作方法は、前記複数のメモリブロックの中で自由ブロックの割当間隔を計算する段階と、前記割当間隔にしたがって前記複数のメモリブロックの中で消去ブロックの数を調節する段階と、を含み、前記消去ブロックは、前記複数のメモリブロックの中で消去された状態のメモリブロックを示し、前記自由ブロックは、前記消去ブロックの中でデータを書き込むように選択されたメモリブロックを示す。

実施形態として、前記割当間隔は、最も最近に前記自由ブロックに割当された予め定まれた個数のメモリブロックの割当間隔である。
実施形態として、前記消去ブロックの数を調節する段階で、前記割当間隔が増加すれば、前記消去ブロックの数が減少する。
実施形態として、前記消去ブロックの数を調節する段階で、前記割当間隔が減少すれば前記消去ブロックの数が増加する。

実施形態として、無効ブロックを消去して消去ブロックを生成する時、タイムスタンプ（ｔｉｍｅ ｓｔａｍｐ）を格納する段階をさらに含み、前記無効ブロックは、前記複数のメモリブロックの中で無効データを格納し、前記データブロックが無効化されて生成されるメモリブロックであり、前記タイムスタンプは、前記無効ブロックが消去されて前記消去ブロックが生成された時間を示す。

実施形態として、前記タイムスタンプにしたがって、前記消去ブロックを再び消去する段階をさらに含む。
実施形態として、前記タイムスタンプが示す時間及び現在時間の差が閾値より大きい時、前記消去ブロックが再び消去される。
実施形態として、前記現在時間は、前記消去ブロックが前記自由ブロックに割当することを要請する要請が生成された時間を示す。

実施形態として、前記要請にしたがって、前記再び消去された消去ブロックが前記自由ブロックに割当される。
実施形態として、前記要請にしたがって、前記再び消去された消去ブロックではない他の消去ブロックが前記自由ブロックに割当される。
複数のメモリブロックを含む不揮発性メモリ及び前記不揮発性メモリを制御するメモリコントローラを含む本発明の他の実施形態によるメモリシステムの動作方法は、

無効ブロックを消去して消去ブロックを生成する時、タイムスタンプ（ｔｉｍｅ ｓｔａｍｐ）を格納する段階と、前記タイムスタンプにしたがって、前記消去ブロックを再び消去する段階と、を含み、前記タイムスタンプは、前記無効ブロックが消去されて前記消去ブロックが生成された時間を示し、前記無効ブロックは、前記複数のメモリブロックの中で無効データを格納するメモリブロックであり、前記消去ブロックは、前記複数のメモリブロックの中で消去された状態であるメモリブロックを示す。

実施形態として、前記タイムスタンプが示す時間及び現在時間の差が閾値より大きい時、前記消去ブロックが再び消去される。
実施形態として、前記現在時間は、前記消去ブロックが前記自由ブロックに割当することを要請する要請が生成された時間を示し、前記自由ブロックは、前記複数のメモリブロックの中でデータを格納しない状態であり、データを格納するデータブロックに選択されるメモリブロックを示す。

実施形態として、前記要請にしたがって、前記再び消去された消去ブロックが前記自由ブロックに割当される。
実施形態として、前記要請にしたがって、前記再び消去された消去ブロックではない他の消去ブロックが前記自由ブロックに割当される。

本発明によれば、自由ブロックが要請される前に予め消去ブロックが生成される。したがって、自由ブロックが要請される時、消去が遂行されず、自由ブロックが直ちに割当されるので、向上された速度を有するメモリシステムの動作方法が提供される。
また、本発明によれば、消去ブロックのうち、消去された後、経過した経過時間が閾値時間より大きい消去ブロックが再消去される。したがって、消去の後、長い時間が経過することによって消去ブロックで発生するエラーが防止されるので、向上された信頼性を有するメモリシステムの動作方法が提供される。

本発明の第１実施形態によるメモリシステムを示すブロック図。 本発明の第１実施形態によるメモリシステムの動作方法を示す順序図。 本発明の実施形態による設定数を調整する方法を示す順序図。 消去ブロックの設定数が調節される例を示す図。 消去ブロックの設定数が調節される例を示す図。 消去ブロックの設定数が調節される例を示す図。 本発明の第２実施形態によるメモリシステムを示すブロック図。 本発明の第２実施形態によるメモリシステムの動作方法を示す順序図。 本発明の実施形態によって、消去ブロックの再消去遂行する方法の第１例を示す順序図。 消去ブロックが再消去される例を示す図。 本発明の実施形態によって、消去ブロックの再消去を遂行する方法の第２例を示す順序図。 消去ブロックがエンキューされる例を示す図。 本発明の第３実施形態によるメモリシステムを示すブロック図。 本発明の第３実施形態によるメモリシステムの動作方法を示す順序図。 本発明の実施形態による不揮発性メモリを示すブロック図。 本発明の実施形態によるメモリブロックを示す回路図。 本発明の他の実施形態によるメモリブロックを示す回路図。 本発明の実施形態によるメモリコントローラを示すブロック図。 本発明の第４実施形態によるメモリシステムを示すブロック図。 本発明の第５実施形態によるメモリシステムを示すブロック図。 本発明の実施形態によるコンピューティング装置を示すブロック図。

以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるようにするために、本発明の実施形態を添付された図面を参照して説明する。
図１は本発明の第１実施形態によるメモリシステム１００を示すブロック図である。図１を参照すれば、メモリシステム１００は不揮発性メモリ１１０及びメモリコントローラ１２０を含む。

不揮発性メモリ１１０はメモリコントローラ１２０の制御にしたがって、書込み、読出し、及び消去を遂行するように構成される。不揮発性メモリ１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックはデータを格納できる複数のメモリセルを含む。各メモリブロックは不揮発性メモリ１１０の消去の単位である。例えば、不揮発性メモリ１１０の消去はメモリブロックの単位で遂行される。同一なメモリブロックのメモリセルは同時に消去される。

各メモリブロックはデータブロック、無効ブロック、消去ブロック、又は自由ブロックである。データブロックはデータを格納するメモリブロックである。データブロックは有効データ又は無効データを格納する。無効ブロックは無効なデータのみを格納するメモリブロックである。無効ブロックはデータブロックが無効化されて生成される。消去ブロックは、データを格納せず、消去された状態のメモリブロックである。無効ブロックが消去されて消去ブロックが生成される。自由ブロックはデータを格納しない状態であり、データブロックとして選択されるメモリブロックである。自由ブロックは、消去ブロックから割当される。無効ブロック及び消去ブロックは予備ブロックと称される。

メモリコントローラ１２０は不揮発性メモリ１１０を制御するように構成される。メモリコントローラ１２０は外部装置（例えば、メモリシステム１００のホスト）の要請にしたがって、又は内部的に定められたスケジュールにしたがって、不揮発性メモリ１１０の書込み、読出し、又は消去を制御する。メモリコントローラ１２０は予備ブロックキュー１２１、割当間隔計算機１２３、及び消去管理者１２７を含む。
予備ブロックキュー１２１は複数のメモリブロックＢＬＫ１〜ＢＬＫｚの中で予備ブロックを管理する。データブロックが無効化されて無効ブロックが生成されれば、生成された無効ブロックは予備ブロックキュー１２１に登録される。消去ブロックが自由ブロックに割当されれば、自由ブロックに割当された消去ブロックは予備ブロックキュー１２１から削除される。

割当間隔計算機１２３は予備ブロックキュー１２１の消去ブロックから自由ブロックが割当される間隔（以下で、割当間隔）を計算するように構成される。例示的に、割当間隔計算機１２３は最も最近に２以上の消去ブロックが自由ブロックに割当された間隔を計算する。割当間隔計算機１２３は、最も最近に、予め定まれた数の自由ブロックが割当された間隔（例えば、平均間隔）を計算する。割当間隔計算機１２３によって計算される割当間隔は時間情報を含む。

消去管理者１２７は予備ブロックキュー１２１に登録された無効ブロックを消去して消去ブロックを生成する。消去管理者１２７は割当間隔計算機１２３によって計算される割当間隔に基づいて消去を遂行する。消去管理者１２７は消去ブロックの設定数を管理する。消去ブロックの設定数は予備ブロックキュー１２１に登録されたメモリブロックの中で消去ブロックの数が到達しなければならない設定値を示す。予備ブロックキュー１２１の消去ブロックが自由ブロックに割当されれば、消去ブロックの数が減少する。予備ブロックキュー１２１の無効ブロックが消去されれば、消去ブロックの数が増加する。予備ブロックキュー１２１の消去ブロックの数が設定数より少ない場合、消去管理者１２７は無効ブロックを消去することによって、消去ブロックの数を増加させる。予備ブロックキュー１２１の消去ブロックの数が設定数より大きい場合、消去管理者１２７は自由ブロックが割当される間に無効ブロックを消去しないことによって、消去ブロックの数を減少させる。例示的に、消去ブロックの設定数は外部装置又は外部から受信される信号にしたがって調節される。例えば、消去ブロックの設定数の基本値が外部制御にしたがって設定され、以下に説明された方法によって消去ブロックの設定数が調節される。

図２は本発明の第１実施形態によるメモリシステム１００の動作方法を示す順序図である。図１及び図２を参照すれば、Ｓ１１０段階で、自由ブロックの割当間隔が計算される。割当間隔計算機１２３は、予め定まれた数の自由ブロックが最も最近に割当された割当間隔（例えば、平均割当間隔）を計算する。
Ｓ１２０段階で、消去ブロックの設定数が調節される。例えば、消去管理者１２７は割当間隔にしたがって、設定数を調節する。即ち、消去管理者１２７は予備ブロックキュー１２１で消去ブロックに維持されるメモリブロックの数を調節する。

図３は本発明の実施形態による設定数を調整する方法（Ｓ１２０段階）を示す順序図である。図１及び図３を参照すれば、Ｓ２１０段階で、割当間隔が増加するか否かが判別される。割当間隔が増加すれば、Ｓ２２０段階で消去ブロックの設定数が減少する。即ち、予備ブロックキュー１２３で消去ブロックに維持されるメモリブロックの数が減少する。
Ｓ２３０段階で、割当間隔が減少するか否かが判別される。割当間隔が減少すれば、Ｓ２４０段階で消去ブロックの設定数が増加する。即ち、予備ブロックキュー１２３で消去ブロックに維持されるメモリブロックの数が増加する。

図４乃至図６は消去ブロックの設定数が調節される例を示す。先ず、図１及び図４を参照すれば、予備ブロックキュー１２１に７つのメモリブロックＢ１〜Ｂ７が登録される。メモリブロックＢａ、Ｂｂ、Ｂｃは最も最近に自由ブロックに割当されたメモリブロックである。メモリブロックＢａ、Ｂｂ、Ｂｃの割当間隔は第１割当間隔△Ｔ１である。この時、予備メモリキュー１２１で維持される消去ブロックの設定数は３である。即ち、予備メモリキュー１２１に登録された７つのメモリブロックＢ１〜Ｂ７の中で最も先に登録された３つのメモリブロックＢ１〜Ｂ３が消去ブロックに維持される。残る４つのメモリブロックＢ４〜Ｂ７は無効ブロックに維持される。予備ブロックキュー１２１の消去ブロックが自由ブロックに割当されれば、無効ブロックが消去されて消去ブロックの数が設定数に維持される。例えば、無効ブロックはメモリシステム１００の遊休時間（ｉｄｌｅ ｔｉｍｅ）に、又はメモリシステム１００が背景動作（ｂａｃｋｇｒｏｕｎｄ ｏｐｅｒａｔｉｏｎ）を遂行する時に消去される。

図４で、自由ブロックＢａ、Ｂｂ、Ｂｃが割当される割当間隔は第１割当間隔△Ｔ１で一定なものとして図示されている。しかし、自由ブロックの割当間隔は一定ではなくともよい。第１割当間隔△Ｔ１は最も最近に割当された自由ブロックＢａ、Ｂｂ、Ｂｃの平均割当間隔である。例えば、第１割当間隔△Ｔ１は最も最近に割当された自由ブロックＢａ、Ｂｂ、Ｂｃの加重された平均割当間隔である。加重値は、最も最近に割当された自由ブロックであるほど、増加する。

図１、図４、及び図５を参照すれば、メモリブロックＢａ、Ｂｂ、Ｂｃの割当間隔は第２割当間隔△Ｔ２である。第２割当間隔△Ｔ２は第１割当間隔△Ｔ１より大きい。割当間隔が増加すれば、消去ブロックの設定数が減少する。例示的に、消去ブロックの設定数は２に減少する。即ち、予備ブロックキュー１２１に登録された７つのメモリブロックＢ１〜Ｂ７の中で最も先に登録された２つのメモリブロックＢ１、Ｂ２が消去ブロックとして維持される。残る５つのメモリブロックＢ３〜Ｂ７は無効ブロックとして維持される。

消去ブロックの数が設定数より大きい場合、自由ブロックが割当される間は無効ブロックは消去されない。即ち、消去ブロックの生成を中止することによって、消去ブロックの数が減少される。消去ブロックの数が設定数に到達すれば、消去ブロックの数が設定数に維持される。例えば、予備ブロックキュー１２１の消去ブロックが自由ブロックに割当されれば、無効ブロックが消去されて消去ブロックの数が設定数に維持される。例えば、無効ブロックはメモリシステム１００の遊休時間に、又はメモリシステム１００が背景動作（ｂａｃｋｇｒｏｕｎｄ ｏｐｅｒａｔｉｏｎ）を遂行する時に消去される。消去ブロックの数が設定数に到達するまで、メモリシステム１００の遊休時間に又は背景動作の時に無効ブロックが順次的に消去される。

図５で、自由ブロックＢａ、Ｂｂ、Ｂｃが割当される割当間隔は第２割当間隔△Ｔ２に一定なものとして図示されている。しかし、自由ブロックの割当間隔は一定ではなくともよい。第２割当間隔△Ｔ２は最も最近に割当された自由ブロックＢａ、Ｂｂ、Ｂｃの平均割当間隔である。例えば、第２割当間隔△Ｔ２は最も最近に割当された自由ブロックＢａ、Ｂｂ、Ｂｃの加重された平均割当間隔である。加重値は、最も最近に割当された自由ブロックであるほど、増加する。

図１、図４、及び図６を参照すれば、メモリブロックＢａ、Ｂｂ、Ｂｃの割当間隔は第３割当間隔△Ｔ３である。第３割当間隔△Ｔ３は第１割当間隔△Ｔ１より小さい。割当間隔が減少すれば、消去ブロックの設定数が増加する。例示的に、消去ブロックの設定数は４に増加する。即ち、予備ブロックキュー１２１に登録された７つのメモリブロックＢ１〜Ｂ７の中で最も先に登録された４つのメモリブロックＢ１〜Ｂ４が消去ブロックとして維持される。残る３つのメモリブロックＢ５〜Ｂ７は無効ブロックとして維持される。

消去ブロックの数が設定数より小さい場合、自由ブロックが割当されなくとも無効ブロックが消去される。即ち、消去ブロックの生成を増加させることによって、消去ブロックの数が増加される。消去ブロックの数が設定数に到達すれば、消去ブロックの数が設定数に維持される。例えば、予備ブロックキュー１２１の消去ブロックが自由ブロックに割当されれば、無効ブロックが消去されて消去ブロックの数が設定数に維持される。

図６で、自由ブロックＢａ、Ｂｂ、Ｂｃが割当される割当間隔は第３割当間隔△Ｔ３で一定なものとして図示されている。しかし、自由ブロックの割当間隔は一定ではなくともよい。第３割当間隔△Ｔ３は最も最近に割当された自由ブロックＢａ、Ｂｂ、Ｂｃの平均割当間隔である。例えば、第３割当間隔△Ｔ３は最も最近に割当された自由ブロックＢａ、Ｂｂ、Ｂｃの加重された平均割当間隔である。加重値は、最も最近に割当された自由ブロックであるほど、増加する。

上述したように、設定数に該当する消去ブロックが予備ブロックキュー１２１で維持される。自由ブロックを必要とする時、無効ブロックを消去する必要が無く、予備ブロックキュー１２１で維持される消去ブロックから自由ブロックが割当される。したがって、自由ブロックを割当する間に消去が遂行されないので、メモリシステム１００の速度が向上する。

消去ブロックのメモリセルの状態は時間が経過することによって、変化することができる。例えば、データリテンション（ｒｅｔｅｎｔｉｏｎ）特性によって、メモリセルの状態（例えば、閾値電圧）が変化することができる。また、消去ブロックと隣接するブロックで遂行されるプログラム又は読出しの影響によって、消去ブロックで攪乱が発生し得る。メモリセルの状態が臨界値から大きく変化すれば、消去ブロックが自由ブロックに割当された後にデータが書き込まれるか、或いは書き込まれたデータが読み出される時、エラーが発生することがある。

本発明の実施形態によれば、自由ブロックが割当される割当間隔にしたがって、予備メモリキュー１２１で維持される消去ブロックの数（即ち、設定数）が調節される。したがって、消去ブロックが臨界時間以上に放置されることによって発生するエラーが防止されるので、メモリシステム１００の信頼性が向上する。
例示的に、設定数の基本値又は初期値は、メモリコントローラ１２０又は不揮発性メモリ１１０に格納される。例えば、メモリコントローラ１２０はＲＯＭのような不揮発性格納媒体に設定数の基本値又は初期値を格納することができる。設定数の基本値又は初期値が不揮発性メモリ１１０に格納される場合、メモリコントローラ１２０は電源が供給される時、不揮発性メモリ１１０から設定数の初期値又は基本値を読み出すことができる。他の例として、設定数の初期値又は基本値は外部装置又は外部から受信される信号によって決定される。

図７は本発明の第２実施形態によるメモリシステム２００を示すブロック図である。図７を参照すれば、メモリシステム２００は不揮発性メモリ２１０及びメモリコントローラ２２０を含む。
不揮発性メモリ２１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。複数のメモリブロックＢＬＫ１〜ＢＬＫｚは自由ブロック、データブロック、無効ブロック、又は消去ブロックを含む。不揮発性メモリ２１０は図１乃至図７を参照して説明された不揮発性メモリ１１０と同一の構造を有し、同一の方法で動作する。

メモリコントローラ２２０は予備ブロックキュー２２１、時間生成器２２５、及び消去管理者２２７を含む。
予備ブロックキュー２２１は複数のメモリブロックＢＬＫ１〜ＢＬＫｚの中で予備ブロックを管理する。データブロックが無効化されて無効ブロックが生成されれば、生成された無効ブロックは予備ブロックキュー２２１に登録される。消去ブロックが自由ブロックに割当されれば、自由ブロックに割当された消去ブロックは予備ブロックキュー２２１から削除される。
時間生成器２２５は現在時間を示す情報を生成する。例えば、時間生成器２２５は自身で時間情報を生成する装置又は外部装置（例えば、メモリシステム２００のホスト）から時間情報を受信して出力する装置である。

消去管理者２２７は予備ブロックキュー２２１に登録された無効ブロックを消去して消去ブロックを生成する。無効ブロックが消去されて消去ブロックが生成される時、消去管理者２２７は時間生成器２２５から出力される時間情報を獲得する。消去の時の時間情報は消去ブロックのタイムスタンプ（ｔｉｍｅ ｓｔａｍｐ）として管理される。消去ブロックを自由ブロックに割当することを要請する要請が生成（又は受信）される時、消去管理者２２７は時間生成器２２５から時間情報を獲得する。要請の時の時間情報は現在時間である。消去管理者２２７は消去ブロックのタイムスタンプ及び現在時間に基づいて、消去ブロックを再消去自由ブロックに割当する。

図８は本発明の第２実施形態によるメモリシステム２００の動作方法を示す順序図である。図７及び図８を参照すれば、Ｓ３１０段階で、無効ブロックが消去される間にタイムスタンプが格納される。例えば、消去管理者２２７は予備ブロックキュー２２１に登録された無効ブロックを消去して消去ブロックを生成する。無効ブロックを消去する時、消去管理者２２７は時間生成器２２５から時間情報を受信し、受信された時間情報を消去ブロックのタイムスタンプとして格納する。例えば、タイムスタンプはメモリコントローラ２２０内に格納されるか、或いは又は不揮発性メモリ２１０に格納される。タイムスタンプは消去ブロックを管理するためのメタデータとして管理される。

Ｓ３２０段階で、タイムスタンプにしたがって、消去ブロックが再消去される。例えば、消去管理者２２７は時間生成器２２５から時間情報を現在時間として受信できる。消去管理者２２７は選択された消去ブロックと連関されたタイムスタンプを現在時間と比較する。比較結果にしたがって、消去管理者２２７は選択された消去ブロックを再消去するか、或いは再消去遂行しない。

図９は本発明の実施形態によって、消去ブロックの再消去遂行する方法（Ｓ３２０段階）の第１例を示す順序図である。図７乃至図９を参照すれば、Ｓ４１０段階で、自由ブロックの要請が受信される。例えば、メモリコントローラ２２０は外部装置（例えば、メモリシステム２００のホスト）の要請にしたがって、又は内部的に生成される要請にしたがって、自由ブロックの要請を生成する。例えば、内部的に生成される要請は、併合（ｍｅｒｇｅ）の要請である。併合要請は、１つ又はそれ以上のデータブロックに書き込まれたデータを自由ブロックにコピーし、１つ又はそれ以上のデータブロックを無効ブロックに設定する動作である。生成された要請は消去管理者２２７で受信される。

Ｓ４２０段階で、第１消去ブロックが選択される。例えば、予備ブロックキュー２２１の消去ブロックの中で最も先に消去された消去ブロックが選択される。消去管理者２２７は最も先に消去された消去ブロックを第１消去ブロックとして選択する。
Ｓ４３０段階で、タイムスタンプ及び現在時間に基づいて、経過時間が計算される。消去管理者２２７は第１消去ブロックと連関されたタイムスタンプを獲得する。
例えば、第１消去ブロックのタイムスタンプがメモリコントローラ２２０の内部メモリに格納されている場合、消去管理者２２７は内部メモリからタイムスタンプを読み出す。第１消去ブロックのタイムスタンプが不揮発性メモリ２１０に格納されている場合、消去管理者２２７は不揮発性メモリ２１０からタイムスタンプを読み出す。
例えば、消去ブロックのタイムスタンプは、表１のようなテーブル（以下で、消去テーブルであると称する）の形態で管理される。

表１の消去テーブルに記載されたように、タイムスタンプは消去ブロックのアドレスとマッピング関係で管理される。第１消去ブロックのアドレスが識別されれば、消去テーブルに基づいて、第１消去ブロックのタイムスタンプが獲得される。消去テーブルはパワーオフの時に不揮発性メモリ２１０に格納され、パワーオンの時に、又は消去テーブルが最初に要求される時点で、メモリコントローラ２２０にローディングされる。
消去管理者２２７は時間生成器２２５から現在時間を獲得する。消去管理者２２７はタイムスタンプ及び現在時間を比較して経過時間を計算する。経過時間は、第１消去ブロックが消去された後、現在に到達する時までに経過した時間を示す。経過時間は、現在時間とタイムスタンプとが示す時間の差に該当する。

Ｓ４４０段階で、経過時間が閾値時間より大きいか否かが判別される。閾値時間は、メモリコントローラ２２０が製造される時、メモリコントローラ２２０に入力される値である。閾値時間は、メモリコントローラ２２０が製造された後、メモリコントローラ２２０に格納される値であってもよい。閾値時間は、不揮発性メモリ２１０が製造される時、不揮発性メモリ２１０に入力される値である。閾値時間は不揮発性メモリ２１０が製造された後、不揮発性メモリ２１０に格納される値であってもよい。閾値時間は不揮発性メモリ２１０のメモリブロックＢＬＫ１〜ＢＬＫｚの特性によって決定される値である。閾値時間は、不揮発性メモリ２１０のメモリブロックＢＬＫ１〜ＢＬＫｚが消去された後、書込み又は読出しエラーを引き起こさない最大経過時間を示す。閾値時間は外部装置によって又は外部から受信される信号にしたがって決定される。
消去管理者２２７はメモリコントローラ２２０内で閾値時間を獲得するか、或いは不揮発性メモリ２１０から閾値時間を獲得する。消去管理者２２７は獲得された閾値時間を経過時間と比較する。

経過時間が閾値時間より大きくない場合、第１消去ブロックは書込み又は読出しエラーを引き起こさない。したがって、Ｓ４５０段階で、第１消去ブロックは自由ブロックに割当される。例えば、第１消去ブロックは再消去のような別の処理無しで、自由ブロックに割当される。
経過時間が閾値時間より大きい場合、第１消去ブロックは書込み又は読出しエラーを引き起こし得る。この時、Ｓ４６０段階で、第１消去ブロックが再消去される。消去管理者２２７は第１消去ブロックを再消去する。以後に、Ｓ４７０段階で、再消去された第１消去ブロックが自由ブロックに割当される。

図１０は消去ブロックが再消去される例を示す。図７乃至図１０を参照すれば、予備ブロックキュー２２１に７つのメモリブロックＢ１〜Ｂ７が登録される。予備ブロックキュー２２１で、消去ブロックの設定数は３である。即ち、予備ブロックキュー２２１に登録された７つのメモリブロックＢ１〜Ｂ７の中で最も先に登録された３つのメモリブロックＢ１〜Ｂ３が消去ブロックとして維持される。残る４つのメモリブロックＢ４〜Ｂ７は無効ブロックとして維持される。設定数は固定された値である。

第１メモリブロックＢ１が消去される時、第１タイムスタンプＴＳ１が生成される。第２メモリブロックＢ２が消去される時、第２タイムスタンプＴＳ２が生成される。第３メモリブロックＢ３が消去される時、第３タイムスタンプＴＳ３が生成される。生成されたタイムスタンプは消去タイムテーブルに格納されて管理される。
自由ブロックが要請される時、第１番目の消去ブロックである第１メモリブロックＢ１の第１タイムスタンプＴＳ１が現在時間と比較される。現在時間と第１タイムスタンプＴＳ１との差である経過時間が閾値時間より大きい時、第１メモリブロックＢ１は消去された後に自由ブロックに割当される。

図１１は本発明の実施形態によって、消去ブロックの再消去遂行する方法（Ｓ３２０段階）の第２例を示す順序図である。図７、図８、及び図１１を参照すれば、Ｓ５１０段階で、自由ブロックの要請が受信される。Ｓ５２０段階で、第１消去ブロックが選択される。Ｓ５３０段階で、タイムスタンプ及び現在時間に基づいて、経過時間が計算される。Ｓ５４０段階で、経過時間が閾値時間より大きいか否かが判別される。Ｓ５１０段階乃至Ｓ５４０段階は、図９のＳ４１０段階乃至Ｓ４４０段階と同一の方法で遂行される。したがって、重複する説明は省略する。

経過時間が閾値時間より大きい場合、第１消去ブロックは書込み又は読出しエラーを引き起こし得る。したがって、Ｓ５５０段階で、第１消去ブロックは予備ブロックキュー２２１にエンキュー（ｅｎｑｕｅｕｅ）される。即ち、第１消去ブロックは無効ブロックに設定され、予備ブロックキュー２２１にエンキューされる。予備ブロックキュー２２１にエンキューされれば、消去管理者２２７の制御スケジュールにしたがって、消去が遂行され、消去ブロックに再び設定される。以後に、Ｓ５２０段階で、次の消去ブロックが選択され、Ｓ５３０段階及びＳ５４０段階が再び遂行される。
経過時間が閾値時間より大きければ、第１消去ブロックは書込み又は読出しエラーを引き起こさない。したがって、Ｓ５６０段階で、第１消去ブロックが自由ブロックに割当される。

図１２は消去ブロックがエンキューされる例を示す。図７、図８、図１１、及び図１２を参照すれば、予備ブロックキュー２２１に７つのメモリブロックＢ１〜Ｂ７が登録される。予備ブロックキュー２２１で、消去ブロックの設定数は３である。即ち、予備ブロックキュー２２１に登録された７つのメモリブロックＢ１〜Ｂ７の中で最も先に登録された３つのメモリブロックＢ１〜Ｂ３が消去ブロックとして維持される。残る４つのメモリブロックＢ４〜Ｂ７は無効ブロックとして維持される。設定数は固定された値である。

第１メモリブロックＢ１が消去される時、第１タイムスタンプＴＳ１が生成される。第２メモリブロックＢ２が消去される時、第２タイムスタンプＴＳ２が生成される。第３メモリブロックＢ３が消去される時、第３タイムスタンプＴＳ３が生成される。生成されたタイムスタンプは消去タイムテーブルに格納されて管理される。
自由ブロックが要請される時、第１番目の消去ブロックである第１メモリブロックＢ１の第１タイムスタンプＴＳ１が現在時間と比較される。現在時間と第１タイムスタンプＴＳ１との差である経過時間が閾値時間より大きい時、第１メモリブロックＢ１は予備ブロックキュー２２１に再びエンキュー（ｅｎｑｕｅｕｅ）される。
以後に、第２メモリブロックＢ２が選択される。第２メモリブロックＢ２の第２タイムスタンプＴＳ２が現在時間と比較される。現在時間と第２タイムスタンプＴＳ２との差である経過時間が閾値時間より大きくない時、第２メモリブロックＢ２は自由ブロックに割当される。

上述したように、消去管理者２２７は予備ブロックキュー２２１に登録されたメモリブロックの中で設定数に該当するメモリブロックを消去ブロックとして維持する。自由ブロックが要請される時、選択された消去ブロックのタイムスタンプと現在時間とが比較される。即ち、選択された消去ブロックが消去された後、閾値時間が経過したか否かが判別される。消去された後、閾値時間が経過した場合、選択された消去ブロックは再消去される。したがって、消去ブロックが臨界時間以上に放置されることによって発生するエラーが防止されるので、メモリシステム２００の信頼性が向上する。

図１３は本発明の第３実施形態によるメモリシステム３００を示すブロック図である。図１３を参照すれば、メモリシステム３００は不揮発性メモリ３１０及びメモリコントローラ３２０を含む。
不揮発性メモリ３１０はメモリコントローラ３２０の制御にしたがって、書込み、読出し、及び消去を遂行するように構成される。不揮発性メモリ３１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。

メモリコントローラ３２０は不揮発性メモリ３１０を制御するように構成される。メモリコントローラ３２０は予備ブロックキュー３２１、割当間隔計算機３２３、時間生成器３２５、及び消去管理者１２７を含む。
第３実施形態によるメモリシステム３００は、図１を参照して説明されたメモリシステム１００及び図７を参照して説明されたメモリシステム２００が組合された形態である。即ち、メモリシステム３００は予備ブロックキュー３２１で維持される消去ブロックの数である設定数を調節することができ、消去ブロックのタイムスタンプ及び現在時間によって再消去遂行することができる。

図１４は本発明の第３実施形態によるメモリシステム３００の動作方法を示す順序図である。図１３及び図１４を参照すれば、Ｓ６１０段階で、自由ブロックの割当間隔が計算される。割当間隔計算機３２３は、予め定まれた数の自由ブロックが最も最近に割当された割当間隔（例えば、平均割当間隔）を計算する。
Ｓ６２０段階で、消去ブロックの設定数が調節される。例えば、消去管理者３２７は割当間隔にしたがって、設定数を調節する。即ち、消去管理者３２７は予備ブロックキュー３２１で消去ブロックに維持されるメモリブロックの数を調節する。設定数は、図３乃至図６を参照して説明された方法によって調節される。
Ｓ６３０段階で、無効ブロックが消去される間にタイムスタンプが格納される。無効ブロックを消去する時、消去管理者３２７は時間生成器３２５から時間情報を受信し、受信された時間情報を消去ブロックのタイムスタンプとして格納する。

Ｓ６４０段階で、タイムスタンプにしたがって、消去ブロックが再消去される。例えば、消去管理者３２７は時間生成器３２５から時間情報を現在時間として受信する。消去管理者３２７は選択された消去ブロックと連関されたタイムスタンプを現在時間と比較する。比較結果にしたがって、消去管理者３２７は選択された消去ブロックを再消去遂行するが再消去遂行しないこともあり得る。再消去は図９乃至図１２を参照して説明された方法によって遂行される。
即ち、メモリシステム３００は自由ブロックが割当される割当間隔にしたがって、予備ブロックキュー３２１の設定数を調節する。また、自由ブロックが要請される時、選択された消去ブロックが消去された後、閾値時間より長い経過時間が経過したことによって、消去ブロックが再消去される。

図１５は本発明の実施形態による不揮発性メモリ４１０を示すブロック図である。図１５を参照すれば、不揮発性メモリ４１０はメモリセルアレイ４１１、アドレスデコーダ回路４１３、ページバッファ回路４１５、データ入出力回路４１７、及び制御ロジック回路４１９を含む。
メモリセルアレイ４１１は、図１、図７、及び図１３を参照して説明されたように、複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックは複数のメモリセルを含む。各メモリブロックは少なくとも１つの接地選択ラインＧＳＬ、複数のワードラインＷＬ、及び少なくとも１つのストリング選択ラインＳＳＬを通じてアドレスデコーダ回路４１３に連結される。各メモリブロックは複数のビットラインＢＬを通じてページバッファ回路４１５に連結される。複数のメモリブロックＢＬＫ１〜ＢＬＫｚは複数のビットラインＢＬに共通に連結される。複数のメモリブロックＢＬＫ１〜ＢＬＫｚのメモリセルは同一な構造を有する。

アドレスデコーダ回路４１３は複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、及び複数のストリング選択ラインＳＳＬを通じてメモリセルアレイ４１１に連結される。アドレスデコーダ回路４１３は制御ロジック回路４１９の制御にしたがって動作する。アドレスデコーダ回路４１３はメモリコントローラ１２０からアドレスを受信する。アドレスデコーダ回路４１３は受信されたアドレスＡＤＤＲをデコーディングし、デコーディングされたアドレスにしたがってワードラインＷＬに印加される電圧を制御する。

ページバッファ回路４１５は複数のビットラインＢＬを通じてメモリセルアレイ４１１に連結される。ページバッファ回路４１５は複数のデータラインＤＬを通じてデータ入出力回路４１７と連結される。ページバッファ回路４１５は制御ロジック回路４１９の制御にしたがって動作する。
ページバッファ回路４１５はメモリセルアレイ４１１のメモリセルにプログラムされるデータ又はメモリセルから読み出されるデータを格納する。プログラムの時に、ページバッファ回路４１５はメモリセルにプログラムされるデータを格納する。格納されたデータに基づいて、ページバッファ回路４１５は複数のビットラインＢＬをバイアスできる。プログラムの時に、ページバッファ回路４１５は書込みドライバとして機能する。読出しの時に、ページバッファ回路４１５はビットラインＢＬの電圧をセンシングし、センシング結果を格納する。読出しの時に、ページバッファ回路４１５は感知増幅器として機能する。

データ入出力回路４１７は複数のデータラインＤＬを通じてページバッファ回路４１５と連結される。データ入出力回路４１７はメモリコントローラ１２０、２２０、又は３２０（図１、図７、又は図１３参照）とデータＤＡＴＡを交換する。
データ入出力回路４１７は受信されるデータＤＡＴＡを臨時的に格納する。データ入出力回路４１７は格納されたデータをページバッファ回路４１５に伝達する。データ入出力回路４１７はページバッファ回路４１５から伝達されるデータＤＡＴＡを臨時的に格納する。データ入出力回路４１７は格納されたデータＤＡＴＡを外部へ伝送する。データ入出力回路４１７はバッファメモリとして機能する。

制御ロジック回路４１９はメモリコントローラ４２０からコマンドＣＭＤを受信する。制御ロジック回路４１９は受信されたコマンドＣＭＤをデコーディングし、デコーディングされたコマンドにしたがって不揮発性メモリ４１０の諸般動作を制御する。制御ロジック回路４１９はメモリコントローラ４２０から多様な制御信号及び電圧をさらに受信する。
設定数は不揮発性メモリ４１０に格納される。例えば、設定数は複数のメモリブロックＢＬＫ１〜ＢＬＫｚの中でメタデータを格納するように設定されたメモリブロックに格納される。設定数は不揮発性メモリ４１０のヒューズ回路（図示せず）に格納される。ヒューズ回路（図示せず）は制御ロジック回路４１９内に提供される。

各メモリブロックのタイムスタンプは不揮発性メモリ４１０に格納される。例えば、タイムスタンプは複数のメモリブロックＢＬＫ１〜ＢＬＫｚの中でメタデータを格納するように設定されたメモリブロックに格納される。タイムスタンプは対応するメモリブロックに格納される。例えば、第１メモリブロックＢＬＫ１のタイムスタンプは、第１メモリブロックＢＬＫ１のメモリセルの中でメタデータを格納するように設定されたメモリセルに格納される。

図１６は本発明の実施形態によるメモリブロックＢＬＫａを示す回路図である。例示的に、図１５に図示されたメモリセルアレイ４１１の複数のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫａが図１６に図示される。
図１５及び図１６を参照すれば、メモリブロックＢＫＬａは複数のストリングＳＲを含む。複数のストリングＳＲは複数のビットラインＢＬ１〜ＢＬｎに各々連結される。各ストリングＳＲは接地選択トランジスタＧＳＴ、メモリセルＭＣ、及びストリング選択トランジスタＳＳＴを含む。

各ストリングＳＲの接地選択トランジスタＧＳＴはメモリセルＭＣ及び共通ソースラインＣＳＬの間に連結される。複数のストリングＳＲの接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに共通に連結される。
各ストリングＳＲのストリング選択トランジスタＳＳＴはメモリセルＭＣ及びビットラインＢＬの間に連結される。複数のストリングＳＲのストリング選択トランジスタＳＳＴは複数のビットラインＢＬ１〜ＢＬｎに各々連結される。複数のビットラインＢＬ１〜ＢＬｎはページバッファ回路４１５に連結される。

各ストリングＳＲで、接地選択トランジスタＧＳＴ及びストリング選択トランジスタＳＳＴの間に複数のメモリセルＭＣが提供される。各ストリングＳＲで、複数のメモリセルＭＣは直列連結される。
複数のストリングＳＲで、共通ソースラインＣＳＬから同一の順序に位置したメモリセルＭＣは１つのワードラインに共通に連結される。複数のストリングＳＲのメモリセルＭＣは複数のワードラインＷＬ１〜ＷＬｍに連結される。複数のワードラインＷＬ１〜ＷＬｍはアドレスデコーダ回路４１３に連結される。
１つのメモリセルＭＣは１つ又は２つ以上のビットを格納することができる。

図１７は本発明の他の実施形態によるメモリブロックＢＬＫｂを示す回路図である。図１７を参照すれば、メモリブロックＢＬＫｂは複数のセルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２を含む。複数のセルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２は行方向（ｒｏｗ ｄｉｒｅｃｔｉｏｎ）及び列方向（ｃｏｌｕｍｎ ｄｉｒｅｃｔｉｏｎ）に沿って配列されて、行及び列を形成する。
例えば、行方向（ｒｏｗ ｄｉｒｅｃｔｉｏｎ）に沿って配列されたセルストリングＣＳ１１、ＣＳ１２は第１行を形成し、行方向（ｒｏｗ ｄｉｒｅｃｔｉｏｎ）に沿って配列されたセルストリングＣＳ２１、ＣＳ２２は第２行を形成する。列方向（ｃｏｌｕｍｎ ｄｉｒｅｃｔｉｏｎ）に沿って配列されたセルストリングＣＳ１１、ＣＳ２１は第１列を形成し、列方向（ｃｏｌｕｍｎ ｄｉｒｅｃｔｉｏｎ）に沿って配列されたセルストリングＣＳ１２、ＣＳ２２は第２列を形成する。

各セルストリングは複数のセルトランジスタを含む。複数のセルトランジスタは電荷捕獲型（ｃｈａｒｇｅ ｔｒａｐ ｔｙｐｅ）セルトランジスタである。即ち、複数のセルトランジスタは絶縁膜に電荷を捕獲することによって、プログラムされ、絶縁膜に捕獲された電荷を流出することによって、消去される。
複数のセルトランジスタは接地選択トランジスタＧＳＴａ、ＧＳＴｂ、メモリセルＭＣ１〜ＭＣ６、及びストリング選択トランジスタＳＳＴａ、ＳＳＴｂを含む。各セルストリングの接地選択トランジスタＧＳＴａ、ＧＳＴｂ、メモリセルＭＣ１〜ＭＣ６、及びストリング選択トランジスタＳＳＴａ、ＧＳＴｂはセルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２が行及び列に沿って配列される平面（例えば、メモリブロックＢＬＫｂの基板の上の平面）と垂直になる高さ方向に積層される。
最下端の接地選択トランジスタＧＳＴａは共通ソースラインＣＳＬに共通に連結される。

複数のセルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２の接地選択トランジスタＧＳＴａ、ＧＳＴｂは接地選択ラインＧＳＬに共通に連結される。
例示的に、同一の高さ（又は順序）の接地選択トランジスタは同一の接地選択ラインに連結され、互に異なる高さ（又は順序）を有する接地選択トランジスタは互に異なる接地選択ラインに連結される。例えば、第１高さの接地選択トランジスタＧＳＴａは第１接地選択ラインに共通に連結され、第２高さの接地選択トランジスタＧＳＴｂは第２接地選択ラインに共通に連結される。

例示的に、同一の行の接地選択トランジスタは同一の接地選択ラインに連結され、互に異なる行の接地選択トランジスタは互に異なる接地選択ラインに連結される。例えば、第１行のセルストリングＣＳ１１、ＣＳ１２の接地選択トランジスタＧＳＴａ、ＧＳＴｂは第１接地選択ラインに連結され、第２行のセルストリングＣＳ２１、ＣＳ２２の接地選択トランジスタＧＳＴａ、ＧＳＴｂは第２接地選択ラインに連結される。

基板（又は接地選択トランジスタＧＳＴ）から同一の高さ（又は順序）に位置したメモリセルは１つのワードラインに共通に連結され、互に異なる高さ（又は順序）に位置したメモリセルは互に異なるワードラインＷＬ１〜ＷＬ６に各々連結される。例えば、メモリセルＭＣ１はワードラインＷＬ１に共通に連結される。メモリセルＭＣ２はワードラインＷＬ２に共通に連結される。メモリセルＭＣ３はワードラインＷＬ３に共通に連結される。メモリセルＭＣ４はワードラインＷＬ４に共通に連結される。メモリセルＭＣ５はワードラインＷＬ５に共通に連結される。メモリセルＭＣ６はワードラインＷＬ６に共通に連結される。

複数のセルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２の同一の高さ（又は順序）の第１ストリング選択トランジスタＳＳＴａで、互に異なる行の第１ストリング選択トランジスタＳＳＴａは互に異なるストリング選択ラインＳＳＬ１ａ〜ＳＳＬ２ａに各々連結される。例えば、セルストリングＣＳ１１、ＣＳ１２の第１ストリング選択トランジスタＳＳＴａはストリング選択ラインＳＳＬ１ａに共通に連結される。セルストリングＣＳ２１、ＣＳ２２の第１ストリング選択トランジスタＳＳＴａはストリング選択ラインＳＳＬ２ａに共通に連結される。

複数のセルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２の同一の高さ（又は順序）の第２ストリング選択トランジスタＳＳＴｂで、互に異なる行の第２ストリング選択トランジスタＳＳＴｂは互に異なるストリング選択ラインＳＳＬ１ｂ〜ＳＳＬ２ｂに各々連結される。例えば、セルストリングＣＳ１１、ＣＳ１２の第２ストリング選択トランジスタＳＳＴｂはストリング選択ラインＳＳＬ１ｂに共通に連結される。セルストリングＣＳ２１、ＣＳ２２の第２ストリング選択トランジスタＳＳＴｂはストリング選択ラインＳＳＬ２ｂに共通に連結される。

即ち、互に異なる行のセルストリングは互に異なるストリング選択ラインに連結される。同一の行のセルストリングの同一の高さ（又は順序）のストリング選択トランジスタは同一のストリング選択ラインに連結される。同一の行のセルストリングの互に異なる高さ（又は順序）のストリング選択トランジスタは互に異なるストリング選択ラインに連結される。
例示的に、同一の行のセルストリングのストリング選択トランジスタは１つのストリング選択ラインに共通に連結される。例えば、第１行のセルストリングＣＳ１１、ＣＳ１２のストリング選択トランジスタＳＳＴａ、ＳＳＴｂは１つのストリング選択ラインに共通に連結される。第２行のセルストリングＣＳ２１、ＣＳ２２のストリング選択トランジスタＳＳＴａ、ＳＳＴｂは１つのストリング選択ラインに共通に連結される。

複数のセルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２の列は互に異なるビットラインＢＬ１、ＢＬ２に各々連結される。例えば、第１列のセルストリングＣＳ１１〜ＣＳ２１のストリング選択トランジスタＳＳＴｂはビットラインＢＬ１に共通に連結される。第２列のセルストリングＣＳ１２〜ＣＳ２２のストリング選択トランジスタＳＳＴはビットラインＢＬ２に共通に連結される。

図１７に図示されたメモリブロックＢＬＫｂは例示的なものである。本発明の技術的思想は図１７に図示されたメモリブロックＢＬＫｂに限定されない。例えば、セルストリングの行の数は増加又は減少してもよい。セルストリングの行の数を変更することによって、セルストリングの行に連結されるストリング選択ライン又は接地選択ラインの数及び１つのビットラインに連結されるセルストリングの数もまた変更することができる。
セルストリングの列の数は増加又は減少してもよい。セルストリングの列の数を変更することによって、セルストリングの列に連結されるビットラインの数及び１つのストリング選択ラインに連結されるセルストリングの数もまた変更することができる。
セルストリングの高さは増加又は減少してもよい。例えば、セルストリングの各々に積層される接地選択トランジスタ、メモリセル又はストリング選択トランジスタの数は増加又は減少することができる。

例示的に、書込み及び読出しはセルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２の行の単位に遂行することができる。ストリング選択ラインＳＳＬ１ａ、ＳＳＬ１ｂ、ＳＳＬ２ａ、ＳＳＬ２ｂによって、セルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２は１つの行単位で選択されることができる。
セルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２の選択された行で、書込み及び読出しはワードラインの単位で遂行されることができる。セルストリングＣＳ１１〜ＣＳ２１、ＣＳ１２〜ＣＳ２２の選択された行で、選択されたワードラインに連結されたメモリセルがプログラムされる。

図１６に図示されたメモリブロックＢＬＫａと比較すれば、メモリブロックＢＬＫｂは高さ方向に積層された構造を有する。メモリブロックＢＬＫｂに提供されるメモリセルの数は、メモリブロックＢＬＫａに提供されるメモリセルの数より多いことがある。したがって、メモリブロックＢＬＫｂを消去するのに必要とする時間はメモリブロックＢＬＫａを消去するのに必要とする時間より長い。また、メモリブロックＢＬＫの消去を検証するのに必要とする時間は、メモリブロックＢＬＫａの消去を検証するのに必要とする時間よりさらに長い。即ち、設定数に該当する消去ブロックが予め準備される本発明の技術的思想は、図１７に図示されたような積層構造のメモリブロックでさらに大きい効用を有することができる。

図１８は本発明の実施形態によるメモリコントローラ５２０を示すブロック図である。図１８を参照すれば、メモリコントローラ５２０はバス５２１、ホストプロセッサ５２２、メモリ５２３、メモリインターフェイス５２４、エラー訂正ブロック５２５、ホストインターフェイス５２６、及び装置プロセッサ５２７を含む。
バス５２１はメモリコントローラ５２０の構成要素の間にチャンネルを提供するように構成される。

ホストプロセッサ５２２は外部ホストとの通信を制御する。ホストプロセッサ５２２は外部ホストから受信されるコマンド又はデータを処理する。ホストプロセッサ５２２は外部ホストからホストインターフェイス５２６を通じて受信されるコマンド又はデータをメモリ５２３に格納し、格納されたコマンド又はデータの制御を装置プロセッサ５２７に伝達する。ホストプロセッサ５２２はメモリ５２３に格納されたデータをホストインターフェイス５２６を通じて外部ホストへ出力する。ホストプロセッサ５２２は外部ホストと連関された諸般動作を制御する。

メモリ５２３はプロセッサ５２２の動作メモリ、キャッシュメモリ、又はバッファメモリとして使用される。メモリ５２３はプロセッサ５２２が実行するコード及び命令を格納する。メモリ５２３はプロセッサ５２２によって処理されるデータを格納する。メモリ２２３はＳＲＡＭを含む。
メモリインターフェイス５２４はプロセッサ５２２の制御にしたがって、不揮発性メモリ４１０との通信を遂行する。

エラー訂正ブロック５２５はエラー訂正を遂行する。エラー訂正ブロック５２５は不揮発性メモリ４１０に書き込まれるデータに基づいて、エラー訂正を遂行するためのパリティを生成する。データ及びパリティはメモリインターフェイス５２４を通じて不揮発性メモリ５１０に伝送され、不揮発性メモリ４１０に書き込まれる。エラー訂正ブロック５２５はメモリインターフェイスを通じて不揮発性メモリ５１０から読み出されるデータ及びパリティを利用して、データのエラー訂正を遂行する。

ホストインターフェイス５２６はプロセッサ５２２の制御によって、外部のホストと通信する。ホストインターフェイス５２６はＳＡＴＡ（Ｓｅｒｉａｌ ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ｅＳＡＴＡ、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、ＰＣＩ−ｅ、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、Ｍｉｎｉ ＵＳＢ、Ｍｉｃｒｏ ＵＳＢ、Ｆｉｒｅｗｉｒｅ、ＮＶＭｅ等のような多様な通信方式の中で少なくとも１つに基づいて通信を遂行することができる。

装置プロセッサ５２７は不揮発性メモリ４１０（図１５参照）との通信を制御する。装置プロセッサ５２７はメモリ５２３に格納されたコマンドに基づいて、メモリインターフェイス５２４を通じて不揮発性メモリ４１０へ内部コマンドを伝送する。装置プロセッサ５２７はメモリ５２３に格納されたデータをメモリインターフェイス５２４を通じて不揮発性メモリ４１０へ伝送する。装置プロセッサ５２７は不揮発性メモリ４１０からメモリインターフェイス５２４を通じて受信されるデータをメモリ５２３に格納する。装置プロセッサ５２７はメモリ５２３に格納されたデータに対する制御をホストプロセッサ５２２に伝達する。装置プロセッサ５２３は不揮発性メモリ４１０と連関された諸般動作を制御する。

装置プロセッサ５２７は不揮発性メモリ４１０のメモリブロックＢＬＫ１〜ＢＬＫｚの消去を管理する。装置プロセッサ５２７は予備ブロックキュー３２１、割当間隔計算機３２３、時間生成器３２５、及び消去管理者３２７を含む。予備ブロックキュー３２１、割当間隔計算機３２３、時間生成器３２５、及び消去管理者３２７の動作及び機能は図１乃至図１４を参照して詳細に説明したので、それ以上の説明は省略する。

例示的に、図１乃至図６を参照して説明したように、装置プロセッサ５２７の構成要素の中で時間生成器３２５は提供されなくともよい。即ち、装置プロセッサ５２７は設定数を調節する機能を支援するが、タイムスタンプにしたがって消去ブロックの再消去遂行する機能は支援しなくともよい。他の例として、図７乃至図１２を参照して説明したように、装置プロセッサ５２７に割当間隔計算機３２３が提供されなくともよい。即ち、装置プロセッサ５２７はタイムスタンプにしたがって消去ブロックを再消去する機能を支援するが、設定数を調節する機能は支援しなくともよい。

例示的に、予備ブロックキュー３２１、割当間隔計算機３２３、時間生成器３２５、及び消去管理者３２７は全て装置プロセッサ５２７によって駆動されるソフトウェアで具現されることができる。予備ブロックキュー３２１、割当間隔計算機３２３、時間生成器３２５、及び消去管理者３２７は全てハードウェアで具現されることができる。予備ブロックキュー３２１、割当間隔計算機３２３、時間生成器３２５、及び消去管理者３２７の中で少なくとも１つはハードウェアで具現され、少なくともその他の１つは装置プロセッサ５２７によって駆動されるソフトウェアで具現することができる。

図１９は本発明の第４実施形態によるメモリシステム６００を示すブロック図である。図１９を参照すれば、メモリシステム６００は不揮発性メモリ６１０及びメモリコントローラ６２０を含む。不揮発性メモリ６１０は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは１つの共通チャンネルを通じてメモリコントローラ６２０と通信するように構成される。例示的に、複数の不揮発性メモリチップは第１乃至第ｋチャンネルＣＨ１〜ＣＨｋを通じてメモリコントローラ６２０と通信するように図示されている。
図１９では、１つのチャンネルに複数の不揮発性メモリチップが連結されると説明された。しかし、１つのチャンネルに１つの不揮発性メモリチップが連結されるようにメモリシステム６００が変更されてもよい。

図２０は本発明の第５実施形態によるメモリシステム７００を示すブロック図である。図２０を参照すれば、メモリシステム７００は不揮発性メモリ７１０、メモリコントローラ７２０、及びメモリ７３０を含む。図１９を参照して説明されたメモリシステム６００と比較すれば、メモリシステム７００はメモリ７３０をさらに含む。
メモリ７３０はメモリシステム７００のバッファメモリである。例えば、メモリコントローラ７２０は外部ホストから受信されるデータをメモリ７３０に臨時的に格納することができる。メモリ７３０に格納されたデータは不揮発性メモリ７１０に書き込まれる。メモリコントローラ７２０は不揮発性メモリ７１０から読み出したデータをメモリ７３０に臨時的に格納することができる。メモリ７３０に格納されたデータは外部ホストへ出力されるか、或いは不揮発性メモリ７１０に再書き込まれる。メモリ７３０はＤＲＡＭを含む。
例示的に、本発明の実施形態によるメモリシステムはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を形成する。

本発明の実施形態によるメモリシステムはメモリカード又は埋め込み型メモリのようなストレージモジュールを形成することができる。例えば、本発明の実施形態によるメモリシステムは、ＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュストレージ（ＵＦＳ）モジュール、ｅＭＭＣ（ｅｍｂｅｄｅｄ ＭＭＣ）モジュール等のような多様なストレージモジュールを形成することができる。

図２１は本発明の実施形態によるコンピューティング装置１０００を示すブロック図である。図２１を参照すれば、コンピューティング装置１０００はプロセッサ１１００、メモリ１２００、ストレージ１３００、モデム１４００、及び使用者インターフェイス１５００を含む。
プロセッサ１１００はコンピューティング装置１０００の諸般動作を制御し、論理演算を遂行することができる。例えば、プロセッサ１１００はシステムオンチップ（ＳｏＣ、Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）で構成することができる。プロセッサ１１００は汎用コンピュータに使用される汎用プロセッサ、特殊目的コンピュータに使用される特殊目的プロセッサ、又はモバイルコンピューティング装置に使用されるアプリケーションプロセッサであってもよい。

メモリ１２００はプロセッサ１１００と通信できる。メモリ１２００はプロセッサ１１００又はコンピューティング装置１０００のメインメモリである。プロセッサ１１００はメモリ１２００にコード又はデータを臨時的に格納することができる。プロセッサ１１００はメモリ１２００を利用してコードを実行し、データを処理できる。プロセッサ１１００はメモリ１２００を利用して運営体系、アプリケーションのような多様なソフトウェアを実行することができる。プロセッサ１１００はメモリ１２００を利用してコンピューティング装置１０００の諸般動作を制御することができる。メモリ１２００はＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等のような揮発性メモリ、又はフラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等のような不揮発性メモリを含むことができる。メモリ１２０はランダムアクセスメモリで構成されることができる。

ストレージ１３００はプロセッサ１１００と通信できる。ストレージ１３００は長期的に保存されなければならないデータを格納することができる。即ち、プロセッサ１１００は長期的に保存されなければならないデータをストレージ１３００に格納することができる。ストレージ１３００はコンピューティング装置１０００を駆動するためのブートイメージを格納することができる。ストレージ１３００は運営体系、アプリケーションのような多様なソフトウェアのソースコードを格納することができる。ストレージ１３００は運営体系、アプリケーションのような多様なソフトウェアによって処理されたデータを格納することができる。

例示的に、プロセッサ１１００はストレージ１３００に格納されたソースコードをメモリ１２００にロードし、メモリ１２００にロードされたコードを実行することによって、運営体系、アプリケーションのような多様なソフトウェアを駆動することができる。プロセッサ１１００はストレージ１３００に格納されたデータをメモリ１２００にロードし、メモリ１２００にロードされたデータを処理できる。プロセッサ１１００はメモリ１２００に格納されたデータの中で長期的に保存しようとするデータをストレージ１３００に格納することができる。

ストレージ１３００はフラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等のような不揮発性メモリを含むことができる。
ストレージ１３００は本発明の実施形態によるメモリシステムを含むことができる。例えば、ストレージ１３００は自由ブロックの割当間隔にしたがって、消去ブロックに維持されるメモリブロックの数である設定数を調節することができる。ストレージ１３００は消去ブロックのタイムスタンプに基づいて、消去ブロックを再消去することができる。

モデム１４００はプロセッサ１１００の制御にしたがって外部装置と通信を遂行することができる。例えば、モデム１４００は外部装置と有線又は無線通信を遂行することができる。モデム１４０はＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＷｉＭａｘ、ＧＳＭ（登録商標）（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＷｉＦｉ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）等のような多様な無線通信方式、又はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、Ｆｉｒｅｗｉｒｅ、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）等のような多様な有線通信方式少なくとも１つに基づいて通信を遂行することができる。

使用者インターフェイス１５００はプロセッサ１１００の制御にしたがって使用者と通信できる。例えば、使用者インターフェイス１５００はキーボード、キーパッド、ボタン、タッチパネル、タッチスクリーン、タッチパッド、タッチボール、カメラ、マイク、ジャイロスコープセンサ、振動センサ、等のような使用者入力インターフェイスを含むことができる。使用者インターフェイス１５０はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置、ＡＭＯＬＥＤ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ ＯＬＥＤ）表示装置、ＬＥＤ、スピーカ、モータ等のような使用者出力インターフェイスを含むことができる。
コンピューティング装置１０００はスマートフォン、スマートパッド、スマートカメラ等のようなモバイルコンピューティング装置を形成することができる。コンピューティング装置１０００は個人用コンピュータ、ノートブック型コンピュータ、スマートテレビジョン等のような多様な装置を形成することができる。

本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。したがって、本発明の範囲は上述した実施形態に限定して定めてはならないし、後述する特許請求の範囲のみでなく、この発明の特許請求の範囲と均等なものによって定められる。

１００、２００、３００ メモリシステム
１１０、２１０、３１０、４１０ 不揮発性メモリ
ＢＬＫ１〜ＢＬＫｚ メモリブロック
４１１ メモリセルアレイ
４１３ アドレスデコーダ回路
４１５ ページバッファ回路
４１７ データ入出力回路
４１９ 制御ロジック回路
１２０、２２０、３２０、５２０ メモリコントローラ
５２１ バス
５２２ ホストプロセッサ
５２３ メモリ
５２４ メモリインターフェイス
５２５ エラー訂正ブロック
５２６ ホストインターフェイス
５２７ 装置プロセッサ
１２１、２２１、３２１ 予備ブロックキュー
１２３、３２３ 割当間隔計算機
２２５、３２５ 時間生成器
１２７、２２７、３２７ 消去管理者
１０００ コンピューティング装置
１１００ プロセッサ
１２００ メモリ
１３００ ストレージ
１４００ モデム
１５００ 使用者インターフェイス

Claims (20)

1. 複数のメモリブロックを含む不揮発性メモリ及び前記不揮発性メモリを制御するメモリコントローラを含むメモリシステムの動作方法において、
   前記複数のメモリブロックの中で自由ブロックの割当間隔を計算する段階と、
   前記割当間隔にしたがって前記複数のメモリブロックの中で消去ブロックの数を調節する段階と、を含み、
   前記消去ブロックは、前記複数のメモリブロックの中で消去された状態のメモリブロックを示し、
   前記自由ブロックは、前記消去ブロックの中でデータを書き込むように選択されたメモリブロックを示す動作方法。
2. 前記割当間隔は、最も最近に前記自由ブロックに割当された予め定まれた個数のメモリブロックの割当間隔である請求項１に記載の動作方法。
3. 前記消去ブロックの数を調節する段階で、前記割当間隔が増加すれば、前記消去ブロックの数が減少される請求項１に記載の動作方法。
4. 前記消去ブロックの数を調節する段階で、前記割当間隔が減少すれば、前記消去ブロックの数が増加される請求項１に記載の動作方法。
5. 無効ブロックを消去して消去ブロックを生成する時、タイムスタンプ（ｔｉｍｅ ｓｔａｍｐ）を格納する段階をさらに含み、
   前記無効ブロックは、前記複数のメモリブロックの中で無効データを格納し、前記無効データを格納したデータブロックが無効化されて生成されるメモリブロックであり、
   前記タイムスタンプは、前記無効ブロックが消去されて前記消去ブロックが生成された時間を示す請求項１に記載の動作方法。
6. 前記タイムスタンプにしたがって、前記消去ブロックを再び消去する段階をさらに含む請求項５に記載の動作方法。
7. 前記タイムスタンプが示す時間と現在時間との差が所定の閾値時間よりも大きい場合、前記消去ブロックが再び消去される請求項６に記載の動作方法。
8. 前記現在時間は、前記消去ブロックを前記自由ブロックに割当することを要請する要請が生成された時間を示す請求項７に記載の動作方法。
9. 前記要請にしたがって、前記再び消去された消去ブロックが前記自由ブロックに割当される請求項８に記載の動作方法。
10. 前記要請にしたがって、前記再び消去された消去ブロックではない他の消去ブロックが前記自由ブロックに割当される請求項８に記載の動作方法。
11. 複数のメモリブロックを含む不揮発性メモリ及び前記不揮発性メモリを制御するメモリコントローラを含むメモリシステムの動作方法において、
    無効ブロックを消去して消去ブロックを生成する時、タイムスタンプ（ｔｉｍｅ ｓｔａｍｐ）を格納する段階と、
    前記タイムスタンプが示す時間と現在時間との差が所定の閾値時間よりも大きい場合、前記消去ブロックを予備ブロックキューにエンキュー（ｅｎｑｕｅｕｅ）する段階と、を含み、
    前記タイムスタンプは、前記無効ブロックが消去されて前記消去ブロックが生成された時間を示し、
    前記無効ブロックは、前記複数のメモリブロックの中で無効データを格納するメモリブロックであり、
    前記消去ブロックは、前記複数のメモリブロックの中で消去された状態であるメモリブロックであり、
    前記予備ブロックキューは、自由ブロックが割当される割当間隔にしたがって調整された消去ブロックの数を維持するように構成された動作方法。
12. 前記タイムスタンプが示す時間と現在時間との差が前記閾値時間よりも大きくない場合、前記消去ブロックは前記自由ブロックに割当される請求項１１に記載の動作方法。
13. 前記現在時間は、前記消去ブロックを前記自由ブロックに割当することを要請する要請が生成された時間を示し、
    前記自由ブロックは、前記複数のメモリブロックの中でデータを格納しない状態であり、データを格納するデータブロックに選択されるメモリブロックを示す請求項１１に記載の動作方法。
14. 前記要請にしたがって、前記消去ブロックが前記自由ブロックに割当される請求項１３に記載の動作方法。
15. 前記要請にしたがって、前記再び消去された消去ブロックではない他の消去ブロックが前記自由ブロックに割当される請求項１３に記載の動作方法。
16. 前記タイムスタンプは、前記消去ブロックのアドレスとマッピングされて共に格納される請求項１１に記載の動作方法。
17. 不揮発性メモリの動作方法において、
    メモリコントローラが自由ブロックの要請に応答して複数の消去ブロックの中から１つの消去ブロックを選択する段階と、
    前記メモリコントローラが前記選択された消去ブロックに連関されたタイムスタンプに基づいて経過時間を計算する段階と、
    前記経過時間が所定の閾値時間よりも大きい場合、前記メモリコントローラが前記選択された消去ブロックを予備ブロックキューにエンキューする段階と、
    前記経過時間が前記閾値時間に到達しなかった場合、前記メモリコントローラが前記選択された消去ブロックを前記自由ブロックに割当する段階と、を含み、
    前記消去ブロックは、前記不揮発性メモリの複数のメモリブロックの中で消去状態を有するメモリブロックであり、
    前記自由ブロックは、前記消去ブロックの中でデータが書き込まれるように選択されたメモリブロックであり、
    前記予備ブロックキューは、自由ブロックが割当される割当間隔にしたがって調整された消去ブロックの数を維持するように構成された動作方法。
18. 前記経過時間が前記閾値時間に到達した時に、前記消去ブロックの中から他の１つの消去ブロックを選択する段階と、
    請求項１７の段階を再び遂行する段階と、を含む請求項１７に記載の動作方法。
19. 前記経過時間が前記閾値時間に到達した時に、前記選択された消去ブロックを、無効データを格納する無効ブロックに設定する段階をさらに含む請求項１７に記載の動作方法。
20. 前記タイムスタンプは、無効データを格納する無効ブロックが消去された時間を示す請求項１７に記載の動作方法。
    

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