KR20160144562A

KR20160144562A - 불휘발성 메모리 모듈 및 그것의 동작 방법

Info

Publication number: KR20160144562A
Application number: KR1020150080745A
Authority: KR
Inventors: 남희현; 조영진
Original assignee: 삼성전자주식회사
Priority date: 2015-06-08
Filing date: 2015-06-08
Publication date: 2016-12-19
Also published as: KR102290988B1

Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 모듈은 적어도 하나의 불휘발성 메모리, 그리고 디바이스 컨트롤러를 포함할 수 있다. 상기 디바이스 컨트롤러는 호스트로부터 데이터 및 에러 정정 코드를 수신하고, 상기 에러 정정 코드를 이용하여 상기 데이터의 에러를 검출하고, 상기 데이터의 에러를 정정하는 디바이스 컨트롤러를 포함할 수 있다. 상기 디바이스 컨트롤러는 에러 정정 모듈을 로딩하고 구동하여 상기 데이터의 에러를 정정할 수 있다. 본 발명의 실시 예에 따르면, 불휘발성 메모리 모듈의 칩 사이즈를 감소시킬 수 있다. 그리고, 에러 정보를 관리하여 호스트로 전송될 수 있도록 함으로써, 호스트로부터의 데이터 수신의 신뢰성을 향상시킬 수 있다.

Description

불휘발성 메모리 모듈 및 그것의 동작 방법{NONVOLATILE MEMORY MODULE AND OPERATING METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는, 불휘발성 메모리 모듈에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽기 및 쓰기 속도가 빠른 장점이 있지만, 전원 공급이 끊기면 저장된 데이터가 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터가 보존된다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.

최근에 호스트와 데이터 스토리지 사이의 통신 속도를 향상시키기 위한 많은 연구가 이루어지고 있다. 예를 들어, 플래시 메모리를, 메모리(예를 들어, DRAM 등) 슬롯에 장착하여 통신 속도를 향상시키려는 연구 등이 있다. 다만, 이 경우 기존의 인터페이스와의 호환성 유지, 및 데이터의 신뢰성을 확보가 필수적으로 요구된다. 따라서, 기존의 인터페이스와 호환성을 유지하고 데이터의 신뢰성을 보장할 수 있는 플래시 메모리 장치를 개발하는 것이 중요한 문제로 부각되고 있다.

본 발명의 목적은 호스트로부터 수신된 데이터의 에러 검출은 하드웨어를 이용하여 수행하고, 에러의 정정은 펌웨어를 이용하여 수행함으로써 불휘발성 메모리 모듈의 칩 사이즈를 감소시키는 데 있다.

본 발명의 다른 목적은 에러 정보를 관리하여 호스트로 전송될 수 있도록 함으로써, 호스트로부터의 데이터 수신의 신뢰성을 향상시키는 데 있다.

본 발명의 실시 예에 따른 불휘발성 메모리 모듈은, 적어도 하나의 불휘발성 메모리, 그리고 호스트로부터 데이터 및 에러 정정 코드를 수신하고, 상기 에러 정정 코드를 이용하여 상기 데이터의 에러를 검출하고, 상기 데이터의 에러를 정정하는 디바이스 컨트롤러를 포함하되, 상기 디바이스 컨트롤러는 에러 정정 모듈을 실행하여 상기 데이터의 에러를 정정할 수 있다.

실시 예로써, 상기 호스트와 상기 불휘발성 메모리 모듈은 듀얼 데이터 레이트(dual data rate; DDR) 인터페이스를 통하여 통신할 수 있다.

다른 실시 예로써, 상기 불휘발성 메모리 모듈은 듀얼 인-라인 메모리 모듈(Dual In-line Memory Module; DIMM)일 수 있다.

또 다른 실시 예로써, 상기 디바이스 컨트롤러는, 상기 데이터가 저장되는 램을 포함하고, 상기 호스트와 인터페이싱을 수행하는 물리 계층, 그리고 상기 램과 상기 불휘발성 메모리 사이에서의 데이터 교환을 제어하는 DIMM 컨트롤러를 포함할 수 있다.

또 다른 실시 예로써, 상기 DIMM 컨트롤러는 상기 데이터의 에러를 검출하는 하드웨어로 구현된 에러 검출기를 포함할 수 있다.

또 다른 실시 예로써, 상기 DIMM 컨트롤러는, 상기 데이터를 스트림 패킷의 형태로 가공하여 상기 불휘발성 메모리로 전송하는 스트림 패킷 생성기, 그리고 상기 데이터의 에러가 정정되지 않은 경우, 상기 정정되지 않은 데이터에 관한 상태 정보를 업데이트하는 상태 정보 생성기를 더 포함할 수 있다.

또 다른 실시 예로써, 상기 DIMM 컨트롤러는 상기 상태 정보를 상기 램으로 전송할 수 있다.

또 다른 실시 예로써, 상기 상태 정보는 상기 호스트에 의해 액세스 되어, 상기 호스트가 상기 데이터를 재전송하는데 참조될 수 있다.

또 다른 실시 예로써, 상기 데이터는 스토리지 커맨드, 스토리지 어드레스, 및 쓰기 데이터를 포함하고, 상기 램은 상기 스토리지 커맨드 및 상기 스토리지 어드레스가 저장되는 읽기 영역, 상기 쓰기 데이터가 저장되는 쓰기 영역, 그리고 상기 스토리지 커맨드의 실행이 완료되었는지 여부에 관한 상태 정보가 저장되는 상태 영역을 포함할 수 있다.

또 다른 실시 예로써, 상기 에러 정정 모듈은 상기 불휘발성 메모리 또는 상기 디바이스 컨트롤러에 구비된 ROM으로부터 로딩될 수 있다.

본 발명의 실시 예에 따른 불휘발성 메모리 모듈은, 적어도 하나의 불휘발성 메모리, 그리고 호스트로부터 데이터 및 에러 정정 코드를 수신하고, 상기 에러 정정 코드를 이용하여 상기 데이터의 에러를 검출하고, 에러 정정 모듈을 실행하여 상기 데이터의 에러를 정정하는 디바이스 컨트롤러를 포함하되, 상기 디바이스 컨트롤러는, 상기 호스트로부터 램 커맨드 및 램 어드레스를 수신하는 램 컨트롤러, 그리고 상기 램 커맨드 및 상기 램 어드레스에 따라 상기 데이터가 저장되는 램을 포함하는 물리 계층, 상기 램과 상기 불휘발성 메모리 사이에서의 데이터 교환을 제어하는 DIMM 컨트롤러, 그리고 상기 에러 정정 모듈을 실행하는 프로세서를 포함 할 수 있다.

실시 예로써, 상기 DIMM 컨트롤러는, 상기 데이터의 에러를 검출하는 에러 검출기, 그리고 상기 데이터의 에러가 정정되지 않은 경우, 상기 정정되지 않은 데이터에 관한 상태 정보를 업데이트하는 상태 정보 생성기를 포함할 수 있다.

다른 실시 예로써, 상기 상태 정보는 상기 램에 저장되고, 상기 상태 정보는 상기 호스트에 의해 액세스 되어, 상기 호스트가 상기 데이터를 재전송하는데 참조될 수 있다.

또 다른 실시 예로써, 상기 호스트와 상기 불휘발성 메모리 모듈은 듀얼 데이터 레이트(dual data rate; DDR) 인터페이스를 통하여 통신할 수 있다.

또 다른 실시 예로써, 상기 불휘발성 메모리 모듈은 듀얼 인-라인 메모리 모듈(Dual In-line Memory Module; DIMM)일 수 있다.

본 발명의 실시 예에 따르면, 호스트로부터 수신된 데이터의 에러 검출은 하드웨어를 이용하여 수행하고, 에러의 정정은 펌웨어를 이용하여 수행함으로써 불휘발성 메모리 모듈의 칩 사이즈를 감소시킬 수 있다.

본 발명의 다른 실시 예에 따르면, 에러 정보를 관리하여 호스트로 전송될 수 있도록 함으로써, 호스트로부터의 데이터 수신의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 스토리지 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 데이터 스토리지의 구성을 좀 더 상세하게 보여주는 블록도이다.
도 3은 도 2에 도시된 데이터 스토리지 및 소프트웨어 계층을 예시적으로 보여주는 블록도이다.
도 4는 도 2에 도시된 램의 구조를 상세하게 보여주는 블록도이다.
도 5는 도 2에 도시된 데이터 스토리지에 대한 쓰기 동작을 보여주는 순서도이다.
도 6은 도 2에 도시된 데이터 스토리지에 대한 읽기 동작을 보여주는 순서도이다.
도 7은 호스트(100)와 데이터 스토리지 사이의 데이터 통신을 예시적으로 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따라 에러를 검출하고 정정하는 과정을 보여주는 블록도이다.
도 9는 도 8에 도시된 DIMM 컨트롤러를 좀 더 상세하게 보여주는 블록도이다.
도 10은 도 8에 도시된 DIMM 컨트롤러의 다른 실시 예를 좀 더 상세하게 보여주는 블록도이다.
도 11은 본 발명의 스토리지 시스템에 있어서, 호스트로부터 수신된 데이터의 에러를 검출하고 정정하는 방법을 보여주는 순서도이다.
도 12는 본 발명의 실시 예에 따른 디바이스 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 13은 본 발명의 다른 실시 예에 따른 디바이스 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 14는 도 2에 도시된 불휘발성 메모리들 중 어느 하나를 예시적으로 보여주는 블록도이다.
도 15는 도 14의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 예를 보여주는 회로도이다.
도 16은 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다.
도 17은 도 16의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도이다.
도 18은 도 16의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도이다.
도 19는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템의 다른 예를 예시적으로 보여주는 블록도이다.
도 20은 도 19의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 21은 도 19의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 22는 도 19의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 23은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템이 적용된 서버 시스템을 예시적으로 보여주는 도면이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 잘 이해될 것이다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.

비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 따라서, 본 명세서에서 사용된 제 1 구성요소, 구간, 층과 같은 용어는 본 발명의 사상을 벗어나지 않는 범위 내에서 제 2 구성요소, 구간, 층 등으로 사용될 수 있다.

"아래의", "하부의", "위의", "상부의", 및 이와 유사한 용어들은 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 배치되는 경우를 모두 포함한다. 그리고, 공간적으로 상대적인 이러한 용어들은 도면에 도시된 방향에 더하여 다른 방향을 포함하는 것으로 이해되어야 한다. 예를 들어, 만일 장치가 뒤집히면, "아래의"로 설명된 구성요소는 "위의"가 될 것이다.

본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.

도 1은 본 발명의 실시 예에 따른 스토리지 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 스토리지 시스템(10)은 호스트(100) 및 데이터 스토리지(200)를 포함할 수 있다.

호스트(100)는 데이터 스토리지(200)에 대한 읽기 동작 또는 쓰기 동작을 수행하기 위해 데이터 스토리지(200)에 액세스할 수 있다. 호스트(100)는 디바이스 컨트롤러(210)의 물리 계층(230)에 액세스할 수 있다. 호스트(100)는 ECC 인코더(110) 및 ECC 디코더(120)를 포함할 수 있다. ECC 인코더(120)는 데이터 스토리지(200)로 전송되는 데이터를 인코딩할 수 있다. 예를 들어, ECC 인코더(120)는 데이터 스토리지(200)로 전송되는 데이터(예를 들어, 스토리지 커맨드, 읽기 데이터, 쓰기 데이터 등)에 에러 정정 코드 패리티(error correcting code parity; ECC parity)를 부가하여 전송할 수 있다. ECC 패리티는 데이터 스토리지(200)로 전송된 데이터에 에러가 있는지 여부 및 에러는 정정하는데 사용될 수 있다. ECC 디코더(120)는 데이터 스토리지(200)로부터 전송된 데이터(예를 들어, 읽기 데이터)를 디코딩하여 에러가 있는지 여부를 판단할 수 있다.

데이터 스토리지(200)는 데이터 스토리지(200)의 전반적인 동작을 제어하는 디바이스 컨트롤러(210)를 포함할 수 있다. 디바이스 컨트롤러(210)는 호스트(100)와의 인터페이싱을 위한 DIMM PHY(즉, 물리 계층)(230)를 포함할 수 있다. 데이터 스토리지(200)는 DIMM (Dual In-line Memory Module) 인터페이스와 같은 고속 인터페이스를 통하여 호스트(100)와 연결될 수 있다. 즉, DIMM PHY(220)는 듀얼 데이터 레이트(예를 들어, DDR2, DDR3, DDR4 등) 프로토콜에 따라 호스트(100)와 인터페이싱할 수 있다. 디바이스 컨트롤러(210)는 물리 계층(230)과 불휘발성 메모리(280) 사이에서 데이터의 송수신을 제어하는 DIMM 컨트롤러(240)를 포함할 수 있다. DIMM 컨트롤러(240)는 호스트(100)로부터 수신된 데이터에 에러가 있는지 여부를 판단하는 에러 검출기(244)를 포함할 수 있다.

본 발명의 실시 예에 따르면, 디바이스 컨트롤러(210)는 하드웨어(즉, 에러 검출기, 244)를 이용하여 호스트로부터 수신된 데이터에 에러가 있는지 여부를 검사한다. 그리고, 디바이스 컨트롤러(210)는 에러 정정 펌웨어를 구동함으로써, 검출된 에러를 정정한다. 즉, 에러 검출은 하드웨어를 이용하되, 에러 정정은 펌웨어를 이용하여 수행함으로써, 칩 사이즈를 감소시킬 수 있다.

도 2는 도 1에 도시된 데이터 스토리지(200)의 구성을 좀 더 상세하게 보여주는 블록도이다. 도 2를 참조하면, 데이터 스토리지(200)는 디바이스 컨트롤러(210), 불휘발성 메모리(280), 및 버퍼(290)를 포함할 수 있다.

디바이스 컨트롤러(210)는 적어도 하나의 프로세서(220), DIMM PHY(즉, 물리 계층)(230), DIMM 컨트롤러(240), 불휘발성 메모리 인터페이스(250), ROM(260), 및 버퍼 매니저(270)를 포함할 수 있다.

프로세서(220)는 디바이스 컨트롤러(210)의 전반적인 동작을 제어할 수 있다. 프로세서(220)는 디바이스 컨트롤러(210)를 구동하기 위한 펌웨어(firmware)를 구동할 수 있다. 예를 들어, 프로세서(210)는 에러 검출기(244)에 의해 검출된 에러를 정정하는 펌웨어를 로딩하여 구동할 수 있다. 예를 들어, 펌웨어는 프로세서(220)에 구비된 캐시 메모리 또는 버퍼(290) 등과 같은 다양한 저장 공간에 로딩되어 구동될 수 있다.

DIMM PHY(230)는 호스트(100)로부터 램 커맨드(CND_R), 램 어드레스(ADDR_R), 및 클록(CK)를 수신하는 램 컨트롤러(232)를 포함할 수 있다. 그리고, DIMM PHY(230)는 데이터(DQ)와 데이터 스트로브 신호(DQS)를 사용하여 호스트(100)와 교환하는 데이터를 저장하는 램(234)을 포함할 수 있다. 이때, 호스트(100)로부터 수신된 램 어드레스(ADDR_R)에 따라 지정된 램(234)의 공간에, 데이터(CMD_S, ADDR_S, DATA, STI)가 저장될 수 있다. 이때, 호스트로부터 수신되는 데이터는 ECC 패리티가 부가된, 인코딩된 데이터일 수 있다.

램(234)은 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 저장하는 영역, 데이터(DATA)를 저장하는 영역, 상태 정보(STI)를 저장하는 영역으로 구분될 수 있다. 그러나, 이에 한정되는 것은 아니며, 램(234)은 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 데이터(DATA), 및 상태 정보(STI)를 저장하는, 하나의 링버퍼로써 구현될 수 있다.

DIMM 컨트롤러(240)는 램(234)에 저장된 데이터를 처리하기 위해 램(234)에 액세스할 수 있다. 예를 들어, DIMM 컨트롤러(240)는 불휘발성 메모리(280)로 저장될 쓰기 데이터를 읽어내고, 이를 불휘발성 메모리(280)로 전달할 수 있다. 그리고, DIMM 컨트롤러(240)는 불휘발성 메모리(280)로부터 읽혀진 데이터를 램(234)으로 전달할 수 있다. 예를 들어, DIMM 컨트롤러(240)는 호스트(100)로부터 전송된 인코딩된 데이터(예를 들어, CMD_S, ADDR_S, DATA 등)의 에러를 검출하는 에러 검출기(244)를 포함할 수 있다.

불휘발성 메모리 인터페이스(250)는 디바이스 컨트롤러(210)와 불휘발성 메모리(280) 사이의 인터페이스를 제공할 수 있다. 예를 들어, 디바이스 컨트롤러(210)는 불휘발성 메모리 인터페이스(250)를 통하여 불휘발성 메모리(280)와 데이터를 송수신할 수 있다.

ROM(260)은 디바이스 컨트롤러(210)를 동작시키는데 필요한 다양한 동작 또는 펌웨어 등이 저장될 수 있다. 예를 들어, ROM(260)은 에러 검출기(244)에 의해 검출된 에러를 정정하는 펌웨어를 저장할 수 있다. 그리고, ROM(260)은 호스트(100)와의 인터페이싱을 수행하기 위한 코드 데이터를 저장할 수 있다.

버퍼 매니저(270)는 디바이스 컨트롤러(210)와 버퍼(290) 사이의 인터페이스를 제공할 수 있다.

불휘발성 메모리(280)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithi234ally) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithi234al)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.

본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.

3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다. 그러나, 이에 한정되지 않으며, 불휘발성 메모리(280)는 플래너(planar) 타입의 메모리 어레이를 포함할 수도 있다.

불휘발성 메모리(280)는 복수의 채널(CH)들을 통하여 불휘발성 메모리 인터페이스(240)에 연결될 수 있다. 예를 들어, 불휘발성 메모리(280)는 플래시 메모리, P234cM (Phase-change 234cndom Access Memory), R234cM (Resistive 234cM), M234cM (Magnetic 234cM), Fe234cM (Ferroelectric 234cM) 등과 같은 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다

버퍼(290)는 디바이스 컨트롤러(210)의 버퍼 메모리, 워킹 메모리 또는 캐시 메모리로써 사용될 수 있다. 예를 들어, 버퍼 메모리(290)는 DRAM(dynamic random access memory), SRAM(static random access memory), PRAM(Phase-change RAM) 등과 같은 다양한 랜덤 액세스 메모리를 포함할 수 있다.

본 발명의 실시 예에 따른 디바이스 컨트롤러(210)는 하드웨어(즉, 에러 검출기, 240)를 이용하여 호스트로부터 수신된 인코딩된 데이터의 에러를 검출한다. 그리고, 디바이스 컨트롤러(210)는 펌웨어를 구동하여, 검출된 에러를 정정한다. 즉, 하드웨어를 이용하여 에러를 정정하는 대신에 펌웨어를 이용하여 에러를 정정함으로써 반도체 장치의 칩 사이즈를 감소시킬 수 있다.

도 3은 도 2에 도시된 데이터 스토리지 및 소프트웨어 계층을 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 호스트에서 호스트 계층 소프트웨어(100')가 구동될 수 있다. 그리고 데이터 스토리지(200)에는 불휘발성 메모리 계층의 소프트웨어 또는 펌웨어(200')가 구동될 수 있다.

호스트 계층(100')에서 다양한 소프트웨어들이 구동될 수 있다. 예를 들어, 애플리케이션(101')과 운영 체제(102')는 호스트 상위 계층(HL1)에 포함될 수 있다. 애플리케이션(101')은 기본적인 서비스로 구동되거나, 사용자에 의해 구동되는 상위 계층의 소프트웨어일 수 있다. 운영 체제(102')는 프로그램 실행, 파일 접근, 애플리케이션의 구동, 데이터 스토리지(200)의 제어 등과 같은 스토리지 시스템(10)에 대한 전반적인 제어 동작을 수행할 수 있다.

램 드라이버(103') 및 DIMM 계층(104')은 데이터 스토리지(200)에 접근하기 위한 호스트 하위 계층(HL2)를 구성할 수 있다. 램 드라이버(103')나 DIMM 계층 드라이버(104')는 실질적으로 운영 체제의 커널(Kernel)에 포함될 수도 있다. 호스트 상위 계층(HL1)에서 제공되는 접근 요청에 대해, 램 드라이버(103')는 데이터 스토리지(200)의 램(234')에 접근하기 위한 제어 동작을 수행할 수 있다. 예를 들어, 램 드라이버(103')는 운영 체제(102') 레벨에서 데이터 스토리지(200)의 램(234')을 제어하기 위한 제어 모듈일 수 있다. 램(234')에 대한 애플리케이션(101')이나 운영 체제(102')에서의 접근 요청이 발생하면, 램 드라이버(103')가 호출될 수 있다. 그리고, 램 드라이버(103')와 함께 DIMM 계층 드라이버(104')가 호출되어 램(234')에 대한 실질적인 물리 계층 레벨에서의 접근을 지원할 수 있다.

불휘발성 메모리 계층(200')에는 메모리 상위 계층(ML1)과 메모리 하위 계층(ML2)이 포함될 수 있다. 메모리 상위 계층(ML1)에서는 램(234')에 기록되는 상위 명령어(CMD_R)나 상위 어드레스(ADDR_R)에 따른 불휘발성 메모리(280')로의 접근이 제어된다. 메모리 상위 계층(ML1)은 컨트롤 계층(240')에 의해서 불휘발성 메모리(280')로의 접근 및 메모리 관리 동작이 수행될 수 있다. 예를 들어, 불휘발성 메모리(280')에 대한 가비지 컬렉션, 웨어 레벨링, 스트림 제어 등에 대한 제어가 컨트롤 계층(240')에 의해서 수행될 수 있다. 반면, 메모리 하위 계층(ML2)에서는 램(234')과 호스트(100) 간의 인터페이싱이 수행될 수 있다. 즉, 메모리 하위 계층(ML2)은 램 컨트롤러(232)를 통해서 제공되는 램 명령어(CMD_R)나 램 어드레스(ADDR_R)에 대한 램(234')의 데이터를 읽거나 기입하는 동작을 수행할 수 있다. 메모리 하위 계층(ML2)은 메모리 상위 계층(ML1)의 요청에 따라 램(234')에 접근할 수도 있다.

상술한 계층 구조를 갖는 소프트웨어 또는 펌웨어에 의해 호스트는 불휘발성 메모리(280)에 접근할 수 있다. 즉, DIMM 형태로 구성되는 데이터 스토리지의 불휘발성 메모리(280)에 대한 접근은 램(234)을 매개체로하여 제공되는 커맨드, 어드레스(CMD_R, ADDR_R)를 디코딩함으로써 수행될 수 있다.

도 4는 도 2에 도시된 램의 구조를 상세하게 보여주는 블록도이다. 도 4를 참조하면, 램(234)은 커맨드 영역(234a), 쓰기 영역(234b), 읽기 영역(234c), 및 상태 영역(234d)을 포함할 수 있다. 호스트(100) 또는 DIMM 컨트롤러(240)로부터 수신된 데이터는, 호스트(100)로부터 수신된 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클럭(CK)에 따라, 커맨드 영역(234a), 쓰기 영역(234b), 읽기 영역(234c), 및 상태 영역(234d) 중 어느 하나에 저장될 수 있다. 예를 들어, 램(234)은 호스트와 DIMM 컨트롤러(240)에 의해 동시에 액세스 될 수 있는 듀얼 포트 S234cM일 수 있다.

커맨드 영역(234a)은 램 컨트롤러(232)의 제어에 따라 호스트(100)로부터 수신되는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 저장할 수 있다. DIMM 컨트롤러는 커맨드 영역(234a)에 저장된 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 읽을 수 있다.

쓰기 영역(234b)은 램 컨트롤러(232)의 제어에 따라 수신되는 쓰기 데이터(DATA_W)를 저장할 수 있다. DIMM 컨트롤러(240)는 램(234)의 쓰기 영역(234b)에 저장된 쓰기 데이터(DATA_W)를 읽을 수 있다.

읽기 영역(234c)은 DIMM 컨트롤러(232)의 제어에 따라 수신되는 읽기 데이터(DATA_R)를 저장할 수 있다. DIMM 컨트롤러(240)는 램(234)의 읽기 영역(234c)에 저장된 쓰기 데이터(DATA_R)를 읽을 수 있다.

상태 영역(234d)은 스토리지 커맨드(CMD_S)가 완전히 처리되었는지 여부에 관한 상태 정보(STI)를 저장할 수 있다. 상태 영역(234d)에 저장된 상태 정보는 호스트로 전달되거나 또는 DIMM 컨트롤러(240)로 전달될 수 있다. 예를 들어, 호스트(100)는 상태 정보(STI)를 참조하여 다음의 쓰기 데이터를 쓰기 영역(234b)으로 전달할 수 있다. 또는 DIMM 컨트롤러(240)는 상태 정보(STI)를 참조하여 다음의 읽기 데이터를 읽기 영역(234c)으로 전달할 수 있다. 그리고, 상태 정보(STI)는 에러가 정정되지 않은 데이터에 관한 정보도 포함할 수 있다. 이 경우, 호스트(100)는 상태 정보(STI)를 참조하여 에러가 정정되지 않은 데이터를 디바이스 컨트롤러(210)로 재전송할 수 있다.

도 5는 도 2에 도시된 데이터 스토리지(200)에 대한 쓰기 동작을 보여주는 순서도이다.

S11 단계에서, 호스트(100)는 램(234)의 커맨드 영역(234a)을 선택하기 위한 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)를 데이터 스토리지(200)로 전송할 수 있다.

S12 단계에서, 호스트(100)는 선택된 커맨드 영역(234a)에 스토리지 커맨드(CMD_S)를 기입하기 위한 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 데이터 스토리지(200)로 전송한다. 예를 들어, S12 단계의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)는 쓰기 동작을 위한 스토리지 커맨드(CMD_S)를 포함할 수 있다. 예를 들어, S11 단계 및 S12 단계는 스토리지 커맨드(CMD_S)에 대한 처리 과정(transaction)일 수 있다.

S13 단계에서, 호스트(100)는 램(234)의 쓰기 영역(234b)을 선택하기 위한 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)를 데이터 스토리지(200)로 전송할 수 있다.

S14 단계에서, 호스트(100)는 선택된 쓰기 영역(234b)에 쓰기 데이터(DATA_W)를 기입하기 위한 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 데이터 스토리지(200)로 전송할 수 있다. 예를 들어, S14 단계의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)는 쓰기 데이터(DATA_W)를 포함할 수 있다. 예를 들어, S13 단계 및 S14 단계는 쓰기 데이터에 대한 처리 과정(Data transaction)일 수 있다.

S15 단계에서, 호스트(100)는 램(234)의 상태 영역(234d)을 선택하기 위한 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)를 데이터 스토리지(200)로 전송할 수 있다.

S16 단계에서, 호스트(100)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 선택된 상태 영역(234d)에 저장된 상태 정보(STI)를 읽을 수 있다. 예시적으로, S16 단계의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)는 상태 정보(STI)를 포함하고, 램(234)으로부터 호스트(100)로 제공되는 신호들일 수 있다.

S17 단계에서, 호스트(100)는 읽은 상태 정보(STI)를 기반으로 쓰기 동작이 완료되었는지 판단할 수 있다. 예를 들어, 데이터 스토리지(200)의 DIMM 컨트롤러(240)는, 램(234)의 쓰기 영역(234b)에 저장된 쓰기 데이터(DATA_W)에 대한 처리가 완료된 경우, 램(234)의 상태 영역(234d)에 쓰기 동작의 완료를 나타내는 상태 정보(STI)를 기입할 수 있다. 이 경우, S16 단계에서, 쓰기 동작의 완료를 가리키는 상태 정보(STI)가 호스트(100)로 전송된다. 호스트(100)는 수신된 상태 정보(STI)를 쓰기 동작이 완료되었는지 판단할 수 있다.

수신된 상태 정보(STI)가 쓰기 동작의 완료를 나타내지 않는 경우, 호스트(100)는 S15 단계 내지 S17 단계를 반복하여 수행할 수 있다. 수신된 상태 정보(STI)가 쓰기 동작의 완료를 나타내는 경우, 사용자 시스템(10)의 쓰기 동작은 종료된다. 예시적으로, S15 단계 내지 S17 단계의 동작들은 쓰기 동작의 완료를 검사하기 위한 처리 과정일 수 있다.

만일 쓰기 동작이 완료되지 않았다면, 데이터 스토리지(200)의 DIMM 컨트롤러(240)는 상태 정보(STI)를 램(234)에 기입하지 않을 것이다. 이 경우, S16 단계에서, 상태 정보(STI)가 호스트(100)로 전송되지 않거나 또는 다른 상태 정보가 전송될 수 있다. 호스트(100)는 상태 정보(STI)가 수신되지 않거나 또는 다른 상태 정보가 수신된 경우, 쓰기 동작이 완료되지 않은 것으로 판별하고, S15 단계 내지 S17 단계를 반복 수행할 수 있다.

도 6은 도 2에 도시된 데이터 스토리지(200)에 대한 읽기 동작을 보여주는 순서도이다.

S21 단계에서, 호스트(100)는 램(234)의 커맨드 영역(234a)을 선택하기 위한 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)를 데이터 스토리지(200)로 전송할 수 있다.

S22 단계에서, 호스트(100)는 선택된 커맨드 영역(234a)에 스토리지 커맨드(CMD_S)를 기입하기 위하여 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 데이터 스토리지(200)로 전송할 수 있다. 예를 들어, S22 단계의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)는 읽기 동작을 위한 스토리지 커맨드(CMD_S)를 포함할 수 있다. 예를 들어, S21 단계 및 S22 단계의 동작들은 스토리지 커맨드(CMD_S)에 대한 처리 과정일 수 있다.

S23 단계에서, 호스트(100)는 상태 영역(234d)을 선택하기 위한 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)를 데이터 스토리지(200)로 전송할 수 있다.

S24 단계에서, 호스트(100)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 선택된 상태 영역(234d)에 저장된 상태 정보(STI)를 읽을 수 있다. 예를 들어, S24 단계의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)는 상태 정보(STI)를 포함하고, 램(234)으로부터 호스트(100)로 제공되는 신호들일 수 있다.

S25 단계에서, 호스트(100)는 읽은 상태 정보(STI)를 참조하여 읽기 동작이 완료되었는지 판단할 수 있다. 읽기 동작이 완료되지 않은 경우, 호스트(100)는 S23 단계 내지 S24 단계의 동작들을 주기적으로 반복 수행할 수 있다. 예를 들어, S23 단계 내지 S25 단계의 동작들은 읽기 동작의 완료를 검사하기 위한 처리 과정일 수 있다.

만일 데이터 스토리지(200)에 대한 읽기 동작이 완료되지 않았다면, 데이터 스토리지(200)의 DIMM 컨트롤러(240)는 읽기 동작의 완료를 가리키는 상태 정보(STI)를 램(234)에 기입하지 않을 수 있다. 이 경우, S24 단계에서, 상태 정보(STI)가 호스트(100)로 전송되지 않을 수 있다. 상태 정보(STI)가 전송되지 않은 경우, 호스트(100)는 S23 단계 내지 S25 단계를 반복 수행할 수 있다.

만일 읽은 상태 정보(STI)가 읽기 동작의 완료를 나타내지 않는다면, S26 단계에서, 호스트(100)는 램(234)의 읽기 영역(234c)을 선택하기 위한 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)를 데이터 스토리지(200)로 전송할 수 있다.

S27 단계에서, 호스트(100)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 선택된 읽기 영역(234c)에 저장된 읽기 데이터(DATA_R)를 읽을 수 있다. 예를 들어, S27 단계의 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)는 읽기 데이터(DATA_R)를 포함하고, 램(234)으로부터 호스트(100)로 제공되는 신호들일 수 있다.

도 7은 호스트(100)와 데이터 스토리지(200) 사이의 데이터 통신을 예시적으로 보여주는 블록도이다. 도 5를 참조하면, 호스트(100)와 데이터 스토리지(200)는 큐잉(queing) 방식을 통하여 데이터를 송수신할 수 있다.

호스트(100)의 NVM 드라이버(110)는 서브미션 큐잉 핸들러(132) 및 컴플리션 큐잉 핸들러(134)를 포함할 수 있다. 호스트(100)로부터의 데이터 스토리지(200)로의 액세스 요청에 따라, 서브미션 큐잉 핸들러(132)는 데이터 스토리지(200)의 불휘발성 메모리를 제어하는데 필요한 커맨드(CMD_S)를 커맨드 영역(234a)으로 전송할 수 있다.

액세스 요청이 쓰기 동작일 경우, 서브미션 큐잉 핸들러(132)는 쓰기 영역(234b)으로 쓰기 데이터를 전송하고, 커맨드 영역(234a)에 쓰기 동작과 관련된 스토리지 커맨드(CMD_S)를 전송할 수 있다. 액세스 요청이 읽기 동작일 경우, 서브미션 큐잉 핸들러(132)는 커맨드 영역(234a)에 읽기 동작과 관련된 스토리지 커맨드(CMD_S)를 전송할 수 있다.

컴플리션 큐잉 핸들러(134)는 상태 영역(234d)으로부터 스토리지 커맨드(CMD_S)의 처리가 완료되었는지 여부를 나타내는 상태 정보를 읽어 오고, 읽기 영역(234c)으로부터 읽기 요청에 따른 읽기 데이터를 읽어 올 수 있다. 컴플리션 큐잉 핸들러(134)는 읽혀진 상태 정보 또는 읽기 데이터를 상위 계층에 결과 값으로 전송할 수 있다.

도 8은 본 발명의 실시 예에 따라 에러를 검출하고 정정하는 과정을 보여주는 블록도이다. 이를 설명하기 위해, 도 2에 도시된 디바이스 컨트롤러(210)의 일 실시 예가 도시되었다.

우선, 불휘발성 메모리(280)에 저장될 쓰기 데이터를 제어하기 위한 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 호스트(100)로부터 수신될 수 있다(①). 이때, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)는 호스트(100)에서 인코딩될 수 있다. 즉, ECC 패리티가 부가된 데이터일 수 있다. 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)는 커맨드 영역(234a)에 저장될 수 있다.

스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 전송된 후, 이에 대응하는 쓰기 데이터(DATA_W)가 수신될 수 있다(②). 마찬가지로 쓰기 데이터(DATA_W)도 호스트(100)에서 인코딩될 수 있다. 즉, ECC 패리티가 부가된 데이터일 수 있다. 쓰기 데이터(DATA_W)는 쓰기 영역(234b)에 저장될 수 있다.

DIMM 컨트롤러(240)는 램(234)을 액세스하여 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 읽어낼 수 있다(③). 그리고, DIMM 컨트롤러(240)는 램(234)을 액세스하여 쓰기 데이터(DATA_W)를 읽어낼 수 있다(④).

에러 검출기(242)는 램(234)으로부터 읽어낸 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 및 쓰기 데이터(DATA_W)에 에러가 있는지 여부를 검출할 수 있다(⑤). 이때, 에러 검출기(242)는 하드웨어로써 구현되는 IP (Intellectual Property, 반도체설계자산)일 수 있다. 에러의 검출은 호스트(100)에 의해 인코딩되었을 때 부가된 ECC 패리티를 이용하여 실행될 수 있다.

만일, 램(234)으로부터 읽혀진 데이터에 에러가 있다면, 프로세서(220)는 에러 정정 모듈(222)을 구동하여 에러를 정정할 수 있다(⑥). 에러 정정 모듈(222)은 펌웨어의 형태로써 구현될 수 있으며, 평소에는 디바이스 컨트롤러(210)에 구비되는 ROM(도 2 참조, 260) 또는 불휘발성 메모리(280)에 저장될 수 있다.

만일 에러가 정정되었다면, 에러가 정정된 데이터(CMD_S, ADDR_S, DATA_W 등)은 패킷데이터(WD packet)의 형태로 불휘발성 메모리(280)로 전송될 수 있다. 반면, 에러 정정 모듈(222)에 의해서도 에러가 정정되지 않았다면, DIMM 컨트롤러(240)는 상태 정보(STI)를 업데이트할 수 있다. 이때, 상태 정보(STI)는 호스트로부터 수신된 데이터에 에러가 있음을 나타낼 수 있다.

이후, 호스트(100)는 상태 영역(234d)에 저장된 상태 정보(STI)를 참조하여 램(234)으로 데이터(예를 들어, CMD_S, ADDR_S, DATA_W 중 적어도 하나)를 전송할 수 있다.

본 도면에서는 예시적으로 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 및 쓰기 데이터(DATA_W)가 모두 DIMM 컨트롤러(240)로 전송된 후, 에러 검출기(242)에 의한 검출 동작이 실행되는 것으로 도시되었다. 그러나, 이에 한정되지 않으며, DIMM 컨트롤러(240)가 램(234)에 액세스하여 데이터를 읽어오면, DIMM 컨트롤러(240)는 읽혀진 데이터에 에러가 있는지 여부를 곧바로 검출할 수 있다.

본 발명의 실시 예에 따른 디바이스 컨트롤러는 하드웨어를 이용하여 호스트로부터 수신된 데이터의 에러를 검출하고, 소프트웨어를 이용하여 검출된 에러를 정정할 수 있다. 그 결과, 반도체 장치의 칩 사이즈를 감소시킬 수 있다.

도 9는 도 8에 도시된 DIMM 컨트롤러(240)를 좀 더 상세하게 보여주는 블록도이다. 도 9를 참조하면, DIMM 컨트롤러(240)는 에러 검출기(242), 스트림 패킷 생성기(244), 상태 정보 생성기(246), 및 ECC 인코더(248)를 포함할 수 있다.

에러 검출기(242)는 램(234)으로부터 읽혀진 데이터에 에러가 있는지 여부를 검사할 수 있다. 예를 들어, 에러 검출기(242)는, 호스트(100)에 의해 데이터가 인코딩될 때 부가된 ECC 패리티를 이용하여, 데이터에 에러가 있는지 여부를 검사할 수 있다. 검사 결과, 에러가 검출되었다면, 프로세서(도 8 참조, 220)는 에러 정정 모듈(222)을 구동할 수 있다. 그리고, 프로세서는 에러 정정 모듈(222)을 이용하여 검출된 에러를 정정할 수 있다.

에러 정정 모듈(222)에 의해 에러가 정정되었다면, 스트림 패킷 생성기(244)는 쓰기 데이터(DATA_W)를 스트림 패킷의 형태로 가공할 수 있다. 그리고, 가공된 패킷 데이터(WR packet)는 불휘발성 메모리(280)로 전송되어 프로그램될 것이다.

반면, 에러 정정 모듈(222)을 구동하더라도 에러가 정정되지 않았다면, 상태 정보 생성기(246)는 상태 정보(STI)를 업데이트할 수 있다. 이때, 업데이트된 상태 정보(STI)는 에러가 발생한 데이터(예를 들어, CMD_S, DATA_W 등)에 관한 정보를 포함할 수 있다. 상태 정보 생성기(246)는 상태 정보(STI)를 ECC 인코더(248)로 전송할 수 있다.

ECC 인코더(248)는 상태 정보 생성기(246)로부터 전송받은 상태 정보(STI)를 인코딩할 수 있다. 예를 들어, 상태 정보 생성기(246)는 상태 정보(STI)에 패리티 비트를 부가할 수 있다. ECC 인코더(248)는 상태 정보(STI)를 램의 상태 영역(도 8 참조, 234d)으로 전송할 수 있다. 이후 호스트(100)는 상태 영역(234d)에 저장된 상태 정보(STI)를 참조하여 에러가 발생한 데이터를 다시 데이터 스토리지(200)로 전송할 수 있다.

본 도면에서 설명된 실시 예와는 달리, 램(234)으로부터 수신된 데이터에 대한 에러 검출 기능과, 램(234)으로 전송될 데이터를 인코딩하는 기능은 하나의 IP에 의해 수행될 수도 있다. 이에 대해서는 도 10에서 상세하게 설명될 것이다.

도 10은 도 8에 도시된 DIMM 컨트롤러(240)의 다른 실시 예를 좀 더 상세하게 보여주는 블록도이다. 도 10 참조하면, DIMM 컨트롤러(240)는 ECC 회로(242), 스트림 패킷 생성기(244), 및 상태 정보 생성기(246)를 포함할 수 있다.

ECC 회로(242)는 램(234)으로부터 읽혀진 데이터에 에러가 있는지 여부를 검사할 수 있다. 예를 들어, ECC 회로(242)는, 호스트(100)에 의해 데이터가 인코딩될 때 부가된 ECC 패리티를 이용하여, 데이터에 에러가 있는지 여부를 검사할 수 있다. 검사 결과, 에러가 검출되었다면, 프로세서(220)는 에러 정정 모듈(222)을 구동할 수 있다. 그리고, 프로세서는 에러 정정 모듈(222)을 이용하여 검출된 에러를 정정할 수 있다.

반면, 에러 정정 모듈(222)을 구동하더라도 에러가 정정되지 않았다면, 상태 정보 생성기(246)는 상태 정보(STI)를 업데이트할 수 있다. 이때, 업데이트된 상태 정보(STI)는 에러가 발생한 데이터(예를 들어, CMD_S, DATA_W 등)에 관한 정보를 포함할 수 있다. 상태 정보 생성기(246)는 상태 정보(STI)를 ECC 회로(242)로 전송할 수 있다.

ECC 회로(242)는 상태 정보 생성기(246)로부터 전송받은 상태 정보(STI)를 인코딩할 수 있다. 예를 들어, 상태 정보 생성기(246)는 상태 정보(STI)에 패리티 비트를 부가할 수 있다. ECC 회로(242)는 상태 정보(STI)를 램의 상태 영역(도 8 참조, 234d)으로 전송할 수 있다. 이후 호스트(100)는 상태 영역(234d)에 저장된 상태 정보(STI)를 참조하여 에러가 발생한 데이터를 다시 데이터 스토리지(200)로 전송할 수 있다.

본 발명의 실시 예에 따르면, DIMM 컨트롤러는 하드웨어를 이용하여, 호스트로부터 수신된 데이터에 에러가 있는지 여부를 검출할 수 있다. 그리고, DIMM 컨트롤러는 펌웨어를 구동하여, 검출된 에러를 정정할 수 있다. 그 결과, 반도체 장치의 칩 사이즈를 감소시킬 수 있다. 뿐만 아니라, 검출된 에러가 정정되지 않은 경우, 상태 정보를 호스트로 전송함으로써 호스트가 데이터를 재전송할 수 있도록 한다.

도 11은 본 발명의 스토리지 시스템에 있어서, 호스트로부터 수신된 데이터의 에러를 검출하고 정정하는 방법을 보여주는 순서도이다.

S110 단계에서, 호스트(100)는 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 및 쓰기 데이터(DATA_W)를 인코딩할 수 있다. 예를 들어, 호스트(100)는 디바이스 컨트롤러(210)로 전송되는 데이터(예를 들어, 스토리지 커맨드, 읽기 데이터, 쓰기 데이터 등)에 ECC 패리티(ECC parity)를 부가하여 전송할 수 있다. ECC 패리티는 디바이스 컨트롤러(210) 전송된 데이터에 에러가 있는지 여부 및 에러는 정정하는데 사용될 수 있다.

S120 단계에서, 디바이스 컨트롤러(210)는 호스트로부터 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 수신할 수 있다. 예를 들어, 수신된 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)는 디바이스 컨트롤러의 물리 계층(도 4 참조, 230)에 구비된 램의 커맨드 영역(234a)에 저장될 수 있다.

S130 단계에서, 디바이스 컨트롤러(210)는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 대응하는 쓰기 데이터(DATA_W)를 수신할 수 있다. 예를 들어, 쓰기 데이터(DATA_W)는 디바이스 컨트롤러의 물리 계층(230)에 구비된 램의 쓰기 영역(234b)에 저장될 수 있다.

S140 단계에서, 호스트(100)로부터 수신된 데이터에 에러가 있는지 여부가 검출될 수 있다. 예를 들어, 디바이스 컨트롤러(210)에 구비된 DIMM 컨트롤러(도 8 참조, 240)는 커맨드 영역(234a) 또는 읽기 영역(234b)에 저장된 데이터를 읽어내고, 에러가 있는지 여부를 검출할 수 있다. 본 단계에서, 에러의 검출은 DIMM 컨트롤러(240)에 구비된 별도의 하드웨어(예를 들어, 도 9의 에러 검출기(242), 또는 도 10의 ECC 회로(242))에 의해 실행될 수 있다.

S150 단계에서, 검출된 에러가 정정될 수 있다. 에러의 정정은 프로세서(210)가 별도의 에러 정정 펌웨어를 구동하여 실행될 수 있다. 예를 들어, 에러 정정을 위한 펌웨어는 디바이스 컨트롤러(210)에 구비된 롬(도 2 참조, 260) 또는 불휘발성 메모리(280)에 저장될 수 있으며, 프로세서(210)에 의해 로딩되어 구동될 수 있다.

S160 단계에서, 에러가 정정되었는지 여부가 판단될 수 있다. 만일, 에러 정정 펌웨어를 구동한 결과 에러가 정정되었다면(Yes), 쓰기 데이터는 스트림 패킷(WR packet)의 형태로 불휘발성 메모리로 전송될 것이다. 반면, 에러가 정정되지 않았다면(No), S180 단계로 이동한다.

S180 단계에서, 상태 정보(STI)가 업데이트될 수 있다. 업데이트된 상태 정보(STI)는 램(234)의 상태 영역(234d)에 저장될 수 있다. 업데이트된 상태 정보(STI)는 에러가 발생한 데이터에 관한 정보를 포함할 수 있다. 예를 들어, 상태 정보(STI)는 쓰기 데이터(DATA_W)의 어느 부분(즉, 논리적 주소)에 에러가 발생하였는지 여부에 관한 정보를 포함할 수 있다.

S190 단계에서, 상태 정보(STI)는 호스트로 전송될 수 있다. 예를 들어, 호스트(100)는 램(234)을 주기적으로 폴링(polling)하거나 또는 인터럽트 방식을 사용함으로써, 상태 정보(STI)를 가져갈 수 있다. 이후, 호스트(100)는 에러가 발생한 데이터를 다시 디바이스 컨트롤러(210)로 재전송할 것이다.

도 12는 본 발명의 실시 예에 따른 디바이스 컨트롤러의 동작 방법을 보여주는 순서도이다.

S210 단계에서, 호스트로부터 인코딩된 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 수신될 수 있다. 예를 들어, 인코딩된 데이터는 ECC 패리티를 포함할 수 있다. 예를 들어, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)는 스토리지 컨트롤러의 물리 계층(220)에 구비된 램의 상태 영역(234a)에 저장될 수 있다.

S220 단계에서, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 대응하는, 인코딩된 쓰기 데이터(DATA_W)가 수신될 수 있다. 쓰기 데이터(DATA_W)는 램의 쓰기 영역(234b)에 저장될 수 있다.

S230 단계에서, 호스트로부터 수신된 데이터의 에러가 체크될 수 있다. 에러의 검출은 데이터가 인코딩될 때 부가된 ECC 패리티를 이용하여 실행될 수 있다. 본 단계는 DIMM 컨트롤러(240)에 구비된 에러 검출기(242)에 의해 실행될 수 있다.

S240 단계에서, 에러가 정정될 수 있다. 본 단계는 프로세서(210)가 별도의 에러 정정을 위한 펌웨어를 구동함으로써 실행될 수 있다. 예를 들어, 에러 정정을 위한 펌웨어는 디바이스 컨트롤러(210)에 구비된 롬(260) 또는 불휘발성 메모리(280)에 저장될 수 있으며, 프로세서(210)에 의해 구동될 수 있다.

S250 단계에서, 에러가 정정되었는지 여부가 판단될 수 있다. 판단 결과에 따라 동작 분기갑 발생한다. 만일 에러가 정정되었다면(Yes), S260 단계로 이동한다. 반면 정정되지 않았다면(No), S270 단계로 이동한다.

S260 단계에서, 쓰기 데이터가 스트림 패킷의 행태로 불휘발성 메모리로 전송될 수 있다. 이후, 스트림 패킷은 불휘발성 메모리에 프로그램될 것이다.

S270 단계에서, 상태 정보(STI)가 업데이트될 수 있다. 상태 정보(STI)는 에러가 발생한 데이터에 관한 정보를 포함할 수 있다. 상태 정보(STI)는 램(234)의 상태 영역(234d)에 저장될 수 있다. 이후 호스트는 상태 정보(STI)를 참조하여 에러가 발생한 데이터(예를 들어, CMD_S, ADDR_S, DATA_W 등)를 디바이스 컨트롤러로 재전송할 것이다.

본 실시 예에서는, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 수신되고(S310) 읽기 데이터(DATA_W)가 수신된 후(S320), 에러가 체크(S330)되는 것으로 설명되었다. 그러나, DIMM 컨트롤러(도 8 참조, 240)가 쓰기 영역(234b)에 저장된 쓰기 데이터를 읽어내기 전에 읽기 영역(234a)에 저장된 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 읽어내는 경우, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)의 에러가 먼저 체크될 수도 있다.

그리고, 도면에서는 S270 단계 이후 S210 단계가 실행되는 것으로 도시되었다. 그러나, 상태 데이터(STI)가 쓰기 데이터(DATA_W)에는 에러가 없다고 지시하거나, 또는 스토리지 커맨드(CMD_S) 및/또는 스토리지 어드레스(ADDR_S)에만 에러가 있다고 지시한다면, S270 단계가 실행된 후 S220 단계가 실행될 수 있다.

도 13은 본 발명의 다른 실시 예에 따른 디바이스 컨트롤러의 동작 방법을 보여주는 순서도이다. 기본적인 동작 방법은 도 12에서 설명된 실시 예와 유사하므로, 중복되는 설명은 생략하기로 한다.

S310 단계에서, 인코딩된 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 수신될 수 있다.

S320 단계에서, 인코딩된 쓰기 데이터(DATA_W)가 수신될 수 있다.

S330 단계에서, 수신된 데이터의 에러가 체크될 수 있다. 본 단계는 DIMM 컨트롤러(240)에 구비된 에러 검출기(242)에 의해 실행될 수 있다.

S340 단계에서, 검출된 에러가 정정 가능한지 여부가 판별될 수 있다. ECC 패리티를 이용하여 에러가 정정 가능한지 여부를 판단하는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자에게 자명하므로 상세한 설명은 생략하기로 한다. 판단 결과에 따라 동작 분기가 발생한다. 만일 에러가 정정 가능하다면(Yes), S350 단계로 이동한다. 반면 정정 가능하지 않다면(No), S370 단계로 이동한다.

S350 단계에서, 에러가 정정될 수 있다. 본 단계는 프로세서(210)가 별도의 에러 정정을 위한 펌웨어를 구동함으로써 실행될 수 있다.

S360 단계에서, 쓰기 데이터가 스트림 패킷의 행태로 불휘발성 메모리로 전송될 수 있다. 이후, 스트림 패킷은 불휘발성 메모리에 프로그램될 것이다.

S370 단계에서, 상태 정보(STI)가 업데이트될 수 있다. 상태 정보(STI)는 에러가 발생한 데이터에 관한 정보를 포함할 수 있다. 상태 정보(STI)는 램(234)의 상태 영역(234d)에 저장될 수 있다. 이후 호스트는 상태 정보(STI)를 참조하여 에러가 발생한 데이터(예를 들어, CMD_S, ADDR_S, DATA_W 등)를 디바이스 컨트롤러로 재전송할 것이다.

도 12의 실시 예와 마찬가지로, 본 실시 예에서는, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 수신되고(S310) 읽기 데이터(DATA_W)가 수신된 후(S320), 에러가 체크(S330)되는 것으로 설명되었다. 그러나, DIMM 컨트롤러(도 8 참조, 240)가 쓰기 영역(234b)에 저장된 쓰기 데이터를 읽어내기 전에 읽기 영역(234a)에 저장된 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 읽어내는 경우, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)의 에러가 먼저 체크될 수도 있다.

그리고, 도면에서는 S370 단계 이후 S310 단계가 실행되는 것으로 도시되었다. 그러나, 상태 데이터(STI)가 쓰기 데이터(DATA_W)에는 에러가 없다고 지시하거나, 또는 스토리지 커맨드(CMD_S) 및/또는 스토리지 어드레스(ADDR_S)에만 에러가 있다고 지시한다면, S370 단계가 실행된 후 S320 단계가 실행될 수 있다.

본 발명의 실시 예에 따르면, DIMM 컨트롤러는 하드웨어를 이용하여, 호스트로부터 수신된 데이터에 에러가 있는지 여부를 검출할 수 있다. 그리고, DIMM 컨트롤러는 펌웨어를 구동하여, 검출된 에러를 정정할 수 있다. 그 결과, 반도체 장치의 칩 사이즈를 감소시킬 수 있다. 뿐만 아니라, 검출된 에러가 정정되지 않은 경우, 상태 정보를 호스트로 전송함으로써 호스트가 데이터를 재전송할 수 있도록 한다. 즉, 에러 정보를 관리하여 호스트로 전송될 수 있도록 함으로써, 호스트로부터의 데이터 수신의 신뢰성을 향상시킬 수 있다.

도 14는 도 2에 도시된 불휘발성 메모리들 중 어느 하나를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 불휘발성 메모리(280)는 메모리 셀 어레이(281), 어드레스 디코더(282), 페이지 버퍼(283), 입출력 회로(284), 그리고 제어 로직 및 전압 발생 회로(285)를 포함할 수 있다.

메모리 셀 어레이(281)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드라인들(WL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(Single Level Cell; SLC) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)을 포함할 수 있다.

어드레스 디코더(282)는 복수의 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(281)와 연결된다. 어드레스 디코더(282)는 외부 장치로부터 어드레스(ADDR_P)를 수신하고, 수신된 물리 어드레스(ADDR_P)를 디코딩하여, 복수의 워드라인들(WL)을 구동할 수 있다. 예를 들어, 어드레스 디코더(282)는 외부 장치로부터 수신된 물리 어드레드(ADDR_P)를 디코딩하고, 디코딩된 물리 어드레스(ADDR_P)를 기반으로 복수의 워드라인들(WL) 중 적어도 하나의 워드라인을 선택하고, 선택된 적어도 하나의 워드 라인을 구동할 수 있다. 예시적으로, 물리 어드레스(ADDR_P)는 스토리지 어드레스(ADDR_S)가 변환된, 불휘발성 메모리(280)의 물리 어드레스를 나타낼 수 있다. 상술된 어드레스 변환 동작은 디바이스 컨트롤러(230) 또는 디바이스 컨트롤러(230)에 의해 구동되는 플래시 변환 계층(FTL)에 의해 수행될 수 있다.

페이지 버퍼(283)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(281)와 연결된다. 페이지 버퍼(283)는 제어 로직 및 전압 발생 회로(285)의 제어에 따라 입출력 회로(284)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(281)에 저장되도록 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(283)는 제어 로직 및 전압 발생 회로(285)의 제어에 따라 메모리 셀 어레이(281)에 저장된 데이터를 읽고, 읽은 데이터를 입출력 회로(284)로 전달할 수 있다. 예시적으로, 페이지 버퍼(283)는 입출력 회로(284)로부터 페이지 단위로 데이터를 수신하거나 또는 메모리 셀 어레이(281)로부터 페이지 단위로 데이터를 읽을 수 있다.

입출력 회로(284)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(283)로 전달할 수 있다. 또는 입출력 회로(284)는 페이지 버퍼(283)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 외부 장치(예를 들어, DIMM 컨트롤러(230))로 전달할 수 있다. 예를 들어, 입출력 회로(284)는 제어 신호(CTRL)와 동기화되어 외부 장치와 데이터(DATA)를 송수신할 수 있다.

제어 로직 및 전압 발생 회로(285)는 외부 장치로부터 스토리지 커맨드(CMD_S) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(282), 페이지 버퍼(283), 및 입출력 회로(284)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(285)는 신호들(CMD_S, CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(281)에 저장되도록 다른 구성 요소들을 제어할 수 있다. 또는 제어 로직 및 전압 발생 회로(285)는 신호들(CMD_S, CTRL)에 응답하여 메모리 셀 어레이(281)에 저장된 데이터(DATA)가 외부 장치로 전송되도록 다른 구성 요소들을 제어할 수 있다. 예를 들어, 외부 장치로부터 수신된 스토리지 커맨드(CMD_S)는 도 2의 스토리지 커맨드(CMD_S)가 변형된 커맨드일 수 있다. 제어 신호(CTRL)는 디바이스 컨트롤러(230)가 불휘발성 메모리(280)를 제어하기 위하여 제공하는 신호일 수 있다.

제어 로직 및 전압 발생 회로(285)는 불휘발성 메모리(280)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(285)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 검증 전압들과 같은 다양한 전압들을 생성할 수 있다. 제어 로직 및 전압 발생 회로(285)는 생성된 다양한 전압들을 어드레스 디코더(282)로 제공하거나 또는 메모리 셀 어레이(281)의 기판으로 제공할 수 있다.

도 15는 도 14의 메모리 셀 어레이에 포함된 메모리 블록들 중 어느 하나의 예를 보여주는 회로도이다. 예시적으로, 도 15를 참조하여 3차원 구조의 메모리 블록(BLK1)이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 불휘발성 메모리(280) 각각에 포함된 다른 메모리 블록들 또한 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.

도 15를 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)와 연결되어, 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)와 연결되어 제 2 행을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(charge trap flash; CTF) 메모리 셀일 수 있다.

복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.

예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결될 수 있고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.

예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택된 트랜지터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.

기판(또는 접지 선택된 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC8)은 제 1 내지 제 8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.

동일한 높이의 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.

마찬가지로, 동일한 높이의 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.

비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.

예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드라인(DWL2)과 연결된다.

메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다.

예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.

제 1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제 1 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.

예시적으로, 도시된 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제 1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들는 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.

도 16은 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), 불휘발성 메모리 모듈들(1200, 1201), 램 모듈들(1300, 1301), 칩셋(1400), GPU(1500), 입출력 장치(1600), 그리고 스토리지 장치(1700)를 포함한다.

프로세서(1100)는 컴퓨팅 시스템(1000)의 제반 동작을 제어할 수 있다. 프로세서(1100)는 컴퓨팅 시스템(1000)에서 수행되는 다양한 연산을 수행할 수 있다.

불휘발성 메모리 모듈들(1200, 1201) 및 램 모듈들(1300, 1301)은 프로세서(1100)와 직접적으로 연결될 수 있다. 예를 들어, 불휘발성 메모리 모듈들(1200, 1201), 램 모듈들(1300, 1301) 각각은 듀얼 인-라인 메모리 모듈(Dual In-line Memory Module; DIMM) 형태를 가질 수 있다. 또는, 불휘발성 메모리 모듈들(1200, 1201) 및 램 모듈들(1300, 1301) 각각은 프로세서(1100)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다. 예시적으로, 불휘발성 메모리 모듈들(1200, 1201)은 도 1 내지 도 15을 참조하여 설명된 불휘발성 메모리 모듈일 수 있다.

불휘발성 메모리 모듈들(1200, 1201) 및 램 모듈들(1300, 1301)은 동일한 인터페이스(1150)를 통해 프로세서(1100)와 통신할 수 있다. 예를 들어, 불휘발성 메모리 모듈들(1200, 1201) 및 램 모듈들(1300, 1301)은 DDR (Double Data Rate) 방식의 인터페이스(1150)를 통해 통신할 수 있다. 예시적으로, 프로세서(1100)는 램 모듈들(1300, 1301)을 컴퓨팅 시스템(1000)의 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로서 사용할 수 있다.

칩셋(1400)은 프로세서(1100)와 전기적으로 연결되고, 프로세서(1100)의 제어에 따라 컴퓨팅 시스템(1000)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(1400)은 주요 버스들을 통해 GPU(1500), 입출력 장치(1600), 및 스토리지 장치(1700) 각각과 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.

GPU(1500)는 컴퓨팅 시스템(1000)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로 GPU(1500)는 시스템-온-칩 형태로 프로세서(1100) 내에 실장될 수 있다.

입출력 장치(1600)는 컴퓨팅 시스템(1000)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 예를 들어, 입출력 장치(1600)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 장치들 및 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 장치들을 포함할 수 있다.

스토리지 장치(1700)는 컴퓨팅 시스템(1000)의 저장 매체로서 사용될 수 있다. 스토리지 장치(1600)는 하드 디스크 드라이브, SSD, 메모리 카드, 메모리 스틱 등과 같은 대용량 저장 매체들을 포함할 수 있다.

예시적으로, 불휘발성 메모리 모듈들(1200, 1201)은 프로세서(1100)에 의해 컴퓨팅 시스템(1000)의 저장 매체로서 사용될 수 있다. 불휘발성 메모리 모듈들(1200, 1201) 및 프로세서(1100) 사이의 인터페이스(1150)는 스토리지 장치(1700) 및 프로세서(1100) 사이의 인터페이스보다 고속 인터페이스일 수 있다. 즉, 프로세서(1100)가 불휘발성 메모리 모듈들(1200, 1201)을 저장 매체로서 사용함으로써 컴퓨팅 시스템의 성능이 향상된다.

불휘발성 메모리 모듈들(1200, 1201)은 프로세서(1100)와의 인터페이스 프로토콜에 최적화된 구조의 SRAM을 포함할 수 있다. 즉, 뱅크 그룹 단위로 또는 뱅크 단위로 구분되는 복수의 램을 통해서 프로세서(1100)는 불휘발성 메모리에 접근하기 위한 명령어, 어드레스, 데이터를 불휘발성 메모리 모듈들(1200, 1201)에 제공할 수 있을 것이다.

도 17은 도 16의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도이다. 예시적으로, 도 17은 LRDIMM (Load Reduced DIMM) 형태를 갖는 불휘발성 메모리 모듈(1200)을 보여준다. 예시적으로, 도 17에 도시된 불휘발성 메모리 모듈(1200)은 듀얼 인-라인 메모리 모듈(Dual In-line Memory Module; DIMM)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다.

도 17을 참조하면, 불휘발성 메모리 모듈(1200)은 디바이스 컨트롤러(1210), 불휘발성 메모리 장치(1220), 버퍼(1230), 및 직렬 프레즌스 검출 칩(1240)(Serial Presence Detect chip; SPD)를 포함할 수 있다. 디바이스 컨트롤러(1210)는 램(1211)을 포함할 수 있다. 예시적으로, 불휘발성 메모리 장치(1220)는 복수의 불휘발성 메모리들(NVM)을 포함할 수 있다. 불휘발성 메모리 장치(1220)에 포함된 복수의 불휘발성 메모리들 각각은 별도의 칩, 별도의 패키지, 별도의 장치, 또는 별도의 모듈로 각각 구현될 수 있다. 또는 불휘발성 메모리 장치(1220)는 하나의 칩 또는 하나의 패키지로 구현될 수 있다.

예시적으로, 디바이스 컨트롤러(1210), 램(1211), 불휘발성 메모리 장치(1220), 및 버퍼(1230)는 도 2에서 설명된 디바이스 컨트롤러(210), 램(224), 버퍼(290), 및 복수의 불휘발성 메모리(280)와 동일하거나 또는 유사하게 동작할 수 있다. 불휘발성 메모리 모듈(1200)은 프로세서(1100)와의 인터페이스 프로토콜에 최적화된 구조의 SRAM을 포함할 수 있다. 즉, 뱅크 그룹 단위로 또는 뱅크 단위로 구분되는 램(1211)을 통해서 프로세서(1100)는 불휘발성 메모리 장치(1220)에 접근하기 위한 명령어, 어드레스, 데이터를 불휘발성 메모리 모듈들(1200, 1205)에 제공할 수 있을 것이다.

예시적으로, 디바이스 컨트롤러(1210)는 프로세서(1100)와 복수의 데이터 신호들(DQ) 및 복수의 데이터 스트로브 신호들(DQS)을 송수신할 수 있고, 별도의 신호 라인들을 통해 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록(CK)을 수신할 수 있다.

SPD(1240)는 프로그램 가능 읽기 전용 기억 장치(EEPROM)일 수 있다. SPD(1240)는 불휘발성 메모리 모듈(1200)의 초기 정보 또는 장치 정보를 포함할 수 있다. 예시적으로, SPD(1240)는 불휘발성 메모리 모듈(1300)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 초기 정보 또는 장치 정보를 포함할 수 있다. 불휘발성 메모리 모듈(1200)이 포함된 컴퓨팅 시스템이 부팅될 때, 컴퓨팅 시스템의 프로세서(1100)는 SPD(1240)를 읽고, 이를 기반으로 불휘발성 메모리 모듈(1200)을 인식할 수 있다. 프로세서(1100)는 SPD(1240)를 기반으로 불휘발성 메모리 모듈(1200)을 저장 매체로서 사용할 수 있다.

예시적으로, SPD(1240)는 부가 통신 채널(Side-Band Communication Channel)을 통해 프로세서(1100)와 통신할 수 있다. 프로세서(1100)는 부가 통신 채널을 통해 SPD(1240)와 부가 신호(Side-Band Signal; SBS)을 주고 받을 수 있다. 예시적으로, SPD(1240)는 부가 통신 채널을 통해 디바이스 컨트롤러(1210)와 통신할 수 있다. 예시적으로, 부가 통신 채널은 I2C 통신에 기반된 채널일 수 있다. 예시적으로, SPD(1240), 디바이스 컨트롤러(1210), 및 프로세서(1100)는 I2C 통신을 기반으로 서로 통신하거나 또는 정보를 주고 받을 수 있다.

도 18은 도 16의 불휘발성 메모리 모듈들 중 어느 하나를 예시적으로 보여주는 블록도이다. 예시적으로, 도 18은 RDIMM (Registered DIMM) 형태를 갖는 불휘발성 메모리 모듈(2200)의 블록도이다. 예시적으로, 도 18에 도시된 불휘발성 메모리 모듈(2200)은 듀얼 인-라인 메모리 모듈(Dual In-line Memory Module; DIMM)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(1100)와 통신할 수 있다.

도 18을 참조하면, 불휘발성 메모리 모듈(2200)은 디바이스 컨트롤러(2210), 불휘발성 메모리 장치(2220), 버퍼(2230), 직렬 프레즌스 검출 칩(2240)(Serial Presence Detect chip; SPD), 및 데이터 버퍼 회로(2250)를 포함한다. 디바이스 컨트롤러(2210)는 램(2211)을 포함한다. 디바이스 컨트롤러(2210), 램(2211), 불휘발성 메모리 장치(2220), 및 SPD(2240)는 도 1 및 도 17에서 설명되었으므로, 이에 대한 상세한 설명은 생략하기로 한다.

데이터 버퍼 회로(2250)는 프로세서(1100, 도 16 참조)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 정보 또는 데이터를 수신하고, 수신된 정보 또는 데이터를 디바이스 컨트롤러(2250)로 전달할 수 있다. 또는 데이터 버퍼 회로(2250)는 디바이스 컨트롤러(2210)로부터 정보 또는 데이터를 수신하고, 수신된 정보 또는 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 프로세서(1100)로 전달할 수 있다.

예시적으로, 데이터 버퍼 회로(2250)는 복수의 데이터 버퍼들(Data Buffer)을 포함할 수 있다. 복수의 데이터 버퍼들(Data Buffer) 각각은 프로세서(1100)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 주고 받을 수 있다. 또는 복수의 데이터 버퍼들 각각은 디바이스 컨트롤러(2210)와 신호를 주고 받을 수 있다. 예시적으로, 복수의 데이터 버퍼들 각각은 디바이스 컨트롤러(2210)의 제어에 따라 동작할 수 있다.

예시적으로, 디바이스 컨트롤러(2210)는 프로세서(1100)와의 인터페이스 프로토콜에 최적화된 구조의 램(2211)을 포함할 수 있다. 즉, 뱅크 그룹 단위로 또는 뱅크 단위로 구분되는 램(2211)을 통해서 프로세서(1100)는 불휘발성 메모리(2230)에 접근하기 위한 명령어, 어드레스, 데이터를 불휘발성 메모리 모듈(2200)에 제공할 수 있을 것이다.

도 19는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 컴퓨팅 시스템의 다른 예를 예시적으로 보여주는 블록도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 19를 참조하면, 컴퓨팅 시스템(3000)은 프로세서(3100), 불휘발성 메모리 모듈(3200), 칩셋(3400), GPU(3500), 입출력 장치(3600), 및 스토리지 장치(3700)를 포함한다. 프로세서(3100), 칩셋(3400), GPU(3500), 입출력 장치(3600), 및 스토리지 장치(3700)는 도 16에서 설명된 것과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.

불휘발성 메모리 모듈(3200)은 프로세서(3100)와 직접적으로 연결될 수 있다. 예를 들어, 불휘발성 메모리 모듈(3200)은 듀얼 인-라인 메모리 모듈(Dual In-line Memory Module; DIMM)의 형태를 갖고, DIMM 소켓에 장착되어 프로세서(3100)와 통신할 수 있다.

불휘발성 메모리 모듈(3200)은 제어 회로(3210), 불휘발성 메모리 장치(3220), 및 램 장치(3230)를 포함할 수 있다. 도 16 내지 도 18의 불휘발성 메모리 모듈들(1200, 2200)과 달리, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220) 및 램(3230)을 각각 액세스할 수 있다. 좀 더 상세한 예로서, 제어 회로(3210)는 프로세서(3100)의 제어에 따라 수신된 데이터를 불휘발성 메모리 장치(3220)에 저장하거나 또는 램 장치(3230)에 저장할 수 있다. 또는 제어 회로(3210)는 프로세서(3100)의 제어에 따라 불휘발성 메모리 장치(3220)에 저장된 데이터를 프로세서(3100)로 전송하거나 또는 램(3230)에 저장된 데이터를 프로세서(3100)로 전송할 수 있다. 즉, 프로세서(3100)는 불휘발성 메모리 모듈(3200)에 포함된 불휘발성 메모리 장치(3220) 및 램(3230)을 각각 인식할 수 있다. 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220)에 데이터를 저장하거나 또는 저장된 데이터를 읽을 수 있다. 또는 프로세서(3100)는 램(3230)에 데이터를 저장하거나 또는 저장된 데이터를 읽을 수 있다.

예시적으로, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 불휘발성 메모리 장치(3220)를 컴퓨팅 시스템(3000)의 스토리지 매체로서 사용할 수 있고, 프로세서(3100)는 불휘발성 메모리 모듈(3200)의 램(3230)을 컴퓨팅 시스템(3000)의 메인 메모리로서 사용할 수 있다. 즉, 프로세서(3100)는 하나의 DIMM 소켓에 장착된 하나의 메모리 모듈에 포함된 불휘발성 메모리 장치 또는 램 장치를 각각 선택적으로 엑세스할 수 있다.

예시적으로, 프로세서(3100)는 DDR(Double Data Rate) 인터페이스(3300)를 통해 불휘발성 메모리 모듈(3200)과 통신할 수 있다.

도 20은 도 19의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 20을 참조하면, 불휘발성 메모리 모듈(3200)은 제어 회로(3210), 불휘발성 메모리 장치(3220), 및 램 장치(3220)를 포함한다. 예시적으로, 불휘발성 메모리 장치(3220)는 복수의 불휘발성 메모리들을 포함할 수 있고, 램 장치(3230)는 복수의 DRAM들을 포함할 수 있다. 예시적으로, 복수의 불휘발성 메모리들은 프로세서(3100)에 의해 컴퓨팅 시스템(3000)의 스토리지로 사용될 수 있다. 예시적으로, 복수의 불휘발성 메모리들(NVM) 각각은 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 불휘발성 메모리 소자들을 포함할 수 있다.

복수의 DRAM들은 프로세서(3100)에 의해 컴퓨팅 시스템(3000)의 메인 메모리로서 사용될 수 있다. 예시적으로, 램 장치(3230)는 DRAM, SRAM, SDRAM, PRAM, ReRAM, FRAM, MRAM 등과 같은 랜덤 엑세스 메모리 소자들을 포함할 수 있다.

제어 회로(3210)는 디바이스 컨트롤러(3211) 및 SPD(3212)를 포함한다. 디바이스 컨트롤러(3211)는 프로세서(3100)로부터 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 수신할 수 있다. 디바이스 컨트롤러(3211)는 프로세서(3100)로부터 수신된 신호들에 응답하여, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 불휘발성 메모리 장치(3220) 또는 램 장치(3230)에 선택적으로 저장할 수 있다. 또는 디바이스 컨트롤러(3211)는 프로세서(3100)로부터 수신된 신호들에 응답하여, 불휘발성 메모리 장치(3220) 또는 램 장치(3230)에 저장된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 프로세서(3100)로 선택적으로 전송할 수 있다.

예시적으로, 프로세서(3100)는 커맨드(CMD), 어드레스(ADDR), 또는 별도의 신호 또는 별도의 정보를 통해 불휘발성 메모리 장치(3220) 또는 램 장치(3230)를 선택적으로 엑세스할 수 있다. 즉, 프로세서(3100)는 불휘발성 메모리 모듈(3200)에 포함된 불휘발성 메모리 장치(3220) 또는 램 장치(3230)를 선택적으로 엑세스할 수 있다. 예시적으로, 디바이스 컨트롤러(3211)는 도 1 내지 도 17에서 설명된 동작 방법에 따라 서브 데이터를 램(미도시)에 축적하고, 프로세서(3100)의 명령어에 따라 불휘발성 메모리 장치(3220)에 프로그램할 수 있다.

도 21은 도 19의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 예시적으로, 도 21의 불휘발성 메모리 모듈(4200)은 듀얼 인-라인 메모리 모듈(Dual In-line Memory Module; DIMM) 형태를 갖고, DIMM 소켓에 장착되어 프로세서(3100)와 통신할 수 있다.

도 19 및 도 21을 참조하면, 불휘발성 메모리 모듈(4200)은 제어 회로(4100), 불휘발성 메모리 장치(4220), 및 램(4230)을 포함한다. 제어 회로(4210)는 디바이스 컨트롤러(4211), SPD(4212), 및 데이터 버퍼 회로(4213)를 포함한다.

디바이스 컨트롤러(4211)는 프로세서(3100)로부터 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 수신한다. 디바이스 컨트롤러(4211)는 수신된 신호들에 응답하여 불휘발성 메모리 장치(4220) 또는 램 장치(4230)를 제어할 수 있다. 프로세서(3100)는 불휘발성 메모리 장치(4220) 또는 램 장치(4230) 각각을 선택적으로 엑세스할 수 있다. 디바이스 컨트롤러(4231)는 프로세서(3100)의 제어에 따라 불휘발성 메모리 장치(4220) 또는 램 장치(4230)를 제어할 수 있다.

데이터 버퍼 회로(4213)는 프로세서(3100)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 수신하고, 수신된 신호들을 디바이스 컨트롤러(4211) 및 램 장치(4230)로 제공할 수 있다. 또는 데이터 버퍼 회로(4213)는 디바이스 컨트롤러(4211) 또는 램 장치(4230)로부터 수신된 데이터를, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 프로세서(3100)로 제공할 수 있다.

예시적으로, 프로세서(3100)가 불휘발성 메모리 장치(4220)에 데이터를 저장하는 경우, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신되는 데이터는 디바이스 컨트롤러(4211)로 제공되고, 디바이스 컨트롤러(4211)는 수신된 데이터를 가공하여 불휘발성 메모리 장치(4220)로 제공할 수 있다. 또는 프로세서(3100)가 불휘발성 메모리 장치(4220)에 저장된 데이터를 읽는 경우, 데이터 버퍼 회로(4213)는 디바이스 컨트롤러(4211)로부터 제공되는 데이터를, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 프로세서(3100)로 제공할 수 있다. 또는 프로세서(3100)가 램 장치(4230)에 데이터를 저장하는 경우, 데이터 버퍼 회로(4213)로 수신된 데이터는 램 장치(4230)로 제공되고, 디바이스 컨트롤러(4231)는 수신된 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 램 장치(4230)로 전달할 수 있다. 또는 프로세서(3100)가 램 장치(4230)에 저장된 데이터를 읽는 경우, 디바이스 컨트롤러(4231)는 수신된 커맨드(CMD), 어드레스(ADDR), 및 클록(CK)을 램 장치(4230)로 전달하고, 램 장치(4230)는 전달된 신호들에 응답하여, 데이터를 데이터 버퍼 회로(4213)로 제공하고, 데이터 버퍼 회로(4213)는, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 데이터를 프로세서(3100)로 제공할 수 있다. 예시적으로, 디바이스 컨트롤러(3211)는 도 1에서 설명된 동작 방법에 따라 서브 데이터를 램(미도시)에 축적하고, 프로세서(3100)의 명령어에 따라 불휘발성 메모리 장치(4220)에 프로그램할 수 있다. .

도 22는 도 19의 불휘발성 메모리 모듈을 예시적으로 보여주는 블록도이다. 도 19를 참조하면, 불휘발성 메모리 모듈(5200)은 제어 회로(5210), 불휘발성 메모리 장치(5220), 및 램 장치(5230)를 포함한다. 제어 회로(5210)는 디바이스 컨트롤러(5211) 및 SPD(5212)를 포함한다. 불휘발성 메모리 모듈(5200)은 도 21의 불휘발성 메모리 모듈(4200)과 유사하게 동작할 수 있다. 하지만, 불휘발성 메모리 모듈(5200)은 도 21의 불휘발성 메모리 모듈(4200)과 달리 데이터 버퍼 회로(4213)를 포함하지 않는다. 즉, 도 22의 불휘발성 메모리 모듈(5200)은 프로세서(3100)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 디바이스 컨트롤러(5211) 또는 램 장치(5230)로 직접 제공할 수 있다. 또는, 도 22의 불휘발성 메모리 모듈(5200)의 디바이스 컨트롤러(5211)로부터의 데이터 또는 램 장치(5230)로부터의 데이터는, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해, 프로세서(3100)로 직접 제공할 수 있다.

예시적으로, 도 21의 불휘발성 메모리 모듈(4200)은 LRDIMM(Load Redued DIMM) 형태의 메모리 모듈이고, 도 22의 불휘발성 메모리 모듈(5200)은 RDIMM(Registered DIMM) 형태의 메모리 모듈일 수 있다.

예시적으로, 디바이스 컨트롤러(5211)는 도 1 내지 도 15에서 설명된 바와 같은 구성 및 배치를 갖는 램을 포함할 것이다.

도 23은 본 발명의 실시 예에 따른 불휘발성 메모리 시스템이 적용된 서버 시스템을 예시적으로 보여주는 도면이다. 도 23을 참조하면, 서버 시스템(6000)은 복수의 서버 랙들(6100)을 포함할 수 있다. 복수의 서버 랙들(6100) 각각은 복수의 불휘발성 메모리 모듈들(6200)을 포함할 수 있다. 복수의 불휘발성 메모리 모듈들(6200)은 복수의 서버 랙들(6100) 각각에 포함된 프로세서들과 직접적으로 연결될 수 있다. 예를 들어, 복수의 불휘발성 메모리 모듈들(6200)은 듀얼 인-라인 메모리 모듈의 형태를 갖고, 프로세서와 전기적으로 연결된 DIMM 소켓에 장착되어 프로세서와 서로 통신할 수 있다. 예시적으로, 복수의 불휘발성 메모리 모듈들(6200)은 서버 시스템(6000)의 스토리지로서 사용될 수 있다.

본 발명에 따른 불휘발성 메모리 그리고/또는 디바이스 컨트롤러 등은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 불휘발성 메모리 그리고/또는 디바이스 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

10: 스토리지 시스템
100: 호스트
200: 데이터 스토리지
210: 디바이스 컨트롤러
220: 프로세서
230: 물리 계층
232: 램 컨트롤러
234: 램
240: DIMM 컨트롤러
242: 에러 검출기
244: 스트림 패킷 생성기
246: 상태 정보 생성기
248: ECC 인코더
250: 불휘발성 메모리 인터페이스
260: ROM
270: 버퍼 매니저
280: 불휘발성 메모리
290: 버퍼

Claims

적어도 하나의 불휘발성 메모리; 그리고
호스트로부터 데이터 및 에러 정정 코드를 수신하고, 상기 에러 정정 코드를 이용하여 상기 데이터의 에러를 검출하고, 상기 데이터의 에러를 정정하는 디바이스 컨트롤러를 포함하되,
상기 디바이스 컨트롤러는 에러 정정 모듈을 실행하여 상기 데이터의 에러를 정정하는 프로세서를 포함하는 불휘발성 메모리 모듈.
제 1 항에 있어서,
상기 호스트와 상기 불휘발성 메모리 모듈은 듀얼 데이터 레이트(dual data rate; DDR) 인터페이스를 통하여 통신하는 불휘발성 메모리 모듈.
제 1 항에 있어서,
상기 불휘발성 메모리 모듈은 듀얼 인-라인 메모리 모듈(Dual In-line Memory Module; DIMM)인 불휘발성 메모리 모듈.
제 1 항에 있어서,
상기 디바이스 컨트롤러는:
상기 데이터가 저장되는 램을 포함하고, 상기 호스트와 인터페이싱을 수행하는 물리 계층; 그리고
상기 램과 상기 불휘발성 메모리 사이에서의 데이터 교환을 제어하는 DIMM 컨트롤러를 포함하는 불휘발성 메모리 모듈.
제 4 항에 있어서,
상기 DIMM 컨트롤러는 상기 데이터의 에러를 검출하는 하드웨어로 구현된 에러 검출기를 포함하는 불휘발성 메모리 모듈.
제 5 항에 있어서,
상기 DIMM 컨트롤러는:
상기 데이터를 스트림 패킷의 형태로 가공하여 상기 불휘발성 메모리로 전송하는 스트림 패킷 생성기; 그리고
상기 데이터의 에러가 정정되지 않은 경우, 상기 정정되지 않은 데이터에 관한 상태 정보를 업데이트하는 상태 정보 생성기를 더 포함하는 불휘발성 메모리 모듈.
제 6 항에 있어서,
상기 DIMM 컨트롤러는 상기 상태 정보를 상기 램으로 전송하는 불휘발성 메모리 모듈.
적어도 하나의 불휘발성 메모리; 그리고
호스트로부터 데이터 및 에러 정정 코드를 수신하고, 상기 에러 정정 코드를 이용하여 상기 데이터의 에러를 검출하고, 에러 정정 모듈을 실행하여 상기 데이터의 에러를 정정하는 디바이스 컨트롤러를 포함하되,
상기 디바이스 컨트롤러는:
상기 호스트로부터 램 커맨드 및 램 어드레스를 수신하는 램 컨트롤러, 그리고 상기 램 커맨드 및 상기 램 어드레스에 따라 상기 데이터가 저장되는 램을 포함하는 물리 계층;
상기 램과 상기 불휘발성 메모리 사이에서의 데이터 교환을 제어하는 DIMM 컨트롤러; 그리고
상기 에러 정정 모듈을 실행하는 프로세서를 포함하는 불휘발성 메모리 모듈.
제 8 항에 있어서,
상기 DIMM 컨트롤러는:
상기 데이터의 에러를 검출하는 에러 검출기; 그리고
상기 데이터의 에러가 정정되지 않은 경우, 상기 정정되지 않은 데이터에 관한 상태 정보를 업데이트하는 상태 정보 생성기를 포함하는 불휘발성 메모리 모듈.
제 9 항에 있어서,
상기 상태 정보는 상기 램에 저장되고, 상기 상태 정보는 상기 호스트에 의해 액세스 되어, 상기 호스트가 상기 데이터를 재전송하는데 참조되는 불휘발성 메모리 모듈.