KR102591011B1 - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

Info

Publication number
KR102591011B1
KR102591011B1 KR1020180022796A KR20180022796A KR102591011B1 KR 102591011 B1 KR102591011 B1 KR 102591011B1 KR 1020180022796 A KR1020180022796 A KR 1020180022796A KR 20180022796 A KR20180022796 A KR 20180022796A KR 102591011 B1 KR102591011 B1 KR 102591011B1
Authority
KR
South Korea
Prior art keywords
memory
word line
erase
memory block
block
Prior art date
Application number
KR1020180022796A
Other languages
English (en)
Other versions
KR20190102431A (ko
Inventor
정원진
이근우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180022796A priority Critical patent/KR102591011B1/ko
Priority to US16/121,147 priority patent/US10777285B2/en
Priority to CN201811194571.8A priority patent/CN110197692B/zh
Publication of KR20190102431A publication Critical patent/KR20190102431A/ko
Application granted granted Critical
Publication of KR102591011B1 publication Critical patent/KR102591011B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0617—Improving the reliability of storage systems in relation to availability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5646—Multilevel memory with flag bits, e.g. for showing that a "first page" of a word line is programmed but not a "second page"

Abstract

본 발명의 실시 예에 따르면, 메모리 장치; 및 상기 메모리 장치에 포함된 제1 메모리 블록에 이레이즈 동작이 수행되면, 상기 제1 메모리 블록을 제외한 메모리 블록인 제2 메모리 블록에 수행될 리드 동작의 대상 워드라인인 제1 워드라인의 위치에 따라, 상기 제2 메모리 블록의 제2 워드라인에 대한 리드 동작의 수행 여부를 결정하는 비-이레이즈 대상 블록 관리부를 포함하되, 상기 제2 워드라인은 더미 리드 동작의 대상 워드라인인 메모리 시스템이 개시된다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD OF MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 리드 페일(read fail)을 방지할 수 있는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitouscomputing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus)메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
더 많은 데이터를 저장하기 위해 메모리 장치가 3차원 구조로 구현되면서, 3차원 구조에 따른 고유한(intrinsic) 문제점이 존재한다.
구체적으로, 메모리 장치에 포함된 제1 메모리 블록에 이레이즈 동작이 수행되면, 상기 제1 메모리 블록을 제외한 메모리 블록인 제2 메모리 블록을 구성하는 트랜지스터(transistor)의 채널(channel)에 정공(hole)이 남아있는 현상이 관찰되었다.
그리고 상기 제2 메모리 블록에 리드 동작이 후속 동작으로 수행되면, 상기 정공의 영향에 따라 정정 불가능한 에러(uncorrectable error)가 발생하여, 결과적으로 리드 페일이 발생할 수 있다.
특히, 이러한 리드 페일은, 채널 초기 설정 시간(Channel Initialize Time, CIT)이 짧은 하프 페이지 리드 동작이 바텀 워드라인(Bottom Wordline)에 수행될 때 높은 확률로 발생됨이 확인되었다.
본 발명의 실시 예들은, 제2 메모리 블록의 채널에 남아있는 정공을 더미 리드 동작을 통해 상기 채널로부터 제거함으로써, 리드 페일이 발생하지 않도록 한다.
본 발명의 실시 예에 따르면, 메모리 장치; 및 상기 메모리 장치에 포함된 제1 메모리 블록에 이레이즈 동작이 수행되면, 상기 제1 메모리 블록을 제외한 메모리 블록인 제2 메모리 블록에 수행될 리드 동작의 대상 워드라인인 제1 워드라인의 위치에 따라, 상기 제2 메모리 블록의 제2 워드라인에 대한 리드 동작의 수행 여부를 결정하는 비-이레이즈 대상 블록 관리부를 포함하되, 상기 제2 워드라인은 더미 리드 동작의 대상 워드라인인 메모리 시스템이 제시된다.
상기 비-이레이즈 대상 블록 관리부는 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각에 대한, 이레이즈 플래그 및 비-이레이즈 대상 플래그를 포함하는 플래그 테이블; 및 상기 플래그 테이블에 기반하여, 상기 제2 워드라인에 대한 리드 동작을 제어하는 스트레스 방지 리드 컨트롤러를 포함할 수 있다.
상기 비-이레이즈 대상 블록 관리부는 상기 제1 메모리 블록에 이레이즈 동작이 수행될 때, 상기 제1 메모리 블록에 대한 이레이즈 플래그를 로우 로직에서 하이 로직으로 변환하고, 상기 제2 메모리 블록에 대한 비-이레이즈 대상 플래그를 로우 로직에서 하이 로직으로 변환할 수 있다.
상기 제1 워드라인은 상기 제2 메모리 블록의 바텀(bottom)에 위치한 바텀 워드라인 영역; 및 상기 제2 메모리 블록의 바텀(bottom)에 위치하지 않은 비-바텀 워드라인 영역으로 구성될 수 있다.
상기 비-이레이즈 대상 블록 관리부는 상기 비-바텀 워드라인 영역에 리드 동작이 수행될 때, 노멀 리드 동작을 수행할 수 있다.
상기 비-이레이즈 대상 블록 관리부는 상기 바텀 워드라인 영역에 리드 동작이 수행될 때, 상기 제2 워드라인에 더미 리드 동작을 먼저 수행하고 상기 바텀 워드라인 영역에 리드 동작을 나중에 수행하는 동작인 스트레스 방지 리드 동작을 수행할 수 있다.
상기 제2 워드라인은 더미 워드라인 및 탑(top) 워드라인 중 어느 하나의 워드라인일 수 있다.
상기 비-이레이즈 대상 블록 관리부는 상기 노멀 리드 동작 및 상기 스트레스 방지 리드 동작 중 어느 하나의 리드 동작이 수행된 경우, 상기 제2 메모리 블록에 대한 비-이레이즈 대상 플래그를 하이 로직에서 로우 로직으로 변경할 수 있다.
상기 제2 메모리 블록은 복수의 메모리 블록들로 구성되고, 상기 비-이레이즈 대상 블록 관리부는 상기 복수의 메모리 블록들에 대한 이레이즈 플래그 및 비-이레이즈 대상 플래그를 포함하는 플래그 테이블을 포함할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치에 포함된 제1 메모리 블록에 이레이즈 동작을 수행하는 제1 단계; 및 비-이레이즈 대상 블록 관리부를 통해, 상기 제1 메모리 블록을 제외한 메모리 블록인 제2 메모리 블록에 수행될 리드 동작의 대상 워드라인인 제1 워드라인의 위치에 따라, 상기 제2 메모리 블록의 제2 워드라인에 대한 리드 동작의 수행 여부를 결정하는 제2 단계를 포함하되, 상기 제2 워드라인은 더미 리드 동작의 대상 워드라인인 메모리 시스템의 동작 방법이 제시된다.
상기 비-이레이즈 대상 블록 관리부는 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각에 대한, 이레이즈 플래그 및 비-이레이즈 대상 플래그를 포함하는 플래그 테이블; 및 상기 플래그 테이블에 기반하여, 상기 제2 워드라인에 대한 리드 동작을 제어하는 스트레스 방지 리드 컨트롤러를 포함할 수 있다.
상기 제2 단계는, 상기 비-이레이즈 대상 블록 관리부를 통해, 상기 제1 메모리 블록에 이레이즈 동작이 수행될 때, 상기 제1 메모리 블록에 대한 이레이즈 플래그를 로우 로직에서 하이 로직으로 변환하고, 상기 제2 메모리 블록에 대한 비-이레이즈 대상 플래그를 로우 로직에서 하이 로직으로 변환하는 단계일 수 있다.
상기 제1 워드라인은 상기 제2 메모리 블록의 바텀(bottom)에 위치한 바텀 워드라인 영역; 및 상기 제2 메모리 블록의 바텀(bottom)에 위치하지 않은 비-바텀 워드라인 영역으로 구성될 수 있다.
상기 제2 단계는 상기 비-바텀 워드라인 영역에 리드 동작이 수행될 때, 노멀 리드 동작을 수행하는 단계일 수 있다.
상기 제2 단계는 상기 바텀 워드라인 영역에 리드 동작이 수행될 때, 상기 제2 워드라인에 더미 리드 동작을 먼저 수행하고 상기 바텀 워드라인 영역에 리드 동작을 나중에 수행하는 동작인 스트레스 방지 리드 동작을 수행하는 단계일 수 있다.
상기 제2 워드라인은 더미 워드라인 및 탑(top) 워드라인 중 어느 하나의 워드라인일 수 있다.
상기 제2 단계는 상기 노멀 리드 동작 및 상기 스트레스 방지 리드 동작 중 어느 하나의 리드 동작이 수행된 경우, 상기 제2 메모리 블록에 대한 비-이레이즈 대상 플래그를 하이 로직에서 로우 로직으로 변경하는 단계일 수 있다.
상기 제2 메모리 블록은 복수의 메모리 블록들로 구성되고, 상기 비-이레이즈 대상 블록 관리부는 상기 복수의 메모리 블록들에 대한 이레이즈 플래그 및 비-이레이즈 대상 플래그를 포함하는 플래그 테이블을 포함할 수 있다.
본 발명의 실시 예들에 따르면, 이레이즈 동작의 영향으로 발생한 정공을 제거하여, 정정 불가능한 에러의 발생 빈도를 줄이고, 결과적으로 리드 페일의 빈도가 크게 감소할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5는 상기 GIDL현상으로 인해 비-이레이즈 대상 블록의 메모리 채널에서 발생하는 현상을 설명하는 도면.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 개략적으로 도시한 도면.
도 7은 본 발명의 실시 예에 따른 플래그 테이블의 일 예를 개략적으로 도시한 도면.
도 8은 본 발명의 실시 예에 따른 플래그 테이블의 일 예를 개략적으로 도시한 도면.
도 9는 본 발명의 실시 예에 따른 제2 메모리 블록의 워드라인 구성도 및 플래그 테이블의 일 예를 개략적으로 도시한 도면.
도 10은 제2 메모리 블록의 워드라인 구성도 및 플래그 테이블의 일 예를 개략적으로 도시한 도면.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 나타낸 순서도를 개략적으로 도시한 도면.
도 12 내지 도 20은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix)등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(userrequest)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: MultiMedia Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus)저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimediaplayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital MultimediaBroadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명한다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus),MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolutioncode), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: MultiLevel Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: QuadrupleLevel Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
도 3을 참조하여 설명된 바와 같이, 더 많은 데이터를 저장하기 위해 메모리 장치(150)가 3차원 구조로 구현될 수 있다.
하지만, 메모리 장치(150)가 3차원 구조로 구현됨에 따라 3차원 구조에 따른 고유한(intrinsic) 문제점이 존재한다. 구체적으로, 2차원 구조의 메모리 장치에서는, P웰에 역 바이어스 전압을 인가하면 메모리 셀들의 플로팅 게이트에 트랩됐던 전자들이 P웰로 방출됨으로써 이레이즈 동작이 수행된다. 반면, 3차원 구조의 메모리 장치는 P웰이 존재하지 않고 채널이 플로팅(floating)상태일 수 있다. 따라서 3차원 구조의 메모리 장치에서는 GIDL(Gate Induced Drain Leakage)현상을 이용해서 이레이즈 동작을 수행한다. GIDL현상은 트랜지스터에서 드레인(drain)영역이 게이트와 오버랩된 상황에서 전계가 드레인에서 게이트 방향으로 인가되었을 때 누설 전류가 발생하는 현상을 말한다.
도 5는 이레이즈 동작시 상기 GIDL현상으로 인해 선택된 이레이즈 대상 블록뿐만 아니라 비-이레이즈 대상 블록의 채널에도 정공이 남아 있는 현상을 설명하기 위한 도면이다.
도 5는 이레이즈 동작시 비-이레이즈 대상 블록에 포함되는 스트링을 나타낸다. 비-이레이즈 대상 블록은 소스 라인(SL)을 이레이즈 대상 블록과 공유할 수 있다. 따라서 이레이즈 대상 블록의 이레이즈 동작시 비-이레이즈 대상 블록의 소스 라인(SL)에 이레이즈 전압(Verase)이 인가될 수 있다. 이때 스트링 선택 라인(SSL)은 플로팅 상태에 있으므로, 소스 라인(SL)과의 전압 차이로 인해 GIDL현상이 발생한다. 이때 발생된 정공이 비-이레이즈 대상 블록의 채널(Channel)로도 유입될 수 있다. 이때 스트링 선택 라인(SSL)뿐만 아니라 메모리 셀이 연결된 워드라인들도 플로팅 상태에 있기 때문에 정공이 메모리 셀로 터널링되지는 않더라도, 비-이레이즈 대상 블록의 채널에 유입되면서 트랩될 수 있다.
도 6은 본 발명의 실시 예에 따라 비-이레이즈 대상 블록을 관리할 수 있는 메모리 시스템의 구성을 도시한 것이다.
본 발명의 실시 예에 따른 컨트롤러(130)는 비-이레이즈 대상 블록 관리부(Non-Erased Block Management Device, 600)를 포함할 수 있다.
상기 컨트롤러(130)는 상기 메모리 장치(150)에 포함된 제1 메모리 블록에 이레이즈 동작을 수행할 수 있다. 즉, 상기 제1 메모리 블록은 이레이즈 동작이 수행된 메모리 블록을 의미한다.
상기 제1 메모리 블록에 이레이즈 동작이 수행되면, 상기 제2 메모리 블록의 메모리 셀의 채널(channel)에도 상기 GIDL현상으로 인해 정공(hole)이 남아있을 수 있다.
따라서, 상기 제1 메모리 블록에 이레이즈 동작이 수행된 후, 상기 제2 메모리 블록에 리드 동작이 후속 동작으로 수행되면, 상기 정공의 영향에 따라 정정 불가능한 에러(uncorrectable error)가 발생하여, 결과적으로 리드 페일이 발생할 수 있다.
특히, 이러한 리드 페일은, 채널 초기 설정 시간(Channel Initialize Time, CIT)이 짧은 하프 페이지 리드 동작이 바텀 워드라인(Bottom Wordline)에 수행될 때 높은 확률로 발생할 수 있다.
이러한 문제점을 해결하기 위해, 본 발명의 실시 예에 따른 상기 비-이레이즈 대상 블록 관리부(600)는 스트레스 방지 리드 동작을 수행한다.
상기 스트레스 방지 리드 동작은, 상기 제2 메모리 블록의 트랜지스터의 채널에 남아있는 정공을 상기 채널로부터 제거하는 '더미 리드 동작' 및 상기 제2 메모리 블록의 바텀 워드라인에 수행될 '실제 리드 동작'으로 구성될 수 있다.
구체적으로, 상기 제2 메모리 블록에 수행될 리드 동작의 대상 워드라인인 제1 워드라인의 위치가 바텀(bottom)일 때, 다시 말해 상기 제1 워드라인이 상기 제2 메모리 블록의 바텀에 위치한 바텀 워드라인 영역일 때, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 스트레스 방지 리드 동작을 수행할 수 있다.
상기 제1 워드라인의 위치가 바텀일 때 상기 스트레스 방지 리드 동작이 수행되는 이유는, 상기 제1 워드라인의 위치가 바텀일 때 리드 페일이 발생할 확률이 상대적으로 높고, 상기 더미 리드 동작에 따라 발생하는 래이턴시를 최소화하기 위함이다.
상기 비-이레이즈 대상 블록 관리부(600)는 상기 제1 워드라인의 위치에 따라, 상기 제2 메모리 블록의 제2 워드라인에 대한 리드 동작의 수행 여부를 결정할 수 있다.
상기 제2 워드라인은 상기 더미 리드 동작의 대상 워드라인을 의미할 수 있다. 구체적으로, 상기 제2 워드라인은 상기 제2 메모리 블록에 포함된 더미 워드라인 및 탑(top) 워드라인 중 어느 하나의 워드라인일 수 있다.
도 6에 도시된 바와 같이, 상기 비-이레이즈 대상 블록 관리부(600)는 플래그 테이블(610) 및 스트레스 방지 리드 컨트롤러(Stress Preventive Read Controller, 620)를 포함할 수 있다.
상기 플래그 테이블(610)은 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각에 대한, 이레이즈 플래그 및 비-이레이즈 대상 플래그를 포함할 수 있다.
상기 스트레스 방지 리드 컨트롤러(620)는 상기 플래그 테이블(610)에 기반하여, 상기 제2 워드라인에 대한 리드 동작을 제어할 수 있다.
구체적으로 도 7을 참조하면, 상기 플래그 테이블(610)은 메모리 장치(150)에 포함된 복수의 메모리 블록들에 대한 이레이즈 플래그 및 비-이레이즈 대상 플래그를 포함할 수 있다.
상기 이레이즈 플래그는, 대응하는 메모리 블록에 이레이즈 동작이 수행되었는지 여부를 나타낼 수 있다.
로우 로직의 이레이즈 플래그는, 대응하는 메모리 블록에 이레이즈 동작이 소정의 시간동안 수행되지 않았음을 의미할 수 있고, 하이 로직의 이레이즈 플래그는, 대응하는 메모리 블록에 이레이즈 동작이 소정의 시간동안 수행되었음을 의미할 수 있다.
즉, 하이 로직의 이레이즈 플래그는, 소정의 시간 후, 로우 로직의 이레이즈 플래그로 변환될 수 있다.
상기 비-이레이즈 대상 플래그는, 대응하는 메모리 블록이 비-이레이즈 대상 메모리 블록인지 여부를 나타낼 수 있다.
로우 로직의 비-이레이즈 대상 플래그는, 대응하는 메모리 블록이 비-이레이즈 대상 메모리 블록이 아님을 의미할 수 있고, 하이 로직의 비-이레이즈 대상 플래그는, 대응하는 메모리 블록이 비-이레이즈 대상 메모리 블록임을 의미할 수 있다.
즉, 하이 로직의 비-이레이즈 대상 플래그는, 소정의 시간 후, 로우 로직의 비-이레이즈 대상 플래그로 변환될 수 있다. 또한, 하이 로직의 비-이레이즈 대상 플래그는, 상기 스트레스 방지 리드 동작이 수행된 이후, 로우 로직의 비-이레이즈 대상 플래그로 변환될 수 있다.
도 8은 메모리 블록 A에 이레이즈 동작이 수행된 경우에 대응하는 상기 플래그 테이블(510)의 변화를 도시한 것이다.
메모리 블록 A에 이레이즈 동작이 수행되었기 때문에, 상기 메모리 블록 A를 상기 제1 메모리 블록으로 정의할 수 있다.
메모리 블록 B 내지 E는 이레이즈 동작이 수행되지 않은 메모리 블록이기 때문에, 상기 제2 메모리 블록으로 정의할 수 있다.
상기 메모리 블록 A(제1 메모리 블록)에 소정의 시간 동안 이레이즈 동작이 수행되었기 때문에, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 메모리 블록 A(제1 메모리 블록)에 대응하는 이레이즈 플래그를 로우 로직에서 하이 로직으로 변경할 수 있다.
또한, 상기 메모리 블록 B 내지 E(제2 메모리 블록)은, 이레이즈 동작이 수행되지 않은 비-이레이즈 대상 메모리 블록이기 때문에, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 메모리 블록 B 내지 E(제2 메모리 블록)에 대응하는 비-이레이즈 대상 플래그를 로우 로직에서 하이 로직으로 변경할 수 있다.
도 9는 제2 메모리 블록인 메모리 블록 B의 워드라인의 구성도 및 상기 플래그 테이블(610)의 변화를 도시한 것이다.
메모리 블록 B는 복수의 워드라인을 포함할 수 있고, 상기 복수의 워드라인은 소정의 영역으로 구분될 수 있다.
예를 들어, 상기 복수의 워드라인은, 더미 워드라인 영역, 탑(top) 워드라인 영역, 바텀(bottom) 워드라인 영역 및 라스트(Last) 워드라인 영역으로 구분될 수 있다. 다만, 상술한 영역은 하나의 예시에 불과하고, 워드라인의 위치 및 특성에 따라 상기 복수의 워드라인이 더 세부적으로 구분될 수 있음은 당연하다.
상기 바텀 워드라인 영역(Bottom WL Region)은, 바텀 워드라인(921)을 기준으로, '바텀 워드라인-6'(915) 내지 '바텀 워드라인+6'(927)으로 구성될 수 있다.
만약 상기 바텀 워드라인 영역에 바로 리드 동작이 수행된다면, 상술한 바와 같이 바텀 워드라인의 특성상 리드 페일이 발생할 확률이 높다.
따라서, 이를 방지하기 위해 상기 비-이레이즈 대상 블록 관리부(600)는 상기 스트레스 방지 리드 컨트롤러(620)를 통해, 상기 더미 워드라인(910)에 제1 리드 동작(941)을 먼저 수행할 수 있다.
그 후, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 바텀 워드라인 영역에 포함된 워드라인들 중 리드 동작이 수행될 타겟 워드라인, 예를 들어 '바텀 워드라인-2'(919)에 제2 리드 동작(942)을 수행할 수 있다.
즉, 상기 더미 워드라인(910)은 상기 제2 워드라인을 의미하고, 상기 제1 리드 동작(941)은 상기 더미 리드동작을 의미한다. 그리고, 상기 스트레스 방지 리드 동작은 상기 제1 리드 동작(941) 및 상기 제2 리드 동작(942)을 의미한다.
또한, 도면에는 도시되지 않았지만, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 스트레스 방지 리드 컨트롤러(620)를 통해, 상기 더미 워드라인(910)에 가까운 워드라인, 예를 들어 '탑 워드라인'(911)에 더미 리드 동작을 수행할 수도 있다.
즉, 상기 제2 워드라인은, 상기 바텀 워드라인 영역과 물리적으로 거리가 충분하여 리드 페일이 발생하지 않는 영역을 의미할 수 있고, 상기 제2 워드라인 상기'탑 워드라인'(911)을 의미할 수 있다.
그리고, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 메모리 블록 B에 대응하는 비-이레이즈 대상 플래그를 하이 로직에서 로우 로직으로 변환할 수 있다.
이 후, 상기 메모리 블록 B에 부가적인 리드 동작이 바텀 워드라인 영역에 수행된다고 하더라도, 상기 메모리 블록 B에는 정공(hole)이 채널에 남아있지 않기 때문에, 상기 스트레스 방지 리드 동작을 수행할 필요가 없다.
따라서, 상기 스트레스 방지 리드 컨트롤러(620)는 상기 플래그 테이블(610)에 나타난 로우 로직의 비-이레이즈 대상 플래그를 확인할 수 있고, 상기 스트레스 방지 리드 동작이 아닌 노멀 리드 동작을 수행할 수 있다.
도 10은, 제2 메모리 블록인 메모리 블록 B의 워드라인의 구성도 및 상기 플래그 테이블(610)의 변화를 도시한 것이다.
리드 동작(1041)이 '탑 워드라인+1'(912)에 수행된다면, 상기 '탑 워드라인+1'(912)는 비-바텀 워드라인 영역에 포함된 워드라인이기 때문에, 상기 비-이레이즈 대상 블록 관리부(600)는 더미 리드동작을 수행할 필요 없이 상기 리드 동작(1041)을 상기 타겟 워드라인인'탑 워드라인+1'(912)에 바로 수행할 수 있다. 즉, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 타겟 워드라인인'탑 워드라인+1'(912)에 노멀 리드 동작을 수행할 수 있다.
그리고, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 메모리 블록 B에 대응하는 비-이레이즈 대상 플래그를 하이 로직에서 로우 로직으로 변환할 수 있다.
이 후, 상기 메모리 블록 B에 부가적인 리드 동작이 바텀 워드라인 영역에 수행된다고 하더라도, 상기 메모리 블록 B에는 정공(hole)이 채널에 남아있지 않기 때문에, 상기 스트레스 방지 리드 동작을 수행할 필요가 없다.
따라서, 상기 스트레스 방지 리드 컨트롤러(620)는 상기 플래그 테이블(610)에 나타난 로우 로직의 비-이레이즈 대상 플래그를 확인할 수 있고, 상기 스트레스 방지 리드 동작이 아닌 노멀 리드 동작을 수행할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 동작 순서를 도시한 것이다.
단계 S1101에서, 상기 컨트롤러(130)는 상기 제1 메모리 블록에 이레이즈 동작을 수행할 수 있다. 즉, 상기 제1 메모리 블록은 이레이즈 동작이 수행된 메모리 블록을 의미한다. 상기 제1 메모리 블록에 이레이즈 동작이 수행된 후, 상기 제2 메모리 블록에 리드 동작이 후속 동작으로 수행되면, 상기 정공의 영향에 따라 정정 불가능한 에러(uncorrectable error)가 발생하여, 결과적으로 리드 페일이 발생할 수 있다.
단계 S1103에서, 상기 제1 메모리 블록에 소정의 시간 동안 이레이즈 동작이 수행되었기 때문에, 상기 비-이레이즈 대상 블록 관리부(600)는 제1 메모리 블록에 대응하는 이레이즈 플래그를 로우 로직에서 하이 로직으로 변경할 수 있다.
또한, 상기 제2 메모리 블록은, 이레이즈 동작이 수행되지 않은 비-이레이즈 대상 메모리 블록이기 때문에, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 제2 메모리 블록에 대응하는 비-이레이즈 대상 플래그를 로우 로직에서 하이 로직으로 변경할 수 있다.
단계 S1105에서, 상기 비-이레이즈 대상 블록 관리부(600)는, 리드 동작이 수행될 워드 라인이 바텀 워드라인 영역에 포함된 워드라인인지 비-바텀 워드라인 영역에 포함된 워드라인인지 여부를 확인할 수 있다.
리드 동작이 수행될 타겟 워드 라인이 바텀 워드라인 영역에 포함된 워드라인인 경우, 단계 S1107에서, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 스트레스 방지 리드 컨트롤러(620)를 통해, 상기 더미 워드라인에 제1 리드 동작을 먼저 수행할 수 있다. 상기 더미 워드라인은 제2 워드라인을 의미할 수 있다.
단계 S1109에서, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 바텀 워드라인 영역에 포함된 워드라인들 중 리드 동작이 수행될 타겟 워드라인에 제2 리드 동작을 수행할 수 있다. 상기 타겟 워드라인은 제1 워드라인을 의미할 수 있다.
리드 동작이 수행될 타겟 워드 라인이 비-바텀 워드라인 영역에 포함된 워드라인인 경우, 단계 S1111에서, 상기 비-이레이즈 대상 블록 관리부(600)는 더미 리드동작을 수행할 필요 없이 리드 동작을 상기 타겟 워드라인에 바로 수행할 수 있따. 즉, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 타겟 워드라인에 노멀 리드 동작을 수행할 수 있다.
단계 S1113에서, 상기 비-이레이즈 대상 블록 관리부(600)는 상기 제2 메모리 블록에 대응하는 비-이레이즈 대상 플래그를 하이 로직에서 로우 로직으로 변환할 수 있다. 이 후, 상기 제2 메모리 블록에 부가적인 리드 동작이 바텀 워드라인 영역에 수행된다고 하더라도, 상기 메모리 블록 B에는 정공(hole)이 채널에 남아있지 않기 때문에, 상기 스트레스 방지 리드 동작을 수행할 필요가 없다.
따라서, 상기 스트레스 방지 리드 컨트롤러(620)는 상기 플래그 테이블(610)에 나타난 로우 로직의 비-이레이즈 대상 플래그를 확인할 수 있고, 상기 스트레스 방지 리드 동작이 아닌 노멀 리드 동작을 수행할 수 있다.
그러면 이하에서는, 도 12 내지 도 20을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 10에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 12를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus),MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 비휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 13을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 비휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 13에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbocode, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 14는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 14를 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, ??, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함하는 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들로 구현될 수 있으며, 도 13에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimediacard)를 개략적으로 도시한 도면이다.
도 15를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ?, UFS 인터페이스가 될 수 있다.
도 16 내지 도 19는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 16 내지 도 19는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 16 내지 도 19를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 13 내지 도 15에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 12에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 16에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 17에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 18에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 19에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 20은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 20을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division MultipleAccess), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision MultipleAccess), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 14 내지 도 19에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
삭제
삭제

Claims (18)

  1. 메모리 장치; 및
    상기 메모리 장치에 포함된 제1 메모리 블록에 이레이즈 동작이 수행되면, 상기 제1 메모리 블록을 제외한 메모리 블록인 제2 메모리 블록에 수행될 리드 동작의 대상 워드라인인 제1 워드라인의 위치에 따라, 상기 제2 메모리 블록의 제2 워드라인에 대한 더미 리드 동작을 수행하여 상기 제2 메모리 블록에 포함된 채널에 남아있는 정공을 제거할지를 결정하는 비-이레이즈 대상 블록 관리부를 포함하며,
    상기 비-이레이즈 대상 블록 관리부는
    상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각에 대한,
    이레이즈 플래그 및 비-이레이즈 대상 플래그를 포함하는 플래그 테이블; 및
    상기 플래그 테이블에 기반하여, 상기 제2 워드라인에 대한 리드 동작을 제어하는 스트레스 방지 리드 컨트롤러를 포함하고,
    상기 비-이레이즈 대상 블록 관리부는
    바텀 워드라인 영역에 리드 동작이 수행될 때,
    상기 정공을 제거하는 동작을 먼저 수행하고 상기 바텀 워드라인 영역에 리드 동작을 나중에 수행하는 동작인
    스트레스 방지 리드 동작을 수행하는
    메모리 시스템.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 비-이레이즈 대상 블록 관리부는
    상기 제1 메모리 블록에 이레이즈 동작이 수행될 때,
    상기 제1 메모리 블록에 대한 이레이즈 플래그를 로우 로직에서 하이 로직으로 변환하고,
    상기 제2 메모리 블록에 대한 비-이레이즈 대상 플래그를 로우 로직에서 하이 로직으로 변환하는
    메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 제1 워드라인은
    상기 제2 메모리 블록의 바텀(bottom)에 위치한 상기 바텀 워드라인 영역; 및
    상기 제2 메모리 블록의 바텀(bottom)에 위치하지 않은 비-바텀 워드라인 영역으로 구성되는
    메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서,
    상기 비-이레이즈 대상 블록 관리부는
    상기 비-바텀 워드라인 영역에 리드 동작이 수행될 때,
    노멀 리드 동작을 수행하는
    메모리 시스템
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5 항에 있어서,
    상기 제2 워드라인은
    더미 워드라인 및 탑(top) 워드라인 중 어느 하나의 워드라인인
    메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서,
    상기 비-이레이즈 대상 블록 관리부는
    상기 노멀 리드 동작 및 상기 스트레스 방지 리드 동작 중 어느 하나의 리드 동작이 수행된 경우,
    상기 제2 메모리 블록에 대한 비-이레이즈 대상 플래그를 하이 로직에서 로우 로직으로 변경하는
    메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제2 메모리 블록은
    복수의 메모리 블록들로 구성되고,
    상기 비-이레이즈 대상 블록 관리부는
    상기 복수의 메모리 블록들에 대한
    이레이즈 플래그 및 비-이레이즈 대상 플래그를 포함하는 플래그 테이블을 포함하는
    메모리 시스템.
  10. 메모리 장치에 포함된 제1 메모리 블록에 이레이즈 동작을 수행하는 제1 단계; 및
    비-이레이즈 대상 블록 관리부를 통해, 상기 제1 메모리 블록을 제외한 메모리 블록인 제2 메모리 블록에 수행될 리드 동작의 대상 워드라인인 제1 워드라인의 위치에 따라, 상기 제2 메모리 블록의 제2 워드라인에 대한 더미 리드 동작을 수행하여 상기 제2 메모리 블록에 포함된 채널에 남아있는 정공을 제거할지를 결정하는 제2 단계를 포함하며,
    상기 비-이레이즈 대상 블록 관리부는
    상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각에 대한,
    이레이즈 플래그 및 비-이레이즈 대상 플래그를 포함하는 플래그 테이블; 및
    상기 플래그 테이블에 기반하여, 상기 제2 워드라인에 대한 상기 더미 리드 동작을 제어하는 스트레스 방지 리드 컨트롤러를 포함하고,
    상기 제2 단계는
    바텀 워드라인 영역에 리드 동작이 수행될 때,
    상기 제2 워드라인에 더미 리드 동작을 먼저 수행하고 상기 바텀 워드라인 영역에 리드 동작을 나중에 수행하는 동작인
    스트레스 방지 리드 동작을 수행하는 단계인
    메모리 시스템의 동작 방법.
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 제2 단계는,
    상기 비-이레이즈 대상 블록 관리부를 통해,
    상기 제1 메모리 블록에 이레이즈 동작이 수행될 때,
    상기 제1 메모리 블록에 대한 이레이즈 플래그를 로우 로직에서 하이 로직으로 변환하고, 상기 제2 메모리 블록에 대한 비-이레이즈 대상 플래그를 로우 로직에서 하이 로직으로 변환하는 단계인
    메모리 시스템의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 제1 워드라인은
    상기 제2 메모리 블록의 바텀(bottom)에 위치한 상기 바텀 워드라인 영역; 및
    상기 제2 메모리 블록의 바텀(bottom)에 위치하지 않은 비-바텀 워드라인 영역으로 구성되는
    메모리 시스템의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서,
    상기 제2 단계는
    상기 비-바텀 워드라인 영역에 상기 더미 리드 동작이 수행될 때,
    노멀 리드 동작을 수행하는 단계인
    메모리 시스템의 동작 방법.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 제2 워드라인은
    더미 워드라인 및 탑(top) 워드라인 중 어느 하나의 워드라인인
    메모리 시스템의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서,
    상기 제2 단계는
    상기 노멀 리드 동작 및 상기 스트레스 방지 리드 동작 중 어느 하나의 리드 동작이 수행된 경우,
    상기 제2 메모리 블록에 대한 비-이레이즈 대상 플래그를 하이 로직에서 로우 로직으로 변경하는 단계인
    메모리 시스템의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 제2 메모리 블록은
    복수의 메모리 블록들로 구성되고,
    상기 비-이레이즈 대상 블록 관리부는
    상기 복수의 메모리 블록들에 대한
    이레이즈 플래그 및 비-이레이즈 대상 플래그를 포함하는 플래그 테이블을 포함하는
    메모리 시스템의 동작 방법.
KR1020180022796A 2018-02-26 2018-02-26 메모리 시스템 및 메모리 시스템의 동작 방법 KR102591011B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180022796A KR102591011B1 (ko) 2018-02-26 2018-02-26 메모리 시스템 및 메모리 시스템의 동작 방법
US16/121,147 US10777285B2 (en) 2018-02-26 2018-09-04 Memory system capable of preventing read fail, including reading a second memory block through a dummy read operation, when an erase operation is performed to a first memory block, and operating method thereof
CN201811194571.8A CN110197692B (zh) 2018-02-26 2018-10-15 存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180022796A KR102591011B1 (ko) 2018-02-26 2018-02-26 메모리 시스템 및 메모리 시스템의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190102431A KR20190102431A (ko) 2019-09-04
KR102591011B1 true KR102591011B1 (ko) 2023-10-19

Family

ID=67683954

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180022796A KR102591011B1 (ko) 2018-02-26 2018-02-26 메모리 시스템 및 메모리 시스템의 동작 방법

Country Status (3)

Country Link
US (1) US10777285B2 (ko)
KR (1) KR102591011B1 (ko)
CN (1) CN110197692B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210000600A (ko) 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 이미지 센서
KR20210012190A (ko) * 2019-07-24 2021-02-03 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20210129928A (ko) * 2020-04-21 2021-10-29 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작방법
US11355199B2 (en) * 2020-07-23 2022-06-07 Intel Corporation Method and apparatus to mitigate hot electron read disturbs in 3D NAND devices
KR20220107588A (ko) 2021-01-25 2022-08-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5263003A (en) * 1991-11-12 1993-11-16 Allen-Bradley Company, Inc. Flash memory circuit and method of operation
KR100577483B1 (ko) * 2004-03-02 2006-05-10 엘지전자 주식회사 모형 세탁기
US7330322B2 (en) * 2005-01-28 2008-02-12 Seagate Technology Llc Utilizing a combination of physical tracks and virtual tracks to store data on a data storage medium
US7808831B2 (en) 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
JP4856138B2 (ja) * 2008-09-12 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
US8572445B2 (en) * 2010-09-21 2013-10-29 Freescale Semiconductor, Inc. Non-volatile memory (NVM) with imminent error prediction
US9093158B2 (en) * 2013-12-06 2015-07-28 Sandisk Technologies Inc. Write scheme for charge trapping memory
KR102154620B1 (ko) * 2013-12-19 2020-09-10 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치
US9552885B2 (en) * 2014-12-10 2017-01-24 Sandisk Technologies Llc Partial block erase for open block reading in non-volatile memory
KR102360211B1 (ko) * 2015-01-21 2022-02-08 삼성전자주식회사 메모리 시스템의 동작 방법
KR102444238B1 (ko) * 2016-02-26 2022-09-16 삼성전자주식회사 메모리 장치의 프로그램 방법 및 이를 적용하는 메모리 시스템

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
미국공개특허 제2005-0088555호(2005.04.28.) 1부.*
한국공개특허 제10-2016-0090124호(2016.07.29.) 1부.*
한국공개특허 제10-2016-0096082호(2016.08.12.) 1부.*
한국공개특허 제10-2017-0101000호(2017.09.05.) 1부.*

Also Published As

Publication number Publication date
KR20190102431A (ko) 2019-09-04
US20190267103A1 (en) 2019-08-29
US10777285B2 (en) 2020-09-15
CN110197692B (zh) 2023-07-14
CN110197692A (zh) 2019-09-03

Similar Documents

Publication Publication Date Title
KR102651425B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102529696B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102224564B1 (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20190123502A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102593352B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102605609B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102591011B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190040604A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102430798B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20180030319A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102639696B1 (ko) 메모리 시스템, 컨트롤러 및 그 동작방법
KR102583810B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102583726B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102653389B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190113443A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190016191A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102612918B1 (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20190128392A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20200008273A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102643467B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102431238B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190128283A (ko) 컨트롤러, 메모리 시스템 및 그 동작방법
KR102593552B1 (ko) 컨트롤러, 메모리 시스템 및 그의 동작 방법
KR20190069806A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190031692A (ko) 데이터 처리 시스템 및 데이터 처리 시스템의 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right