KR102643467B1 - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

Info

Publication number
KR102643467B1
KR102643467B1 KR1020160067514A KR20160067514A KR102643467B1 KR 102643467 B1 KR102643467 B1 KR 102643467B1 KR 1020160067514 A KR1020160067514 A KR 1020160067514A KR 20160067514 A KR20160067514 A KR 20160067514A KR 102643467 B1 KR102643467 B1 KR 102643467B1
Authority
KR
South Korea
Prior art keywords
memory
commands
data
latch
read
Prior art date
Application number
KR1020160067514A
Other languages
English (en)
Other versions
KR20170135500A (ko
Inventor
김기성
신영균
김근형
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160067514A priority Critical patent/KR102643467B1/ko
Priority to US15/407,315 priority patent/US10331346B2/en
Publication of KR20170135500A publication Critical patent/KR20170135500A/ko
Application granted granted Critical
Publication of KR102643467B1 publication Critical patent/KR102643467B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043—LOAD or STORE instructions; Clear instruction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

본 기술은, 메모리 장치로 데이터를 처리하는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것으로, 복수의 워드라인(word line)들에 연결된 복수의 메모리 셀들을 포함하여 데이터가 저장된 복수의 페이지들과, 상기 페이지들이 포함된 복수의 메모리 블록들과, 상기 메모리 블록들을 포함하는 복수의 플래인(plane)들, 그리고 상기 플래인들이 포함된 복수의 메모리 다이(memory die)들을, 포함하는 메모리 장치; 및 호스트(host)로부터 수신된 복수의 커맨드(command)들을, 커맨드 큐잉(command queuing)을 통해, 상기 메모리 장치로 입력하는, 컨트롤러;를 포함하며; 상기 복수의 메모리 다이들에서 제1메모리 다이는, 상기 커맨드들을 버스트 커맨드(burst command)로 처리하여, 상기 제1메모리 다이에 포함된 제1메모리 블록들에서 커맨드 동작들을 수행하며; 상기 커맨드 동작들에 상응하는 데이터는, 상기 제1메모리 블록들에 대응하는 복수의 래치(latch)들에 저장될 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD OF MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 장치로 데이터를 처리하는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예들은, 메모리 시스템의 복잡도 및 성능 저하를 최소화하며, 메모리 장치의 사용 효율을 최대화하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공한다.
본 발명의 실시 예들에 따른 메모리 시스템은, 복수의 워드라인(word line)들에 연결된 복수의 메모리 셀들을 포함하여 데이터가 저장된 복수의 페이지들과, 상기 페이지들이 포함된 복수의 메모리 블록들과, 상기 메모리 블록들을 포함하는 복수의 플래인(plane)들, 그리고 상기 플래인들이 포함된 복수의 메모리 다이(memory die)들을, 포함하는 메모리 장치; 및 호스트(host)로부터 수신된 복수의 커맨드(command)들을, 커맨드 큐잉(command queuing)을 통해, 상기 메모리 장치로 입력하는, 컨트롤러;를 포함하며; 상기 복수의 메모리 다이들에서 제1메모리 다이는, 상기 커맨드들을 버스트 커맨드(burst command)로 처리하여, 상기 제1메모리 다이에 포함된 제1메모리 블록들에서 커맨드 동작들을 수행하며; 상기 커맨드 동작들에 상응하는 데이터는, 상기 제1메모리 블록들에 대응하는 복수의 래치(latch)들에 저장될 수 있다.
여기서, 상기 제1메모리 다이는, 상기 커맨드들이 복수의 리드 커맨드(read command)들 또는 라이트 커맨드(write command)들일 경우, 상기 커맨드 큐잉을 통해 입력된 상기 리드 커맨드들 또는 상기 라이트 커맨드들을, 상기 버스트 커맨드로 처리하며, 상기 리드 커맨드들 또는 상기 라이트 커맨드들에 각각 해당하는 리드 동작들 또는 프로그램 동작들을, 상기 제1메모리 블록들에서 수행할 수 있다.
또한, 상기 제1메모리 다이는, 상기 리드 동작들 또는 상기 프로그램 동작들에 상응한 데이터를, 상기 래치들에 분산하여 저장하며; 상기 래치들에 저장된 데이터는, 상기 컨트롤러로 전송되어 상기 호스트로 제공되거나, 또는 상기 제1메모리 블록들에 프로그램되어 저장될 수 있다.
그리고, 상기 제1메모리 다이는, 상기 리드 동작들에서 제1리드 동작에 상응한 제1데이터를, 상기 래치들에서 제1래치에 저장하고, 상기 리드 동작들에서 제2리드 동작에 상응한 제2데이터를, 상기 래치들에서 제2래치에 저장할 수 있다.
아울러, 상기 제1래치에 저장된 상기 제1데이터와 상기 제2래치에 저장된 상기 제2데이터는, 동시에 상기 컨트롤러로 전송된 후, 상기 컨트롤러를 통해 상기 호스트로 제공될 수 있다.
또한, 상기 제2데이터는, 상기 제1데이터가 상기 컨트롤러로 전송되는 중에, 상기 제2리드 동작을 통해, 상기 제1메모리 블록들로부터 상기 제2래치에 저장될 수 있다.
그리고, 상기 제1메모리 다이는, 상기 프로그램 동작들에서 제1프로그램 동작에 상응한 제1데이터를, 상기 래치들에서 제1래치에 저장하고, 상기 프로그램 동작들에서 제2리드 동작에 상응한 제2데이터를, 상기 래치들에서 제2래치에 저장할 수 있다.
아울러, 상기 제1래치에 저장된 상기 제1데이터와 상기 제2래치에 저장된 상기 제2데이터는, 동시에 상기 제1메모리 블록들에 프로그램되어 저장될 수 있다.
또한, 상기 제2데이터는, 상기 제1래치에 저장된 상기 제1데이터가 상기 제1메모리 블록들에 프로그램되는 중에, 상기 컨트롤러로부터 상기 제2래치에 저장될 수 있다.
그리고, 상기 제1메모리 다이는, 상기 커맨드들에 셋 커맨드(set command)들이 더 포함될 경우, 상기 셋 커맨드들과, 상기 리드 커맨드들 또는 상기 라이트 커맨드들을, 상기 버스트 커맨드로 처리하며, 상기 셋 커맨드들에 포함된 각각의 파라미터(parameter)들에서, 상기 리드 동작들 또는 상기 프로그램 동작들을, 각각 수행할 수 있다.
본 발명의 실시 예들에 따른 메모리 시스템의 동작 방법은, 메모리 장치의 복수의 메모리 블록들에 각각 포함되고 복수의 워드라인(word line)들에 연결된 복수의 메모리 셀들을 포함하는 복수의 페이지들에 대해, 호스트(host)로부터 복수의 커맨드(command)들을 수신하는 단계; 상기 커맨드들을, 커맨드 큐잉(command queuing)을 통해, 상기 메모리 장치로 입력하는 단계; 및 상기 커맨드들을 버스트 커맨드(burst command)로 처리하여, 상기 메모리 블록들에서 커맨드 동작들을 수행하는 단계;를 포함하며; 상기 커맨드 동작들에 상응하는 데이터는, 상기 메모리 블록들에 대응하는 복수의 래치(latch)들에 저장될 수 있다.
여기서, 상기 커맨드 동작들을 수행하는 단계는, 상기 커맨드들이 복수의 리드 커맨드(read command)들 또는 라이트 커맨드(write command)들일 경우, 상기 커맨드 큐잉을 통해 입력된 상기 리드 커맨드들 또는 상기 라이트 커맨드들을, 상기 버스트 커맨드로 처리하는 단계; 및 상기 리드 커맨드들 또는 상기 라이트 커맨드들에 각각 해당하는 리드 동작들 또는 프로그램 동작들을, 상기 메모리 블록들에서 수행하는 단계;를 포함할 수 있다.
또한, 상기 커맨드 동작들을 수행하는 단계는, 상기 리드 동작들 또는 상기 프로그램 동작들에 상응한 데이터를, 상기 래치들에 분산하여 저장하는 단계;를 더 포함하며; 상기 래치들에 저장된 데이터는, 상기 컨트롤러로 전송되어 상기 호스트로 제공되거나, 또는 상기 메모리 블록들에 프로그램되어 저장될 수 있다.
그리고, 상기 저장하는 단계는, 상기 리드 동작들에서 제1리드 동작에 상응한 제1데이터를, 상기 래치들에서 제1래치에 저장하는 단계; 및 상기 리드 동작들에서 제2리드 동작에 상응한 제2데이터를, 상기 래치들에서 제2래치에 저장하는 단계;를 포함할 수 있다.
아울러, 상기 제1래치에 저장된 상기 제1데이터와 상기 제2래치에 저장된 상기 제2데이터는, 동시에 상기 메모리 장치의 컨트롤러로 전송된 후, 상기 컨트롤러를 통해 상기 호스트로 제공될 수 있다.
또한, 상기 제2데이터는, 상기 제1데이터가 상기 메모리 장치의 컨트롤러로 전송되는 중에, 상기 제2리드 동작을 통해, 상기 메모리 블록들로부터 상기 제2래치에 저장될 수 있다.
그리고, 상기 저장하는 단계는, 상기 프로그램 동작들에서 제1프로그램 동작에 상응한 제1데이터를, 상기 래치들에서 제1래치에 저장하는 단계; 및 상기 프로그램 동작들에서 제2리드 동작에 상응한 제2데이터를, 상기 래치들에서 제2래치에 저장하는 단계;를 포함할 수 있다.
아울러, 상기 제1래치에 저장된 상기 제1데이터와 상기 제2래치에 저장된 상기 제2데이터는, 동시에 상기 메모리 블록들에 프로그램되어 저장될 수 있다.
또한, 상기 제2데이터는, 상기 제1래치에 저장된 상기 제1데이터가 상기 메모리 블록들에 프로그램되는 중에, 상기 메모리 장치의 컨트롤러로부터 상기 제2래치에 저장될 수 있다.
그리고, 상기 커맨드 동작들을 수행하는 단계는, 상기 커맨드들에 셋 커맨드(set command)들이 더 포함될 경우, 상기 셋 커맨드들과, 상기 리드 커맨드들 또는 상기 라이트 커맨드들을, 상기 버스트 커맨드로 처리하는 단계; 및 상기 셋 커맨드들에 포함된 각각의 파라미터(parameter)들에서, 상기 리드 동작들 또는 상기 프로그램 동작들을, 각각 수행하는 단계;를 포함할 수 있다.
본 발명의 실시 예들에 따른, 메모리 시스템 및 메모리 시스템의 동작 방법은, 메모리 시스템의 복잡도 및 성능 저하를 최소화하며, 메모리 장치의 사용 효율을 최대화하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 5는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치에 데이터 처리 동작의 일 예를 개략적으로 설명하기 위한 도면.
도 6은 본 발명의 실시 예에 따른 메모리 시스템에서의 데이터를 처리하는 동작 과정을 개략적으로 도시한 도면.
도 7 내지 도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4를 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(142) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(142)가 플래시 메모리, 특히 일 예로 메모리 장치(142)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(142)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
아울러, 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
그리고, 메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 비휘발성 메모리 장치로 구현될 경우, 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(BLK)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(BLK)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)에는 복수의 메모리 셀들이 구현될 수 있다. 그러면 이하에서는, 도 5 및 도 6을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치로의 데이터 처리, 특히 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작에 상응한 메모리 장치(150)로의 데이터 처리 동작에 대해서 보다 구체적으로 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치에 데이터 처리 동작의 일 예를 개략적으로 설명하기 위한 도면이다. 여기서, 본 발명의 실시 예에서는, 도 1에서 도시한 메모리 시스템(110)에서 호스트(102)로부터 커맨드에 해당하는 데이터, 예컨대 리드 커맨드(read command)에 해당하는 리드 데이터를, 메모리 장치(150)에 포함된 복수의 메모리 블록들로부터 리드하여 호스트(102)로 제공하고, 라이트 커맨드(write command)에 해당하는 라이트 데이터를, 메모리 장치(150)에 포함된 복수의 메모리 블록들에 프로그램하여 저장할 경우의 데이터 처리를 일 예로 하여 설명하기로 한다.
또한, 본 발명의 실시 예에서는, 호스트(102)로부터 복수의 커맨드들, 예컨대 복수의 리드 커맨드들, 라이트 커맨드들, 이레이즈 커맨드들(erase commands)들, 셋 커맨드들(set commands), 예컨대 셋 파라미터 커맨드들(set parameter commands), 셋 픽쳐 커맨드들(set feature commands) 등을, 메모리 시스템(110)에서의 컨트롤러(130)가 수신할 경우, 컨트롤러(130)가 커맨드 큐잉(command queuing)을 통해, 복수의 커맨드들을 메모리 장치(150)로 입력하며, 메모리 장치(150)는, 컨트롤러(130)로부터 입력된 복수의 커맨드들을 처리, 즉 복수의 커맨드들에 해당하는 커맨드 동작들을 수행하여, 커맨드 동작들에 상응하는 데이터를 호스트(102)로 제공하거나 또는 메모리 장치(150)에 포함된 복수의 메모리 블록들에 저장한다.
여기서, 메모리 장치(150)는, 도 1 내지 도 4에서 설명한 바와 같이, 복수의 메모리 셀 어레이로 구현된 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은, 메모리 셀 어레이에서 복수의 워드라인들에 연결된 복수의 메모리 셀들을 포함하여 데이터가 저장되는 복수의 페이지들을 포함하고, 메모리 장치(150)에는, 복수의 메모리 다이(die)들이 포함되며, 각각의 메모리 다이들은 복수의 플래인들을 포함하고, 각각의 플래인들은 복수의 메모리 블록들을 포함한다.
즉, 본 발명의 실시 예에서는, 컨트롤러(130)로부터 복수의 커맨드들이 메모리 장치(150)에 입력될 경우, 메모리 장치(150)에 포함된 복수의 메모리 다이들에서 복수의 커맨드들을 처리한다. 특히, 본 발명의 실시 예에서는, 메모리 장치(150)에 포함된 복수의 메모리 다이들에서, 임의의 메모리 다이에, 컨트롤러(130)로부터 복수의 커맨드들이 입력, 예컨대 복수의 리드 커맨드들이 입력, 복수의 리드 커맨드들과 셋 커맨드들이 입력, 복수의 라이트 커맨드들이 입력, 또는 복수의 라이트 커맨드들과 셋 커맨드들이 입력될 경우, 임의의 메모리 다이는, 컨트롤러(130)로부터 입력된 복수의 커맨드들을, 버스트 커맨드(burst command)로 처리하여, 메모리 다이에 포함된 메모리 블록들에서 커맨드 동작을 수행, 즉 복수의 커맨드들에 해당하는 커맨드 동작들을 수행한다. 여기서, 임의의 메모리 다이는, 컨트롤러(130)로부터 입력된 복수의 커맨드들을, 버스트 커맨드로 처리, 다시 말해 ㅂ고수의 커맨드들을 연속으로 처리하여, 연속적으로 복수의 커맨드들에 해당하는 커맨드 동작들을 수행한다. 이때, 본 발명의 실시 예에서는, 커맨드 동작들에 상응하는 데이터를, 메모리 다이에 포함된 복수의 메모리 블록들에 포함된 복수의 페이지들, 다시 말해 메모리 블록들을 구현하는 메모리 셀 어레이에서 리드하여 호스트(102)로 제공하거나 메모리 셀 어레이에 프로그램하여 저장한다.
여기서, 본 발명의 실시 예에서는, 메모리 장치(150)에 포함된 복수의 메모리 블록들, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들 각각에 구현된 버퍼, 예컨대 도 3에서 설명한 메모리 장치(300)에 포함된 복수의 페이지 버퍼(322,324,326)들, 복수의 캐시들, 또는 복수의 레지스터(register)들을 이용하여, 버스트 커맨드의 처리에 따라 수행된 커맨드 동작들에 상응하는 데이터를, 메모리 블록들을 구현하는 메모리 셀 어레이로부터 리드하거나 저장한다. 그러면 이하에서는, 도 5를 참조하여 본 발명의 메모리 시스템에서의 데이터 처리 동작에 대해 보다 구체적으로 설명하기로 한다.
우선, 도 5를 참조하면, 호스트(102)로부터 수신된 복수의 커맨드들이, 컨트롤러(130)에서의 커맨드 큐잉을 통해, 메모리 장치(150)로 입력되며, 특히 메모리 장치(150)에 포함된 복수의 메모리 다이들에서 임의의 제1메모리 다이(500)는, 전술한 바와 같이, 컨트롤러(130)로부터 입력된 복수의 커맨드들을 버스트 커맨드로 처리하여, 복수의 커맨드들에 해당하는 커맨드 동작들을 수행하며, 커맨드 동작들의 수행에 상응한 데이터를, 제1메모리 다이(500)의 메모리 블록들을 구현하는 메모리 셀 어레이(memory cell array)(550)에서 리드하여 호스트(102)에 제공하거나, 메모리 셀 어레이(550)에 프로그램하여 저장한다.
여기서, 제1메모리 다이(500)는, 컨트롤러(130)로부터 복수의 커맨드들을 입력받는 커맨드 인터페이스 로직(command interface logic)(510), 컨트롤러(130)와 데이터의 입출력을 제어하는 I/O 컨트롤 로직(I/O control logic)(505), 컨트롤러(130)로부터 입력된 복수의 커맨드들을 저장하는 커맨드 레지스터(command register)(515), 복수의 커맨드들에 해당하는 메모리 셀 어레이(550)의 어드레스를 저장하는 어드레스 레지스터(address register)(520), 컨트롤러(130)로부터 입력된 복수의 커맨드들을 버스트 커맨드로 처리하는 멀티 체인 커맨드 리스트 로직(multi chain CMD list logic), 메모리 셀 어레이(550)와의 커맨드 동작을 수행하기 위해 커맨드를 메모리 셀 어레이(550)에 입력하는 커맨드 입력 로직(CMD input logic), 커맨드에 해당하는 커맨드 동작을 수행하여, 커맨드 동작에 상응한 데이터를 저장하거나 리드되는 메모리 셀 어레이(550), 및 메모리 셀 어레이(550)에 커맨드 동작에 상응한 데이터를 전달하거나 전달받는 복수의 래치(latch)들, 예컨대 래치1(560)과 래치2(570)를 포함한다. 여기서, 제1메모리 다이(500)는, 메모리 셀 어레이(500)에 대응하는 복수의 래치들, 다시 말해 래치1(560)과 래치2(570)를 포함하며, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들을 메모리 셀 어레이(500)에서 수행할 경우, 커맨드 동작들에 상응하는 데이터가, 래치1(560)과 래치2(570)에 저장된다.
또한, 제1메모리 다이(500)는, 멀티 체인 커맨드 리스트 로직(525)을 통해, 컨트롤러(130)로부터 입력된 복수의 커맨드들을 버스트 커맨드로 처리, 다시 말해 복수의 커맨드들을 연속 처리하여, 버스트 커맨드를 생성하며, 커맨드 입력 로직(530)을 통해 버스트 커맨드를 메모리 셀 어레이(550)로 입력한다. 여기서, 제1메모리 다이(500)는, 커맨드 큐잉을 통해 컨트롤러(130)로부터 복수의 커맨드들이 입력될 경우, 입력된 복수의 커맨드들을 FIFO(First In First Out) 방식으로 처리한다. 또한, 제1메모리 다이(500)는, 컨트롤러(130)로부터 하나의 커맨드가 입력될 경우에는, 멀티 체인 커맨드 리스트 로직(525)을 통해, 입력된 하나의 커맨드를 싱글 커맨드(single command)로 처리하여, 커맨드 입력 로직(530)을 통해 버스트 커맨드를 메모리 셀 어레이(550)로 입력한다. 그러면 이하에서는, 커맨드 큐잉을 통해 컨트롤러(130)로부터 복수의 커맨드들, 예컨대 복수의 리드 커맨드들과 셋 커맨드들이 입력될 경우, 또는 복수의 라이트 커맨드들과 셋 커맨드들이 입력될 경우를, 일 예로 하여 보다 구체적으로 설명하기로 한다.
먼저, 커맨드 큐잉을 통해 컨트롤러(130)로부터 복수의 리드 커맨드들, 일 예로 5개의 리드 커맨드들과 2개의 셋 커맨드들이 입력될 경우, 제1메모리 다이(500)는, 입력된 5개의 리드 커맨드들과 2개의 셋 커맨드들을, 멀티 체인 커맨드 리스트 로직(525)을 통해, 버스트 커맨드로 처리하여, 제1메모리 다이(500)의 메모리 블록들을 구현하는 메모리 셀 어레이(550)와 리드 동작을 수행한다. 여기서, 2개의 셋 커맨드들에는, 리드 동작을 수행할 경우의 파라미터, 예컨대 리드 레벨, 리드 전압 레벨 등이 포함될 수 있다. 그리고, 제1메모리 다이(500)는, 커맨드 큐잉을 통해 컨트롤러(130)로부터, 셋 커맨드1, 리드 커맨드1, 리드 커맨드2, 리드 커맨드3, 셋 커맨드2, 리드 커맨드4, 리드 커맨드5의 순서로 입력될 경우, 전술한 바와 같이, 2개의 셋 커맨드들과 5개의 리드 커맨드들을, 버스트 커맨드로 메모리 셀 어레이(550)에 입력한다.
그에 따라, 제1메모리 다이(500)는, 셋 커맨드1에 포함된 리드 레벨1에서, 리드 커맨드1에 해당하는 메모리 셀 어레이(550)의 페이지1에 저장된 제1데이터(CMD1 Data1)(562)를 리드하여, 래치1(560)에 저장하고, 또한 리드 커맨드2에 해당하는 메모리 셀 어레이(550)의 페이지2에 저장된 제2데이터(CMD2 Data2)(572)를 리드하여, 래치2(570)에 저장하며, 아울러 리드 커맨드3에 해당하는 메모리 셀 어레이(550)의 페이지3에 저장된 제3데이터(CMD3 Data3)(564)를 리드하여, 래치1(560)에 저장한다. 그리고, 제1메모리 다이(500)는, 리드 레벨1에서 셋 커맨드2에 포함된 리드 레벨2로 변경한 후, 변경된 리드 레벨2에서, 리드 커맨드4에 해당하는 메모리 셀 어레이(550)의 페이지4에 저장된 제4데이터(CMD4 Data4)(574)를 리드하여, 래치2(570)에 저장하며, 또한 리드 커맨드5에 해당하는 메모리 셀 어레이(550)의 페이지5에 저장된 제5데이터(CMD5 Data5)(566)를 리드하여, 래치1(560)에 저장한다.
여기서, 제1메모리 다이(500)는, 전술한 바와 같이, 리드 커맨드1에 해당하는 제1데이터(CMD1 Data1)(562)를 래치1(560)에 저장한 후, 래치1(560)에 저장된 제1데이터(CMD1 Data1)(562)를, 제1메모리 다이(500)의 외부 버퍼, 예컨대 컨트롤러(130)에 포함된 버퍼로 전송하여 호스트(102)로 제공하며, 또한 제1데이터(CMD1 Data1)(562)를 컨트롤러(130)에 포함된 버퍼로 전송하는 중에, 리드 커맨드2에 해당하는 메모리 셀 어레이(550)의 페이지2에 저장된 제2데이터(CMD2 Data2)(572)를 리드하여, 래치2(570)에 저장할 수 있다. 아울러, 제1메모리 다이(500)는, 전술한 바와 같이, 리드 커맨드들에 해당하는 데이터(562,572,564,574,566)를, 메모리 셀 어레이(550)에서 리드하여, 래치1(560)과 래치2(570)에 모두 저장한 후, 래치1(560)에 저장된 데이터(562,564,566)와 래치2(570)에 저장된 데이터(572,574)를, 동시에 컨트롤러(130)에 포함된 버퍼로 전송하여 호스트(102)로 제공할 수도 있다.
그리고, 제1메모리 다이(500)는, 리드 커맨드들에 해당하는 데이터(562,572,564,574,566)를, 래치1(560)과 래치2(570)에 분산하여 저장함으로써, 제1메모리 다이(500)에 포함된 래치들(560,570)의 사용 효율을 보다 향상시킬 수 있으며, 특히 제1메모리 다이(500)에 포함된 래치들(560,570)의 용량에 따라 리드 커맨드들에 해당하는 데이터(562,572,564,574,566)의 저장을 스케쥴링한다. 예컨대, 제1메모리 다이(500)는, 리드 커맨드들에 해당하는 데이터(562,572,564,574,566)를, 하나의 래치에만 저장하거나, 또는 임의의 순차적인 데이터는 래치1(560)에 저장하고 나머지 데이터는 래치2(570)에 저장할 수 있으며, 전술한 바와 같이, 리드 커맨드들에 해당하는 리드 동작들 간의 처리 간격을 고려하여, 리드 커맨드들에 해당하는 데이터(562,572,564,574,566)를, 래치1(560)과 래치2(570)에 교대로 분산하여 저장할 수 있다.
다음으로, 커맨드 큐잉을 통해 컨트롤러(130)로부터 복수의 라이트 커맨드들, 일 예로 5개의 라이트 커맨드들과 2개의 셋 커맨드들이 입력될 경우, 제1메모리 다이(500)는, 입력된 5개의 라이트 커맨드들과 2개의 셋 커맨드들을, 멀티 체인 커맨드 리스트 로직(525)을 통해, 버스트 커맨드로 처리하여, 제1메모리 다이(500)의 메모리 블록들을 구현하는 메모리 셀 어레이(550)와 프로그램 동작을 수행한다. 여기서, 2개의 셋 커맨드들에는, 프로그램 동작을 수행할 경우의 파라미터, 예컨대 프로그램 레벨, 프로그램 전압 레벨 등이 포함될 수 있다. 그리고, 제1메모리 다이(500)는, 커맨드 큐잉을 통해 컨트롤러(130)로부터, 셋 커맨드1, 라이트 커맨드1, 라이트 커맨드2, 라이트 커맨드3, 셋 커맨드2, 라이트 커맨드4, 라이트 커맨드5의 순서로 입력될 경우, 전술한 바와 같이, 2개의 셋 커맨드들과 5개의 라이트 커맨드들을, 버스트 커맨드로 메모리 셀 어레이(550)에 입력한다.
그에 따라, 제1메모리 다이(500)는, 셋 커맨드1에 포함된 프로그램 레벨1에서, 라이트 커맨드1에 해당하는 제1데이터(CMD1 Data1)(562)를 래치1(560)에 저장한 후, 메모리 셀 어레이(550)의 페이지1에 프로그램하여 저장하고, 또한 라이트 커맨드2에 해당하는 제2데이터(CMD2 Data2)(572)를 래치2(570)에 저장한 후, 메모리 셀 어레이(550)의 페이지2에 프로그램하여 저장하며, 아울러 라이트 커맨드3에 해당하는 제3데이터(CMD3 Data3)(564)를 래치1(560)에 저장한 후, 메모리 셀 어레이(550)의 페이지3에 프로그램하여 저장한다. 그리고, 제1메모리 다이(500)는, 프로그램 레벨1에서 셋 커맨드2에 포함된 프로그램 레벨2로 변경한 후, 변경된 프로그램 레벨2에서, 라이트 커맨드4에 해당하는 제4데이터(CMD4 Data4)(574)를 래치2(570)에 저장한 후, 메모리 셀 어레이(550)의 페이지4에 프로그램하여 저장하며, 또한 라이트 커맨드5에 해당하는 제5데이터(CMD5 Data5)(566)를 래치1(560)에 저장한 후, 메모리 셀 어레이(550)의 페이지5에 프로그램하여 저장한다.
여기서, 제1메모리 다이(500)는, 전술한 바와 같이, 라이트 커맨드1에 해당하는 제1데이터(CMD1 Data1)(562)를, 제1메모리 다이(500)의 외부 버퍼, 예컨대 컨트롤러(130)에 포함된 버퍼로부터 수신하여 래치1(560)에 저장한 후, 래치1(560)에 저장된 제1데이터(CMD1 Data1)(562)를 메모리 셀 어레이(550)의 페이지1에 프로그램하여 저장하며, 또한 제1데이터(CMD1 Data1)(562)를 메모리 셀 어레이(550)의 페이지1에 프로그램하여 저장하는 중에, 라이트 커맨드2에 해당하는 제2데이터(CMD2 Data2)(572)를, 컨트롤러(130)에 포함된 버퍼로부터 수신하여 래치2(570)에 저장할 수 있다. 아울러, 제1메모리 다이(500)는, 전술한 바와 같이, 라이트 커맨드들에 해당하는 데이터(562,572,564,574,566)를, 컨트롤러(130)에 포함된 버퍼로부터 수신하여 래치1(560)과 래치2(570)에 모두 저장한 후, 래치1(560)에 저장된 데이터(562,564,566)와 래치2(570)에 저장된 데이터(572,574)를, 동시에 메모리 셀 어레이(550)의 페이지들에 프로그램하여 저장할 수도 있다.
그리고, 제1메모리 다이(500)는, 라이트 커맨드들에 해당하는 데이터(562,572,564,574,566)를, 래치1(560)과 래치2(570)에 분산하여 저장함으로써, 제1메모리 다이(500)에 포함된 래치들(560,570)의 사용 효율을 보다 향상시킬 수 있으며, 특히 제1메모리 다이(500)에 포함된 래치들(560,570)의 용량에 따라 라이트 커맨드들에 해당하는 데이터(562,572,564,574,566)의 저장을 스케쥴링한다. 예컨대, 제1메모리 다이(500)는, 라이트 커맨드들에 해당하는 데이터(562,572,564,574,566)를, 하나의 래치에만 저장하거나, 또는 임의의 순차적인 데이터는 래치1(560)에 저장하고 나머지 데이터는 래치2(570)에 저장할 수 있으며, 전술한 바와 같이, 라이트 커맨드들에 해당하는 라이트 동작들 간의 처리 간격을 고려하여, 라이트 커맨드들에 해당하는 데이터(562,572,564,574,566)를, 래치1(560)과 래치2(570)에 교대로 분산하여 저장할 수 있다. 그러면 여기서, 도 6을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 데이터를 처리하는 동작에 대해서 보다 구체적으로 설명하기로 한다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템에서의 데이터를 처리하는 동작 과정을 개략적으로 도시한 도면이다.
도 6을 참조하면, 메모리 시스템은, 610단계에서, 호스트(102)로부터 수신된 복수의 커맨드들을, 커맨드 큐잉(command queuing)을 통해, 메모리 장치(150)로 입력한다.
그리고, 620단계에서, 커맨드 큐잉을 통해 입력된 복수의 커맨드들을, 버스트 커맨드로 처리하여 메모리 셀 어레이로 입력한다.
그런 다음, 630단계에서, 버스트 커맨드에 해당하는 커맨드 동작을 수행, 다시 말해 복수의 커맨드들에 해당하는 커맨드 동작들을 메모리 셀 어레이에서 수행하며, 이때 메모리 셀 어레이에 대응하는 복수의 래치들에, 커맨드 동작들에 상응하는 데이터를 저장한 후, 메모리 셀 어레이에 프로그램하여 저장하거나 또는 메모리 셀 어레이로부터 리드하여 호스트(102)로 제공한다.
여기서, 호스트로부터 복수의 커맨드들을 수신할 경우, 복수의 커맨드들에 대한 버스트 커맨드 처리, 및 버스트 커맨드의 입력에 상응한 커맨드 동작들의 수행, 그리고 복수의 래치들에 커맨드 동작들에 상응한 데이터 저장 및 처리에 대해서는, 앞서 도 5를 참조하여 구체적으로 설명하였으므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다. 그러면 이하에서는, 도 7 내지 도 12를 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 7에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 7은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 7을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그러므로, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 8을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 8에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 9를 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 9에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 10을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 11을 참조하면, UFS 시스템(6400)은, UFS 호스트(6410), 복수의 UFS 장치들(6420,6430), 임베디드 UFS 장치(6440), 착탈형 UFS 카드(6450)를 포함할 수 있으며, UFS 호스트(6410)는, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있다.
여기서, UFS 호스트(6410), UFS 장치들(6420,6430), 임베디드 UFS 장치(6440), 및 착탈형 UFS 카드(6450)는, 각각 UFS 프로토콜을 통해 외부의 장치들, 즉 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6420,6430), 임베디드 UFS 장치(6440), 및 착탈형 UFS 카드(6450)는, 도 1에서 설명한 메모리 시스템(110)으로 구현, 특히 도 7에서 설명한 메모리 카드 시스템(6100)으로 구현될 수 있다. 또한, 임베디드 UFS 장치(6440)와 착탈형 UFS 카드(6450)는, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 12를 참조하면, 사용자 시스템(6500)은, 애플리케이션 프로세서(6530), 메모리 모듈(6520), 네트워크 모듈(6540), 스토리지 모듈(6550), 및 사용자 인터페이스(6510)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6530)는, 사용자 시스템(6500)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6500)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6530)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6520)은, 사용자 시스템(6500)의 주메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6520)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6530) 및 메모리 모듈(6520)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6540)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(3300)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6540)은, 애플리케이션 프로세서(6530)에 포함될 수 있다.
아울러, 스토리지 모듈(6550)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6530)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6550)에 저장된 데이터를 애플리케이션 프로세서(6530)로 전송할 수 있다. 여기서, 스토리지 모듈(6550)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6500)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6550)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 9 내지 도 11에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6510)는, 애플리케이션 프로세서(6530)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(3500)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6500)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6530)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6540)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6510)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6530)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 복수의 워드라인(word line)들에 연결된 복수의 메모리 셀들을 포함하여 데이터가 저장된 복수의 페이지들과, 상기 페이지들이 포함된 복수의 메모리 블록들과, 상기 메모리 블록들을 포함하는 복수의 플래인(plane)들, 그리고 상기 플래인들이 포함된 복수의 메모리 다이(memory die)들을, 포함하는 메모리 장치; 및
    호스트(host)로부터 수신된 복수의 커맨드(command)들을, 커맨드 큐잉(command queuing)을 통해, 상기 메모리 장치로 입력하는, 컨트롤러;를 포함하며;
    상기 복수의 메모리 다이들에서 제1메모리 다이는, 상기 커맨드들을 버스트 커맨드(burst command)로 처리하여, 상기 제1메모리 다이에 포함된 복수의 제1메모리 블록들에서 커맨드 동작들을 수행하며;
    상기 커맨드 동작들에 상응하는 데이터는, 상기 제1메모리 블록들에 대응하는 복수의 래치(latch)들에 분산 저장되는,
    메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1메모리 다이는, 상기 커맨드들이 복수의 리드 커맨드(read command)들 또는 라이트 커맨드(write command)들일 경우, 상기 커맨드 큐잉을 통해 입력된 상기 리드 커맨드들 또는 상기 라이트 커맨드들을, 상기 버스트 커맨드로 처리하며, 상기 리드 커맨드들 또는 상기 라이트 커맨드들에 각각 해당하는 리드 동작들 또는 프로그램 동작들을, 상기 제1메모리 블록들에서 수행하는,
    메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1메모리 다이는, 상기 리드 동작들 또는 상기 프로그램 동작들에 상응한 데이터를, 상기 래치들에 분산하여 저장하며;
    상기 래치들에 저장된 데이터는, 상기 컨트롤러로 전송되어 상기 호스트로 제공되거나, 또는 상기 제1메모리 블록들에 프로그램되어 저장되는,
    메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1메모리 다이는, 상기 리드 동작들에서 제1리드 동작에 상응한 제1데이터를, 상기 래치들에서 제1래치에 저장하고, 상기 리드 동작들에서 제2리드 동작에 상응한 제2데이터를, 상기 래치들에서 제2래치에 저장하는,
    메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1래치에 저장된 상기 제1데이터와 상기 제2래치에 저장된 상기 제2데이터는, 동시에 상기 컨트롤러로 전송된 후, 상기 컨트롤러를 통해 상기 호스트로 제공되는,
    메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제2데이터는, 상기 제1데이터가 상기 컨트롤러로 전송되는 중에, 상기 제2리드 동작을 통해, 상기 제1메모리 블록들로부터 상기 제2래치에 저장되는,
    메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1메모리 다이는, 상기 프로그램 동작들에서 제1프로그램 동작에 상응한 제1데이터를, 상기 래치들에서 제1래치에 저장하고, 상기 프로그램 동작들에서 제2리드 동작에 상응한 제2데이터를, 상기 래치들에서 제2래치에 저장하는,
    메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1래치에 저장된 상기 제1데이터와 상기 제2래치에 저장된 상기 제2데이터는, 동시에 상기 제1메모리 블록들에 프로그램되어 저장되는,
    메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제2데이터는, 상기 제1래치에 저장된 상기 제1데이터가 상기 제1메모리 블록들에 프로그램되는 중에, 상기 컨트롤러로부터 상기 제2래치에 저장되는,
    메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1메모리 다이는, 상기 커맨드들에 셋 커맨드(set command)들이 더 포함될 경우, 상기 셋 커맨드들과, 상기 리드 커맨드들 또는 상기 라이트 커맨드들을, 상기 버스트 커맨드로 처리하며, 상기 셋 커맨드들에 포함된 각각의 파라미터(parameter)들에서, 상기 리드 동작들 또는 상기 프로그램 동작들을, 각각 수행하는,
    메모리 시스템.
  11. 메모리 장치의 복수의 메모리 블록들에 각각 포함되고 복수의 워드라인(word line)들에 연결된 복수의 메모리 셀들을 포함하는 복수의 페이지들에 대해, 컨트롤러는 호스트(host)로부터 복수의 커맨드(command)들을 수신하는 단계;
    상기 컨트롤러는 상기 커맨드들을, 커맨드 큐잉(command queuing)을 통해, 상기 메모리 장치로 입력하는 단계; 및
    상기 메모리 장치는 상기 커맨드들을 버스트 커맨드(burst command)로 처리하여, 상기 복수의 메모리 블록들에서 커맨드 동작들을 수행하는 단계
    를 포함하며,
    상기 커맨드 동작들에 상응하는 데이터는, 상기 메모리 블록들에 대응하는 복수의 래치(latch)들에 분산 저장되는,
    메모리 시스템의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 커맨드 동작들을 수행하는 단계는,
    상기 커맨드들이 복수의 리드 커맨드(read command)들 또는 라이트 커맨드(write command)들일 경우, 상기 커맨드 큐잉을 통해 입력된 상기 리드 커맨드들 또는 상기 라이트 커맨드들을, 상기 버스트 커맨드로 처리하는 단계; 및
    상기 리드 커맨드들 또는 상기 라이트 커맨드들에 각각 해당하는 리드 동작들 또는 프로그램 동작들을, 상기 메모리 블록들에서 수행하는 단계;를 포함하는,
    메모리 시스템의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 커맨드 동작들을 수행하는 단계는, 상기 리드 동작들 또는 상기 프로그램 동작들에 상응한 데이터를, 상기 래치들에 분산하여 저장하는 단계;를 더 포함하며;
    상기 래치들에 저장된 데이터는, 상기 컨트롤러로 전송되어 상기 호스트로 제공되거나, 또는 상기 메모리 블록들에 프로그램되어 저장되는,
    메모리 시스템의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 저장하는 단계는,
    상기 리드 동작들에서 제1리드 동작에 상응한 제1데이터를, 상기 래치들에서 제1래치에 저장하는 단계; 및
    상기 리드 동작들에서 제2리드 동작에 상응한 제2데이터를, 상기 래치들에서 제2래치에 저장하는 단계;를 포함하는,
    메모리 시스템의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1래치에 저장된 상기 제1데이터와 상기 제2래치에 저장된 상기 제2데이터는, 동시에 상기 메모리 장치의 컨트롤러로 전송된 후, 상기 컨트롤러를 통해 상기 호스트로 제공되는,
    메모리 시스템의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2데이터는, 상기 제1데이터가 상기 메모리 장치의 컨트롤러로 전송되는 중에, 상기 제2리드 동작을 통해, 상기 메모리 블록들로부터 상기 제2래치에 저장되는,
    메모리 시스템의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 저장하는 단계는,
    상기 프로그램 동작들에서 제1프로그램 동작에 상응한 제1데이터를, 상기 래치들에서 제1래치에 저장하는 단계; 및
    상기 프로그램 동작들에서 제2리드 동작에 상응한 제2데이터를, 상기 래치들에서 제2래치에 저장하는 단계;를 포함하는,
    메모리 시스템의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1래치에 저장된 상기 제1데이터와 상기 제2래치에 저장된 상기 제2데이터는, 동시에 상기 메모리 블록들에 프로그램되어 저장되는,
    메모리 시스템의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제2데이터는, 상기 제1래치에 저장된 상기 제1데이터가 상기 메모리 블록들에 프로그램되는 중에, 상기 메모리 장치의 컨트롤러로부터 상기 제2래치에 저장되는,
    메모리 시스템의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 커맨드 동작들을 수행하는 단계는,
    상기 커맨드들에 셋 커맨드(set command)들이 더 포함될 경우, 상기 셋 커맨드들과, 상기 리드 커맨드들 또는 상기 라이트 커맨드들을, 상기 버스트 커맨드로 처리하는 단계; 및
    상기 셋 커맨드들에 포함된 각각의 파라미터(parameter)들에서, 상기 리드 동작들 또는 상기 프로그램 동작들을, 각각 수행하는 단계;를 포함하는,
    메모리 시스템의 동작 방법.
KR1020160067514A 2016-05-31 2016-05-31 메모리 시스템 및 메모리 시스템의 동작 방법 KR102643467B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160067514A KR102643467B1 (ko) 2016-05-31 2016-05-31 메모리 시스템 및 메모리 시스템의 동작 방법
US15/407,315 US10331346B2 (en) 2016-05-31 2017-01-17 Memory system using burst command for handling plural commands and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160067514A KR102643467B1 (ko) 2016-05-31 2016-05-31 메모리 시스템 및 메모리 시스템의 동작 방법

Publications (2)

Publication Number Publication Date
KR20170135500A KR20170135500A (ko) 2017-12-08
KR102643467B1 true KR102643467B1 (ko) 2024-03-06

Family

ID=60417957

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160067514A KR102643467B1 (ko) 2016-05-31 2016-05-31 메모리 시스템 및 메모리 시스템의 동작 방법

Country Status (2)

Country Link
US (1) US10331346B2 (ko)
KR (1) KR102643467B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102559528B1 (ko) * 2018-03-20 2023-07-26 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102519572B1 (ko) * 2018-05-11 2023-04-07 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20200059936A (ko) * 2018-11-22 2020-05-29 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102653845B1 (ko) * 2018-12-03 2024-04-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015155894A1 (ja) * 2014-04-11 2015-10-15 株式会社Ｍｕｒａｋｕｍｏ プロセッサーおよび方法
US20150301763A1 (en) * 2014-04-16 2015-10-22 Sandisk Technologies Inc. Storage Module and Method for Adaptive Burst Mode

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7093062B2 (en) * 2003-04-10 2006-08-15 Micron Technology, Inc. Flash memory data bus for synchronous burst read page
US8296337B2 (en) 2006-12-06 2012-10-23 Fusion-Io, Inc. Apparatus, system, and method for managing data from a requesting device with an empty data token directive
US7870351B2 (en) 2007-11-15 2011-01-11 Micron Technology, Inc. System, apparatus, and method for modifying the order of memory accesses
US8131889B2 (en) 2009-11-10 2012-03-06 Apple Inc. Command queue for peripheral component
KR20130065957A (ko) 2011-12-12 2013-06-20 숭실대학교산학협력단 메모리 제어장치 및 제어방법, 그리고 그 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체
KR102102171B1 (ko) * 2013-04-05 2020-05-29 삼성전자 주식회사 멀티 레벨 셀 메모리 시스템
US9720769B2 (en) * 2014-12-03 2017-08-01 Sandisk Technologies Llc Storage parameters for a data storage device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015155894A1 (ja) * 2014-04-11 2015-10-15 株式会社Ｍｕｒａｋｕｍｏ プロセッサーおよび方法
US20150301763A1 (en) * 2014-04-16 2015-10-22 Sandisk Technologies Inc. Storage Module and Method for Adaptive Burst Mode

Also Published As

Publication number Publication date
KR20170135500A (ko) 2017-12-08
US20170344263A1 (en) 2017-11-30
US10331346B2 (en) 2019-06-25

Similar Documents

Publication Publication Date Title
KR102651425B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US10394487B2 (en) Memory system and operating method thereof
KR102529696B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US10048873B2 (en) Memory system for accessing memory dies during program operations and operation method thereof
US10452431B2 (en) Data processing system and operating method thereof
KR102593352B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102224564B1 (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20180083093A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102611292B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102578153B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102485812B1 (ko) 메모리 시스템과 메모리 시스템의 동작방법 및 메모리 시스템을 포함하는 데이터 처리 시스템
KR102611266B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102653389B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102639696B1 (ko) 메모리 시스템, 컨트롤러 및 그 동작방법
KR20180079584A (ko) 컨트롤러 및 컨트롤러의 동작 방법
KR20190031683A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180114417A (ko) 컨트롤러 및 컨트롤러의 동작 방법
KR102643467B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102322740B1 (ko) 복수의 프로세서를 포함하는 컨트롤러 및 컨트롤러의 동작방법
KR20190016191A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20180088180A (ko) 컨트롤러 및 컨트롤러의 동작 방법
KR102593552B1 (ko) 컨트롤러, 메모리 시스템 및 그의 동작 방법
KR20200015247A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
CN107436730B (zh) 数据处理系统及其操作方法
KR102654297B1 (ko) 컨트롤러 및 컨트롤러의 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right