KR102360211B1 - 메모리 시스템의 동작 방법 - Google Patents

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Abstract

본 발명에 따른 메모리 시스템 동작 방법은, 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들의 각각은 적어도 제1 서브 블록 및 제2 서브 블록으로 구분되는 메모리 시스템의 동작 방법으로서, 제1 비트 수의 데이터를 프로그램하는 제1 프로그램 방법으로 상기 제1 서브 블록 및 상기 제2 서브 블록의 적어도 하나의 워드라인에 연결된 메모리 셀들 대한 프로그램 동작을 수행하는 단계, 상기 제1 서브 블록에 대한 소거 동작을 수행하는 단계, 상기 제1 서브 블록 및 상기 제2 서브 블록에 포함된 상기 복수의 메모리 셀들의 문턱전압 산포 상태를 검출하여, 상기 검출 결과를 기반으로, 상기 제2 서브 블록에 포함된 메모리 셀들 중 상기 제1 서브 블록에 인접하는 적어도 하나의 워드라인을 포함한 제2 인접 워드라인에 연결된 메모리 셀들에 대하여, 제2 비트 수의 데이터를 프로그램하는 제2 프로그램 방법으로 프로그램 동작을 수행할지 여부를 설정하는 단계를 포함한다.

Description

메모리 시스템의 동작 방법{Methods of operating memory systems}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는 프로그램 방법 및 리드 방법을 제어하여 데이터의 신뢰성을 높이는 메모리 시스템의 동작방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM(Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있으며, 이에 대응되는 프로그램 또는 리드 방법도 연구되고 있는 실정이다.
본 발명이 이루고자 하는 기술적인 과제는, 프로그램 동작 또는 리드 동작을 제어하여, 데이터의 신뢰성을 확보하기 위한 메모리 시스템의 동작방법을 제공하는 것이다.
본 발명에 따른 메모리 시스템 동작 방법은, 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들의 각각은 적어도 제1 서브 블록 및 제2 서브 블록으로 구분되는 메모리 시스템의 동작 방법으로서, 제1 비트 수의 데이터를 프로그램하는 제1 프로그램 방법으로 상기 제1 서브 블록 및 상기 제2 서브 블록의 적어도 하나의 워드라인에 연결된 메모리 셀들 대한 프로그램 동작을 수행하는 단계, 상기 제1 서브 블록에 대한 소거 동작을 수행하는 단계, 상기 제1 서브 블록 및 상기 제2 서브 블록에 포함된 상기 복수의 메모리 셀들의 문턱전압 산포 상태를 검출하여, 상기 검출 결과를 기반으로, 상기 제2 서브 블록에 포함된 메모리 셀들 중 상기 제1 서브 블록에 인접하는 적어도 하나의 워드라인을 포함한 제2 인접 워드라인에 연결된 메모리 셀들에 대하여, 제2 비트 수의 데이터를 프로그램하는 제2 프로그램 방법으로 프로그램 동작을 수행할지 여부를 설정하는 단계를 포함한다.
다른 실시예로, 상기 제1 비트 수가 상기 제2 비트 수보다 큰 것을 특징으로 한다.
또 다른 실시예로, 상기 제2 서브 블록에 포함된 워드라인들 중 상기 제2 서브 블록에 인접하는 적어도 하나의 워드라인을 포함한 제1 인접 워드라인에 연결된 메모리 셀들에 대하여, 상기 제2 프로그램 방법으로 프로그램 동작을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
또 다른 실시예로, 상기 제2 서브 블록에 대한 소거 동작을 수행한 후, 상기 제2 서브 블록의 적어도 하나의 워드라인에 연결된 메모리 셀들에 대한 프로그램 동작을 수행하기 전에 상기 제2 인접 워드라인에 연결된 메모리 셀들에 대하여, 상기 제2 프로그램 방법으로 프로그램 동작을 수행할지 여부를 설정하는 단계를 수행하는 것을 특징으로 한다.
또 다른 실시예로, 상기 제2 인접 워드라인에 연결된 메모리 셀들에 대하여, 상기 제2 프로그램 방법으로 프로그램 동작을 수행할지 여부를 설정하는 단계는, 상기 제1 프로그램 방법으로 프로그램 동작이 수행된 상기 제2 인접 워드라인에 연결된 메모리 셀들에 검출전압을 인가하여, 상기 제2 인접 워드라인에 연결된 메모리 셀들의 문턱전압이 상기 검출전압보다 큰 오프 셀들을 검출하는 하는 단계 및 검출된 상기 오프셀들의 개수가 기준값보다 작은 경우에, 상기 제2 인접 워드라인에 연결된 메모리 셀들에 대하여 상기 제2 프로그램 방법으로 프로그램을 수행하도록 설정하는 단계를 포함하는 것을 특징으로 한다..
또 다른 실시예로, 상기 제2 서브 블록은, 복수의 메모리 셀들과 연결된 더미 워드라인을 더 포함하며, 상기 제2 서브 블록에 프로그램 예정된 데이터의 일부를 상기 더미 워드라인에 연결된 메모리 셀들에 대하여 프로그램하는 단계를 더 포함하는 것을 특징으로 한다.
또 다른 실시예로, 상기 제1 비트 수와 상기 제2 비트 수는 동일하고,
상기 제2 프로그램 방법은, 상기 제1 프로그램 방법보다 상기 제2 인접 워드라인에 연결된 메모리 셀들의 문턱전압을 더 높이는 것을 특징으로 한다.
또 다른 실시예로, 상기 제2 프로그램 방법은, 상기 제1 프로그램 방법보다 더 큰 전압 레벨의 프로그램 전압을 인가하는 것을 특징으로 한다.
또 다른 실시예로, 상기 제1 프로그램 방법 및 상기 제2 프로그램 방법은, 일정한 스텝 전압만큼 순차적으로 증가하는 증가형 스텝 펄스 프로그램(incremental step pulse program, ISPP)방법인 것을 특징으로 한다.
또 다른 실시예로, 상기 제2 프로그램 방법은, 상기 제1 프로그램 방법보다, 상기 스텝 전압 및 상기 펄스 제공 시간 중 적어도 어느 하나가 더 큰 것을 특징으로 한다.
또 다른 실시예로, 상기 제1 비트 수와 상기 제2 비트 수는 동일하고, 상기 제2 프로그램 방법은, 상기 제1 프로그램 방법보다 ECC 인코딩(ECC ecoding) 데이터 단위를 크게 설정하여, 상기 ECC 인코딩 동작을 수행 후 프로그램하는 방법 및 상기 제1 프로그램 방법보다 더 많은 횟수의 ECC 인코딩 동작을 수행 후 프로그램하는 방법 중 어느 하나인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 메모리 시스템 동작 방법은, 기판 상에 수직으로 적층되는 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들의 각각은 적어도 제1 서브 블록 및 제2 서브 블록으로 구분되고, 각 메모리 셀에 프로그램된 데이터를 리드 하기 위하여 제1 리드 방법으로 상기 제1 서브 블록에 대한 리드 동작을 수행하는 단계, 상기 제2 서브 블록 중 상기 제1 서브 블록과 인접하는 적어도 하나의 워드라인에 연결된 메모리 셀들에 대하여 제2 리드 방법으로 리드 동작을 수행하는 단계를 포함한다.
다른 실시예로, 상기 제2 리드 방법은, 동일한 데이터가 프로그램된 메모리 셀을 리드하기 위하여, 상기 제1 리드 방법보다 더 작은 크기의 리드 전압을 인가하는 것을 특징으로 한다.
또 다른 실시예로, 상기 제 2 리드 방법은, 적어도 2회 리드 동작을 수행하는 소프트 디시젼 리드(soft decision read) 동작으로서, 상기 제1 리드 방법보다 더 많은 리드 동작을 수행하는 것을 특징으로 한다.
또 다른 실시예로, 상기 제2 서브 블록 중 상기 제1 서브 블록과 인접하는 적어도 하나의 워드라인에 연결된 메모리 셀들에 대하여 상기 제2 리드 방법으로 리드 동작을 수행할지 여부를 설정하는 단계를 더 포함하고, 플래시 변환 계층(Flash Translation Layer, FTL)의 맵핑 테이블을 참조하여, 상기 제1 서브 블록이 서브 블록 단위로 부분 소거 동작을 수행한 경우에 상기 제2 서브 블록 중 상기 제1 서브 블록과 인접하는 적어도 하나의 워드라인에 연결된 메모리 셀들에 대하여 상기 제2 리드 방법으로 리드 동작을 수행할 것을 설정하는 것을 특징으로 한다.
본 개시에 따른 메모리 시스템의 동작방법에 의하면, 서브 블록 단위로 소거 동작을 수행한 경우, 소거된 서브 블록의 인접 워드라인의 메모리셀들의 문턱전압 산포 변화에 대응하여 프로그램 동작 및 리드 동작을 기존과 다르게 제어함으로써, 메모리 장치의 신뢰성을 향상시킬 수 있다.
도1은 본 발명의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타낸다.
도 4는 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 일 예(BLK1)를 나타내는 회로도이다.
도5는 도3 의 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK1')를 나타내는 회로도이다.
도6a 및 도 6b 는 회로도에 따른 메모리 블록을 나타내는 사시도이다.
도7 은 3차원 수직 구조의 낸드(vertical NAND, VNAND) 플래시 메모리 셀들에 대하여 제1 서브 블록에 대하여 부분 소거 동작을 수행한 경우에 나타나는 현상을 나타낸 도면이다.
도 8a는 메모리 셀이 멀티 레벨 셀인 경우, 메모리 장치의 프로그램 완료 후의 문턱 전압에 따른 산포를 나타내고, 도 8b는 서브 블록 단위 부분 소거 동작에 의한 문턱 전압에 따른 산포를 나타낸 것이다.
도 9a는 도 1의 인접 워드라인 프로그램 동작 제어부를 구체적으로 나타낸 블록도이다. 도9 b는 프로그램 방법 결정부의 오프 셀 검출 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도 이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템 동작 방법을 나타내는 흐름도이다.
도 12a는 일 실시예에 따른, 도 11의 단계 S240의 이후의 메모리 시스템 동작을 나타내는 흐름도이다. 도 12b는 도 12a의 메모리 시스템 동작 후의 메모리 셀들의 문턱 전압을 나타낸 산포도이다.
도 13a 는 도 1의 인접 워드라인 프로그램 동작 제어부를 구체적으로 나타낸 블록도이다. 도 13b는 메모리 셀 어레이에 포함된 메모리 블록의 또 다른 예(BLK1?)를 나타내는 회로도이다.
도14a 는 일 실시예에 따른 도 11의 단계 S240의 이후의 메모리 시스템 동작을 나타내는 흐름도이다. 도 14b는 본 발명의 일 실시예에 따라 증가형 스텝 펄스 프로그램 방법에서 제어하는 요소들을 나타낸 도면이다. 도 14c는 도 14b에서 나타난 제어 대상 요소들을 제어한 결과 변화된 문턱 전압을 나타내는 도면이다.
도 15a 는 또 다른 일 실시예에 따른 도 11의 단계 S240의 이후의 메모리 시스템 동작을 나타내는 흐름도이다. 도 15b는 ECC 인코딩 데이터 단위에 따른 오류 정정 능력을 설명하는 도면이다.
도 16은 본 발명의 일 실시예에 따른 도1 의 인접 워드라인 리드 동작 제어부(230)를 구체적으로 나타낸 블록도이다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템 동작을 나타내는 흐름도이다.
도 18a는 본 발명의 일 실시예에 따른 도 17의 S620 단계 이후의 메모리 시스템 동작을 나타내는 흐름도이다. 도 18b는 문턱 전압에 따라 제어된 리드 전압을 나타내는 도면이다.
도 19a는 본 발명의 일 실시예에 따른 도 17의 S620 단계 이후의 메모리 시스템 동작을 나타내는 흐름도이다. 도 19b는 메모리 시스템 동작에 따라 변화된 문턱 전압에 따른 리드 전압을 나타내는 도면이다.
도 20a 및 도 20b는 본 발명의 사상이 적용될 수 있는 다양한 메모리 블록을 나타내는 도면이다.
도 21은 본 발명의 사상이 공정 과정에 기반하여 적용되는 것을 나타낸 도 5의 메모리 블록의 하나의 낸드 스트링을 나타낸 단면도이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도1은 본 발명의 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도1 을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110)를 포함할 수 있다. 메모리 컨트롤러(200)는 내부 버스(210), 인접 워드라인 프로그램 동작 제어부(220), 인접 워드라인 리드 동작제어부(230), 램(240), 호스트 인터페이스(250), 오류정정블록(260) 및 메모리 인터페이스(270)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 워드 라인들(도 2의 WL)과 복수의 비트 라인들(도 2의 BL)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(110)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다.
이하에서는, 복수의 메모리 셀들이 낸드 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 일 예에서, 복수의 메모리 셀들은 2차원 수평 구조의 낸드 플래쉬 메모리 셀들일 수 있다(도 4 참조). 다른 예에서, 복수의 메모리 셀들은 3차원 수직 구조의 낸드(vertical NAND, VNAND) 플래쉬 메모리 셀들일 수 있다(도5 및 도6 참조). 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
본 실시예에서, 메모리 셀 어레이(110)은 복수의 메모리 그룹들로 구분될 수 있고, 복수의 메모리 그룹들의 각각은 복수의 메모리 셀들을 포함할 수 있다. 일 예에서, 복수의 메모리 그룹들은 메모리 블록 별로 구분될 수 있다. 다른 예에서, 복수의 메모리 그룹들은 워드 라인 별로 구분될 수 있다. 또 다른 예에서, 복수의 메모리 그룹들은 페이지 별로 구분될 수 있다. 또 다른 예에서, 복수의 메모리 그룹들은 다이(die) 별로 구분될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 메모리 그룹은 임의의 프로그램 단위로 구분될 수 있다.
일 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 4 비트 이상의 데이터를 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(Host) 및 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(200)는 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(200)는 메모리 장치(100)의 프로그램(program), 리드(read), 소거(erase), 그리고 배경(background) 동작을 제어하도록 구성된다. 특히, 3차원 수직 구조의 낸드(vertical NAND, VNAND) 플래시 메모리에서 서브 블록 단위로 소거 동작을 수행하는 것을 제어할 수 있다. 메모리 컨트롤러(200)는 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(200)는 메모리 장치(100)를 제어하는 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(200)의 내부 버스(210)는 메모리 컨트롤러(200)의 구성 요소들 사이에 채널을 제공한다.
메모리 장치(100)가 3차원 수직 구조의 낸드 플래시 메모리일때, 서브 블록 단위로 소거 동작을 수행하는 경우, 인접 워드라인 프로그램 동작 제어부(220)는 소거된 서브 블록의 인접한 서브 블록 중 인접한 워드라인에 대한 프로그램 동작을 제어하도록 구성될 수 있다. 자세한 내용은 후술하기로 한다.
3차원 수직 구조의 낸드 플래시 메모리일때, 서브 블록 단위로 소거 동작을 수행하는 경우, 인접 워드라인 리드 동작 제어부(230)는 소거된 서브 블록의 인접한 서브 블록 중 인접한 워드라인에 대한 리드 동작을 제어하도록 구성될 수 있다. 자세한 내용은 후술하기로 한다.
램(240)은 인접 워드라인 프로그램, 리드 동작 제어부(220, 230)의 동작 메모리, 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
호스트 인터페이스(270)는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하는 프로토콜을 포함한다. 예시적으로, 호스트 인터페이스(250)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.
오류 정정 블록(260)은 오류 정정 코드(ECC, error correcting code)를 포함한다. 오류 정정 블록(260)은 오류정정 코드(ECC)를 이용하여 데이터를 인코딩하여, 메모리 장치(100)에 프로그램할 수 있다. 인접 워드라인 프로그램 동작 제어부(220)는 서브 블록 단위로 소거된 서브 블록의 인접 워드라인의 프로그램될 데이터에 대응하여, 오류 정정 블록(260)을 통하여, ECC 인코딩 데이터 단위를 변화시키거나, ECC 인코딩 동작을 다수 수행하여 상기 데이터를 프로그램하는 것을 제어할 수 있다. 메모리 장치(100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 메모리 인터페이스(560)는 메모리 장치(200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.
메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(10)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터(data center)의 스토리지 (storage), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 메모리 장치(100) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장될 수있다. 예를 들면, 메모리 장치(100) 또는 메모리 시스템(10)은 PoP(Package on Package), Ballgrid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-LinePackage(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예(100)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(control logic)(120), 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결될 수 있다. 도시되지는 않았지만, 메모리 셀 어레이(110)는 하나 이상의 스트링 선택 라인(string selection line, SSL) 및 하나 이상의 그라운드 선택 라인(ground selection line, GSL)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(도 4의 MC1 내지 MC6)을 포함할 수 있다. 복수의 메모리 셀들의 각각은 1 비트 데이터 또는 멀티 비트 데이터를 저장할 수 있다.
메모리 셀 어레이(110)에 소거 전압이 인가되면 복수의 메모리 셀들(MC)은 소거 상태가 되며, 메모리 셀 어레이(110)에 프로그램 전압이 인가되면 복수의 메모리 셀들(MC)은 프로그램 상태가 된다. 이때, 각 메모리 셀(MC)은 문턱 전압(threshold voltage, Vth)에 따라 구분되는 소거 상태(E) 및 적어도 하나의 프로그램 상태를 가질 수 있다.
일 실시예에서, 메모리 셀(MC)이 싱글 레벨 셀인 경우, 메모리 셀(MC)은 소거 상태(E) 및 프로그램 상태(P)를 가질 수 있다. 다른 실시예에서, 메모리 셀(MC)은 제1 내지 제n 프로그램 상태들(P1 내지 Pn) 중 하나를 가질 수 있고, n은 3 이상의 자연수일 수 있다. 일 예에서, 메모리 셀(MC)이 멀티 레벨 셀인 경우, n은 3이다. 다른 예에서, 메모리 셀(MC)이 트리플 레벨 셀인 경우, n은 7이다.
메모리 셀 어레이(110)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 다시 말해, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 일부 메모리 블록은 싱글 레벨 셀 블록일 수 있고, 다른 메모리 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 리드하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)에서 출력된 각종 제어 신호는 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 페이지 버퍼(150)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 다른 제어 신호들을 더 제공할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 리드 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 복수의 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압(VWL)을 생성할 수 있다. 이때, 제1 구동 전압(VWL)은 프로그램 전압(또는 기입 전압), 리드 전압, 소거 전압, 인히빗 전압 또는 프로그램 검증(verify) 전압일 수 있다. 도시되지는 않았지만, 전압 생성부(130)는 복수의 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압(VSSL) 및 복수의 그라운드 선택 라인들(GSL)을 구동하기 위한 그라운드 선택 라인 구동 전압(VGSL)을 더 생성할 수 있다.
로우 디코더(140)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(120)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 리드 동작 시에 로우 디코더(140)는 선택된 워드 라인에 리드 전압을 인가하고, 비 선택된 워드 라인에 인히빗 전압을 인가할 수 있다. 또한, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비 선택된 워드 라인에 인히빗 전압을 인가할 수 있다.
페이지 버퍼(150)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 구체적으로, 리드 동작 시에 페이지 버퍼(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예(110)를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(110)는 플래쉬 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(110)는 a(a는 2 이상의 정수)개의 메모리 블록들(BLK1 내지 BLKa)을 포함하고, 각 메모리 블록(BLK1 내지 BLKa)은 b(b는 2 이상의 정수)개의 페이지들(PAGE1 내지 PAGEb)을 포함하며, 각 페이지들(PAGE1 내지 PAGEb)은 c(c는 2 이상의 정수)개의 섹터들(SEC1 내지 SECc)을 포함할 수 있다. 도 3에서는 도시의 편의를 위해, 메모리 블록 BLK1에 대하여만 페이지들(PAGE0 내지 PAGEb) 및 섹터들(SEC1 내지 SECc)을 도시하였으나, 다른 메모리 블록들(BLK2 내지 BLKa)도 블록 BLK1와 동일한 구조를 가질 수 있다.
도 4는 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 일 예(BLK1)를 나타내는 회로도이다.
도 4를 참조하면, 제1 메모리 블록(BLK1)은 수평 구조의 낸드 플래쉬 메모리일 수 있고, 도 3에 도시된 각 메모리 블록들(BLK1 내지 BLKa)은 도 4와 같이 구현될 수 있다. 제1 메모리 블록(BLK1)은 예를 들어, 8개의 메모리 셀들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 직렬로 연결된 메모리 셀들(MC)의 양 끝에 각각 연결되는 드레인 선택 트랜지스터(Str1) 및 소스 선택 트랜지스터(Str2)를 포함할 수 있다. 여기서, 스트링들(STR)의 개수, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도 4와 같은 구조를 갖는 낸드 플래쉬 메모리 장치는 메모리 블록 단위로 소거가 수행되고, 각 워드 라인(WL1 내지 WL6)에 대응하는 페이지(PAGE) 단위로 프로그램을 수행할 수 있다. 일 예에서, 메모리 셀(MC)이 싱글 레벨 셀인 경우, 각 워드 라인에 하나의 페이지(PAGE)가 대응될 수 있다. 다른 예에서, 메모리 셀(MC)이 멀티 레벨 셀 또는 트리플 레벨 셀인 경우, 각 워드 라인에 복수의 페이지들(PAGE)이 대응될 수 있다.
도5는 도3 의 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK1')를 나타내는 회로도이다.
도5 를 참조하면, 제1 메모리 블록(BLK1')은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도3 에 도시된 각 메모리 블록들(BLK1 내지 BLKa)은 도5 와 같이 구현될 수 있다. 제1 메모리 블록(BLK1')은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL6), 복수의 비트 라인들(BL1 내지 BL3), 그라운드 선택 라인(GSL), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
비트 라인(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11 내지 NS33)이 연결된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있으며, 제1 내지 제3 메모리 셀은 제1 서브 블록(SB1), 제4 내지 제6 메모리 셀은 제2 서브 블록(SB2)을 구성할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀(MC1 내지 MC6)은 각각 대응하는 워드 라인(WL1 내지 WL6)에 연결된다. 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1 내지 SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 여기서, 서술의 편의상, 제2 인접 워드라인은 제2 서브 블록(SB2)에 포함되는 것으로, 1 서브 블록(SB1)과 인접한 워드라인을 지칭하며 일실시예로 제 4워드라인(WL4)에 해당할 수 있다. 다만, 이에 국한되지 않으며 제5 워드라인(WL5)도 제2 인접 워드라인에 해당할 수 있다. 또한, 제1 인접 워드라인은 제1 서브 블록(SB1)에 포함되는 것으로, 2 서브 블록(SB2)과 인접한 워드라인을 지칭하며 일실시예로 제 3워드라인(WL3)에 해당할 수 있다. 다만, 이에 국한되지 않으며 제 2워드라인(WL2)도 제1 인접 워드라인에 해당할 수 있다.
도6a 는 회로도에 따른 메모리 블록(BLK1')을 나타내는 사시도이다.
도6a 를 참조하면, 제1 메모리 블록(BLK1')은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)에는 공통 소스 라인(CSL)이 배치되고, 기판(SUB) 위에는 게이트 전극들(gate electrodes, GE)과 절연막(insulation layer, IL)이 교대로 적층된다. 또한, 게이트 전극(GE)과 절연막(IL) 사이에는 전하 저장층(charge storage layer, CS)이 형성될 수 있다.
교대로 적층된 복수의 게이트 전극들(GE)과 절연막들(IL)을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar, P)가 형성된다. 필라(P)는 게이트 전극들(GE)과 절연막들(IL)을 관통하여 기판(SUB)과 연결된다. 필라(P)의 외곽 부분(O)은 반도체 물질로 구성되어, 채널 영역으로 기능할 수 있으며, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
메모리 블록(BLK1')의 게이트 전극들(GE)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1 내지 WL8), 그리고 스트링 선택 라인(SSL)에 각각 연결될 수 있다. 그리고 메모리 블록(BLK1')의 필라(P)는 복수의 비트 라인들(BL1 내지 BL3)과 연결될 수 있다. 또한, 제1 내지 제3 워드라인(WL1~WL3)은 제 1 서브 블록(SB1), 제4 내지 제 6 워드라인(WL4~WL6)은 제 2 서브 블록(SB2)을 구성할 수 있다. 도6a 에서는, 제1 메모리 블록(BLK1')이 2개의 선택 라인(GSL, SSL), 6개의 워드 라인들(WL1 내지 WL6), 그리고 3개의 비트 라인(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 6b 는 회로도에 따른 메모리 블록(BLK1'')을 나타내는 사시도이다.
도 6b를 참조하면, 파이프 형태의 낸드 스트링(pipe-shaped NAND string)을 포함하는 Pipe-shaped BiCS(P-Bics) 플래시 메모리에 대응하는 제1 메모리 블록(BLK1'')을 나타내는 구조이다. 셀 스트링(cell string)은 파이프 연결부(pipe connection)를 포함하고, 각각의 비트 라인(bit-line)들과 선택 게이트(SG) 및 컨트롤 게이트(control gate)를 포함한다. 도 6b와 같이 U 자 모양의 셀 스트링을 가짐으로써, 저항이 작은 소스 라인(source line)을 적용할 수 있다. 이러한, 제1 메모리 블록(BLK1'')의 제1 내지 제2 워드라인(WL1~WL2)은 제1 서브 블록(SB1)을, 제3 내지 제4 워드라인(WL3~WL4)은 제2 서브 블록(SB2)을 구성할 수 있다. 다만, 도 6b 에서는 제1 메모리 블록(BLK1'')에서 나타난 구성에 국한되지 않으며, 실제로는 도면상에 나타난 워드라인들보다 더 많거나 적을 수 있다. 본 발명의 사상은 도 6a 및 도 6b의 제1 메모리 블록(BLK1', BLK1'')에 적용될 수 있으며, 이에 국한되지 않고, 다양한 종류의 메모리 블록에 적용될 수 있다.
도7 은 3차원 수직 구조의 낸드(vertical NAND, VNAND) 플래시 메모리 셀들에 대하여 제1 서브 블록(SB1)에 대하여 부분 소거 동작을 수행한 경우에 나타나는 현상을 나타낸 도면이다.
도7 을 참고하면, 제1 서브 블록(SB1)은 제2 워드라인(WL2)와 제3 워드라인(WL3)의 메모리 셀들을 포함하고, 제2 서브 블록(SB2)은 제4 워드라인(WL4)의 메모리 셀들을 포함할 수 있다. 제1 서브 블록(SB1) 및 제2 서브 블록(SB2)은 데이터가 프로그램되어 각각의 워드라인에 대응하는 전자들이 전하트랩층(CTL)에 존재한다. 이때 프로그램된 제3 워드라인(WL3)의 제3 전자들(E3)과 프로그램된 제4 워드라인(WL4)의 제1 전자들(E1)이 퍼져서 제2 전자들(E2)을 형성할 수 있다. 제1 서브 블록(SB1)에 대하여 소거 동작을 수행하면, 제3 전자들(E3)와 같이 제2 전자들(E2)도 채널 (CH)로 빠져나오게 된다. 따라서, 제4 워드라인(WL4)의 메모리 셀들에 프로그램하기 위하여 트랩되어 제2 전자들(E2)을 형성했던 전자들도 빠져나오게 된다.
그 결과, 제1 서브 블록(SB1)을 서브 블록 단위로 소거한 경우에, 제2 서브 블록(SB2) 중 제1 서브 블록(SB1)과 인접한 제4 워드라인(WL4)의 메모리 셀들의 문턱 전압이 낮아지는 영향을 끼칠 수 있다. 일 실시예로, 제4 워드라인(WL4)의 상부에 위치한 제5 워드라인(미도시)도 인접한 워드라인으로서, 제5 워드라인(미도시)의 메모리 셀들의 문턱 전압도 낮아질 수 있다. 다만, 이는 일 실시예로, 이에 국한되지 않으며, 제1 서브 블록(SB1)의 소거에 의하여 문턱 전압에 영향을 받는 인접한 워드라인들의 범위는 다양할 수 있다.
또 다른 실시예로, 제2서브 블록(SB2)이 서브 블록 단위로 소거 되는 경우에 제2서브 블록(SB2)과 인접한 워드라인에 해당하는 제3 워드라인(WL3) 또는 제 2워드라인(WL2)의 메모리 셀들의 문턱 전압이 낮아질 수 있으며, 이에 따라 본 발명의 사상은 하나의 서브 블록이 소거될 때, 다른 서브 블록에 포함되는 워드라인으로서, 소거되는 서브 블록과 인접한 워드라인들에 대하여 적용할 수 있을 것이다. 이에 따라 메모리 장치의 신뢰성을 저하시키는 문제가 있다.
도 8a는 메모리 셀이 멀티 레벨 셀인 경우, 메모리 장치의 프로그램 완료 후의 문턱 전압에 따른 산포를 나타내고, 도 8b는 서브 블록 단위 부분 소거 동작에 의한 문턱 전압에 따른 산포를 나타낸 것이다.
도 8a를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 메모리 셀(MC)은 도 4 또는 도 5에 도시된 메모리 셀들일 수 있다. 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀인 경우에, 메모리 셀(MC)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
제1 내지 제3 리드 전압들(Vr1, Vr2, Vr3)의 각각은 초기에 설정된 디폴트 레벨에 대응된다. 구체적으로, 제1 리드 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀(MC)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제2 리드 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀(MC)의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제3 리드 전압(Vr3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀(MC)의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다.
예를 들어, 제1 리드 전압(Vr1)이 메모리 셀(MC)의 제어 게이트에 인가되면, 소거 상태(E)의 메모리 셀(MC)은 턴온되는 반면, 제1 프로그램 상태(P1)의 메모리 셀(MC)은 턴오프된다. 메모리 셀(MC)이 턴온되면 메모리 셀(MC)을 통해 전류가 흐르고, 메모리 셀(MC)이 턴오프되면 메모리 셀(MC)을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀(MC)의 턴온 여부에 따라 메모리 셀(MC)에 저장된 데이터가 구별될 수 있다.
일 실시예에서, 제1 리드 전압(Vr1)을 인가하여 메모리 셀(MC)이 턴온되면 데이터가 '1'이 저장되고, 메모리 셀(MC)이 턴오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 리드 전압(Vr1)을 인가하여 메모리 셀(MC)이 턴온되면 데이터가 '0'이 저장되고, 메모리 셀(MC)이 턴오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 8b는 도 8a의 산포를 가지는 메모리 장치에서 서브 블록 단위로 서브 블록 소거 후의 문턱 전압 산포를 나타내는 그래프이다.
도 8b를 참조하면, 메모리 셀들(MC)은 소거 상태(E), 제1 내지 제3 프로그램 상태들(P1 내지 P3)로 각각 프로그램되고, 인접 서브 블록의 서브 블록 단위 부분 소거 동작으로 인하여 도 7의 제4 워드라인(WL4)의 메모리 셀들의 문턱 전압(Vth) 이 감소할 수 있고, 이에 따라, 도 8b에 도시된 바와 같이 변경된 산포를 가질 수 있다. 도 8b에서, 빗금 친 부분에 속하는 메모리 셀들(MC)은 리드 오류가 발생할 수 있고, 이에 따라, 메모리 장치(100)의 신뢰성이 저하될 수 있다.
예를 들어, 제1 리드 전압(Vr1)을 이용하여 메모리 장치(100)에 대한 리드 동작을 수행할 경우, 빗금 친 부분에 속하는 메모리 셀들(MC)은 제1 프로그램 상태(P1)로 프로그램 되었음에도 불구하고, 문턱 전압(Vth)의 감소에 의해 소거 상태(E)로 판단될 수 있다. 이에 따라, 리드 동작에 오류가 발생되어 메모리 장치(100)의 신뢰성이 저하될 수 있다.
메모리 장치(100)로부터 데이터를 리드하는 경우 RBER(raw bit error rate)은 리드 전압의 전압 레벨에 따라 달라지는데, 리드 전압의 최적 전압 레벨은 메모리 셀들(MC)의 산포 모양에 따라 결정될 수 있다. 따라서, 메모리 셀들(MC)의 산포가 변화함에 따라 메모리 장치(100)로부터 데이터를 리드하는데 필요한 리드 전압의 최적 전압 레벨도 변경될 수 있다.
이상에서는 도 8a 및 도 8b를 참조하여, 메모리 셀(MC)이 멀티 레벨 셀인 경우를 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 메모리 셀(MC)은 싱글 레벨 셀, 트리플 레벨 셀 또는 4 비트 이상으로 프로그램되는 셀일 수 있다. 또한, 도 1 및 도 2의 메모리 장치(100)는 서로 다른 개수의 비트로 프로그램 되는 메모리 셀(MC)들을 포함할 수도 있다.
도 9a는 도 1의 인접 워드라인 프로그램 동작 제어부(220)를 구체적으로 나타낸 블록도이다. 도9 b는 프로그램 방법 결정부(222)의 오프 셀 검출 방법을 설명하기 위한 도면이다.
도 9a 및 도 5를 참조하면, 인접 워드라인 프로그램 동작 제어부(220)는 문턱 전압 산포 검출부(221), 프로그램 방법 결정부(222)를 포함할 수 있다. 일 실시예로, 제1 서브 블록(SB1) 및 제2 서브 블록(SB2)에는 제1 비트 수의 데이터를 하나의 메모리 셀에 프로그램하는 방법인 제1 프로그램 방법으로 프로그램 된 상태일 수 있다. 이 후, 제1 서브 블록(SB1)이 메모리 컨트롤러에 의하여 서브 블록 단위로 부분 소거된 경우, 문턱 전압 산포 검출부(221)는 제1
서브 블록(SB1) 및 제2 서브 블록(SB2)들의 복수의 메모리 셀들의 문턱 전압 산포를 검출할 수 있다.
상기 검출한 문턱 전압을 기반으로, 프로그램 방법 결정부(222)는 제1 서브 블록(SB1)이 부분 소거되어 예를 들어, 제4 워드라인(WL4)과 같은 인접한 워드라인의 메모리 셀들의 문턱 전압에 어떠한 영향을 주었는지 판단할 수 있다. 이러한 판단은 일 실시예로, 오프 셀을 검출하는 방식으로 판단할 수 있다.
도 9b및 도5 를 참조하면, 그림(a)는 도 8a의 제3 프로그램 상태(P3)가 제1 서브 블록(SB1)의 서브 블록 단위 소거로 인하여, 인접한 워드라인들의 메모리 셀들의 문턱 전압이 하강되어 변형된 제3 프로그램 상태'(P3')에 해당된다. 이때, 검출 전압(VD)은 도5 의 제3 리드 전압(Vr3)에 해당할 수 있으며, 검출 전압(VD)이 메모리 셀(MC)의 제어 게이트에 인가되면, a부분은 턴 오프되어 제1 오프 셀(off-cell1)로 검출되고, b부분은 턴 온 되어 제1 온 셀로 검출될 수 있다. 그림(b)는 그림(a)의 제3 프로그램 상태'(P3')보다 제3 프로그램 상태''(P3'')가 문턱 전압이 더 많이 하강하여, 제2 오프 셀(off-cell2)이 제1 오프 셀(off-cell1)보다 많이 검출될 수 있다. 프로그램 방법 결정부(222)는 오프 셀의 검출 방식을 통하여 오프 셀의 개수를 저장할 수 있다. 이를 참조하여, 일 실시예로 프로그램 방법 결정부(222)는 해당 프로그램 상태의 메모리 셀들 중 오프 셀이 기준값 이하 여부를 기준으로 프로그램 방법을 결정할 수 있다. 이 때, 검출 전압(VD)은 도5 의 제3 리드 전압(Vr3)보다 높은 전압일 수 도 있다.
프로그램 방법 결정부(222)는 메모리 장치에 대한 프로그램 방법을 결정할 수 있다. 일 실시예로, 상기 문턱 전압 산포가 제1 서브 블록(SB1)의 서브 블록 단위 소거에 의하여 도 8a에서 도 8b로 변형된 경우에는, 상기 제1 프로그램 방법에서 제2 프로그램 방법으로 프로그램 방법을 결정할 수 있다. 제2 프로그램 방법은, 제 2 서브 블록(SB2) 중 제1 서브 블록(SB1)에 인접한 제2 인접 워드라인의 각각의 메모리 셀에 제2 비트 수의 데이터를 프로그램하는 방법일 수 있다. 상기 제1 프로그램 방법의 제1 비트 수는 상기 제2 프로그램 방법의 제2 비트 수보다 큰 비트 수일 수 있으며, 예를 들면 제1 프로그램 방법은 3비트 데이터를 프로그램 할 수 있는 멀티 레벨 셀(Multi level cell) 방법일 수 있으며, 제2 프로그램 방법은 2비트 데이터를 프로그램할 수 있는 멀티 레벨 셀 또는 싱글 레벨 셀(Single level cell) 방법에 해당될 수 있다.
더 나아가, 제1 프로그램 방법과 제2 프로그램 방법은 각각의 프로그램 전압의 차이가 존재할 수 있다. 즉, 제2 프로그램 방법은 제1 프로그램 방법보다 상기 제2 인접 워드라인의 메모리 셀들의 문턱 전압을 더 높이도록 할 수 있다. 예를 들면, 제2 프로그램 방법은 제1 프로그램 방법의 프로그램 전압 보다 더 큰 전압 레벨의 프로그램 전압을 인가할 수 있다. 또 다른 실시예로, 제1 프로그램 방법 및 제2 프로그램 방법은 일정한 스텝 전압만큼 순차적으로 증가하는 증가형 스텝 펄스 프로그램 방법일 수 있으며, 제2 프로그램 방법을 통하여 제1 프로그램 방법보다, 상기 스텝 전압 및 상기 펄스 제공 시간 중 적어도 하나를 더 크게 설정하여 프로그램 동작을 수행할 수 있다. 이렇게 제2 프로그램 방법을 통하여, 상기 제2 인접 워드라인의 메모리 셀들의 문턱 전압을 제1 프로그램 방법을 통한 것보다 더 상승시킴으로써, 향후 제1 서브 블록(SB1)의 서브 블록 단위 소거에 의한 문턱 전압의 하강을 미리 보상하여, 메모리 장치의 데이터 신뢰도를 향상시킬 수 있다.
다만, 일 실시예로 후술할 오프 셀 검출 방식을 통하여 도8a 에서 도8b와 같이 변형이 되지 않은 경우에는 종전의 프로그램 방법을 유지하여 프로그램 동작을 수행할 수 있는데 예를 들면, 종전에 제1 프로그램 방법을 수행하고, 도 8b와 같은 문턱 전압의 변형이 없는 경우에는 소거된 서브 블록의 인접 워드라인들에 대한 제1 프로그램 방법을 유지할 수 있다. 또한, 제2 프로그램 방법으로 소거된 서브 블록의 인접 워드라인들에 대한 프로그램 동작을 수행하고, 이후 도 8b와 같은 문턱 전압의 변형이 검출되지 않는 경우에는 제1 프로그램 방법으로 상기 인접 워드라인들에 대한 프로그램 동작을 수행할 수 있다.
또한, 일 실시예로, 인접 워드라인 프로그램 동작 제어부(220)는 문턱 전압 산포 검출 단계를 거치지 않고, 단순히 소거된 서브 블록의 인접 워드라인에 제2 프로그램 방법을 통하여 프로그램 동작을 수행할 수 있다. 예를 들면, 제1 서브 블록(SB1)에 인접한 제2 인접 워드라인에 제2 프로그램 방법을 통하여 프로그램 동작을 수행할 수 있으며, 제2 서브 블록(SB2)에 인접한 제1 인접 워드라인에 제2 프로그램 방법을 통하여 프로그램 동작을 수행할 수 있다. 즉, 일예로 제1 인접 워드라인 및 제2 인접 워드라인은 싱글 레벨 셀 프로그램 방법, 그 외의 제1 서브 블록(SB1) 및 제2 서브 블록(SB2)은 멀티 레벨 셀 프로그램 방법으로 프로그램 동작을 수행할 수 있다. 다만, 이에 국한되지 않고 제1 인접 워드라인 및 제2 인접 워드라인에는 인접 워드라인 외의 제1 서브 블록(SB1) 및 제2 서브 블록(SB2)보다 적은 비트 수의 데이터를 프로그램하는 방법을 이용하여 프로그램 동작을 수행할 수 있다.
도 10a 및 도10b 는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도 이다.
도 10a 및 도5 를 참조하면, 제1 서브 블록(SB1)의 적어도 하나의 워드라인에 연결된 메모리 셀들에 대하여, 제1 프로그램 방법으로 프로그램 동작을 수행한다(S10). 제2 서브 블록(SB2)에 포함되고, 제1 서브 블록(SB1)에 인접하는 적어도 하나의 워드라인인 제2 워드라인에 연결된 메모리 셀들에 대하여 제2 프로그램 방법으로 프로그램 동작을 수행한다(S20).
도 10b 및 도5 를 참조하면, 제1 서브 블록(SB1)의 서브 블록 단위 부분 소거 동작을 수행한다(S100). 복수의 메모리 셀들의 문턱전압 산포를 검출을 수행한다(S110). 이 때, 제1 서브 블록(SB1)에 인접한 제2 인접 워드라인의 메모리 셀들은 부분 소거 동작이 영향을 받아 문턱 전압이 하강될 수 있다. 제2 인접 워드라인은 제4 워드라인(WL4)일 수 있으며, 더 나아가, 제4 워드라인(WL4) 및 제5 워드라인(WL5)일 수 있으며, 이는 국한되지 않는다. 이렇게 상기 문턱 전압 검출 결과를 기반으로, 제2 서브블록의 제2 인접 워드라인에 대한 프로그램 방밥을 제2 프로그램 방법으로 설정한다(S120).
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템 동작 방법을 나타내는 흐름도이다.
도 11및 도5를 참조하면, 제1 서브 블록(SB1) 및 제2 서브 블록(SB2)에 대하여, 제1 프로그램 방법으로 프로그램을 수행하고 있음을 전제한다. 제1 서브 블록(SB1)의 서브 블록 단위 부분 소거 동작을 수행한다(S200). 복수의 메모리 셀들의 문턱전압 산포를 검출을 수행한다(S210). 검출 전압을 상기 복수의 메모리 셀들에 인가하여 상기 검출 전압보다 큰 문턱전압을 가지는 오프 셀을 검출한다(S220). 오프 셀을 검출하여, 오프 셀의 개수에 따라 프로그램 방법을 결정할 수 있다(S230). 검출된 오프 셀의 개수를 저장할 수 있으며, 검출된 오프 셀 개수가 기준값 이하인 경우에는 제1 서브 블록(SB1)에 인접한 제2 인접 워드라인에 대하여 제2 프로그램 방법으로 프로그램 수행을 설정할 수 있다(S240). 또한, 검출된 오프 셀 개수가 기준값 초과인 경우에는, 상기 제2 인접 워드라인에 대하여 제1 프로그램 방법으로 프로그램 수행을 유지할 수 있다(S250).
도 12a는 일 실시예에 따른, 도 11의 단계 S240의 이후의 메모리 시스템 동작을 나타내는 흐름도이다. 도 12b는 도 12a의 메모리 시스템 동작 후의 메모리 셀들의 문턱 전압을 나타낸 산포도이다.
도 12a를 참고하면, 제2 인접 워드라인에 대하여 제2 프로그램 방법으로 프로그램 수행이 설정된 후(S300), 제1 비트 수의 데이터를 프로그램하는 제1 프로그램 방법인 멀티 레벨 셀 프로그램 방법에서 제2 비트 수의 데이터를 프로그램하는 제2 프로그램 방법인 싱글 레벨 셀 프로그램 방법으로 전환하여 프로그램을 수행할 수 있다. 즉, 제1 비트 수는 2 비트에 해당할 수 있으며, 제2 비트 수는 1 비트에 해당할 수 있다.
도 12b를 참조하면, 서브 블록 단위로 소거된 서브 블록의 인접 워드라인에 대한 프로그램 방법으로서, 2비트 데이터를 프로그램한 멀티 레벨 셀 프로그램 방법에서 1비트 데이터를 프로그램한 싱글 레벨 셀 프로그램 방법으로 설정함으로써, 문턱 전압이 하강되어 오류가 발생되는 것을 줄일 수 있다. 즉, 인접 워드라인의 메모리 셀들의 문턱 전압인 프로그램 상태(P)가 인접 서브 블록의 서브 블록 단위 소거에 의하여 프로그램 상태'(P')로 하강된 경우에도, 제1 리드 전압(Vr1)을 통하여, 소거 상태(E)와 프로그램 상태'(P')를 구분할 수 있다. 따라서, 기존의 제1 리드 전압(Vr1)을 통하여, 오류 없이 프로그램된 데이터를 리드할 수 있게되어 서브 블록 단위 소거로 인한 인접 워드라인에 대한 영향을 줄일 수 있다. 다만, 제1 프로그램 방법의 제1 비트 수는 제2 프로그램 방법의 제2 비트 수보다 큰 것을 의미함으로, 상기와 같이 일예로서 제시한 것에 국한되지 않는다. 즉, 제1 비트 수는 3 비트에 해당할 수 있으며, 제2 비트 수는 1 비트 또는 2 비트에 해당할 수 있다.
도 13a 는 도 1의 인접 워드라인 프로그램 동작 제어부를 구체적으로 나타낸 블록도이다. 도 13b는 메모리 셀 어레이에 포함된 메모리 블록의 또 다른 예(BLK1'')를 나타내는 회로도이다.
도13 a 및 도13b 를 참조하면, 워드라인 프로그램 동작 제어부(300)는 도9a 의 인접 워드라인 프로그램 동작 제어부(220)보다 더미워드라인 제어부(330)를 더 포함할 수 있다. 제1 메모리 블록(BLK1'')은 도5 의 제1 메모리 블록(BLK1')보다 제1 및 제2 더미 워드라인(DWL1, DWL2)을 더 포함할 수 있다. 제1 더미 워드라인(DWL1)은 제1 서브 블록(SB1)에 포함될 수 있으며, 제2 더미 워드라인(DWL2)은 제2 서브 블록(SB2)에 포함될 수 있다. 제1 서브 블록(SB1)의 소거에 따른 인접 워드라인인 제4 워드라인(WL)의 메모리 셀들의 문턱 전압의 영향을 줄이기 위하여, 일 실시예로 2비트 데이터를 하나의 메모리 셀에 프로그램하는 제1 프로그램 방법에서 1비트 데이터를 하나의 메모리 셀에 프로그램하는 제2 프로그램 방법으로 제4 워드라인(WL)에 대하여 프로그램 동작을 수행할 수 있다. 이 때, 제2 서브 블록(SB2)의 데이터 저장 용량이 제4 워드라인의 프로그램 방법 변경으로 인하여, 바뀔 수 있으므로 이를 보상하기 위하여 제2 더미 워드라인(DWL2)에 일부 데이터를 프로그램할 수 있다. 더미워드라인 제어부(330)는 제2 더미 워드라인(DWL2)에 대한 프로그램 동작을 제어할 수 있다. 이는 일 실시예로, 더미워드라인 제어부(330)는 제1 서브 블록(SB1)의 데이터 저장 용량의 바뀌는 것을 보상하기 위하여 제1 더미 워드라인(DWL1)에 대한 프로그램 동작을 제어할 수 있다.
도14a 는 일 실시예에 따른 도 11의 단계 S240의 이후의 메모리 시스템 동작을 나타내는 흐름도이다. 도 14b는 본 발명의 일 실시예에 따라 증가형 스텝 펄스 프로그램 방법에서 제어하는 요소들을 나타낸 도면이다. 도 14c는 도 14b에서 나타난 제어 대상 요소들을 제어한 결과 변화된 문턱 전압을 나타내는 도면이다.
도 14a, 도 14b 및 도 5를 참조하면, 제2 인접 워드라인에 대하여 제1 프로그램 방법에서 제2 프로그램 방법으로 변경하여 프로그램 수행 설정한다(S400). 이때, 제1 프로그램 방법 및 제2 프로그램 방법은 증가형 스텝 펄스 프로그램(ISPP)방법일 수 있으며, 제 1프로그램 방법에서 제공하는 증가형 스텝 펄스보다 스텝 전압(Vstep) 및 펄스 제공 시간(d) 중 적어도 하나를 더 크게한 증가형 스텝 펄스를 제2 프로그램 방법을 통하여 제공할 수 있다(S420). 이와 달리 제 2프로그램 방법을 통하여 제1 프로그램 방법보다 더 큰 프로그램 전압(Vpgm)을 제공할 수 있다(S440). 이 때, 도 9a, 9b, 9c에서 언급하였듯이 오프 셀 검출 방식을 통하여, 문턱 전압의 변화 정도를 판단하여, 그 변화 정도에 따라서 프로그램 전압(Vpgm), 스텝 전압(Vstep) 및 펄스 제공 시간(d) 중 어느 하나를 크기가 다르게 제어한 후 인접 워드라인에 제공할 수 있다. 일 실시예로 문턱 전압의 하강이 종전보다 많이 발생하는 경우에는, 프로그램 전압(Vpgm), 스텝 전압(Vstep) 및 펄스 제공 시간(d) 중 어느 하나를 종전보다 더 크게 제어한 후 인접 워드라인에 제공할 수 있다.
도 14c 를 참고하면, 도 14b의 프로그램 전압(Vpgm), 스텝 전압(Vstep) 및 펄스 제공 시간(d)을 제어함으로써, 서브 블록 단위로 소거된 서브 블록으로부터 인접한 워드라인의 복수의 메모리 셀들의 문턱 전압을 제어할 수 있다. 일 실시예로, 프로그램 전압(Vpgm), 스텝 전압(Vstep) 및 펄스 제공 시간(d)을 더 크게 할수록 상기 복수의 메모리 셀들의 문턱 전압의 상승하는 정도(K)는 더 커질 수 있다.
도 15a 는 또 다른 일 실시예에 따른 도 11의 단계 S240의 이후의 메모리 시스템 동작을 나타내는 흐름도이다. 도 15b는 ECC 인코딩 데이터 단위에 따른 오류 정정 능력을 설명하는 도면이다.
제2 인접 워드라인에 대하여 제1 프로그램 방법에서 제2 프로그램 방법으로 변경하여 프로그램 수행 설정한다(S500). 이때, 제1 프로그램 방법보다 ECC(error correction code) 인코딩 데이터 단위를 크게 설정하여 ECC 인코딩 동작 수행 후 제2 인접 워드라인에 연결된 메모리 셀들에 프로그램 동작을 수행할 수 있다(S520). 도 15b를 참조하면, 그림(a)에서는 제1 유닛(EU1)에는 4개의 오류가, 제2 유닛(EU2)에는 2개의 오류, 제3 유닛(EU3)에는 1개의 오류, 제4 유닛(EU4)에는 4개의 오류가 존재할 수 있으며, 각 유닛당 오류 정정 능력은 3개라 가정하면, 제1 유닛(EU1)과 제4 유닛(EU4)은 오류 정정 능력을 벗어나 오류가 발생할 수 있다.
이 때, ECC 인코딩 데이터 단위를 크게하여 그림(b)와 같이 제 1내지 4 유닛(EU1~EU4)을 통합하여 만든 제5 유닛(EU5)에 대하여 ECC 인코딩을 수행함으로써, 제5 유닛(EU5)은 12개의 오류를 정정할 수 있어 현재 존재하는 11개의 오류를 정정할 수 있다. 따라서, ECC 인코딩 데이터 단위를 크게 함으로써, 오류 정정 능력을 높일 수 있다.
다시 도 15a를 참조하면, S520과 달리 제1 프로그램 방법보다 ECC 인코딩 동작을 더 많은 횟수 수행 후 제2 인접 워드라인에 연결된 메모리 셀들에 프로그램 동작 수행을 할 수 있다(S540). 일 실시예로 제1 프로그램 방법은 1회의 ECC 인코딩 동작을 수행한다면, 제2 프로그램 방법은 2회 이상의 ECC 인코딩 동작을 수행할 수 있으며, 더 나아가 ECC 인코딩 데이터 단위를 점진적으로 크게하여 다수의 ECC 인코딩 동작을 수행할 수 있다.
도 16은 본 발명의 일 실시예에 따른 도1 의 인접 워드라인 리드 동작 제어부(230)를 구체적으로 나타낸 블록도이다.
도 16을 참조하면, 인접 워드라인 리드 동작 제어부(230)는 부분 소거 동작수행 판단부(232) 및 리드 방법 결정부(234)를 포함한다. 부분 소거 동작은 서브 블록 단위로 서브 블록을 소거하는 동작을 일컫는다. 부분 소거 동작수행 판단부(234)는 부분 소거 동작을 수행하는지 여부를 판단할 수 있다. 일 실시예로, 부분 소거 동작수행 판단부(234)는 플래시 변환 계층(Flash Traslation layer)를 참조하여, 부분 소거가 수행되었는지 여부 및 부분 소거가 수행된 서브 블록에 대한 주소 등을 알 수 있으며, 수행 여부 및 주소 등의 결과값을 저장할 수 있다. 또 다른 일 실시예로, 서브 블록의 메모리 셀들 중 어느 하나를 플래그 셀(flag cell)로 설정하거나 상기 서브 블록에 인접한 워드라인의 메모리 셀들 중 어느 하나를 플래그 셀(flag cell)로 설정할 수 있다. 그리고, 부분 소거 동작이 상기 서브 블록에서 수행된 경우에는 데이터를 '1'로 설정하고, 수행되지 않은 경우에 데이터 '0' 으로 설정하여, 부분 소거 동작수행 판단부(232)는 상기 플래그 셀(flag cell)을 통하여 부분 소거 동작이 수행되었는지 여부를 판단할 수 있다.
리드 방법 결정부(234)는 부분 소거 동작의 수행 여부에 대한 결과에 기반하여, 부분 소거 동작이 수행된 서브 블록과 인접하는 인접 워드라인에 대한 리드(read) 동작 방법을 결정할 수 있다. 일 실시예로, 상기 인접 워드라인에 연결된 메모리 셀들의 프로그램된 데이터를 리드하기 위하여 제1 리드 방법을 사용하는 것을 전제할 수 있으며, 부분 소거 동작이 수행된 경우 리드 방법 결정부(234)는 제1 리드 방법에서 제2 리드 방법으로 설정하여 상기 인접 워드라인에 대한 리드 동작을 수행할 수 있다. 다만, 부분 소거 동작이 수행되지 않은 경우 제1 리드 방법을 유지할 수 있다. 리드 방법 결정부(234)가 설정한 제2 리드 방법은 동일한 데이터가 프로그램된 메모리 셀을 리드하기 위하여, 제1 리드 방법보다 더 작은 크기의 리드 전압을 인가할 수 있다. 또한, 제2 리드 방법은 적어도 2회 리드 동작을 수행하는 소프트 디시젼 리드(soft decision read) 동작일 수 있으며, 제1 리드 방법보다 더 많은 리드 동작을 수행할 수 있다. 또한 리드 방법 결정부(234)는 부분 소거 동작 수행 여부뿜만 아니라, Program/Erase cycle 회수, Partial erase cycle 회수, cell의 상태, error 개수 등과 복합적인 정보를 바탕으로 리드 방법을 결정할 수 있다. 이에 대한 구체적 서술은 후술하기로 한다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템 동작을 나타내는 흐름도이다.
도 17 및 도5을 참조하면, 제1 서브 블록(SB1)에 대하여 부분 소거 동작을 수행하였는지 여부를 판단할 수 있다(S600). 이에 제1 서브 블록(SB1)이 서브 블록 단위로 부분 소거되었는지 여부에 대한 결과에 기반하여, 제1 서브 블록(SB1)와 인접한 제2 인접 워드라인에 대한 리드 동작 방법을 결정할 수 있다(S620). 일 실시예로, 부분 소거가 수행 되었으면, 부분 소거로 인한 제2 인접 워드라인의 복수의 메모리 셀들의 문턱 전압 변화에 대응하여 최대한 오류 발생을 줄일 수 있는 방법에 해당하는 프로그램 방법으로 변경할 수 있다.
도 18a는 본 발명의 일 실시예에 따른 도 17의 S620 단계 이후의 메모리 시스템 동작을 나타내는 흐름도이다. 도 18b는 문턱 전압에 따라 제어된 리드 전압을 나타내는 도면이다.
도 18a 및 도5를 참조하면, 제1 서브 블록(SB1) 및 제2 서브 블록(SB2)의 프로그램된 데이터를 리드하기 위하여 제1 리드 방법을 사용할 수 있다. 이 후, 제1 서브 블록(SB1)에 대해 부분 소거 동작이 수행되어 제1 서브 블록(SB1)과 인접하는 인접 워드라인에 대한 리드 동작 방법을 제2 리드 방법으로 설정할 수 있다(S700). 상기 인접 워드라인은 제4 워드라인(WL4)에 해당할 있다. 제2 리드 방법을 통하여 인접 워드라인에 제1 리드 방법보다 더 작은 크기의 리드 전압을 인가할 수 있다.
도 18b를 참조하면, 제1 서브 블록(SB1)의 부분 소거 동작으로 인한, 인접 워드라인의 메모리 셀들의 문턱 전압의 강하로 인하여 실선에서 점선으로 문턱 전압 산포가 변화될 수 있다. 이에 따라 기존에 제1 리드 방법을 통하여 제공된 제1 내지 제3 리드 전압(Vr1~Vr3)을 통하여 리드를 수행하면 오류가 발생할 확률이 높아질 수 있다. 일 예로서, 제3 프로그램 상태(P3)의 메모리 셀들의 문턱 전압은 모두 제3 리드 전압(Vr3)보다 높아 제3 프로그램 데이터를 오류 없이 리드할 수 있으나, 변화된 제3 프로그램 상태'(P3')의 메모리 셀들 중 중 문턱 전압이 제3 리드 전압(Vr3)보다 낮은 메모리 셀들이 존재할 수 있어 그 결과, 오류가 발생할 수 있다. 이에 따라, 제 2리드 방법으로 설정하여, 제1리드 방법의 제1 내지 제3 리드 전압(Vr1~Vr3)보다 각각 전압 크기가 작은 제1 리드 전압' 내지 제3 리드 전압'(V'r1~V'r3)을 제공할 수 있다. 이를 통하여, 오류 없이 문턱 전압이 변화된 소거 상태'(E'), 제1 내지 제3 프로그램 상태'(P'1~P'3)를 리드할 수 있다.
도 19a는 본 발명의 일 실시예에 따른 도 17의 S620 단계 이후의 메모리 시스템 동작을 나타내는 흐름도이다. 도 19b는 메모리 시스템 동작에 따라 변화된 문턱 전압에 따른 리드 전압을 나타내는 도면이다.
도 19a및 도 5를 참조하면, 제1 서브 블록(SB1) 및 제2 서브 블록(SB2)의 프로그램된 데이터를 리드하기 위하여 제1 리드 방법을 사용할 수 있다. 이 후, 제1 서브 블록(SB1)에 대해 부분 소거 동작이 수행되어 제1 서브 블록(SB1)과 인접하는 인접 워드라인에 대한 리드 동작 방법을 제2 리드 방법으로 설정할 수 있다(S800). 제2 리드 방법은 소프트 디시젼 리드 동작일 수 있으며, 이를 통하여, 상기 인접 워드라인에 제1 리드 방법보다 리드 동작을 더 많이 수행할 수 있다(S920).
도 19b를 참조하면, 그림(a)는 제1 서브 블록(SB1)의 부분 소거 동작으로 인하여, 메모리 장치의 메모리 셀들의 문턱 전압 분포가 변화된 제3 프로그램 상태'(P'3)와 제2 프로그램 상태'(P'2)를 나타낸다. 제1 리드 방법을 통하여 제1 리드 전압(V1)을 제공하여 리드 동작을 수행할 경우, 제3 프로그램 상태'(P'3)의 a부분 및 제2 프로그램 상태'(P'2)의 b부분의 메모리 셀들에는 오류가 발생할 수 있다. 이에 따라, 제 2 리드 방법을 통하여, 제1 리드 전압(V1)을 제공한 후에, 상기 a부분을 제2 리드 전압(V2)로 리드 동작 수행하고, 상기 b부분을 제3 리드 전압(V3)으로 리드 동작을 수행할 수 있다. 이와 같은 제2 리드 방법을 소프트 디시젼 리드 동작으로 일컫을 수 있다. 그 결과, 그림(a)와 같이 제1 리드 방법으로 리드 동작을 수행하는 것보다 그림(b)와 같이 제2 리드 방법으로 리드 동작을 수행하는 것이, 부분 소거 동작으로 인하여 변화된 메모리 셀들의 문턱 전압 산포를 대상으로 낮은 오류 확률로 데이터를 리드할 수 있다.
도 20a 및 도 20b는 본 발명의 사상이 적용될 수 있는 다양한 메모리 블록을 나타내는 도면이다.
도 20a를 참조하면, 메모리 블록(BLK2)은 복수의 낸드 스트링들, 복수의 워드 라인들, 복수의 비트 라인들, 그라운드 선택 라인, 복수의 스트링 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
또한, 메모리 블록(BLK2)의 제1 서브 블록(SB1) 및 제2 서브 블록(SB2)을 포함할 수 있으며, 제1 서브 블록(SB1) 및 제2 서브 블록(SB2)은 복수의 메모리 셀들로 구성될 수 있다. 제2 인접 비트라인(EBL2)은 제1 서브 블록(SB1)과 인접하고, 제2 서브 블록(SB2)에 포함된 비트라인이며, 제1 인접 비트라인(EBL1)은 제2 서브 블록(SB2)과 인접하고, 제1 서브 블록(SB1)에 포함된 비트라인일 수 있다.
도1 등에서 언급한 발명의 사상을 위와 같은 구성에 적용할 수 있으며, 일 실시예로, 제1 프로그램 방법 또는 제1 리드 방법으로 프로그램 또는 리드 방법이 수행되는 메모리 블록(BLK)에 있어서, 제1 서브 블록(SB)이 서브 블록 단위로 소거된 경우 또는 메모리 셀들의 문턱 전압 변화에 따라서 제2 프로그램 방법 또는 제2 리드 방법을 설정하여 프로그램 동작 또는 리드 동작을 수행할 수 있다.
도 20b를 참조하면, 메모리 블록(BLK3)는 제1 서브 블록(SB1), 제2 서브 블록(SB2), 제3 서브 블록(SB3), 제4 서브 블록(SB4)를 포함한다. 일 실시예로, 제2 인접 비트라인(EBL2)은 제1 서브 블록(SB 1)과 인접하고, 제2 서브 블록(SB 2)에 포함된 비트라인이며, 제1 인접 비트라인(EBL1)은 제2 서브 블록(SB 2)과 인접하고, 제1 서브 블록(SB 1)에 포함된 비트라인일 수 있다. 제3 인접 워드라인(EWL3)은 제1 서브 블록(SB 1)과 인접하고, 제3 서브 블록(SB 3)에 포함된 워드라인이며, 제1 인접 워드라인(EWL1)은 제3 서브 블록(SB 3)과 인접하고, 제1 서브 블록(SB 1)에 포함된 비트라인일 수 있다. 이와 같은 방식으로, 제1 내지 제4 서브 블록(SB1~ SB4)은 각각 인접한 워드라인, 인접한 비트라인을 포함할 수 있으며 본 발명의 사상은 상기 인접한 워드라인, 인접한 비트라인에 대하여 적용할 수 있다.
도 21은 본 발명의 사상이 공정 과정에 기반하여 적용되는 것을 나타낸 도 5의 메모리 블록의 하나의 낸드 스트링을 나타낸 단면도이다.
도 21을 참고하면, 우선, 기판(921)이 제공된다. 예시적으로, 기판(921)은 제 1 타입(예를 들면, 제 1 도전형(conductive type))을 갖는 웰(well) 일 것이다. 예를 들면, 기판(921)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p 웰일 것이다. 예를 들면, 기판(921)은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판(921)은 p 타입웰(또는 p 타입 포켓 웰) 인 것으로 가정한다. 그러나, 기판(921)의 도전형은 p 타입인 것으로 한정되지 않는다.
기판(921) 상에, 복수의 도핑 영역들(911~912)이 제공된다. 예를 들면, 복수의 도핑 영역들(911~912)은 기판(921)과 상이한 제 2 타입(예를 들면, 제 2 도전형(conductive type))을 가질 것이다.
예를 들면, 복수의 도핑 영역들(911~912)은 n 타입을 가질 것이다. 다만, 이는 일 실시예로 이에 한정되지 않는다.
제 1 및 제 2 도핑 영역들(911, 912) 사이의 기판(921)의 영역 상에, 복수의 절연 물질들(916)이 제 1 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(916)은 제 1 방향을 따라 특정 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(916)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(911, 912) 사이의 기판(921)의 영역 상에, 제1 방향을 따라 절연 물질들(916)을 관통하는 필라 (913)가 제공된다. 예시적으로, 필라 (913)는 절연 물질들(916)을 관통하여 기판(921)과 접촉할 것이다.
예시적으로, 필라(913)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(913)의 표면층(914)은 제 1타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 필라(913)의 표면층(914)은 기판(921)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 필라(913)의 표면층(914)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 필라(913)의 표면층(914)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(913)의 내부층(915)은 절연 물질로 구성된다. 예를 들면, 각 필라(913)의 내부층(915)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(913)의 내부층(915)은 에어 갭(airgap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(911, 912) 사이의 영역에서, 절연 물질들(916), 필라 (913), 그리고 기판(921)의 노출된 표면을 따라 절연막(917)이 제공된다.
제 1 및 제 2 도핑 영역들(911, 912) 사이의 영역에서, 절연막(917)의 노출된 표면 상에 제 1 도전 물질들(901~908)이 제공된다. 예를 들면, 기판(921)에 인접한 절연 물질(911) 및 기판(921) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질(901~908)이 제공된다.
예시적으로, 절연 물질들(916) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(901~908)이 제공된다. 예시적으로, 제 1 도전물질들(901~908)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(901~908)은 폴리 실리콘 등과 같은 도전물질들일 것이다.
위와 같은 공정에 있어서, 제1 방향을 따라 절연 물질들(916)을 관통하는 필라(913)을 형성하기 위하여, 에치 스톱(Etch stop) 공정을 이용할 수 있다. 일 실시예로 제1 에치 스톱(Etch stop 1) 및 제2 에치 스톱(Etch stop 2) 단계로 필라(913)을 형성할 수 있다. 이 때, 경계(BLine) 부근의 메모리 셀인 제3 메모리 셀과 제4 메모리 셀의 신뢰성이 떨어질 수 있다. 따라서, 제3 메모리 셀 또는 제4 메모리 셀을 포함하는 워드라인 또는 비트라인에 대하여 본 발명의 사상을 적용할 수 있을 것이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 22를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 등에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1220)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 23을 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 한편, 도 32에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(2100)은 도 1 등에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(2300)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 24를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 등에 도시된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들의 각각은 적어도 제1 서브 블록 및 제2 서브 블록으로 구분되는 메모리 시스템의 동작 방법으로서,
    제1 프로그램 방법으로 상기 제1 서브 블록의 적어도 하나의 워드라인에 연결된 메모리 셀들 대한 프로그램 동작을 수행하는 단계;
    상기 제1 서브 블록에 대한 소거 동작을 수행하는 단계;
    상기 제1 서브 블록 및 상기 제2 서브 블록에 포함된 상기 복수의 메모리 셀들의 문턱전압 산포 상태를 검출하여, 상기 검출 결과를 기반으로, 상기 제2 서브 블록에 포함된 메모리 셀들 중 상기 제1 서브 블록에 인접하는 적어도 하나의 워드라인을 포함한 제2 인접 워드라인에 연결된 메모리 셀들에 대하여, 제2 프로그램 방법으로 프로그램 동작을 수행할지 여부를 설정하는 단계; 및
    상기 제2 프로그램 방법으로 프로그램 동작을 수행이 설정된 때에, 상기 제2 인접 워드라인에 연결된 메모리 셀들에 대하여 상기 제2 프로그램 방법을 기반으로 프로그램 동작을 수행하는 단계를 포함하고,
    상기 제1 프로그램 방법에서의 프로그램 비트 수는, 상기 제2 프로그램 방법에서의 프로그램 비트 수보다 크거나, 상기 제1 프로그램 방법에서의 프로그램 전압 레벨 또는 프로그램 전압 제공 시간은, 상기 제2 프로그램 방법에서의 프로그램 전압 레벨 또는 프로그램 전압 제공 시간보다 낮거나 짧은 것을 특징으로 하는 메모리 시스템 동작 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 서브 블록에 포함된 워드라인들 중 상기 제2 서브 블록에 인접하는 적어도 하나의 워드라인을 포함한 제1 인접 워드라인에 연결된 메모리 셀들에 대하여, 상기 제2 프로그램 방법으로 프로그램 동작을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 메모리 시스템 동작 방법.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 제1 프로그램 방법 및 상기 제2 프로그램 방법은, 일정한 스텝 전압만큼 순차적으로 증가하는 증가형 스텝 펄스 프로그램(incremental step pulse program, ISPP)방법인 것을 특징으로 하는 메모리 시스템 동작 방법.
  7. 제6 항에 있어서,
    상기 제2 프로그램 방법은, 상기 제1 프로그램 방법보다,
    스텝 전압 및 펄스 제공 시간 중 적어도 어느 하나가 더 큰 것을 특징으로 하는 메모리 시스템 동작 방법.
  8. 제1 항에 있어서,
    상기 제1 프로그램 방법에서의 프로그램 비트 수와 상기 제2 프로그램 방법에서의 프로그램 비트 수는 동일하고,
    상기 제2 프로그램 방법은, 상기 제1 프로그램 방법보다 ECC 인코딩(ECC ecoding) 데이터 단위를 크게 설정하여, ECC 인코딩 동작을 수행 후 프로그램하는 방법 및 상기 제1 프로그램 방법보다 더 많은 횟수의 ECC 인코딩 동작을 수행 후 프로그램하는 방법 중 어느 하나인 것을 특징으로 하는 메모리 시스템 동작 방법.
  9. 삭제
  10. 삭제
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620201B1 (en) * 2016-04-26 2017-04-11 Sandisk Technologies Llc Storage system and method for using hybrid blocks with sub-block erase operations
CA3065401A1 (en) * 2017-06-30 2019-01-30 Huawei Technologies Co., Ltd. Communication method and apparatus
KR102591011B1 (ko) * 2018-02-26 2023-10-19 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10522226B2 (en) * 2018-05-01 2019-12-31 Silicon Storage Technology, Inc. Method and apparatus for high voltage generation for analog neural memory in deep learning artificial neural network
KR102516121B1 (ko) * 2018-10-22 2023-03-31 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR20200127758A (ko) * 2019-05-03 2020-11-11 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR20210108712A (ko) * 2020-02-26 2021-09-03 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
US11294598B2 (en) 2020-04-24 2022-04-05 Western Digital Technologies, Inc. Storage devices having minimum write sizes of data
US11537510B2 (en) * 2020-04-24 2022-12-27 Western Digital Technologies, Inc. Storage devices having minimum write sizes of data
US11557335B2 (en) 2020-07-07 2023-01-17 International Business Machines Corporation Erasing a partition of an SRAM array with hardware support
US11302378B2 (en) 2020-07-07 2022-04-12 International Business Machines Corporation Semiconductor circuit including an initialization circuit for initializing memory cells and clearing of relatively large blocks of memory
CN112289358B (zh) * 2020-11-02 2022-10-28 长江存储科技有限责任公司 三维存储器系统和对三维存储器进行编程的方法
US20240192873A1 (en) * 2022-12-13 2024-06-13 Sandisk Technologies Llc Multi-tier sub-block mode operation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719380B1 (ko) * 2006-03-31 2007-05-18 삼성전자주식회사 향상된 신뢰성 특성을 갖는 다치 플래시 메모리 장치 및그것을 포함한 메모리 시스템
KR100799018B1 (ko) * 2006-12-27 2008-01-28 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 자기 보상 방법
US20120170365A1 (en) 2011-01-04 2012-07-05 Samsung Electronics Co., Ltd. Non-volatile memory devices and systems including the same, and methods of programming non-volatile memory devices
US20140281771A1 (en) 2013-03-15 2014-09-18 Samsung Electronics Co., Ltd. Method and device for optimizing log likelihood ratio (llr) used for nonvolatile memory device and for correcting errors in nonvolatile memory device

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005092923A (ja) * 2003-09-12 2005-04-07 Renesas Technology Corp 半導体記憶装置
US7518931B2 (en) 2006-09-06 2009-04-14 Hynix Semiconductor Inc. Method of monitoring an erase threshold voltage distribution in a NAND flash memory device
US7443753B2 (en) * 2006-11-21 2008-10-28 Macronix International Co., Ltd. Memory structure, programming method and reading method therefor, and memory control circuit thereof
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
JP4496238B2 (ja) 2007-06-04 2010-07-07 株式会社東芝 不揮発性メモリ装置
KR100890045B1 (ko) 2007-06-26 2009-03-25 주식회사 하이닉스반도체 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법
KR100953047B1 (ko) * 2007-12-28 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR101486980B1 (ko) * 2008-10-27 2015-01-30 삼성전자주식회사 불휘발성 메모리의 문턱 전압 산포의 분석 방법
KR101125475B1 (ko) * 2010-08-06 2012-03-09 고려대학교 산학협력단 저항 변화층을 포함하는 단일 트랜지스터 플로팅 바디 디램 소자 및 그 제조 방법
US20120140556A1 (en) * 2010-12-07 2012-06-07 Macronix International Co., Ltd. Method of operating flash memory
KR20120128014A (ko) * 2011-05-16 2012-11-26 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법
JP5380508B2 (ja) * 2011-09-27 2014-01-08 株式会社東芝 不揮発性半導体記憶装置
KR20130042780A (ko) * 2011-10-19 2013-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US8792272B2 (en) * 2012-01-30 2014-07-29 HGST Netherlands B.V. Implementing enhanced data partial-erase for multi-level cell (MLC) memory using threshold voltage-drift or resistance drift tolerant moving baseline memory data encoding
KR101967895B1 (ko) * 2012-05-02 2019-04-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법
KR101988434B1 (ko) * 2012-08-31 2019-06-12 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법
KR102015906B1 (ko) 2012-11-12 2019-08-29 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 읽기 방법
US9466382B2 (en) 2012-11-14 2016-10-11 Sandisk Technologies Llc Compensation for sub-block erase
US9397701B1 (en) * 2013-03-11 2016-07-19 Microsemi Storage Solutions (Us), Inc. System and method for lifetime specific LDPC decoding
US9235467B2 (en) * 2013-03-15 2016-01-12 Pmc-Sierra Us, Inc. System and method with reference voltage partitioning for low density parity check decoding
JP6005566B2 (ja) * 2013-03-18 2016-10-12 株式会社東芝 情報処理システム、制御プログラムおよび情報処理装置
KR102070667B1 (ko) * 2013-08-26 2020-01-29 삼성전자주식회사 비휘발성 메모리 장치의 구동 방법
KR102127105B1 (ko) * 2013-11-11 2020-06-29 삼성전자 주식회사 비휘발성 메모리 장치의 구동 방법
US9589673B1 (en) * 2014-03-20 2017-03-07 SK Hynix Inc. Estimation of an optimal read threshold using symmetry
US9443579B2 (en) * 2014-08-17 2016-09-13 Aplus Flash Technology, Inc VSL-based VT-compensation and analog program scheme for NAND array without CSL
KR20160073868A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719380B1 (ko) * 2006-03-31 2007-05-18 삼성전자주식회사 향상된 신뢰성 특성을 갖는 다치 플래시 메모리 장치 및그것을 포함한 메모리 시스템
KR100799018B1 (ko) * 2006-12-27 2008-01-28 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 자기 보상 방법
US20120170365A1 (en) 2011-01-04 2012-07-05 Samsung Electronics Co., Ltd. Non-volatile memory devices and systems including the same, and methods of programming non-volatile memory devices
US20140281771A1 (en) 2013-03-15 2014-09-18 Samsung Electronics Co., Ltd. Method and device for optimizing log likelihood ratio (llr) used for nonvolatile memory device and for correcting errors in nonvolatile memory device

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KR20160090124A (ko) 2016-07-29
US20160210083A1 (en) 2016-07-21
US9864544B2 (en) 2018-01-09

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