JP5380508B2 - 不揮発性半導体記憶装置 - Google Patents

Description

実施形態は、不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置の一つであるフラッシュメモリは、電荷蓄積層を有するトランジスタをメモリセルとして用いる。このメモリセルは、電荷蓄積層に蓄積する電荷量によって異なるデータを不揮発に記憶することができる。

しかし、フラッシュメモリは、不揮発にデータを記憶できるとは言っても、長時間放置しておくことによって、蓄積された電荷が徐々に放出してしまう。その結果メモリセルの閾値電圧の低下が生じてしまう。

そこで、このような問題を解決するため、長時間の放置による閾値電圧の低下を見越し、メモリセルの閾値電圧を予め高めにプログラムしておくデータ書き込み方法がある。しかし、メモリセルの閾値電圧を高めにプログラムする場合、当然、ベリファイパスするまでの書き込みループ数が増大することになる。その結果、メモリセルに対するプログラムが完了せず、書き込みエラーとなってしまうこともある。

特開２００８−２７５１１号

書き込み不良を低減させた不揮発性半導体記憶装置を提供することを目的とする。

実施形態に係る不揮発性半導体記憶装置は、異なる複数の閾値電圧によって不揮発にデータを記憶するメモリセルを複数個有するメモリセルアレイと、前記メモリセルに対するデータ書き込みにおいて、前記メモリセルの閾値電圧を遷移させるプログラム動作、並びに、当該プログラム動作後の前記メモリセルの閾値電圧を検知するベイファイ動作、を有する書き込みループを実行する制御部とを備え、前記制御部は、前記複数の閾値電圧のうち最上位の前記閾値電圧に遷移させるデータ書き込みにおいて、前記メモリセルに対する書き込みループ数が第１回数よりも多くなった場合、前記書き込みループ数が前記第１回数以下の場合よりも前記ベリファイ動作がパスし易い条件を用いて前記ベリファイ動作を実行することを特徴とする。

第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの回路図である。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時におけるメモリセル群の閾値電圧分布の遷移の様子を示す図である。 同実施形態に係る不揮発性半導体記憶装置のプログラム動作時におけるメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置のベリファイ動作時におけるメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルに対する書き込み／消去サイクル数と当該メモリセルがベリファイパスするまでの書き込みループ数の関係を示す図である。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時のワード線の電圧波形を示す図である。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートである。 同実施形態に係る不揮発性半導体記憶装置のメモリセルの長時間放置による閾値電圧分布の低下の様子を示す図である。 第２の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時のワード線の電圧波形を示す図である。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートである。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時のワード線の電圧波形を示す図である。 第３の実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスの原理を説明する図である。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時の書き込みループ数とビット無視数との関係を示す図である。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートである。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンス時の書き込みループ数とベリファイ電圧との関係を示す図である。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスによる効果を説明する図である。 第４の実施形態に係る不揮発性半導体記憶装置のベリファイ動作時のセンス時間とビット線電圧の関係を示す図である。 同実施形態に係る不揮発性半導体記憶装置のベリファイ動作のフローチャートである。 第５の実施形態に係る不揮発性半導体記憶装置のベリファイ動作時のメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートである。 第６の実施形態に係る不揮発性半導体記憶装置のベリファイ動作時のメモリセルアレイのバイアス状態を示す図である。 同実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスのフローチャートである。

以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施形態］
＜全体構成＞
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。

図１は、本実施形態に係る不揮発性半導体記憶装置のブロック図である。
このＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０及びこのＮＡＮＤチップ１０を制御するコントローラ１１を備える。

ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、後述するように、電荷蓄積層を有する複数のメモリセルをマトリクス状に配置して構成される。このメモリセルアレイ１には、必要に応じて、ユーザからアクセスできないＲＯＭヒューズ領域１ａを設けても良い。このＲＯＭヒューズ領域１ａには、データ書き込み時など装置の制御に必要な各種情報が記憶される。

メモリセルアレイ１の周辺には、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３及び電圧発生回路８が配置されている。これら、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３及び電圧発生回路８はデータ書き込み部を構成するものであり、メモリセルアレイ１に対してページ単位でデータの書き込み、或いは読み出しを行う。

ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線及び選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプ回路とデータ保持回路を備えている。ページバッファ３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には、１ページ分の書き込みデータがロードされる。ロウアドレス信号及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去ブロックアドレスを保持したり、ページアドレスを保持したりする。カラムアドレスレジスタ５ｂには、書き込みシーケンス開始前の書き込みデータロードのための先頭カラムアドレスや、読み出しシーケンスのための先頭カラムアドレスが入力される。書き込みイネーブル／ＷＥや読み出しイネーブル／ＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。

ロジック制御回路６は、コントローラ１１から送信されるチップイネーブル信号／ＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号などのコマンドを受ける。このコマンドに基づいて、アドレスの入力、データの入出力を制御する。また、制御回路６はコマンドを受けて、シーケンス制御回路７に読み出し動作や、書き込み或いは消去のシーケンス制御を行うように指示を出す。電圧発生回路８は、制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。

コントローラ１１は、ＮＡＮＤチップ１０の現在の書込状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、後述する書き込みシーケンスの一部は、ＮＡＮＤチップ１０側で行うようにしても良い。

＜メモリセルアレイ＞
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１について説明する。

図２は、メモリセルアレイ１の回路図である。図２の場合、ｎ個（ｎは、自然数）の直列接続されたメモリセルＭＣ０〜ＭＣｎ−１とその両端に接続された選択ゲートトランジスタＳＧ１、ＳＧ２により、ＮＡＮＤストリング４が構成されている。選択ゲートトランジスタＳＧ０のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳＧ１のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｍ−１）に接続される。メモリセルＭＣ０〜ＭＣｎ−１の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬｎ−１）に接続され、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートは、選択ゲート線ＳＬ１、ＳＬ２に接続される。

１つのワード線ＷＬを共有する複数のメモリセルＭＣが、一括したデータの読み出し及び書き込みの単位となるページとなる。また、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤストリング４が、データの一括消去の単位となるブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向に隣接するＮＡＮＤストリング４がビット線ＢＬを共有するように複数のブロックＢＬＫ０〜ＢＬＫｌ−１を配列して、セルアレイ１が構成されている。ワード線ＷＬ及び選択ゲート線ＳＬ０、ＳＬ１は、ロウデコーダ２ａにより駆動される。各ビット線ＢＬは、ページバッファ３のセンスアンプ回路Ｓ／Ａに接続されている。

ここで、このようなＮＡＮＤ型フラッシュメモリのアクセス単位である「ページ」について説明する。以下の説明において、「ページ」とは、異なる２つの意味を有するので注意を要する。

第１は、１つのワード線で共有する複数のメモリセルＭＣから構成されたデータアクセス単位としての「ページ」である。そして、第２は、１つのメモリセルに複数ビットを記憶する場合の記憶データの階層を示す「ページ」であり、この場合、「Ｌ（Ｌｏｗｅｒ）ページ」、「Ｕ（Ｕｐｐｅｒ）ページ」などと呼ぶ。

＜データ書き込み＞
先ず、本実施形態のデータ書き込みについて説明する前に、以下で用いる用語について説明しておく。

始めに、データ書き込み時に実行される一連の処理を「書き込みシーケンス」と呼ぶ。この書き込みシーケンスは、実際にメモリセルの閾値電圧を遷移させる「プログラム動作」と、メモリセルの閾値電圧を確認する「ベリファイ動作」からなる「書き込みループ」の繰り返しによって実行される。各プログラム動作は、１又は２以上の「プログラムステップ」からなる。各プログラムステップでは、ワード線に対してメモリセルの閾値電圧の遷移に必要なプログラム電圧を少なくとも１回印加される。また、各ベリファイ動作は、１又は２以上の「ベリファイステップ」からなる。各ベリファイステップでは、所定のベリファイ電圧を用いたメモリセルの閾値電圧の検知動作が１回実行される。

次に、本実施形態の書き込みシーケンスについて説明する。
図３は、２ビット／セルのメモリセルを用いた場合の書き込みシーケンス時のメモリセル群の閾値電圧分布の遷移の様子を示す図である。

始めに、データ消去を実行する（ステップＳ１０１）。これは、ブロック全体に対して一括に実行される。その結果、ブロック内の全てのメモリセルの閾値電圧Ｖｔｈは、最も低いＥＲレベルになる。

続いて、Ｌページ書き込みを実行する（ステップＳ１０２）。これは、書き込みデータの下位ビットに基づいて実行される。下位ビットが“１”の場合、メモリセルの閾値電圧ＶｔｈはＥＲレベルに維持される。下位ビットが“０”の場合、メモリセルの閾値電圧ＶｔｈはＥＲレベルからＡレベルとＢレベルとの中間レベルであり閾値電圧分布の下限が電圧Ｖｌｍよりも高いＬＭレベルに遷移する。

最後に、Ｕページ書き込みを実行する（ステップＳ１０３）。これは、書き込みデータの上位ビットに基づいて実行される。もし、メモリセルの閾値電圧ＶｔｈがＥＲレベルならば、上位データが“１”の場合、メモリセルの閾値電圧ＶｔｈはＥＲレベルのまま維持する。逆に、上位ビットが“０”の場合、メモリセルの閾値電圧Ｖｔｈは電圧Ｖａｖ（Ｖａｖ＜Ｖｌｍ）よりも高いＡレベルに遷移する。一方、メモリセルの閾値電圧ＶｔｈがＬＭレベルならば、上位ビットが“０”の場合、メモリセルの閾値電圧Ｖｔｈは閾値電圧分布の下限が電圧Ｖｂｖ（Ｖａｖ＜Ｖｂｖ）よりも高いＢレベルに遷移する。逆に、上位ビットが“１”の場合、メモリセルの閾値電圧Ｖｔｈは閾値電圧分布の下限が電圧Ｖｃｖ（Ｖｂｖ＜Ｖｃｖ）よりも高いＣレベルまで遷移する。

以上のように、メモリセルに対する２ビットデータの書き込みは、Ｌページ書き込みとＵページ書き込みの２段階によって実現される。

各ページの書き込みは、次のような書き込みループの繰り返しによって実現される。

書き込みループは、メモリセルＭＣの閾値電圧Ｖｔｈを遷移させるプログラム動作と、メモリセルＭＣの閾値電圧Ｖｔｈがベリファイ電圧以上であることを確認するベリファイ動作からなる。

書き込みシーケンスのプログラム動作は、メモリセルアレイ１を図４に示すようなバイアス状態にすることで実現される。なお、図４に示す例は、ワード線ＷＬ１に接続されたメモリセルＭＣ１にデータを書き込む場合を示している。

つまり、プログラム動作では、選択メモリセルＭＣ１の制御ゲート（ワード線ＷＬ１）にメモリセルＭＣの閾値電圧Ｖｔｈの遷移に必要なプログラム電圧Ｖｐｇｍ（例えば、２０Ｖ程度）を印加し、それ以外のメモリセルＭＣ０、ＭＣ２、・・・、ＭＣｎ−１の制御ゲートには、それぞれ中間電圧Ｖｐａｓｓ（例えば、１０Ｖ程度）を印加する。この中間電圧Ｖｐａｓｓは、メモリセルＭＣ０、ＭＣ２、・・・、ＭＣｎ−１がオンする程度の電圧且つプログラムされない程度の電圧となる。また、ソース線ＣＥＬＳＲＣ側の選択ゲート線ＳＬ１には、接地電圧Ｖｓｓ（例えば、０Ｖ）を印加し、ビット線ＢＬ側の選択ゲート線ＳＬ２には、電源電圧Ｖｃｃを印加する。ビット線ＢＬには０Ｖを印加する。ソース線ＣＥＬＳＲＣには電源電圧Ｖｃｃを印加する。また、セルウエルには、ウエル電圧Ｖｗｅｌｌ（例えば、０Ｖ）を印加する。

これによって、メモリセルＭＣ１のゲート絶縁膜に高電圧が加わり、セルウエルから浮遊ゲートに電子がトンネリングし、浮遊ゲートに電荷が蓄えられる。その結果、メモリセルＭＣ１の閾値電圧Ｖｔｈは正電圧側にシフトする。

一方、書き込みシーケンスのベリファイ動作は、各閾値電圧分布毎に行われるベリファイステップによって実現される。各ベリファイステップ時のメモリセルアレイ１のバイアス状態は図５のようになる。なお、図５に示す例は、ワード線ＷＬ１に接続されたメモリセルＭＣ１の閾値電圧Ｖｔｈをベリファイする場合を示している。

ベリファイステップでは、選択メモリセルＭＣ１の制御ゲート（ワード線ＷＬ０）にベリファイ電圧Ｖαを印加する。ベリファイ電圧Ｖαは、図３に示すＶａｖ、Ｖｂｖ、Ｖｃｖのいずれかに相当する電圧である。また、非選択メモリセルＭＣ０、ＭＣ２、・・・、ＭＣｎ−１の制御ゲートに読み出し電圧Ｖｒｅａｄ（例えば、４Ｖ程度）とし、選択ゲートトランジスタＳＧ１に電源電圧Ｖｃｃを、選択ゲートトランジスタＳＧ２に接地電圧Ｖｓｓを印加する。読み出し電圧Ｖｒｅａｄは、非選択メモリセルＭＣ０、ＭＣ２、・・・、ＭＣｎ−１がオンする程度の電圧であり、最上位にある閾値電圧分布の上限より高い値を持つ。これによって、非選択メモリセルＭＣ０、ＭＣ２、・・・、ＭＣｎ−１をオンさせる。また、ビット線ＢＬを電圧Ｖｄ（例えば、１Ｖ）にプリチャージしておく。ソース線ＣＥＬＳＲＣに接地電圧Ｖｓｓ（例えば、０Ｖ）を印加しておく。また、セルウエルには、ウエル電圧Ｖｗｅｌｌ（例えば、０Ｖ）を印加する。ビット線ＢＬを電圧Ｖｄ（例えば、１Ｖ）にプリチャージした後、選択ゲートトランジスタＳＧ２には、電源電圧Ｖｃｃを印加する。

これによって、メモリセルＭＣ１の閾値電圧Ｖｔｈがベリファイ電圧Ｖα以下であった場合、メモリセルＭＣ１がオンし、ビット線ＢＬとソース線ＣＥＬＳＲＣが電気的に接続され、電圧Ｖｄでプリチャージされていたビット線ＢＬの電圧が低下する。そして、このビット線ＢＬをページバッファ３が備えるセンスアンプＳ／Ａで検知することで、メモリセルＭＣの閾値電圧Ｖｔｈがベイファイ電圧Ｖα以下かどうかを判別することができる。

ベリファイ動作は、ここで説明したベリファイステップをＡレベル、Ｂレベル、Ｃレベルについて計３回行うことになる。

書き込みシーケンスは、以上説明したプログラム動作及びベリファイ動作からなる書き込みループを、プログラム電圧をステップアップさせながら繰り返すのである。

また、読み出しシーケンスは、以上説明したベリファイ動作とほぼ同様である。読み出しシーケンスでは、ベリファイ電圧Ｖαに代えて、選択メモリセルＭＣ１の制御ゲート（ワード線ＷＬ０）に参照電圧Ｖβを印加する。ここで参照電圧Ｖβは、２ビット／セルのメモリセルＭＣの場合、参照電圧Ｖａｒ、Ｖｂｒ、Ｖｃｒの３つである。例えば、選択メモリセルＭＣ１の制御ゲートに参照電圧Ｖｂｒを印加し、続いて、選択メモリセルＭＣ１の制御ゲートに参照電圧Ｖａｒを印加する。ここで、メモリセルＭＣの閾値電圧Ｖｔｈが参照電圧Ｖｂｒより小さく、参照電圧Ｖａｒより大きければ、メモリセルＭＣはＡレベルの閾値電圧分布に属すると言える。

次に、本実施形態の理解を容易にするために、書き込み／消去サイクル数とベリファイパスするまでの書き込みループ数の関係について説明しておく。

書き込みシーケンスでは、前述の通り、書き込みループをベリファイパスするまで繰り返し実行するが、ベリファイパスするまでの書き込みループ数は、書き込み／消去サイクル数に依存する傾向がある。一般的には、図６に示すように、書き込み／消去サイクル数が増えるほどベイファイパスするまでに実行される書き込みループ数は少なくなる。

これは、フローティング構造を持つメモリセルに対して書き込み／消去を繰り返すことでトンネル絶縁膜が劣化し電子トラップが増加することで、見かけ上、メモリセルＭＣの閾値電圧Ｖｔｈが高く見えるためである。その結果、比較的低いプログラム電圧Ｖｐｇｍを印加しただけで、メモリセルＭＣの閾値電圧Ｖｔｈが所望のベリファイ電圧Ｖαを超えてしまう。つまり、書き込み／消去サイクル数が増加すると、メモリセルＭＣの閾値電圧Ｖｔｈが遷移しやすくなるのである（以下、メモリセルの閾値電圧の遷移のし易さを「プログラム速度」と呼ぶ）。

一方、メモリセルＭＣに対する書き込み／消去サイクルが増加すると、そのストレスによって、メモリセルの電荷保持特性（以下、「リンテンション特性」と呼ぶ）が悪くなる。

以上をまとめると、書き込み／消去サイクル数が多いメモリセル（以下、「サイクルドセル」と呼ぶ。また、サイクルドセルには、書き込み／消去サイクル数に関係なくサイクルドセルと同程度の特性を持つメモリセルも含むものとする。）ほどプログラム速度が速くリテンション特性が悪いと言える。換言すれば、書き込み／消去サイクル数が少ないメモリセル（以下、「フレッシュセル」と呼ぶ。また、フレッシュセルには、書き込み／消去サイクル数に関係なくフレッシュセルと同程度の特性を持つメモリセルも含むものとする。）ほどプログラム速度が遅くリテンション特性が良いと言える。

また、メモリセルアレイ１には、ページ単位でデータの書き込が行われるため、サイクルドセルを多く有するページ（以下、「サイクルドページ」と呼ぶこともある）とフレッシュセルを多く有するページ（以下、「フレッシュページ」と呼ぶこともある）が混在している。本実施形態では、このようにサイクルドページとフレッシュページが混在していても、それぞれのページに対して書き込み条件を変更する必要がない。例えば、サイクルドページとフレッシュページでプログラム電圧を変更する必要がない。その結果、制御を簡略化することができる。

ここで、サイクルドセルのリテンション特性を確保する方法として、プログラムの段階でベリファイ電圧を高めに設定しておくことが考えられる。この場合、基準電圧に対するマージンが大きくなるため、長時間の放置などによって閾値電圧が低下しても正しいデータを読み出すことができる。

しかし、この方法の場合、プログラム速度の遅いフレッシュセルに対するプログラムが益々困難になり、最悪の場合、書き込み不良が生じてしまう。特に、フレッシュセルのみを取り扱う製品テストの段階で、本来は良品として取り扱えるメモリセルを書き込み不良としてしまうことは、不要な歩留まりの低下を招来することになる。

そこで、第１の実施形態では、書き込み／消去サイクル数の増加を擬似的にプログラム回数で判断し、ベリファイパスの条件を厳しくすることで、サイクルドセルのリテンション特性を損なうことなく、フレッシュセルの書き込み不良を抑制する。
具体的には、次のような書き込みシーケンスを実行する。

図７は、本実施形態の書き込みシーケンス時におけるワード線ＷＬの電圧波形を示す図である。図中、“Ｐ”は、プログラム動作のプログラムステップ、“Ａ”は、ベリファイ動作のＡレベルに対するベリファイステップ、“Ｂ”は、ベリファイ動作のＢレベルに対するベリファイステップ、“Ｃ”は、ベリファイ動作のＣレベルに対するベリファイステップを示している。

また、図８は、同実施形態の書き込みシーケンスのフローチャートである。

始めに、コントローラ１１から書き込みコマンドがロジック制御回路６に送られる。ロジック制御回路６は、シーケンス制御回路７に書き込みシーケンスを実行させる（ステップＳ１５０）。シーケンス制御回路７は、Ｃレベルのベリファイステップで用いるベリファイ電圧ＶｃｖをＶｃｖ１で初期化した後（ステップＳ１５１）、プログラム電圧Ｖｐｇｍを用いたプログラム動作を実行する（ステップＳ１５２）。

続いて、シーケンス制御回路７は、ベリファイ電圧Ｖａｖを用いたＡレベルに対するベリファイステップ、ベリファイ電圧Ｖｂｖを用いたＢレベルに対するベリファイステップ、ベリファイ電圧Ｖｃｖを用いたＣレベルに対するベリファイステップを行う（ステップＳ１５３）。ここで、全てのレベルに対するベリファイステップ（ベリファイ動作）がパスした場合（ステップＳ１５４のＹｅｓ）、書き込みシーケンスは終了する。ここで、「ベリファイ動作がパス」には、後述する「ビット無視数」も考慮して判断されたベリファイ動作も含まれる。一方、ベリファイ動作をパスしなかった場合（ステップＳ１５４のＮｏ）、シーケンス制御回路７は、ステップＳ１５５に処理を移す。

続いて、書き込みループ回数がＮ１回より大きいかを判断する（ステップＳ１５５）。図７の例では、回数Ｎ１は１９である。この回数Ｎ１は、ＲＯＭヒューズ領域１ａに記憶されていても良いし、コントローラ１１が書き込みコマンドと共に送付しても良い。シーケンス制御回路７は、書き込みループ回数がＮ１回より大きい場合（ステップＳ１５６のＹｅｓ）、ベリファイ電圧ＶｃｖをＶｃｖ１からＶｃｖ２に変更する（ステップＳ１５６）。一方、書き込みループ回数がＮ１回以下の場合（ステップＳ１５５のＮｏ）、シーケンス制御回路７は、ベリファイ電圧Ｖｃｖ１を変更すことなく、ステップＳ１５７に処理を移す

続いて、シーケンス制御回路７は、プログラム電圧ＶｐｇｍをΔＶ１ステップアップさせる（ステップＳ１５７）。そして、シーケンス制御回路７は、再び処理をステップＳ１５２に戻し、書き込みループを繰り返し実行する。

つまり、図７に示す場合、１回目から１９回目までの書き込みループでは、（１）プログラム電圧Ｖｐｇｍを用いたプログラム動作、（２）ベリファイ電圧Ｖａｖを用いてＡレベルに対するベリファイステップ、（３）ベリファイ電圧Ｖｂｖを用いたＢレベルに対するベリファイステップ、（４）ベリファイ電圧Ｖｃｖ１を用いたＣレベルに対するベリファイステップを実行する。そして、２０回目以降の書き込みループでは、１９回目までの書き込みループとは異なり、Ｃレベルに対するベリファイステップにおいてベリファイ電圧Ｖｃｖ１よりも低いベリファイ電圧Ｖｃｖ２を用いる。なお、図７に示す例では、プログラム電圧Ｖｐｇｍは、書き込みループ毎に電圧ΔＶ１ずつ等間隔にステップアップされる。

図９は、図７及び図８を用いて説明した書き込みシーケンスを行った場合のＣレベルの閾値電圧分布を示す図である。実線は１９回目までの書き込みループでプログラムが完了したメモリセル群（以下、「第１メモリセル群」と呼ぶ）の閾値電圧分布であり、破線は２０回目以降の書き込みループでプログラムが完了したメモリセル群（以下、「第２メモリセル群」と呼ぶ）の閾値電圧分布である。なお、以下において、第１メモリセル群に含まれるメモリセルを「第１メモリセル」、第２メモリセル群に含まれるメモリセルを「第２メモリセル」とも呼ぶ。

第１メモリセル群の場合、書き込みシーケンス実行直後の閾値電圧分布の下限は、図中Ｄ１のように、ベリファイ電圧Ｖｃｖ１以上となる。ここで、第１メモリセル群は、第２メモリセル群に比べてプログラム速度が速いため、リテンション特性が悪いサイクルドセルと考えることができる。この場合、図中ａ１で示すように、高温放置などによるメモリセルの閾値電圧の低下は大きいと考えられる。しかし、ベリファイ電圧Ｖｃｖ１と参照電圧Ｖｃｒとの間には十分にマージンがあるため、メモリセルＭＣの閾値電圧Ｖｔｈが低下した場合でも、参照電圧Ｖｃｒ以上の閾値電圧分布Ｄ２を確保することができる。

一方、第２メモリセル群の場合、書き込みシーケンス実行直後の閾値電圧分布の下限は、図中Ｄ３のように、ベリファイ電圧Ｖｃｖ２（Ｖｃｖ２＜Ｖｃｖ１）以上しかない。しかし、第２メモリセル群は、第１メモリセル群に比べてプログラム速度が遅いため、リテンション特性が良いフレッシュセルと考えることができる。そのため、図中ａ２で示すように、長時間の放置などで生じるメモリセルの閾値電圧分布の低下は小さいと考えられる。そのため、メモリセルＭＣの閾値電圧Ｖｔｈが低下した場合でも、参照電圧Ｖｃｒ以上の閾値電圧分布を確保することができる。

このように、本実施形態では、書き込みループ数によって、ベリファイ電圧を選択することで、結果として、サイクルドセルに対してはベリファイ電圧Ｖｃｖ１と参照電圧Ｖｃｒの差である放置マージンを十分に確保することができる一方、フレッシュセルに対してはベリファイパスの条件を緩和し書き込み不良の発生を抑制することができる。この場合であっても、放置後のデータの信頼性は確保することができる。

ここで、Ｃレベルは最高レベルの電圧閾値分布であることからプログラム困難である上に、電荷蓄積層に保持する電荷の量も多いことから高いリテンション特性が必要とされる。一方、Ａレベル、Ｂレベルでは、電圧閾値分布も低く、高いリテンション特性も要求されない。すなわち、少なくともＣレベルのベリファイ電圧のみ小さくすれば、リテンション特性を保持しつつ、書き込み不良の発生を抑制することができる。その結果、Ａレベル、Ｂレベルのベリファイ電圧の変更を行わないため、回路動作を容易にすることができる。

なお、図７〜図９に示す例では、最もプログラム困難な最高レベルのＣレベルの書き込み不良を抑制するため、書き込みループ数によってＣレベルのベリファイ電圧のみを小さくしたが、Ａレベル、Ｂレベルのベリファイ電圧を小さくしても良い。また、参照電圧Ｖｃｒ、ベリファイ電圧Ｖｃｖ１、Ｖｃｖ２は、放置状態や放置時間等の要求仕様によって任意に設定することができる。更に、ベリファイ電圧の切り替えを３段階以上とすることも、この切り替え回数を自由に設定できるようにしても良い。

以上、本実施形態によれば、リテンション特性を保持しつつ、書き込み不良の発生を抑制した不揮発性半導体記憶装置を提供することができる。

また、本実施形態によれば、プログラム電圧を変更することが無いので、メモリセルＭＣのストレスを低減することもできる。

なお、メモリセルアレイに書き込み／消去サイクル数が同じサイクルドセルとフレッシュセルが混在する場合であっても、本実施形態の場合、書き込みループ数を基準として用いることによってサイクルドセルとフレッシュセルを適切に区別することできあるため、上記効果を得ることができる。

［第２の実施形態］
第１の実施形態では、プログラム電圧Ｖｐｇｍのステップアップ幅が一定であったが、第２の実施形態では、書き込みループ数に基づいてプログラム電圧Ｖｐｇｍのステップアップ幅を変更する。

図１０は、第２の実施形態の書き込みシーケンス時の選択ワード線に印加される電圧Ｖｗｌを示す図である。また、図１１は、本実施形態の書き込みシーケンスのフローチャートである。

始めに、コントローラ１１から書き込みコマンドがロジック制御回路６に送られる。ロジック制御回路６は、シーケンス制御回路７に書き込みシーケンスを実行させる（ステップＳ２００）。シーケンス制御回路７は、プログラム電圧Ｖｐｇｍのステップアップ幅ΔＶをΔＶ１で初期化した後（ステップＳ２０１）、プログラム電圧Ｖｐｇｍを用いたプログラム動作を実行する（ステップ２０２）。

続くステップＳ２０３及びＳ２０４については、図８のステップＳ１５３及びＳ１５４と同様であるため説明を省略する。但し、Ｃレベルに対するベリファイ電圧はＶｂｖ１で一定である。

続いて、書き込みループ回数がＮ２回より大きいかどうか判断する（ステップＳ２０５）。図１０の例では、回数Ｎ２は１９である。この回数Ｎ２は、ＲＯＭヒューズ領域１ａに記憶されていても良いし、コントローラ１１が書き込みコマンドと共に送付しても良い。シーケンス制御回路７は、書き込みループ回数がＮ２回より大きい場合（ステップＳ２０５のＹｅｓ）、プログラム電圧Ｖｐｇｍのステップアップ幅ΔＶをΔＶ１からΔＶ２に変更する（ステップＳ２０６）。一方、書き込みループ回数がＮ２回以下の場合（ステップＳ２０５のＮｏ）、シーケンス制御回路７は、プログラム電圧Ｖｐｇｍのステップアップ幅ΔＶを変更すことなく、ステップＳ２０７に処理を移す。

続いて、シーケンス制御回路７は、プログラム電圧ＶｐｇｍをΔＶだけステップアップさせる（ステップＳ２０７）。そして、シーケンス制御回路７は、再び処理をステップＳ２０２に戻し、書き込みループを繰り返し実行する。

このように、本実施形態の場合、Ｎ２回目（図１０の場合は１９回目）までの書き込みループでは、プログラム電圧Ｖｐｇｍのステップ幅がΔＶ１となっているが、Ｎ２＋１（図１０の場合は２０回目）からの書き込みループでは、プログラム電圧Ｖｐｇｍのステップ幅がΔＶ１よりも大きいΔＶ２となっている。

つまり、Ｎ２回目までの書き込みループでプログラムが完了する第１メモリセル、つまりリテンション特性が悪いサイクルドセルに対しては、プログラム電圧Ｖｐｇｍのステップ幅をΔＶ１と小さくした精密なプログラムをすることで、メモリセルの閾値電圧分布を狭くすることができる。その結果、放置マージンを大きく取ることができる。

一方、Ｎ２＋１回目以降の書き込みループでプログラムが完了する第２メモリセル、つまりプログラム速度が遅いフレッシュメモリセルに対しては、プログラム電圧Ｖｐｇｍのステップ幅をΔＶ２と大きくすることで書き込みループの繰り返し回数を抑えることができる。

なお、製品の仕様によっては、図１２に示す例のように、１９回目までの書き込みループでは、プログラム電圧Ｖｐｇｍのステップ幅をΔＶ１とし、２０回目からの書き込みループでは、プログラム電圧Ｖｐｇｍのステップ幅がΔＶ１よりも小さいΔＶ３としても良い。

また、図１０及び図１２に示す例では、書き込みループ数が２０回でプログラム電圧Ｖｐｇｍのステップ幅を切り替えていたが、切り替える書き込みループ数は任意である。更に、本実施形態の場合、プログラム電圧Ｖｐｇｍのステップ幅の切り替えを３段階以上にしても良い。

以上、本実施形態によれば、第１の実施形態と同様、リテンション特性の向上し、書き込み不良の発生を抑制した不揮発性半導体記憶装置を提供することができる。また、本実施形態の場合、リフレッシュセルの放置マージンを大きくすることができる。

更に、本実施形態は、第１の実施形態のベリファイ電圧の変更と組み合わせて用いることもできる。この場合、プログラム電圧Ｖｐｇｍのステップ幅は大きくなるが、ベリファイ電圧Ｖｃｖを下げているので、閾値電圧分布の上裾の広がりを押さえることができる。

［第３の実施形態］
不揮発性半導体記憶装置は、微細化などの理由から、全てのメモリセルを確実にプログラムさせることは難しくなってきている。そのため、ＥＣＣシステムによるエラー訂正を前提として、ある程度の書き込みエラーを許容するようにしている。

ここでは、例として、１ページにつき８ビットまでの書き込みエラーを許容する不揮発性半導体記憶装置において、ＥＲレベルのメモリセルＭＣの閾値電圧Ｖｔｈを最上位レベルであるＣレベルに遷移させる場合について考える。なお、以下において、書き込みエラーを許容するビット数を「ビット無視数」と呼ぶ。

ＥＲレベルのメモリセルをＣレベルに遷移させた結果、Ｎ回目の書き込みループ実行後の閾値電圧分布が図１３に示すようになったとする。この場合、ベリファイ電圧Ｖｃｖ以下のメモリセルＭＣが９セル（９ビット）あるため、書き込みループが続行される。

しかし、その後、図１３下図に示すように、Ｎ＋１回目の書き込みループを実行することで、それまで閾値電圧Ｖｔｈがベリファイ電圧Ｖｃｖ以下であったメモリセルＭＣの一部は、図中ａ１に示すように、ベリファイ電圧Ｖｃｖを超える場合がある。その結果、書き込みエラー数は、８ビット以下の５ビットとなる。しかし、Ｎ＋１回目の書き込みループによって、ブログラムディスターブが発生してしまい、図中ａ２に示すように、ＥＲレベルにあったメモリセル群の閾値電圧分布も正電圧方向に遷移してしまう。これによって、ＥＲレベルの閾値電圧分布の一部は、Ａレベルのベリファイ電圧Ｖａｒを超えてしまい、Ａレベルのデータに変化してしまう。

そこで、第３の実施形態では、書き込みループ数に応じてビット無視数を変更することで、プログラムディスターブの発生を抑制する。

図１４は、本実施形態の書き込みシーケンス時における書き込みループ数とビット無視数との関係を示す図である。図１４は、ビット無視数の最大値を１６ビットとした場合の図である。また、図１５は、本実施形態の書き込みシーケンスのフローチャートである。

始めに、コントローラ１１から書き込みコマンドがロジック制御回路６に送られる。ロジック制御回路６は、シーケンス制御回路７に書き込みシーケンスを実行させる（ステップＳ３００）。シーケンス制御回路７は、ビット無視数ＮｂをＮｂ１で初期化した後（ステップＳ３０１）、プログラム電圧Ｖｐｇｍを用いたプログラム動作を実行する（ステップＳ３０２）。

続くステップＳ３０３及びＳ３０４については、図８のステップＳ１５３及びＳ１５４と同様であるため説明を省略する。但し、Ｃレベルに対するベリファイ電圧はＶｂｃ１で一定である。

続いて、書き込みループ回数がＮ３より大きいかどうか判断する（ステップＳ２０５）。図１４の例では、回数Ｎ３は１９である。この回数Ｎ３は、ＲＯＭヒューズ領域１ａに記憶されていても良いし、コントローラ１１が書き込みコマンドと共に送付しても良い。シーケンス制御回路７は、書き込みループ回数がＮ３より大きい場合（ステップＳ３０５のＹｅｓ）、ビット無視数ＮｂをＮｂ１からＮｂ２に変更する（ステップＳ３０６）。一方、書き込みループ回数がＮ３以下の場合（ステップＳ３０６のＮｏ）、シーケンス制御回路７は、ビット無視数Ｎｂを変更すことなく、ステップＳ３０７に処理を移す。

続いて、シーケンス制御回路７は、プログラム電圧ＶｐｇｍをΔＶ１だけステップアップさせる（ステップＳ３０７）。そして、シーケンス制御回路７は、再び処理をステップＳ３０２に戻し、書き込みループを繰り返し実行する。

以上のように、Ｎ３回目（図１４の場合は１９回目）までの書き込みループでは、ビット無視数を８ビットとしてベリファイ動作を実行し、Ｎ３＋１回目（図１４では２０回目）からの書き込みループでは、ビット無視数を１６ビットとしてベリファイ動作を実行する。

つまり、サイクルドセルとみなせる第１メモリセルについては、ベリファイ動作時のビット無視数を制限する。この場合、長時間放置によってメモリセルＭＣの閾値電圧Ｖｔｈが低下したことで、一部のメモリセルＭＣの閾値電圧Ｖｔｈがベリファイ電圧Ｖｃｖ以下となっても、最大８ビットまでのエラーであればＥＣＣシステムによって訂正することができる。

一方、フレッシュセルとみなせる第２メモリセル群については、ビット無視数を１６ビットまで増やすことで、書き込みループ数の増加を抑制することができる。また、これに伴い、プログラムディスターブの発生を防止することができる。

以上、本実施形態によれば、第１の実施形態と同様、リテンション特性を保持しつつ、書き込み不良の発生を抑制することができる。また、本実施形態の場合、書き込みループ数増加によるプログラムディスターブを防止することもできる。

なお、Ｎ３＋１回目以降の書き込みループにおいて、エラー無視数Ｎｂを増やすが、ＥＣＣを強化するものではないため、パリティビットの計算時間は長くならない。

また、ビット無視数を固定した場合であっても、第１の実施形態と同様、ベリファイ電圧を変化させても同様の効果を得ることができる。

つまり、図１６に示すように、例えば、１９回目までの書き込みループでは、ベリファイ電圧Ｖｃｖ１を用いてベリファイステップを実行し、２０回目以降の書き込みループでは、図中ａ１で示すように、ベリファイ電圧をＶｃｖ１からＶｃｖ２に下げてベリファイステップを実行する。このように、ベリファイ電圧を切り替えることで、例えば、図１７に示すように、ベリファイ電圧Ｖｃｖ１を用いてベリファイステップを実行した場合、９ビットのエラーがあったものが、ベリファイ電圧Ｖｃｖ２を用いてベリファイステップを実行した場合、５ビットのエラーとなる。つまり、実質的に、エラー無視数を減らすこととなるため、図１２に示す場合と同様の効果を得ることができる。

更に、第１、第２の実施形態のベリファイ電圧の変更と組み合わせて用いることもできる。例えば、書き込みループ数が２０回目以降でビット無視数を増やし、書き込みループ数が２３回目以降でベリファイ電圧Ｖｃｖを下げるようにする。この場合、緩和したビット無視数に近いメモリセルにプログラム電圧を与えることができる。その結果、リテンション特性を保持しつつ、書き込み不良の発生を抑制することができるという効果をより発揮できる。

一方、書き込みループ数が２０回目以降でベリファイ電圧Ｖｃｖを下げ、書き込みループ数が２３回目以降でビット無視数を増すようにすることもできる。この場合、より高速に書き込みを行うことができる。

［第４の実施形態］
第４の実施形態では、書き込みループ数に応じてベリファイステップ時のセンス時間を変える不揮発性半導体記憶装置について説明する。

図１８は、本実施形態に係るベリファイステップ時のセンス時間とビット線電圧Ｖｂｌとの関係を示す図である。また、図１９は、本実施形態の書き込みシーケンスのフローチャートである。

始めに、コントローラ１１から書き込みコマンドがロジック制御回路６に送られる。ロジック制御回路６は、シーケンス制御回路７に書き込みシーケンスを実行させる（ステップＳ４００）。シーケンス制御回路７は、センス時間ＴｓをＴｓ１で初期化した後（ステップＳ４０１）、プログラム電圧Ｖｐｇｍを用いたプログラム動作を実行する（ステップ４０２）。

続くステップＳ４０３及びＳ４０４については、図８のステップＳ１５３及びＳ１５４と同様であるため説明を省略する。但し、Ｃレベルに対するベリファイ電圧はＶｂｃ１で一定である。

続いて、書き込みループ回数がＮ４より大きいかどうか判断する（ステップＳ４０５）。この回数Ｎ４は、ＲＯＭヒューズ領域１ａに記憶されていても良いし、コントローラ１１が書き込みコマンドと共に送付しても良い。シーケンス制御回路７は、書き込みループ回数がＮ４より大きい場合（ステップＳ４０５のＹｅｓ）、センス時間ＴｓをＴｓ１からＴｓ２に変更する（ステップＳ４０６）。一方、書き込みループ回数がＮ４以下の場合（ステップＳ４０６のＮｏ）、シーケンス制御回路７は、センス時間Ｔｓを変更すことなく、ステップＳ４０７に処理を移す。

続いて、シーケンス制御回路７は、プログラム電圧ＶｐｇｍをΔＶ１だけステップアップさせる（ステップＳ４０７）。そして、シーケンス制御回路７は、再び処理をステップＳ４０２に戻し、書き込みループを繰り返し実行する。

以上のように、Ｎ４回目までの書き込みループでは、ベリファイステップにおけるセンス時間をｔ１とし、Ｎ４＋１回目以降の書き込みループでは、ベリファイステップにおけるセンス時間をｔ１よりも短いｔ２とする。

つまり、サイクルドセルとみなせる第１メモリセル群の場合、センス時間ｔ２より後のセンス時間ｔ１でビット線ＢＬ電圧を検知することで、より実際の値に近いメモリセルの閾値電圧を検知することができる。

一方、フレッシュセルとみなせる第２メモリセルの場合、センス時間がｔ２と短いため、ビット線ＢＬの電圧は十分に低下しないことになる。その結果、メモリセルＭＣの閾値電圧Ｖｔｈが高めに見えてしまうため、ベリファイパスしやすくなる。したがって、フレッシュセルに対する書き込みループ数の増大を抑制することができる。

以上、本実施形態によれば、リテンション特性を損なうことなく、書き込み不良の発生を抑制した不揮発性半導体記憶装置を提供することができる。また、本実施形態の場合、リフレッシュセルが多い場合に書き込み速度を早くすることが出来る。

更に、本実施形態は、第１の実施形態のベリファイ電圧の変更と組み合わせて用いることもできる。例えば、書き込みループ数が２０回目以降でビット無視数を増やし、書き込みループ数が２３回目以降でセンス時間を短くする。この場合、緩和したビット無視数に近いメモリセルにプログラム電圧を与えることができる。その結果、リテンション特性を保持しつつ、書き込み不良の発生を抑制することができるという効果をより発揮できる。

一方、書き込みループ数が２０回目以降でセンス時間を短くし、書き込みループ数が２３回目以降でビット無視数を増すようにすることもできる。この場合、より高速に書き込みを行うことができる。

［第５の実施形態］
第５の実施形態では、書き込みループ数に応じてベリファイ動作の読み出し電圧を切り替える不揮発性半導体記憶装置について説明する。

図２０は、第５の実施形態に係る不揮発性半導体記憶装置のベリファイステップ時のバイアス状態の変化を示す図である。また、図２１は、本実施形態の書き込みシーケンスのフローチャートである。

始めに、コントローラ１１から書き込みコマンドがロジック制御回路６に送られる。ロジック制御回路６は、シーケンス制御回路７に書き込みシーケンスを実行させる（ステップＳ５００）。シーケンス制御回路７は、読み出し電圧ＶｒｅａｄをＶｒｅａｄ１で初期化した後（ステップＳ５０１）、プログラム電圧Ｖｐｇｍを用いたプログラム動作を実行する（ステップ５０２）。

続くステップＳ５０３及びＳ５０４については、図８のステップＳ１５３及びＳ１５４と同様であるため説明を省略する。但し、Ｃレベルに対するベリファイ電圧はＶｂｃ１で一定である。

続いて、書き込みループ回数がＮ５より大きいかどうか判断する（ステップＳ５０５）。この回数Ｎ５は、ＲＯＭヒューズ領域１ａに記憶されていても良いし、コントローラ１１が書き込みコマンドと共に送付しても良い。シーケンス制御回路７は、書き込みループ回数がＮ５より大きい場合（ステップＳ５０５のＹｅｓ）、読み出し電圧ＶｒｅａｄをＶｒｅａｄ１からＶｒｅａｄ２に変更する（ステップＳ５０６）。一方、書き込みループ回数がＮ５以下の場合（ステップＳ５０５のＮｏ）、シーケンス制御回路７は、読み出し電圧Ｖｒｅａｄを変更すことなく、ステップＳ５０７に処理を移す。

続いて、シーケンス制御回路７は、プログラム電圧ＶｐｇｍをΔＶ１だけステップアップさせる（ステップＳ５０７）。そして、シーケンス制御回路７は、再び処理をステップＳ５０２に戻し、書き込みループを繰り返し実行する。

以上のように、Ｎ５回目までの書き込みループでは、図２０上図に示すように、ベリファイステップの際、非選択ワード線ＷＬに所定の読み出し電圧Ｖｒｅａｄ１を印加し、Ｎ５＋１回目以降の書き込みループでは、図２０下図に示すように、ベリファイステップの際、非選択ワード線ＷＬに読み出し電圧Ｖｒｅａｄ１よりも低い読み出し電圧Ｖｒｅａｄ２を用いてベリファイステップを実行する。

この場合、フレッシュセルとみなせる第２メモリセルは、サイクルドセルとみなせる第１メモリセルよりも読み出し電圧が低い分メモリセルＭＣに流れるセル電流が流れにくくなる結果、メモリセルＭＣの閾値電圧Ｖｔｈが高く見える。つまり、サイクルドセルよりもフレッシュセルの方がベリファイパスしやすくなる。

以上より、本実施形態によれば、第１の実施形態と同様、サイクルドセルのデータの信頼性を損なうことなく、フレッシュセルの書き込み不良を低減させることができる。また、本実施形態の場合、書き込みループ数が多い場合に読み出し電圧Ｖｒｅａｄを低くしている。その結果、フレッシュセルが多い場合に消費電力を小さくすることができる。

なお、図１６に示す例では、非選択ワード線ＷＬの読み出し電圧を全てＶｒｅａｄからＶｒｅａｄ´に切り替えたが、選択ワード線に隣接する１又は２以上の非選択ワード線に印加する読み出し電圧だけを切り替えても良い。

更に、本実施形態は、第１の実施形態のベリファイ電圧の変更と組み合わせて用いることもできる。例えば、書き込みループ数が２０回目以降でビット無視数を増やし、書き込みループ数が２３回目以降で読み出し電圧Ｖｒｅａｄを小さくする。この場合、緩和したビット無視数に近いメモリセルにプログラム電圧を与えることができる。その結果、リテンション特性を保持しつつ、書き込み不良の発生を抑制することができるという効果をより発揮できる。

一方、書き込みループ数が２０回目以降でセンス時間を短くし、書き込みループ数が２３回目以降で読み出し電圧Ｖｒｅａｄを小さくすることもできる。この場合、より高速に書き込みを行うことができる。

［第６の実施形態］
第６の実施形態では、書き込みループ数に応じてウエル電圧を切り替えてベリファイ動作をする不揮発性半導体記憶装置について説明する。

図２２は、本実施形態に係る不揮発性半導体記憶装置のベリファイステップ時のバイアス状態の変化を示す図である。また、図２３は、本実施形態の書き込みシーケンスのフローチャートである。

始めに、コントローラ１１から書き込みコマンドがロジック制御回路６に送られる。ロジック制御回路６は、シーケンス制御回路７に書き込みシーケンスを実行させる（ステップＳ６００）。シーケンス制御回路７は、ウエル電圧ＶｗｅｌｌをＶｗｅｌｌ１で初期化した後（ステップＳ６０１）、プログラム電圧Ｖｐｇｍを用いたプログラム動作を実行する（ステップＳ６０２）。

続くステップＳ６０３及びＳ６０４については、図８のステップＳ１５３及びＳ１５４と同様であるため説明を省略する。但し、Ｃレベルに対するベリファイ電圧はＶｂｃ１で一定である。

続いて、書き込みループ回数がＮ６より大きいかどうか判断する（ステップＳ６０５）。この回数Ｎ６は、ＲＯＭヒューズ領域１ａに記憶されていても良いし、コントローラ１１が書き込みコマンドと共に送付しても良い。シーケンス制御回路７は、書き込みループ回数がＮ６より大きい場合（ステップＳ６０５のＹｅｓ）、ウエル電圧ＶｗｅｌｌをＶｗｅｌｌ１からＶｗｅｌｌ２に変更する（ステップＳ６０６）。一方、書き込みループ回数がＮ６以下の場合（ステップＳ６０５のＮｏ）、シーケンス制御回路７は、読み出し電圧Ｖｗｅｌｌを変更すことなく、ステップＳ６０７に処理を移す。

続いて、シーケンス制御回路７は、プログラム電圧ＶｐｇｍをΔＶ１だけステップアップさせる（ステップＳ６０７）。そして、シーケンス制御回路７は、再び処理をステップＳ６０２に戻し、書き込みループを繰り返し実行する。

以上のように、Ｎ６回目までの書き込みループでは、図２２上図に示すように、所定のウエル電圧Ｖｗｅｌｌ１を用いてベリファイ動作を実行し、Ｎ６＋１回目以降の書き込みループでは、図２２下図に示すように、ウエル電圧Ｖｗｅｌｌ１よりも高いウエル電圧Ｖｗｅｌｌ２を用いてベリファイ動作を実行する。

この場合、フレッシュセルとみなせる第２メモリセルは、サイクルドセルとみなせる第１メモリセルよりもソース線ＣＥＬＳＲＣの電圧とウエル電圧Ｖｗｅｌｌが高くなる結果、実質的に閾値電圧が高く見える。つまり、サイクルドセルよりもフレッシュセルの方がベリファイパスしやすくなる。

以上より、本実施形態によれば、第１の実施形態と同様、サイクルドセルのデータの信頼性を損なうことなく、フレッシュセルの書き込み不良を低減させることができる。また、本実施形態の場合、ベリファイ電圧Ｖｃｖだけでなく、ベリファイ電圧Ｖｃａ、Ｖｃｂも実質的に下げる効果が同時に得られる。特に、Ａレベル、または、ＢレベルとＣレベルを同時に書き込む場合（例えば、Ａレベル用のプログラム電圧とＢレベル及びＣレベル用のプログラム電圧を連続して印加してＡ〜Ｃレベルのベリファイを行う）には有効である。その結果、Ａレベル、Ｂレベルにおいても、サイクルドセルのデータの信頼性を損なうことなく、フレッシュセルの書き込み不良を低減させることができる。

更に、本実施形態は、第１の実施形態のベリファイ電圧の変更と組み合わせて用いることもできる。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・メモリセルアレイ、１ａ・・・ＲＯＭヒューズ領域、２ａ・・・ロウデコーダ／ワード線ドライバ、２ｂ・・・カラムデコーダ、３・・・ページバッファ、４・・・ＮＡＮＤストリング、５ｂ・・・カラムアドレスレジスタ、６・・・ロジック制御回路、７・・・シーケンス制御回路、８・・・電圧発生回路、９・・・Ｉ／Ｏバッファ、１０・・・ＮＡＮＤチップ１０、１１・・・コントローラ。

Claims (5)

1. 異なる複数の閾値電圧によって不揮発にデータを記憶するメモリセルを複数個有するメモリセルアレイと、
   前記メモリセルに対するデータ書き込みにおいて、前記メモリセルの閾値電圧を遷移させるプログラム動作、並びに、当該プログラム動作後の前記メモリセルの閾値電圧を検知するベリファイ動作、を有する書き込みループを実行する制御部と
   を備え、
   前記制御部は、前記複数の閾値電圧のうち最上位の閾値電圧に遷移させるデータ書き込みにおいて、前記メモリセルに対する書き込みループ数が第１回数よりも多くなった場合、前記書き込みループ数が前記第１回数以下の場合よりも前記ベリファイ動作がパスし易い条件を用いて前記ベリファイ動作を実行し、
   前記メモリセルは、３値以上のデータを記憶し、
   前記制御部は、前記複数の閾値電圧のうち最上位の閾値電圧に遷移させるデータ書き込みにおいて、
   前記メモリセルに対する書き込みループ数が前記第１回数以下の場合、第１のベリファイ電圧を用いて前記ベリファイ動作を実行し、
   前記メモリセルに対する書き込みループ数が前記第１回数よりも多くなった場合、前記第１のベリファイ電圧よりも小さい第２のベリファイ電圧を用いて前記ベリファイ動作を実行し、
   前記制御部は、前記複数の閾値電圧のうち最上位以外の閾値電圧に遷移させるデータ書き込みにおいて、前記メモリセルに対する書き込みループ数によってベリファイ電圧の変更を行わない
   ことを特徴とする不揮発性半導体記憶装置。
2. 異なる複数の閾値電圧によって不揮発にデータを記憶するメモリセルを複数個有するメモリセルアレイと、
   前記メモリセルに対するデータ書き込みにおいて、前記メモリセルの閾値電圧を遷移させるプログラム動作、並びに、当該プログラム動作後の前記メモリセルの閾値電圧を検知するベリファイ動作、を有する書き込みループを実行する制御部と
   を備え、
   前記制御部は、前記メモリセルに対する書き込みループ数の増加に伴ってステップ幅ずつ増加していくプログラム電圧を用いて前記プログラム動作を実行し、
   前記メモリセルに対する書き込みループ数が第２回数以下の場合、前記ステップ幅を第１のステップ幅とし、
   前記メモリセルに対する書き込みループ数が前記第２回数よりも多くなった場合、前記ステップ幅を前記第１のステップ幅よりも大きい第２のステップ幅とする
   ことを特徴とする不揮発性半導体記憶装置。
3. 異なる複数の閾値電圧によって不揮発にデータを記憶するメモリセルを複数個有するメモリセルアレイと、
   前記メモリセルに対するデータ書き込みにおいて、前記メモリセルの閾値電圧を遷移させるプログラム動作、並びに、当該プログラム動作後の前記メモリセルの閾値電圧を検知するベリファイ動作、を有する書き込みループを実行する制御部と
   を備え、
   前記制御部は、前記複数の閾値電圧のうち最上位の閾値電圧に遷移させるデータ書き込みにおいて、前記メモリセルに対する書き込みループ数が第３回数よりも多くなった場合、前記書き込みループ数が前記第３回数以下の場合よりも前記ベリファイ動作がパスし易い条件を用いて前記ベリファイ動作を実行し、
   前記メモリセルアレイは、前記メモリセルの一端に接続されたビット線を有し、
   前記制御部は、前記メモリセルの閾値電圧の検知において、
   前記メモリセルに対する書き込みループ数が前記第３回数以下の場合、前記ベリファイ動作開始から第１のセンス時間経過後の前記ビット線の電圧によって前記メモリセルの閾値電圧を検知し、
   前記メモリセルに対する書き込みループ数が前記第３回数よりも多くなった場合、前記第１のセンス時間よりも短い第２のセンス時間経過後の前記ビット線の電圧によって前記メモリセルの閾値電圧を検知する
   ことを特徴とする不揮発性半導体記憶装置。
4. 異なる複数の閾値電圧によって不揮発にデータを記憶するメモリセルを複数個有するメモリセルアレイと、
   前記メモリセルに対するデータ書き込みにおいて、前記メモリセルの閾値電圧を遷移させるプログラム動作、並びに、当該プログラム動作後の前記メモリセルの閾値電圧を検知するベリファイ動作、を有する書き込みループを実行する制御部と
   を備え、
   前記制御部は、前記複数の閾値電圧のうち最上位の閾値電圧に遷移させるデータ書き込みにおいて、前記メモリセルに対する書き込みループ数が第４回数よりも多くなった場合、前記書き込みループ数が前記第４回数以下の場合よりも前記ベリファイ動作がパスし易い条件を用いて前記ベリファイ動作を実行し、
   前記制御部は、前記メモリセルに対する書き込みループ数が前記第４回数よりも多くなった場合、読み出し電圧を低くして前記ベリファイ動作を実行する
   ことを特徴とする不揮発性半導体記憶装置。
5. 異なる複数の閾値電圧によって不揮発にデータを記憶するメモリセルを複数個有するメモリセルアレイと、
   前記メモリセルに対するデータ書き込みにおいて、前記メモリセルの閾値電圧を遷移させるプログラム動作、並びに、当該プログラム動作後の前記メモリセルの閾値電圧を検知するベリファイ動作、を有する書き込みループを実行する制御部と
   を備え、
   前記制御部は、前記複数の閾値電圧のうち最上位の閾値電圧に遷移させるデータ書き込みにおいて、前記メモリセルに対する書き込みループ数が第５回数よりも多くなった場合、前記書き込みループ数が前記第５回数以下の場合よりも前記ベリファイ動作がパスし易い条件を用いて前記ベリファイ動作を実行し、
   前記制御部は、前記メモリセルに対する書き込みループ数が前記第５回数よりも多くなった場合、セルソース電圧を高くして前記ベリファイ動作を実行する
   ことを特徴とする不揮発性半導体記憶装置。
   

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