JP4069981B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
制御回路15に外部から書き込み(プログラム)用コマンドが入力されると、不揮発性半導体記憶装置10は「書き込みモード」の状態に移る。次に、アドレスデータDAと書き込みデータDWが、I/Oバッファ12に入力される(図2参照)。アドレスデータDAは、データの書き込みが行われるメモリセルのアドレスを示す。書き込みデータDWは、そのメモリセルに書き込まれるデータ値を示す。制御回路15は、アドレスデータDAを、アドレスバッファ24を介してXデコーダ21及びYデコーダ22に出力する。そして、このアドレスデータDAが、Xデコーダ21及びYデコーダ22でデコードされ、所望のワード線及びビット線が選択される。つまり、書き込み対象のメモリセルが選択される。そして、その選択されたメモリセルに対して、書き込みデータDWが書き込まれる(図10;ステップS2)。
次に、データが正常に書き込まれたかどうかをチェックするベリファイ動作が実行される(図10;ステップS3)。このベリファイ動作は、1種類のデータが書き込まれる毎に実行される。例えば、複数のアドレスのメモリセルにデータ“00”が書き込まれたとする。この時、その複数のアドレスのメモリセルに対して、データ“00”のベリファイ動作が実行される。
を比較することを意味する。このようにして、メモリセルの閾値電圧Vthが所望の電圧(VVa−0)に達しているかを検出することが可能となる。センスアンプ30は、上記比較結果に基づいて、メモリセルに書き込まれたデータ値としてある値(“00”あるいはそれ以外の値)を検出する。ベリファイチェックモードにおいて、センスアンプ30は、検出したメモリセルのデータ値(読み出しデータDR)をコンパレータ40に出力する。また、このコンパレータ40には、I/Oバッファ12から書き込みデータDW(この場合、データ値“00”)が入力されている。コンパレータ40は、その読み出しデータDRと書き込みデータDWの比較を行う。
メモリセルに書き込まれたデータの読み出し動作も、センスアンプ30がメモリセル電流Icellと参照電流Irefとを比較することによって実行される。但し、この時、参照電流Irefは、第2リファレンスセル72を用いることによって生成される。
12 I/Oバッファ
15 制御回路
20 メモリセルアレイ
21 Xデコーダ
22 Yデコーダ
23 Yセレクタ
24 アドレスバッファ
30 センスアンプ
40 コンパレータ
50 カウンタ回路
60 カウント回数格納回路
61 格納回路
70 リファレンスセルアレイ
71 第1リファレンスセル
72 第2リファレンスセル
75 リファレンスセル群
81 リファレンスセルワード線ドライバ
82 セレクタ回路
90 デコーダ
100 参照電流生成回路
Claims (9)
- 複数のメモリセルを有するメモリセルアレイと、
読み出し動作及びベリファイ動作時に用いられる参照信号群を複数組生成する参照信号生成回路と、
前記メモリセルアレイから出力される読み出し信号と前記参照信号生成回路から出力される前記参照信号群とを比較するセンスアンプと、
前記センスアンプ及び前記参照信号生成回路に接続されたカウンタ回路と
を具備し、
ベリファイ動作時、
前記カウンタ回路は、ベリファイに失敗した回数を数え、前記回数を示す回数信号を前記参照信号生成回路に出力し、
ベリファイ動作及び読み出し動作時、
前記参照信号生成回路は、前記回数信号が示す前記回数に基づき、前記複数組の参照信号群の中から一の参照信号群を選択し、前記一の参照信号群を前記センスアンプに出力し、
前記センスアンプは、前記メモリセルから出力される読み出し信号と、前記一の参照信号群とを比較することによって、前記メモリセルに書き込まれたデータ値を検出する
ことを特徴とする不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置において、
前記参照信号生成回路は、
前記複数組の参照信号群のそれぞれを生成するための複数組のリファレンスセル群と、
前記複数組のリファレンスセル群に接続されたセレクタ回路と
を備え、
前記セレクタ回路は、前記回数信号が示す前記回数に基づき、前記複数組のリファレンスセル群の中から一のリファレンスセル群を選択し、
前記一のリファレンスセル群からの出力は、前記一の参照信号群として前記センスアンプに入力される
不揮発性半導体記憶装置。 - 請求項2に記載の不揮発性半導体記憶装置において、
前記複数組のリファレンスセル群の各々は、複数のリファレンスセルを備え、
前記複数のリファレンスセルは、それぞれ異なる閾値電圧を有し、
前記参照信号群は、前記複数のリファレンスセルのそれぞれのコントロールゲートに所定の電圧を印加することにより生成される
不揮発性半導体記憶装置。 - 請求項3に記載の不揮発性半導体記憶装置において、
前記各々のリファレンスセル群に属する前記複数のリファレンスセルは、
ベリファイ動作時に用いられる第1リファレンスセルと、
読み出し動作時に用いられる第2リファレンスセルと
を含み、
前記複数組のリファレンスセル群のそれぞれに属する複数の前記第1リファレンスセルは、それぞれ異なる閾値電圧を有し、
前記複数組のリファレンスセル群のそれぞれに属する複数の前記第2リファレンスセルは、それぞれ異なる閾値電圧を有する
不揮発性半導体記憶装置。 - 請求項4に記載の不揮発性半導体記憶装置において、
前記複数の第1リファレンスセルは、閾値電圧が等間隔になるように形成され、
前記複数の第2リファレンスセルは、閾値電圧が等間隔になるように形成された
不揮発性半導体記憶装置。 - 請求項4又は5に記載の不揮発性半導体記憶装置において、
前記セレクタ回路は、前記回数信号が示す前記回数の増加に伴い、より低い閾値電圧を有する前記第1リファレンスセル及び前記第2リファレンスセルを備える前記リファレンス群を、前記一のリファレンスセル群として選択する
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置において、
前記参照信号生成回路は、
M行N列(M、Nは2以上の整数)に配置された複数のリファレンスセルを有するリファレンスセルアレイと、
前記リファレンスセルアレイに接続されたセレクタ回路と
を備え、
第i行第j列(iは1以上M以下の整数;jは1以上N−1以下の整数)の前記リファレンスセルの閾値電圧は、第i行第(j+1)列の前記リファレンスセルの閾値電圧より所定の電圧差だけ高く、
第k列(kは1以上N以下の整数)に属するM個の前記リファレンスセルは、それぞれ異なる閾値電圧を有し、
前記セレクタ回路は、前記回数信号が示す前記回数がC(Cは0以上N−1以下の整数)の時、第(C+1)列に属するM個の前記リファレンスセルを選択し、
前記一の参照信号群は、前記第(C+1)列に属するM個のリファレンスセルのそれぞれのコントロールゲートに所定の電圧を印加することによって生成される
不揮発性半導体記憶装置。 - 請求項7に記載の不揮発性半導体記憶装置において、
第k列に属するM個の前記リファレンスセルは、
R個(Rは1以上M/2以下の整数)の第1リファレンスセルと、
R個の第2リファレンスセルと
を含み、
ベリファイ動作時、前記R個の第1リファレンスセルのいずれかのコントロールゲートに前記所定の電圧が印加され、
読み出し動作時、前記R個の第2リファレンスセルのいずれかのコントロールゲートに前記所定の電圧が印加される
不揮発性半導体記憶装置。 - 不揮発性半導体記憶装置のメモリセルアクセス方法であって、
前記不揮発性半導体記憶装置は、複数のメモリセルがアレイ状に配置されたメモリセルアレイと、前記メモリセルのデータの読み出し及びベリファイ動作に用いられるリファレンスセル群を複数組備え、
前記メモリセルアクセス方法は、
(A)前記複数のメモリセルにデータを書き込むステップと、
(B)前記複数のメモリセルへの前記データの書き込みをベリファイするステップと、
(C)前記(B)ベリファイするステップにおいて、ベリファイに失敗した回数を数えるステップと、
(D)前記回数に応じて、前記複数組のリファレンスセル群から一のリファレンスセル群を選択するステップと、
(E)前記一のリファレンスセル群を用いて、読み出し及びベリファイ動作を行うステップと
を具備する
不揮発性半導体記憶装置のメモリセルアクセス方法。
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