KR100784867B1 - 엠에스비 프로그램 상태를 저장하는 플래그 셀들을구비하는 비휘발성 메모리 장치 - Google Patents

엠에스비 프로그램 상태를 저장하는 플래그 셀들을구비하는 비휘발성 메모리 장치 Download PDF

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Abstract

본 발명에 따른 비휘발성 메모리 장치는 행들과 제 1 열들로 배열된 메모리 셀들과 상기 행들과 제 2 열들로 배열된 플래그 셀들을 포함하는 메모리 셀 어레이와; 상기 제 2 열들을 통해 선택된 행에 속하는 플래그 셀들로부터 플래그 데이터비트들을 읽도록 구성된 페이지 버퍼 회로와; 그리고 상기 페이지 버퍼 회로에 의해서 읽혀진 플래그 데이터 비트들에 의거하여, 상기 선택된 행에 속하는 메모리 셀들이 MSB 데이터로 프로그램되었는 지의 여부를 판단하도록 구성된 판단 회로를 포함한다.
비휘발성 메모리, 플래그 셀, MSB 프로그램, 판단회로

Description

엠에스비 프로그램 상태를 저장하는 플래그 셀들을 구비하는 비휘발성 메모리 장치 {Nonvolatile memory device having flag cells for storing MSB program state}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 멀티 레벨 셀의 문턱 전압 분포들을 보여주는 도면이다.
도 2는 도 1에 도시된 문턱 전압 분포들을 갖는 멀티 레벨 셀의 읽기 동작을 설명하기 위한 도면이다.
도 3은 은 일반적인 비휘발성 메모리의 셀 어레이의 배열을 나타내는 블록도이다.
도 4는 도 3에 도시된 메모리 셀 어레이의 구조를 보여주는 회로도이다.
도 5는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 6은 도 5에 도시된 메모리 셀 어레이의 구조를 보여주는 회로도이다.
도 7은 도 5에 도시된 판단 회로의 실시예를 나타내는 블럭도이다.
도 8은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 9는 본 발명의 제 2 실시예에 따른 도 8에 도시된 판단 회로를 나타내는 블럭도이다.
* 도면의 주요 부분에 대한 부호 설명 *
210 : 메인 셀 영역 220 : 플래그 셀 영역
230 : 로우 디코더 회로 240 : 페이지 버퍼 회로
250 : 데이터 입출력 회로 260 : 판단 회로
270 : 제어 로직 280 : 워드라인전압발생회로
290 : 리던던트 셀 영역
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치에 관한 것이다.
대표적인 비휘발성 메모리에는 NAND 플래쉬 메모리와 NOR 플래쉬 메모리가 있다. NOR 플래쉬 메모리는 메모리 셀들 각각이 독립적으로 비트 라인과 워드 라인에 연결되므로 억세스 시간 특성이 우수하며, NAND 플래쉬 메모리는 다수의 메모리 셀들이 직렬로 연결된 스트링 구조를 가지므로 집적 특성이 우수하다. 대용량 플래쉬 메모리에는 일반적으로 NAND 플래쉬 메모리가 사용되며, 디지털 카메라, PC 카드 등의 대용량 저장 장치 또는 하드 디스크 대용으로 사용되고 있다.
대용량 저장 장치는 셀 당 비트 수를 증가시킴으로써 그리고/또는 집적도를 향상시킴으로써 달성될 수 있다. 예를 들면, 하나의 메모리 셀에 1-비트 데이터를 저장하는 경우와 비교하여 볼 때, 하나의 메모리 셀에 2-비트 데이터가 저장되는 메모리 장치의 용량을 집적도의 향상없이 배가시키는 것이 가능하다. 예를 들면, 하나의 메모리 셀이 2-비트 데이터를 저장한다고 가정하면, 도 1에 도시된 바와 같이, 하나의 메모리 셀은 4개의 데이터 상태들 [11], [10], [01] 및 [00] 중 어느 하나를 갖도록 프로그램될 것이다.
잘 알려진 바와 같이, 선택된 메모리 셀을 프로그램하기 위해서는 선택된 메모리 셀의 제어 게이트에는 소정의 프로그램 전압(예컨대 14V~19V)이 인가되고, 선택된 메모리 셀의 채널에는 일반적으로 접지 전압이 인가된다. 이러한 바이어스 조건하에서, 선택된 메모리 셀의 플로팅 게이트와 채널 사이에 높은 전계가 형성되어 채널의 전자들이 플로팅 게이트와 채널 사이의 산화막을 통과하여 플로팅 게이트에 축적된다. 플로팅 게이트에 축적된 전자들에 의하여 선택된 메모리 셀의 문턱 전압이 상승하며 상승된 문턱 전압의 분포에 따라 데이터가 저장될 것이다.
도 1에 도시된 바와 같이, 프로그램 동작이 수행되기 이전의 데이터는 [11]이며 프로그램 동작은 LSB 프로그램 동작과 MSB 프로그램 동작으로 나누어져서 진행된다. LSB 데이터가 바뀌는 LSB 프로그램 동작이 수행됨에 따라, 데이터 상태 [11]를 갖는 메모리 셀은 프로그램 데이터에 따라 그대로 유지되거나 데이터 상태 [10]를 갖도록 프로그램될 것이다. MSB 프로그램 동작은 LSB 프로그램 결과에 기초하여 MSB 데이터를 바꾸는 과정이다. LSB 프로그램된 상태에서 즉, 데이터 상태 [10]에서 MSB 프로그램 동작을 수행하면, 데이터 상태 [10]를 갖는 메모리 셀은 데 이터 상태 [00]를 갖도록 프로그램되는 반면에, 데이터 상태 [11]를 갖는 메모리 셀은 데이터 상태 [01]를 갖도록 프로그램될 것이다.
도 2는 멀티 레벨 셀에 저장된 데이터를 읽기 위한 읽기 동작시 멀티 레벨 셀의 제어 게이트에 가해지는 전압들을 보여주는 도면이다.
도 2를 를 참조하면, 멀티 레벨 셀은 4개의 문턱 전압 분포들 중 하나를 가지며 문턱 전압 분포들은 가능한 데이터 상태들 즉, [11], [10], [01] 및 [00]에 각각 대응할 것이다. -2.7V 이하 문턱 전압 분포는 데이터 상태 [11]에 대응하고, 0.3V~0.7V 사이의 문턱 전압 분포는 데이터 상태 [10]에 대응하며, 1.3V~1.7V 사이의 문턱 전압 분포는 데이터 상태 [01]에 대응하며, 2.3V~2.7V 사이의 문턱 전압 분포는 데이터 상태 [00]에 대응할 것이다. 따라서, 2-비트 데이터가 하나의 메모리 셀 즉, 멀티 레벨 셀에 저장될 수 있다.
멀티 레벨 셀에 저장된 데이터는 선택된 메모리 셀에 일정한 양의 비트 라인 전류와 계단 파형의 워드 라인 전압이 인가된 상태에서 선택된 메모리 셀을 통하여 흐르는 전류량을 감지함으로써 읽혀질 것이다. 감지된 전류량에 기초하여 판단되는 데이터 상태는 페이지 버퍼 회로에 의하여 버퍼링된다.
예를 들면, 선택된 메모리 셀의 워드 라인에, 도 2에 도시된 바와 같이, 데이터 상태 [00]과 데이터 상태 [01] 사이에 있는 읽기 전압(Vrd3) (예를 들면, 2V), 데이터 상태 [01]과 데이터 상태 [10] 사이의 읽기 전압(Vrd2) (예를 들면, 1V), 그리고 데이터 상태 [10]과 데이터 상태 [11] 사이에 있는 읽기 전압(Vrd1) (예를 들면, 0V)를 순차적으로 인가함으로써 선택된 메모리 셀에 저장된 데이터를 독출할 수 있다. 예를 들면, 선택된 메모리 셀의 워드 라인에 읽기 전압(Vrd1)이 인가된 경우, 선택된 메모리 셀이 LSB(least significant bit) 데이터로 프로그램되었는 지 여부를 판단할 수 있다. 읽기 전압(Vrd2)가 워드 라인에 인가된 경우, 선택된 메모리 셀이 MSB 데이터로 프로그램되었는 지 여부를 판단할 수 있다. 이는 메모리 셀이 MSB 데이터로 프로그램되었는 지의 여부에 따라 읽기 알고리즘이 변경되어야 함을 의미한다.
도 3은 은 일반적인 비휘발성 메모리의 셀 어레이의 배열을 나타내는 블록도이고, 도 4는 도 3에 도시된 메모리 셀 어레이의 구조를 보여주는 회로도이다.
먼저 도 3을 참조하면 일반적인 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더 회로(130), 및 페이지 버퍼 회로(140)를 구비한다. 메모리 셀 어레이(110)는 데이터를 저장할 수 있는 다수의 메모리 셀들을 구비하며, 메모리 셀들 각각(이하, 메인 메모리 셀이라 칭함)은 멀티 비트를 저장할 수 있는 멀티 레벨 셀(multi level cell)이다. 메모리 셀 어레이(110)는 각 행에 속하는 메인 메모리 셀들이 MSB 데이터로 프로그램되었는 지(또는, MSB 프로그램되었는 지)의 여부를 나타내는 플래그 정보를 저장하는 플래그 셀 스트링(120)을 더 포함한다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(110)는 비트 라인들(BL0-BLn)에 각각 연결된 복수의 스트링들(111)로 구성될 것이다. 각 스트링(111)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메인 메모리 셀들(MC0-MCm)로 구성된다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되며, 메인 메모리 셀들(MC0-MCm)은 대응하는 워드 라인들(WL0-WLm)에 각각 연결되어 있다. 플래그 셀 스트링(120)은 플래그 비트 라인(FBL)에 연결되며, 앞서 설명된 것과 동일한 스트링 구조를 갖는다. 플래그 셀 스트링(120)에 속하는 플래그 셀들 각각은 대응하는 행(또는, 워드 라인)에 속하는 메인 메모리 셀들이 MSB 데이터로 프로그램되었는 지의 여부를 나타내는 플래그 데이터를 저장할 것이다.
다시 도 3을 참조하면, 로우 디코더 회로(130)는 동작 모드에 따라 메모리 셀 어레이(110)의 행들 즉, 워드 라인들 및 선택 라인들을 제어할 것이다. 도 3에 도시된 메모리 셀 어레이(110)는 단지 하나의 메모리 블록에 대응하며, 메모리 셀 어레이(110)가 복수의 메모리 블록들로 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 따라서, 비록 도면에는 도시되지 않았지만, 로우 디코더 회로(130)는 메모리 블록들 중 하나를 선택하는 기능과 선택된 메모리 블록의 워드 라인들 및 선택 라인들을 제어하는 기능을 수행할 것이다. 페이지 버퍼 회로(140)는 읽기 동작시 메모리 셀 어레이(110)로부터 데이터를 읽도록 그리고 프로그램 동작시 메모리 셀 어레이(110)에 데이터를 프로그램하도록 구성될 것이다. 특히, MSB 프로그램 동작시, 선택된 행/워드 라인에 속하는 플래그 셀은 페이지 버퍼 회로(140)를 통해 플래그 데이터로 프로그램될 것이다. 앞서 언급된 바와 같이, 비휘발성 메모리 장치는 선택된 행/워드 라인의 메모리 셀들이 MSB 데이터로 프로그램되었는 지의 여부를 판단하고, 판단된 결과에 따라 선택된 메모리 셀들에 저장된 데이터를 독출하는 알고리즘을 결정할 것이다.
도 4에 도시된 바와 같이, 각 행/워드 라인에 속하는 메모리 셀들에 대한 플래그 데이터를 저장하는 데 하나의 플래그 셀이 사용된다. 그러한 까닭에, 플래그 셀에 오류가 발생하는 경우, 선택된 행/워드 라인에 속하는 메모리 셀들이 MSB 데이터로 프로그램되었는 지의 여부를 판단하는 것이 불가능하다. 이는 읽기 에러가 발생함을 의미한다. 나아가 LSB 프로그램 진행 여부가 불명확해 지며, 비휘발성 메모리 장치 전체를 사용할 수 없게 되는 문제점이 발생될 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 복수의 플래그 셀들을 이용하여 각 행의 플래그 데이터를 저장하는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 과제는 생산 수율을 높일 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치는 행들과 제 1 열들로 배열된 메모리 셀들과 상기 행들과 제 2 열들로 배열된 플래그 셀들을 포함하는 메모리 셀 어레이와; 상기 제 2 열들을 통해 선택된 행에 속하는 플래그 셀들로부터 플래그 데이터비트들을 읽도록 구성된 페이지 버퍼 회로와; 그리고 상기 페이지 버퍼 회로에 의해서 읽혀진 플래그 데이터 비트들에 의거하여, 상기 선택된 행에 속하는 메모리 셀들이 MSB 데이터로 프로그램되었는 지의 여부를 판단하도록 구 성된 판단 회로를 포함한다.
예시적인 실시예에 있어서, 상기 판단 회로의 출력에 응답하여 LSB 및 MSB 읽기 알고리즘들 중 하나의 읽기 동작을 수행하도록 구성된 제어 로직을 더 포함한다.
예시적인 실시예에 있어서, 상기 제어 로직의 제어에 의해서 제어되며, 로우 디코더 회로를 통해 상기 메모리 셀 어레이로 공급된 워드 라인 전압들을 발생하도록 구성된 워드 라인 전압 발생 회로를 더 포함한다.
예시적인 실시예에 있어서, MSB 프로그램 동작시, 상기 각 행에 속하는 플래그 셀들은 상기 제어 로직의 제어에 따라 상기 페이지 버퍼 회로를 통해 플래그 데이터 비트로 동시에 프로그램된다.
예시적인 실시예에 있어서, 상기 판단 회로는 상기 제 2 열들에 각각 대응하는 플래그 셀 스트링들이 정상적인 지의 여부를 나타내는 선택 신호들을 발생하도록 구성된 선택 신호 발생부와; 상기 선택 신호들에 응답하여 상기 제 2 열들을 통해 읽혀진 플래그 데이터 비트들을 선택적으로 출력하도록 구성된 선택기들과; 그리고 상기 선택기들의 출력들 중 적어도 하나가 MSB 프로그램 상태를 나타낼 때, 상기 선택된 행의 메모리 셀들이 MSB 데이터로 프로그램되었음을 나타내는 판단 신호를 출력하는 판단기를 포함한다.
예시적인 실시예에 있어서, 상기 선택 신호 발생기는 상기 제 2 열들에 각각 대응하는 퓨즈들을 포함하며, 상기 선택 신호들의 값들은 상기 퓨즈들의 연결 상태들에 따라 상이하게 결정된다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이는 상기 행들과 제 3 열들로 배열된 리던던트 셀들을 더 포함한다.
예시적인 실시예에 있어서, MSB 프로그램 동작시, 상기 각 행에 속하는 플래그 및 리던던트 셀들은 상기 제어 로직의 제어에 따라 상기 페이지 버퍼 회로를 통해 플래그 데이터 비트로 동시에 프로그램된다.
예시적인 실시예에 있어서, 상기 제 3 열들의 리던던트 셀들은 상기 제 2 열들의 플래그 셀들을 리페어하는 데 사용된다.
예시적인 실시예에 있어서, 상기 제 2 열들의 수는 상기 제 3 열들의 수와 동일하다.
예시적인 실시예에 있어서, 상기 판단 회로는 상기 제 2 열들이 대응하는 제 3 열들로 대체되었는 지의 여부를 나타내는 선택 신호들을 발생하도록 구성된 선택 신호 발생부와; 상기 선택 신호들에 응답하여 상기 제 2 열들을 통해 읽혀진 플래그 데이터 비트들 및 상기 제 3 열들을 통해 읽혀진 리던던트 데이터 비트들을 선택적으로 출력하도록 구성된 선택기들과; 그리고 상기 선택기들의 출력들 중 적어도 하나가 MSB 프로그램 상태를 나타낼 때, 상기 선택된 행의 메모리 셀들이 MSB 데이터로 프로그램되었음을 나타내는 판단 신호를 출력하는 판단기를 포함한다.
예시적인 실시예에 있어서, 상기 선택 신호 발생기는 상기 제 3 열들에 각각 대응하는 퓨즈들을 포함하며, 상기 선택 신호들의 값들은 상기 퓨즈들의 연결 상태들에 따라 상이하게 결정된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치를 보여주는 블록도이고, 도 6은 도 5에 도시된 메모리 셀 어레이의 구조를 보여주는 회로도이다.
도 5를 참조하면, 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(200), 로우 디코더 회로(230), 페이지 버퍼 회로(240), 데이터 입출력 회로(250), 판단 회로(260), 제어 로직(270), 그리고 워드 라인 전압 발생 회로(280)를 포함한다.
메모리 셀 어레이(200)는 메인 셀 영역(210)과 플래그 셀 영역(220)을 포함한다. 메인 셀 영역(210)과 플래그 셀 영역(220)은, 도 6에 도시된 바와 같이, 동일한 스트링 구조를 갖도록 구성된다. 도 6에 도시된 메모리 셀 어레이는 하나의 메모리 블록에 대응하며, 메모리 셀 어레이가 보다 많은 메모리 블록들로 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 특히, 플래그 셀 영역(220)은 복수의, 예를 들면, 4개의 플래그 셀 스트링들(221, 222, 223, 224)로 구성되며, 플래그 셀 스트링들(221, 222, 223, 224)은 대응하는 플래그 비트 라인들(FBL0, FBL1, FBL2, FBL3)에 각각 연결되어 있다. 선택된 행/워드 라인에 속하는 메인 셀들이 MSB 데이터로 프로그램될 때, 선택된 행/워드 라인에 연결된 4개의 플 래그 셀들은 데이터 상태(예를 들면, 도 1에서 [01] 또는 [00]) (바람직하게, 데이터 상태 [00]) 중 어느 하나를 갖도록 동시에 프로그램될 것이다.
다시 도 5을 참조하면, 로우 디코디 회로(230)는 제어 로직(270)에 의해서 제어되며, 행 어드레스에 응답하여 메모리 셀 어레이(200)의 워드 라인들을 대응하는 워드 라인 전압들로 구동할 것이다. 페이지 버퍼 회로(240)는 제어 로직(270)에 의해서 제어되며, 메인 셀 영역(210)로부터 메인 데이터를 읽도록 구성될 것이다. 페이지 버퍼 회로(240)는, 또한, 읽기 동작 이전에 선택된 행/워드 라인에 속하는 플래그 셀 영역(220)의 플래그 셀들로부터 플래그 데이터를 읽도록 구성될 것이다. 페이지 버퍼 회로(240)에 의해서 읽혀진 메인 데이터는 제어 로직(270)의 제어에 따라 데이터 입출력 회로(250)를 통해 외부로 출력될 것이다. 이에 반해서, 페이지 버퍼 회로(240)에 의해서 읽혀진 플래그 데이터는 판단 회로(260)로 제공될 것이다. 판단 회로(260)는 플래그 데이터에 응답하여 선택된 행/워드 라인에 속하는 메모리 셀들이 MSB 프로그램되었는 지의 여부를 판단할 것이다. 판단 회로(260)는 판단 결과로서 판단 신호(MSB_PGM)를 제어 로직(270)으로 출력한다.
제어 로직(270)은 비휘발성 메모리 장치의 전반적인 동작을 제어하도록 구성될 것이다. 예를 들면, 제어 로직(270)은 판단 회로(260)에서 제공되는 판단 신호(MSB_PGM)에 응답하여 워드 라인 전압 발생 회로(280) 및 페이지 버퍼 회로(240)를 제어할 것이다. 앞서 언급된 바와 같이, LSB 데이터를 읽는 동작의 읽기 알고리즘(이하, LSB 읽기 알고리즘)은 MSB 데이터를 읽는 동작의 읽기 알고리즘(이하, MSB 읽기 알고리즘)과 다르다. 그러한 까닭에, 제어 로직(270)은 판단 신 호(MSB_PGM)에 의거하여 LSB 및 MSB 읽기 알고리즘들 중 하나를 선택하고, 선택된 읽기 알고리즘에 따라 워드 라인 전압 발생 회로(280) 및 페이지 버퍼 회로(240)를 제어할 것이다. 워드 라인 전압 발생 회로(280)는 제어 로직(270)에 의해서 제어되며, 동작 모드에 따라 필요한 워드 라인 전압들을 발생하도록 구성될 것이다. 워드 라인 전압들은 로우 디코더 회로(230)로 제공될 것이다.
이상의 설명으로부터 알 수 있듯이, 각 행/워드 라인에 속하는 메모리 셀들의 플래그 데이터를 복수의 플래그 셀들에 저장 함으로써 플래그 셀들에 저장된 플래그 데이터의 신뢰성을 높일 수 있다.
도 7은 도 5에 도시된 판단 회로의 실시예를 나타내는 블럭도이다.
도 7을 참조하면, 판단 회로(260)는 선택신호 발생부(310), 선택 회로(320), 및 판단기(330)를 구비한다. 선택신호 발생부(310)는 플래그 셀 스트링들(221-224) 각각의 정상 동작 여부에 기초하여 플래그 셀 스트링들(221-224) 각각에 대응하는 다수의 제1선택신호들(SEL11~SEL14)을 발생시킨다.
예를 들면, 플래그 셀 스트링들(221-224) 중 하나의 플래그 셀 스트링(예를 들면, 224)이 결함이 있는 플래그 셀 (또는 비정상 동작을 행하는 플래그 셀)을 포함하는 경우, 플래그 셀 스트링(224)에 대응하는 제1선택신호(SEL14)의 값은 '1'로 설정될 것이다. 반대의 경우, 제1선택신호(SEL14)의 값은 '0'로 설정될 것이다.
선택신호 발생부(310)는 다수의 플래그 셀 스트링들(221~224) 각각의 정상 동작 여부에 기초하여 선택적으로 절단되는 다수의 퓨즈들로 구현될 수 있다. 즉, 퓨즈들 각각의 절단 여부에 기초하여 다수의 제1선택신호들(SEL11~SEL14) 각각은 서로 다른 값(예컨대, 논리값 '1' 또는 '0')을 가질 수 있다.
예를 들면, 선택신호 발생부(310)는 비정상적인 플래그 셀 스트링에 대응하는 퓨즈를 절단함으로써 '1'을 출력하며, 정상적인 플래그 셀 스트링에 대응하는 퓨즈를 절단하지 않음으로써 '0'을 출력할 수 있다. 플래그 셀 스트링들에 각각 대응하는 퓨즈들은, 예를 들면, 웨이퍼 레벨의 테스트 결과에 따라 선택적으로 절단될 것이다.
선택 회로(320)는 다수의 플래그 셀 스트링들(221~224)에 각각 대응하는 다수의 선택기들(321~324)을 구비한다. 다수의 선택기들(321~324)은 대응하는 제1선택신호들(SEL11~SEL14)에 응답하여 동작하며, 대응하는 플래그 셀 스트링들(221~224)로부터 읽혀진 플래그 데이터(FCD1~FCD4)를 각각 수신한다. 다수의 선택기들(321~324) 각각에 있어서, 입력된 플래그 데이터는 대응하는 선택 신호에 의해서 선택적으로 출력될 것이다.
예를 들면, 다수의 선택기들(321~324) 각각은 대응하는 제1선택신호가 '0'인 경우(예컨대 대응하는 플래그 셀 스트링이 정상 동작을 하는 경우)에는 대응하는 플래그 셀 스트링으로부터 읽혀진 데이터를 출력하며, 대응하는 제1선택신호가 '1'인 경우(예컨대 대응하는 플래그 셀 스트링이 비정상 동작을 하는 경우)에는 '0'을 출력할 것이다.
바꾸어 말하면, 선택된 행/워드 라인의 메모리 셀들이 MSB 프로그램되었는 지 여부가 판단될 때, 선택 회로(320)는 상기 다수의 플래그 셀 스트링들(221~224) 중에서 비정상적인 플래그 셀 스트링으로부터 읽혀진 플래그 데이터를 제외할 것이 다.
판단기(330)는 다수의 선택기들(321~324)의 출력신호들에 기초하여 선택된 행/워드 라인의 메모리 셀들이 MSB 데이터로 프로그램되었는 지 여부를 판단한다.
예를 들면, 다수의 선택기들(321~324)의 출력신호들 중에서 적어도 하나의 출력신호가 '1'이면, 판단기(330)는 선택된 행의 메모리 셀들이 MSB 데이터로 프로그램된 것으로 판단할 것이다. 또는, 다수의 선택기들(321~324)의 출력신호들의 과반수 이상이 '1'이면, 판단기(330)는 선택된 행/워드 라인의 메모리 셀들이 MSB 데이터로 프로그램되었다고 판단할 것이다. 판단기(330)의 판단 장치는 이상에서 설명한 장치에 한정되는 것은 아니다.
결론적으로, 본 발명의 제 1 실시예에 따른 판단 회로(260)는 다수의 플래그 셀 스트링들(221~224) 중 비정상적인 플래그 셀 스트링으로부터 읽혀진 플래그 데이터를 제외시킴으로써 그리고 다수의 플래그 셀 스트링들로부터 플래그 데이터를 읽음으로써 플래그 데이터의 신뢰성을 향상시킬 수 있다. 그렇게 얻어진 플래그 데이터의 판별 결과에 의거하여, 비휘발성 메모리 장치는 선택된 행의 메모리 셀들에 저장된 데이터를 독출하기 위한 알고리즘들 중 하나를 선택하여 수행할 것이다.
도 8은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다. 도 8에 있어서, 도 5에 도시된 것과 동일한/유사한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 8을 참조하면, 메모리 셀 어레이(200)는 플래그 셀 영역(220)에 속하는 플래그 셀 스트링들을 대체하기 위한 리던던트 셀 영역(290)을 더 포함한다. 리던던트 셀 영역(290)의 리던던트 셀 스트링들은 플래그 셀 영역(220)에 속하는 플래그 셀 스트링들의 수와 동일하게 구성될 것이다. 메인 셀 영역(210)에 대한 읽기 동작이 수행되기 이전에, 페이지 버퍼 회로(240)는 제어 로직(270)의 제어에 따라 선택된 행/워드 라인에 속하는 플래그 및 리던던트 셀 영역들(220, 290)의 셀들로부터 데이터(즉, 플래그 셀 데이터 및 리던던트 셀 데이터)를 읽고, 읽혀진 데이터를 판단 회로(260)로 출력할 것이다. 판단 회로(260)는 미리 프로그램된 정보에 의거하여 플래그 셀 데이터 또는 리던던트 셀 데이터에 의거하여 MSB 프로그램 상태를 판단하며, 판단 결과로서 판단 신호(MSB_PGM)를 제어 로직(270)으로 출력할 것이다. 앞서 설명된 것과 마찬가지로, 선택된 행/워드 라인에 속하는 플래그 및 리던던트 셀 영역들(220, 290)의 셀들은 MSB 프로그램 동작시 제어 로직(270)의 제어에 따라 페이지 버퍼 회로(240)를 통해 플래그 데이터로 프로그램될 것이다.
비록 도면에는 도시되지 않았지만, 플래그 및 리던던트 셀 영역들(220, 290)은 도 6에 도시된 플래그 셀 스트링과 실질적으로 동일하게 구성될 것이다.
제어 로직(270)은 비휘발성 메모리 장치의 전반적인 동작을 제어하도록 구성될 것이다. 예를 들면, 제어 로직(270)은 판단 회로(260)에서 제공되는 판단 신호(MSB_PGM)에 응답하여 워드 라인 전압 발생 회로(280) 및 페이지 버퍼 회로(240)를 제어할 것이다. 앞서 언급된 바와 같이, LSB 데이터를 읽는 동작의 읽기 알고리즘(이하, LSB 읽기 알고리즘)은 MSB 데이터를 읽는 동작의 읽기 알고리즘(이하, MSB 읽기 알고리즘)과 다르다. 그러한 까닭에, 제어 로직(270)은 판단 신 호(MSB_PGM)에 의거하여 LSB 및 MSB 읽기 알고리즘들 중 하나를 선택하고, 선택된 읽기 알고리즘에 따라 워드 라인 전압 발생 회로(280) 및 페이지 버퍼 회로(240)를 제어할 것이다. 워드 라인 전압 발생 회로(280)는 제어 로직(270)에 의해서 제어되며, 동작 모드에 따라 필요한 워드 라인 전압들을 발생하도록 구성될 것이다. 워드 라인 전압들은 로우 디코더 회로(230)로 제공될 것이다.
이상의 설명으로부터 알 수 있듯이, 본 발명의 제 2 실시예에 따른 판단 회로(260)는 다수의 플래그 셀 스트링들 중 비정상적인 플래그 셀 스트링을 리던던트 셀 스트링으로 대체하도록 구성된다.
도 9는 본 발명의 제 2 실시예에 따른 도 8에 도시된 판단 회로를 나타내는 블럭도이다. 설명의 편의상, 플래그 셀 영역(220)과 리던던트 셀 영역(290) 각각은 2개의 스트링들로 구성된다고 가정하자. 하지만, 플래그 셀 영역(220)과 리던던트 셀 영역(290) 각각에 속하는 스트링들의 수가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 9를 참조하면, 판단 회로(260)는 선택신호 발생부(410), 선택 회로(420), 및 판단기(430)를 구비한다. 선택신호 발생부(410)는 복수의, 예를 들면, 2개의 리던던트 셀 스트링들 각각의 정상 동작 여부에 기초하여 복수의, 예를 들면, 2개의 제2선택신호들(SEL21, SEL22)을 발생한다.
예를 들면, 다수의, 예를 들면, 2개의 플래그 셀 스트링들 중에서 하나의 플래그 셀이 비정상적인 경우에는 제2선택신호들(SEL21, SEL22) 중 비정상적인 플래그 셀 스트링에 대응하는 제2제어신호(예를 들면, SEL21)의 값은 '1'로 설정될 것 이다. 반대의 경우, 제2제어신호(예를 들면, SEL21)의 값은 '0'으로 설정될 것이다.
예를 들면, 플래그 비트 라인들(FBL0, FBL1)에 각각 연결된 플래그 셀 스트링들 중 하나(예를 들면, FBL1에 대응하는 스트링)가 비정상적인 경우, 제2선택신호들(SEL21, SEL22) 중 하나(예를 들면, SEL22)의 값은 '1'으로 설정될 것이다. 반대의 경우, 제2제어신호(예를 들면, SEL22)의 값은 '0'으로 설정될 것이다.
선택신호 발생부(410)는 플래그 비트 라인들(FBL0, FBL1)에 대응하는 플래그 셀 스트링들(221, 223) 각각의 정상 동작 여부에 기초하여 선택적으로 절단되는 다수의 퓨즈들로 구현될 수 있다. 즉, 퓨즈들 각각의 절단 여부에 기초하여 제2선택신호들 각각은 서로 다른 값(예컨대, 논리값 '1' 또는 '0')을 가질 수 있다.
예를 들면, 선택신호 발생부(410)는 플래그 셀 스트링이 비정상 동작을 하면 대응하는 퓨즈를 절단함으로서 '1'을 출력하며, 정상 동작을 하면 대응하는 퓨즈를 절단하지 않음으로써 '0'을 출력할 것이다.
선택 회로(420)는 플래그 비트 라인들(FBL0, FBL1)에 각각 대응하는 선택기들(421, 422)을 구비한다. 선택기들(421, 422) 각각은 대응하는 플래그 셀 스트링으로부터 읽혀진 플래그 셀 데이터와 대응하는 리던던트 셀 스트링으로부터 읽혀진 리던던트 셀 데이터를 수신한다. 선택기들(421, 422) 각각은 대응하는 선택 신호에 응답하여 입력된 데이터 중 하나를 출력할 것이다.
예를 들면, 선택 회로(420)는 대응하는 제2선택신호가 '0'인 경우(예컨대 대응하는 플래그 셀 스트링이 정상 동작을 하는 경우)에는 대응하는 플래그 셀 스트 링으로부터 읽혀진 플래그 셀 데이터를 출력하며, 대응하는 제2선택신호가 '1'인 경우(예컨대 소정의 플래그 셀이 비정상 동작을 하는 경우)에는 대응하는 리던던트 셀 스트링으로부터 읽혀진 리던던트 셀 데이터를 출력한다.
다시 말하면, 플래그 셀 스트링들 중 비정상적인 스트링으로부터 읽혀진 플래그 셀 데이터는 선택된 행/워드 라인의 메모리 셀들이 MSB 데이터로 프로그램되었는 지 여부를 판단하는 과정에서 대응하는 리던던트 셀 데이터로 대체된다.
판단기(430)는 다수의 선택기들(421, 422)의 출력신호들에 기초하여 선택된 행/워드 라인의 메모리 셀들이 MSB 데이터로 프로그램되었는 지 여부를 판단한다. 예를 들면, 다수의 선택기들(421, 422)의 출력신호들 중에서 적어도 하나의 출력신호가 '1'이면, 선택된 행/워드 라인의 메모리 셀들은 MSB 데이터로 프로그램된 것으로 판단될 것이다. 또는, 판단기(430)는 다수의 선택기들(421, 422)의 출력신호들의 과반수 이상이 '1'인 경우 선택된 행/워드 라인의 메모리 셀들은 MSB 데이터로 프로그램된 것으로 판단될 수도 있다. 판단 회로(430)의 판단 장치는 이상에서 설명한 장치에 한정되는 것은 아니다.
결론적으로, 본 발명의 제 2 실시예에 따른 판단 회로(260)는 다수의 플래그 셀 스트링들(221~224) 중 비정상적인 플래그 셀 스트링으로부터 읽혀진 플래그 데이터를 리던던트 셀 데이터로 대체함으로써 그리고 다수의 플래그 셀 스트링들로부터 플래그 데이터를 읽음으로써 플래그 데이터의 신뢰성을 향상시킬 수 있다. 그렇게 얻어진 플래그 데이터의 판별 결과에 의거하여, 비휘발성 메모리 장치는 선택된 행의 메모리 셀들에 저장된 데이터를 독출하기 위한 알고리즘들 중 하나를 선택하 여 수행할 것이다.
이상에서는 선택된 행이 MSB 프로그램되었는 지 여부를 나타내는 플래그 셀에 대하여 설명하였다. 그러나 다른 종류의 다수의 플래그 셀들을 메모리 셀 어레이에 분산 배열시킴으로써 본 발명과 유사한 효과를 얻을 수 있음은 본 기술 분야의 통상의 지식을 가진 자에게는 자명하다 할 것이다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 메모리 셀 어레이에 다수의 플래그 셀을 구비하는 비휘발성 메모리 장치는 선택된 행에 대한 MSB 프로그램 여부 판단에 기초하여 메모리 셀의 데이터를 독출하는 과정에서 에러를 낮추고 비휘발성 메모리의 생산 수율을 증가시킬 수 있는 효과가 있다.

Claims (12)

  1. 행들과 제 1 열들로 배열된 메모리 셀들과 상기 행들과 제 2 열들로 배열된 플래그 셀들을 포함하는 메모리 셀 어레이와;
    상기 제 2 열들을 통해 선택된 행에 속하는 플래그 셀들로부터 플래그 데이터비트들을 읽도록 구성된 페이지 버퍼 회로와; 그리고
    상기 페이지 버퍼 회로에 의해서 읽혀진 플래그 데이터 비트들에 의거하여, 상기 선택된 행에 속하는 메모리 셀들이 MSB 데이터로 프로그램되었는 지의 여부를 판단하도록 구성된 판단 회로를 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 판단 회로의 출력에 응답하여 LSB 및 MSB 읽기 알고리즘들 중 하나의 읽기 동작을 수행하도록 구성된 제어 로직을 더 포함하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직의 제어에 의해서 제어되며, 로우 디코더 회로를 통해 상기 메모리 셀 어레이로 공급된 워드 라인 전압들을 발생하도록 구성된 워드 라인 전압 발생 회로를 더 포함하는 비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    MSB 프로그램 동작시, 상기 각 행에 속하는 플래그 셀들은 상기 제어 로직의 제어에 따라 상기 페이지 버퍼 회로를 통해 플래그 데이터 비트로 동시에 프로그램되는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 판단 회로는
    상기 제 2 열들에 각각 대응하는 플래그 셀 스트링들이 정상적인 지의 여부를 나타내는 선택 신호들을 발생하도록 구성된 선택 신호 발생부와;
    상기 선택 신호들에 응답하여 상기 제 2 열들을 통해 읽혀진 플래그 데이터 비트들을 선택적으로 출력하도록 구성된 선택기들과; 그리고
    상기 선택기들의 출력들 중 적어도 하나가 MSB 프로그램 상태를 나타낼 때, 상기 선택된 행의 메모리 셀들이 MSB 데이터로 프로그램되었음을 나타내는 판단 신호를 출력하는 판단기를 포함하는 비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 선택 신호 발생기는 상기 제 2 열들에 각각 대응하는 퓨즈들을 포함하며, 상기 선택 신호들의 값들은 상기 퓨즈들의 연결 상태들에 따라 상이하게 결정되는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 상기 행들과 제 3 열들로 배열된 리던던트 셀들을 더 포함하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    MSB 프로그램 동작시, 상기 각 행에 속하는 플래그 및 리던던트 셀들은 상기 제어 로직의 제어에 따라 상기 페이지 버퍼 회로를 통해 플래그 데이터 비트로 동시에 프로그램되는 비휘발성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 3 열들의 리던던트 셀들은 상기 제 2 열들의 플래그 셀들을 리페어하는 데 사용되는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 2 열들의 수는 상기 제 3 열들의 수와 동일한 비휘발성 메모리 장치.
  11. 제 7 항에 있어서,
    상기 판단 회로는
    상기 제 2 열들이 대응하는 제 3 열들로 대체되었는 지의 여부를 나타내는 선택 신호들을 발생하도록 구성된 선택 신호 발생부와;
    상기 선택 신호들에 응답하여 상기 제 2 열들을 통해 읽혀진 플래그 데이터 비트들 및 상기 제 3 열들을 통해 읽혀진 리던던트 데이터 비트들을 선택적으로 출력하도록 구성된 선택기들과; 그리고
    상기 선택기들의 출력들 중 적어도 하나가 MSB 프로그램 상태를 나타낼 때, 상기 선택된 행의 메모리 셀들이 MSB 데이터로 프로그램되었음을 나타내는 판단 신호를 출력하는 판단기를 포함하는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 선택 신호 발생기는 상기 제 3 열들에 각각 대응하는 퓨즈들을 포함하며, 상기 선택 신호들의 값들은 상기 퓨즈들의 연결 상태들에 따라 상이하게 결정되는 비휘발성 메모리 장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120013603A (ko) * 2010-08-05 2012-02-15 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법
US8284603B2 (en) 2009-06-12 2012-10-09 Samsung Electronics Co., Ltd. Memory devices and operations thereof using program state determination based on data value distribution
KR101518033B1 (ko) 2008-11-18 2015-05-06 삼성전자주식회사 멀티-레벨 비휘발성 메모리 장치, 상기 장치를 포함하는 메모리 시스템 및 그 동작 방법
KR101727707B1 (ko) 2010-07-26 2017-04-19 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
KR101829208B1 (ko) * 2009-12-31 2018-02-20 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771882B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치의 프로그램 방법
KR100771883B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치 및 프로그램 방법
US7577028B2 (en) * 2007-03-23 2009-08-18 Intel Corporation Memory storage technique for a bi-directionally programmable memory device
KR100826654B1 (ko) * 2007-04-24 2008-05-06 주식회사 하이닉스반도체 플래시 메모리소자의 동작방법 및 이를 위한 제어회로
KR101303177B1 (ko) * 2007-06-22 2013-09-17 삼성전자주식회사 불휘발성 메모리 소자 및 그 동작 방법
KR20090011773A (ko) * 2007-07-27 2009-02-02 삼성전자주식회사 플래시 메모리 및 그 프로그래밍 방법
KR101264112B1 (ko) 2007-12-07 2013-05-13 삼성전자주식회사 최상위 비트 프로그램 판정방법을 개선한 플래시 메모리장치
TW200929225A (en) * 2007-12-25 2009-07-01 Powerchip Semiconductor Corp Memory programming method and data access method
KR100933852B1 (ko) * 2007-12-28 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
JP5486948B2 (ja) * 2010-02-08 2014-05-07 ルネサスエレクトロニクス株式会社 不良検出回路を有する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の不良検出方法
KR101716716B1 (ko) * 2010-10-28 2017-03-15 삼성전자주식회사 플래그 셀들을 갖는 플래시 메모리 장치 및 그것의 프로그램 동작 방법
KR20130065271A (ko) * 2011-12-09 2013-06-19 에스케이하이닉스 주식회사 불휘발성 메모리 장치
US9171627B2 (en) * 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
US9087595B2 (en) * 2012-04-20 2015-07-21 Aplus Flash Technology, Inc. Shielding 2-cycle half-page read and program schemes for advanced NAND flash design
JP2014032731A (ja) * 2012-08-06 2014-02-20 Toshiba Corp 半導体記憶装置
US8737125B2 (en) 2012-08-07 2014-05-27 Sandisk Technologies Inc. Aggregating data latches for program level determination
US8730724B2 (en) * 2012-08-07 2014-05-20 Sandisk Technologies Inc. Common line current for program level determination in flash memory
KR102068342B1 (ko) 2013-03-07 2020-01-20 삼성전자주식회사 메모리 제어기 및 그것을 포함하는 메모리 시스템
KR20140123135A (ko) * 2013-04-10 2014-10-22 에스케이하이닉스 주식회사 플래그 셀들을 포함하는 반도체 메모리 장치
US9460797B2 (en) * 2014-10-13 2016-10-04 Ememory Technology Inc. Non-volatile memory cell structure and non-volatile memory apparatus using the same
US9811284B2 (en) 2015-12-20 2017-11-07 Apple Inc. One-pass programming in a multi-level nonvolatile memory device with improved write amplification
KR20200091712A (ko) * 2019-01-23 2020-07-31 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 이들의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6519180B2 (en) 1999-01-14 2003-02-11 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US6856546B2 (en) 1992-01-14 2005-02-15 Sandisk Corporation Multi-state memory
US7082056B2 (en) 2004-03-12 2006-07-25 Super Talent Electronics, Inc. Flash memory device and architecture with multi level cells

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3608694B2 (ja) 1996-09-18 2005-01-12 株式会社アドバンテスト メモリ試験装置
US5930172A (en) * 1998-06-23 1999-07-27 Advanced Micro Devices, Inc. Page buffer for a multi-level flash memory with a limited number of latches per memory cell
KR100308214B1 (ko) * 1998-12-30 2001-12-17 윤종용 듀얼칩반도체집적회로장치
JP2001096869A (ja) * 1999-10-04 2001-04-10 Seiko Epson Corp 記録装置、半導体装置および記録ヘッド装置
JP4413406B2 (ja) * 2000-10-03 2010-02-10 株式会社東芝 不揮発性半導体メモリ及びそのテスト方法
JP2001188711A (ja) 2000-11-15 2001-07-10 Fujitsu Ltd 記憶装置のフラグ判定方法
JP2003109396A (ja) 2001-09-28 2003-04-11 Toshiba Corp 半導体記憶装置
JP4257824B2 (ja) * 2002-07-03 2009-04-22 シャープ株式会社 半導体記憶装置
FR2859307A1 (fr) * 2003-08-27 2005-03-04 St Microelectronics Sa Memoire cache a lecture asynchrone et dispositif de controle de l'acces a une memoire de donnees comprenant une telle memoire cache
JP4041076B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 データ記憶システム
JP4069981B2 (ja) 2004-05-13 2008-04-02 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
US7366014B2 (en) * 2005-07-28 2008-04-29 Stmicroelectronics S.R.L. Double page programming system and method
KR100684909B1 (ko) * 2006-01-24 2007-02-22 삼성전자주식회사 읽기 에러를 방지할 수 있는 플래시 메모리 장치
KR100763353B1 (ko) * 2006-04-26 2007-10-04 삼성전자주식회사 인접하는 메모리셀과의 커플링 노이즈를 저감시키는불휘발성 반도체 메모리 장치
KR100771882B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치의 프로그램 방법
KR100771883B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치 및 프로그램 방법
US7609548B2 (en) * 2006-09-29 2009-10-27 Hynix Semiconductor Inc. Method of programming a multi level cell
KR100782329B1 (ko) * 2006-10-02 2007-12-06 삼성전자주식회사 메모리 셀 어레이에 분산 배열된 플래그 셀 어레이를구비하는 비휘발성 메모리 장치 및 상기 메모리 장치의구동 방법
KR100845526B1 (ko) * 2006-10-19 2008-07-10 삼성전자주식회사 플래시 메모리를 포함한 메모리 시스템 및 그것의 프로그램방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856546B2 (en) 1992-01-14 2005-02-15 Sandisk Corporation Multi-state memory
US6862218B2 (en) 1997-08-07 2005-03-01 Sandisk Corporation Multi-state memory
US6894926B2 (en) 1997-08-07 2005-05-17 Sandisk Corporation Multi-state memory
US7088615B2 (en) 1997-08-07 2006-08-08 Sandisk Corporation Multi-state memory
US6519180B2 (en) 1999-01-14 2003-02-11 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US7082056B2 (en) 2004-03-12 2006-07-25 Super Talent Electronics, Inc. Flash memory device and architecture with multi level cells

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101518033B1 (ko) 2008-11-18 2015-05-06 삼성전자주식회사 멀티-레벨 비휘발성 메모리 장치, 상기 장치를 포함하는 메모리 시스템 및 그 동작 방법
US8284603B2 (en) 2009-06-12 2012-10-09 Samsung Electronics Co., Ltd. Memory devices and operations thereof using program state determination based on data value distribution
KR101829208B1 (ko) * 2009-12-31 2018-02-20 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작 방법
KR101727707B1 (ko) 2010-07-26 2017-04-19 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
KR20120013603A (ko) * 2010-08-05 2012-02-15 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법
KR101703279B1 (ko) 2010-08-05 2017-02-06 삼성전자 주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법

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