JP2014032731A

JP2014032731A - 半導体記憶装置

Info

Publication number: JP2014032731A
Application number: JP2012174473A
Authority: JP
Inventors: Akio Miki; 陽生三木; Kenji Sawamura; 健司澤村; Hirotaka Ueno; 広貴上野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-08-06
Filing date: 2012-08-06
Publication date: 2014-02-20
Also published as: US20140036592A1

Abstract

【課題】製造歩留まりを向上できる不揮発性半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置の態様の一例は、第１の方向に複数個配置されたメ
モリセルと、フラグセルを有する複数の冗長領域と、前記第１の方向に延びる複数のワー
ド線と、前記第１の方向と交差する方向に延びる複数のビット線を有するメモリセルアレ
イと、制御回路とを具備し、前記メモリセルと前記フラグセルは前記複数のワード線のう
ち１つで共通接続されたページを構成し、前記複数の冗長領域は前記メモリセルアレイ中
に分散されるように配置されていることを特徴とする。
【選択図】図３

Description

本発明は、半導体記憶装置に係り、特に、メモリセルアレイに冗長領域を有する不揮発
性半導体装置に関する。

不揮発性半導体記憶装置はメモリセルアレイにメモリセルアレイ領域及び冗長領域が配
置されている。メモリセルアレイ領域にはユーザデータを記憶するメモリセルが配置され
ている。メモリセルアレイ領域に不良が発生してもスペアセルなどで置き換えることが可
能である。一方、冗長領域はスペアセルなどで置き換えることが出来ない場合がある。こ
こで、冗長領域を１カ所に集約して配置すると、集約して配置された箇所にパーティクル
起因などの不良が発生した場合、不揮発性半導体記憶装置が不良となってしまう可能性が
大きくなる。

特開２０００−２９４７４８号公報

本発明は、製造歩留まりを向上できる半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の態様の一例は、第１の方向に複数個配置されたメモリセルと
、フラグセルを有する複数の冗長領域と、前記第１の方向に延びる複数のワード線と、前
記第１の方向と交差する方向に延びる複数のビット線を有するメモリセルアレイと、制御
回路とを具備し、前記メモリセルと前記フラグセルは前記複数のワード線のうち１つで共
通接続されたページを構成し、前記複数の冗長領域は前記メモリセルアレイ中に分散され
るように配置されていることを特徴とする。

本実施形態に係る不揮発性半導体記憶装置の一例を示す構成図。本実施形態に係るメモリセルアレイの一例を示すブロック図。本実施形態に係るメモリセルアレイの別の一例を示すブロック図。本実施形態に係るメモリセルアレイの一例を示す回路図。本実施形態に係るメモリセルアレイの別の一例を示す回路図。（ａ）は本実施形態に係るメモリセル（ｂ）は本実施形態に係る周辺トランジスタの一例を示す断面図本実施形態に係る半導体記憶装置の断面の一例を示す断面図図７に示す各領域に供給される電圧の例を示す図。（ａ）（ｂ）は本実施形態に係るメモリセルのしきい値分布の一例を示す図。（ａ）（ｂ）は本実施形態に係るフラグセルのしきい値分布の一例を示す図。本実施形態に係る半導体記憶装置の下位ページのデータ書き込み動作の一例を示すフローチャート。本実施形態に係る半導体記憶装置の上位ページのデータ書き込み動作の一例を示すフローチャート。本実施形態に係る半導体記憶装置の下位ページのデータ読み出し動作の一例を示すフローチャート。本実施形態に係るワード線とワード線制御回路の接続関係の一例を示す図。本実施形態に係る冗長領域の配置の一例を示す図。本実施形態に係る冗長領域の配置の一例を示す図。

以下、本発明の実施の形態について、図面を参照して説明する。

先ず、図１乃至図８を用いて、本実施形態に適用できる半導体記憶装置の一例としてＮ
ＡＮＤ型フラッシュメモリを例に挙げて説明する。

ＮＡＮＤ型フラッシュメモリは、データを記憶するメモリセルＭＣをマトリクス状に配
置してなるメモリセルアレイ１を備えている。このメモリセルアレイ１は、複数のビット
線ＢＬ、複数のワード線ＷＬ、共通ソース線ＣＥＬＳＲＣ、及び複数のメモリセルＭＣを
含む。メモリセルＭＣは、１つのメモリセルＭＣにｎビット（ｎは２以上の自然数）のデ
ータを記憶することができる。

ホストまたはメモリコントローラＨＭから供給されたＮＡＮＤ型フラッシュメモリの動
作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、ＩＯバッファ４
に入力される。ＩＯバッファ４に入力された書き込みデータは、データ入出力線ＩＯ、Ｉ
Ｏｎを介して、ビット線制御回路２によって選択されたビット線ＢＬｓに供給される。ま
た、各種コマンドＣＭＤ及びアドレスＡＤＤは、制御回路５に入力され、制御回路５は、
コマンドＣＭＤ及びアドレスＡＤＤに基づいて電圧供給回路６やドライバ７を制御する。
コマンドは、例えば、制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマ
ンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＷ（リード・イネーブル
）である。

電圧供給回路６は制御回路５の制御により、書き込み、読み出し、消去に必要な電圧を
生成し、ドライバ７に供給する。ドライバ７は制御回路５の制御により、これらの電圧を
ビット線制御回路２、ワード線制御回路３に供給する。ビット線制御回路２、ワード線制
御回路３はこれらの電圧によりメモリセルＭＣからデータを読み出し、メモリセルＭＣへ
データを書き込み、メモリセルＭＣのデータの消去を行う。

メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、
及びワード線ＷＬの電圧を制御するためのワード線制御回路３が接続されている。また、
ビット線制御回路２、ワード線制御回路３はドライバ７に接続されている。

すなわち、制御回路５はドライバ７を制御し、ドライバ７はアドレスＡＤＤに基づいて
ビット線制御回路２を制御し、ビット線ＢＬを介してメモリセルアレイ１中のメモリセル
ＭＣのデータを読み出す。また、制御回路５はドライバ７を制御し、ドライバ７はアドレ
スＡＤＤに基づいてビット線制御回路２を制御し、ビット線ＢＬを介してメモリセルアレ
イ１中のメモリセルＭＣに書き込みを行う。

また、ビット線制御回路２、ワード線制御回路３、ドライバ７、制御回路５、を総称し
て「制御回路」と称する場合もある。

図２は、メモリセルアレイ１の一例を示すブロック図である。Ｘ方向は、ロウ方向、ま
たは、ワード線方向と称する場合もあり、Ｙ方向はカラム方向、または、ビット線方向と
称する場合もある。

メモリセルアレイ１は複数のメモリセルアレイ領域１１とＹ方向においてメモリセルア
レイ領域１１に挟まれた冗長領域１２−１〜１２−３を有している。ここで、冗長領域１
２は、フラグセルＦＣ、動作パラメータを記憶するメモリセル、スペアセルなどが配置さ
れた領域である。本実施形態においては、フラグセルＦＣを例に挙げて説明する。なお、
冗長領域１２の大きさはメモリセルアレイ領域１１の大きさよりも小さい。

また、図３に示すように冗長領域１２は３つに限られない。Ｙ方向において複数のメモ
リセルアレイ領域１１に挟まれるようにｎ個（ｎは２以上の自然数）配置されていても良
い。また、メモリセルアレイ１の端部に冗長領域１２を配置せず、ダミー領域を配置する
場合もある。ダミー領域とは、データを記憶しないダミーセルが配置された領域である。

図４に本実施形態に係るメモリセルアレイの一例を示す回路図を示す。図４は図２の点
線部における回路図である。メモリセルアレイ領域１１には複数のメモリセルＭＣが配置
されている。１つのメモリストリングＭＳは、ビット線方向に直列接続された例えば６４
個のメモリセルＭＣより構成されている。また、１つのＮＡＮＤストリングがメモリセル
ストリングＭＳと選択トランジスタＳＤ、ＳＳとにより構成されている。なお、メモリス
トリングと選択トランジスタＳＤの間、メモリストリングと選択トランジスタＳＳの間に
ダミーメモリセルＤＭＣが配置されていても良い。

メモリストリングＭＳはワード線方向に複数個配置（図４の例では、ｋ個、ｋは２以上
の自然数）され、メモリストリングＭＳの一端に複数のビット線ＢＬのうち１つが電気的
に接続され、他端には共通ソース線ＣＥＬＳＲＣが電気的に接続されている。なお、ＮＡ
ＮＤストリングＮＳはワード線方向に複数個配置され、ＮＡＮＤストリングＮＳの一端に
複数のビット線ＢＬのうち１つが接続され、他端には共通ソース線ＣＥＬＳＲＣが接続さ
れているとも言える。選択トランジスタＳＤ、ＳＳはそれぞれ選択ゲート線ＳＧＤ、ＳＧ
Ｓに接続されている。

冗長領域１２−２には複数のフラグセルＦＣが配置されている。１つのフラグストリン
グＦＳは、ビット線方向に直列接続された例えば６４個のフラグセルＦＣより構成されて
いる。また、１つのＮＡＮＤフラグストリングがフラグストリングＦＳと選択トランジス
タＳＤ、ＳＳとにより構成されている。なお、フラグストリングＦＳと選択トランジスタ
ＳＤの間、メモリストリングと選択トランジスタＳＳの間にダミーメモリセルＤＭＣが配
置されていても良い。

フラグストリングＦＳはワード線方向に複数個配置（図２の例では、３個）され、フラ
グストリングＦＳの一端に複数のビット線ＢＬのうち１つが電気的に接続され、他端には
共通ソース線ＣＥＬＳＲＣが電気的に接続されている。なお、ＮＡＮＤフラグストリング
はワード線方向に複数個配置され、ＮＡＮＤフラグストリングの一端に複数のビット線Ｂ
Ｌのうち１つが接続され、他端には共通ソース線ＣＥＬＳＲＣが接続されているとも言え
る。

それぞれのビット線ＢＬは、ビット線制御回路２中に配置されたデータラッチにそれぞ
れ接続されている。データラッチにはホストまたはメモリコントローラＨＭから入力され
たデータが一時的に記憶される。

ここで、ＮＡＮＤストリングＮＳ及びＮＡＮＤフラグストリングがワード線方向に複数
個配置された単位をブロックＢＬＫと称する。

それぞれのワード線ＷＬはワード線方向に延び、ワード線方向に並ぶメモリセルＭＣ及
びフラグセルＦＣを共通接続している。ワード線方向に接続されたメモリセルＭＣ及びフ
ラグセルＦＣで１ページを構成する。メモリセルＭＣへの書き込みはページ単位で行われ
る。なお、書き込み単位の「ページ」とこの後述べるデータの書き込みビットレベルであ
る「下位ページ」、「上位ページ」とは異なる概念なので留意していただきたい。

また、それぞれの冗長領域１２に配置されるフラグストリングＦＳの数は異なっていて
も良い。また、図５に示すように、冗長領域１２とメモリセルアレイ領域１１の間にダミ
ーフラグストリングＤＦＳを配置しても良い。ダミーフラグストリングＤＦＳは、ビット
線方向に直列接続された例えば６４個のダミーセルＤＭＣより構成されている。メモリセ
ルＭＣとフラグセルＦＣは機能が異なるため、記憶されるデータパターンも異なっている
。例えば、メモリセルＭＣはユーザデータを記憶するため、ランダムなデータパターンを
記憶する場合が多い。一方、フラグセルＦＣは「下位ページ」、「上位ページ」の判別に
用いるデータを記憶するので規則的なパターンを記憶する場合が多い。

そこで、冗長領域１２とメモリセルアレイ領域１１の間にダミーフラグストリングＤＦ
Ｓを配置することにより、データパターンの異なる領域の干渉を防止している。その結果
、メモリセルＭＣ及びフラグセルＦＣに記憶されるデータの信頼性が向上する。

図６（ａ）（ｂ）はそれぞれメモリセルＭＣ及び周辺回路に配置されるＭＯＳトランジ
スタの断面図の一例を示している。基板５１（または、後述するＰ型ウェル領域５５）に
はメモリセルＭＣのソース、ドレインとしてのｎ型拡散層４２が形成されている。例えば
、基板５１はｐ型半導体基板である。ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介
して電荷蓄積層（ＦＧ）４４が形成され、この電荷蓄積層４４の上には絶縁膜４５を介し
て制御ゲート（ＣＧ）４６が形成されている。基板５１にはソース、ドレインとしてのｎ
型拡散層４７が形成されている。基板５１の上にはゲート絶縁膜４８を介して制御ゲート
４９が形成されている。ゲート絶縁膜４８の膜厚はゲート絶縁膜４３の膜厚よりも厚くす
ることができる。

この電荷蓄積層（ＦＧ）に電荷を蓄積することにより、メモリセルＭＣのしきい値電圧
を変化させることができる。このしきい値電圧に応じてデータを割り付けることにより、
データを記憶することができる。通常、大きなデータを記憶するために複数のメモリセル
が用いられる。その結果、メモリセルのしきい値はそれぞれのデータに応じたしきい値分
布を形成する。

図７は、ＮＡＮＤ型フラッシュメモリの断面図の一例を示している。例えば基板５１内
には、ｎ型ウェル領域５２、５３、５４、ｐ型ウェル領域５６が形成されている。ｎ型ウ
ェル領域５２内にはｐ型ウェル領域５５が形成され、このｐ型ウェル領域５５内にメモリ
セルアレイ１を構成するメモリセルＭＣが示されている。さらに、ｎ型ウェル領域５３、
ｐ型ウェル領域５６内に、ビット線制御回路２、または、制御回路５などに配置される低
電圧ｐ型ＭＯＳトランジスタＬＶＰＴｒ、低電圧ｎ型ＭＯＳトランジスタＬＶＮＴｒが示
されている。基板５１内には、ビット線ＢＬとビット線制御回路２中に配置されたセンス
アンプを接続する高電圧ｎ型ＭＯＳトランジスタＨＶＮＴｒが示されている。また、ｎ型
ウェル領域５４内には、例えば、放電回路ＨＣなどに配置される高電圧ｐ型ＭＯＳトラン
ジスタＨＶＰＴｒが示されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、
ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて、例えば、厚いゲー
ト絶縁膜を有している。

図８は、図７に示す各領域に供給される電圧の例を示している。消去動作、プログラム
動作、読み出し動作において、各領域に図８に示すような電圧が供給される。ここで、Ｖ
ｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧ＧＮＤ、Ｖｐｇｍ
ｈはデータの書き込み時にワード線に供給される電圧である。

次に、図９〜１２を用いて、本実施形態に係るＮＡＮＤ型フラッシュメモリのデータの
書き込み方法を説明する。書き込み動作は、書き込み電圧を印加するプログラム動作とプ
ログラム動作後にメモリセルＭＣのしきい値電圧を確認するベリファイ動作を有する。な
お、ベリファイ動作はプログラム動作後に必ず行われる必要が無く、複数回のプログラム
動作後に１回行うなど、種々の変更が可能である。

例えば、１つのメモリセルＭＣに２ビットを記憶する場合、図９（ｂ）に示すように複
数のメモリセルＭＣのしきい値は４つのしきい値分布を有する。ここで、しきい値電圧が
低い方から“Ｅ”レベル（消去状態）、“Ａ”レベル、“Ｂ”、レベル“Ｃ”レベルとす
る。ここで、ＮＡＮＤ型フラッシュメモリは、書き込み動作として、電荷蓄積層間のカッ
プリングによるしきい値変動を低減するために、いわゆるＬＭ書き込み方式を用いる場合
がある。

ＬＭ書き込み方式は、例えば、１つのメモリセルＭＣに２ビット（４値）のデータを記
憶する場合、下位ページと上位ページに分けて書き込みを行う方式である。図９（ａ）（
ｂ）にメモリセルＭＣのしきい値分布の一例を示す。

まず、図９（ａ）に示すように、下位ページのデータ書き込みにおいて、制御回路５は
２つのしきい値分布を有するよう書き込み電圧を制御する。ここで、“１”データと“０
”データが書き込まれることになる。“０”データを最終的な４値分布における、“Ａ”
レベルと“Ｂ”レベルの中間しきい値レベルであるＬＭレベルに割り当てられる。“１”
データは消去状態である“Ｅ”レベルに割り当てられる。また、下位ページの“ＬＭ”レ
ベルのベリファイ動作は、ベリファイ電圧がＶＣＧ＿ＬＭＶで行われる。なお、“ＬＭ”
レベルの読み出しは、“Ｅ”レベルと“ＬＭ”レベルの間の電圧である読み出し電圧ＶＣ
Ｇ_ＡＲ１で行われる。この電圧は、“Ｅ”レベルと“ＬＭ”レベルの間の電圧である読
み出し電圧と同じにすることができる。

下位ページのデータ書き込み後に上位ページのデータ書き込みが行われる。図９（ｂ）
に示すように上位ページの書き込みにおいて、制御回路５は４つのしきい値分布を有する
よう書き込み電圧を制御する。“Ａ”レベルは消去状態である“Ｅ”レベルからしきい値
電圧を変化させ、“Ｂ”及び“Ｃ”レベルは“ＬＭ“レベルからしきい値電圧を変化させ
る。これにより、4値のしきい値分布が実現できる。なお、データは”１１“データが”
Ｅ“レベルに、”０１“データが”Ａ“レベルに、”００“データが”Ｂ“レベルに、”
１０“データが”Ｃ“レベルに割り当てられる。ここで、”＊＊“データの右側が下位ペ
ージのデータを表し、左側が上位ページのデータを表す。また、上位ページの“Ａ”、“
Ｂ”及び“Ｃ”レベルのベリファイ動作は、それぞれベリファイ電圧がＶＣＧ＿ＡＶ、Ｖ
ＣＧ＿ＢＶ、ＶＣＧ＿ＣＶ（ＶＣＧ＿ＡＶ＜ＶＣＧ＿ＢＶ＜ＶＣＧ＿ＣＶ）で行われる。

ここで、ＬＭ書き込み方式を用いた場合、下位ページの書き込みも行われていない消去
状態の場合および下位ページのみ書き込みが終了し、かつ、上位ページの書き込み前の場
合（「上位ページ前」と称する場合がある）と、上位ページまで書き込みが終了している
場合（「上位ページ後」と称する場合がある）とが存在する。その結果、上位ページ前と
上位ページ後を判断する必要がある。そこで、制御回路５は、上位ページの書き込み時に
フラグセルＦＣにデータを記憶し、このデータ用いて上位ページ前と上位ページ後を判断
する。

図１０（ａ）（ｂ）に、フラグセルＦＣのしきい値分布の一例を示す。上位ページ書き
込みの際にフラグセルＦＣを“Ｂ”レベルに書き込む。すなわち、フラグセルＦＣのフラ
グデータが“Ｂ”レベルに割り当てられる。すなわち、上位ページ後か上位ページ前かは
、フラグセルＦＣのしきい値電圧が読み出し電圧ＶＣＧ＿ＢＲ３より高いか低いかで判断
される。この場合、読み出し電圧ＶＣＧ＿ＡＲ３を用いてしきい値電圧の判断を行っても
良い。具体的には、読み出し動作において、読み出し電圧をＶＣＧ＿ＢＲ３にして、フラ
グセルＦＣのしきい値電圧を判断すればよい。この条件で、フラグセルＦＣを読み出した
結果が“０”データであれば上位ページ後であり、“１”データであれば上位ページ前で
ある。

なお、フラグセルＦＣのフラグデータが“Ａ”レベルに割り当てられる場合もある。こ
の場合、上位ページ後か上位ページ前かは、フラグセルＦＣのしきい値電圧が読み出し電
圧ＶＣＧ＿ＡＲ３より高いか低いかで判断される。具体的には、読み出し動作において、
読み出し電圧をＶＣＧ＿ＡＲ３にして、フラグセルＦＣのしきい値電圧を判断すればよい
。この条件で、フラグセルＦＣを読み出した結果が“０”データであれば上位ページ後で
あり、“１”データであれば上位ページ前である。

次に、下位ページのデータ書き込みを、図１１を用いて説明する。図１１は、下位ペー
ジのデータ書き込み動作の一例を示すフローチャートである。

（データセット：ＳＴ１１）
下位ページのプログラム動作は、ホストまたはメモリコントローラＨＭからアドレスＡ
ＤＤが送付され、このアドレスＡＤＤに従い制御回路５、ワード線制御回路３が、例えば
、図４に示す複数のページから１つのページＰＧを選択する。このページを選択ページＰ
Ｇｓと称する。

次に、ホストまたはメモリコントローラＨＭから書き込みデータＤＴが入力され、ビッ
ト線制御回路２内のデータラッチに記憶される（ＳＴ１１）。

（プログラム動作：ＳＴ１２）
ホストまたはメモリコントローラＨＭから書き込みコマンドが入力されると、メモリセ
ルＭＣにデータの書き込み動作が開始される。例えば、データラッチに“１”データ（書
き込みを行なわない）が保持されている場合、制御回路５はデータラッチに接続されるビ
ット線ＢＬを、電圧Ｖｄｄ（例えば、２．５Ｖ）に制御し、データラッチに“０”データ
（書き込みを行なう）が保持されている場合、制御回路５はデータラッチに接続されるビ
ット線ＢＬを接地電圧Ｖｓｓ（例えば、０Ｖ）に制御する。

下位ページの書き込みにおいて、フラグセルＦＣにはデータが書き込まれない。このた
め、ホストまたはメモリコントローラＨＭは、フラグセルＦＣに接続されたビット線ＢＬ
のデータラッチに“１”データ（書き込みを行なわない）を送付する。または、制御回路
５がフラグセルＦＣに接続されたビット線ＢＬのデータラッチに“１”データを設定する
。

制御回路５は、選択されているブロックの選択ゲート線ＳＧＤにＶｄｄを、選択ページ
ＰＧｓのワード線ＷＬ（選択ワード線ＷＬｓ）に書き込み電圧ＶＰＧＭ（例えば、２０Ｖ
）、選択ワード線ＷＬｓ以外の非選択ワード線ＷＬｎｓに通過電圧ＶＰＡＳＳ（１０Ｖ）
を印加する。すると、ビット線ＢＬがＶｓｓである場合、セルのチャネルが接地電圧Ｖｓ
ｓ、選択ワード線ＷＬｓが書き込み電圧ＶＰＧＭとなるため、メモリセルＭＣに電荷が注
入される。一方、ビット線が電圧Ｖｄｄである場合、セルのチャネルが接地電圧Ｖｓｓで
はなく、いわゆるセルフブーストにより、例えば、書き込み電圧ＶＰＧＭ／２程度になる
。このため、メモリセルＭＣには電荷が注入されない。

その結果、データラッチに保持されたデータが“０”データである時、図９（ａ）に示
すように、メモリセルＭＣのしきい値電圧が上昇し、メモリセルＭＣのしきい値電圧は“
ＬＭ”レベルに上昇する。また、データラッチに保持されたデータが“１”データである
時、メモリセルＭＣのしきい値電圧は変化せず、メモリセルＭＣのしきい値電圧は“Ｅ”
レベルのままである。

（ベリファイ動作：ＳＴ１３）
プログラム動作に続いてベリファイ動作が行われる。制御回路５及びビット線制御回路
２はビット線ＢＬをハイレベルに充電する。制御回路５は選択ワード線ＷＬｓにベリファ
イ電圧ＶＧＧ＿ＬＭＶを与える。なお、制御回路５は非選択ワード線ＷＬｎｓに“ＬＭ”
レベルの上限より少し高い読み出し電圧Ｖｒｅａｄを与える。

制御回路５は選択ゲート線ＳＧＳに電圧Ｖｄｄを与える。メモリセルＭＣのしきい値電
圧がベリファイ電圧ＶＧＧ＿ＬＭＶより高いメモリセルＭＣはオフする。このため、ビッ
ト線ＢＬはハイレベルのままである。また、閾値電圧がベリファイ電圧ＶＧＧ＿ＬＭＶよ
り低いセルはオンする。このため、ビット線ＢＬはロウレベル（接地電圧Ｖｓｓ）となる
。ここで、“ＬＭ”レベルに書き込まれるメモリセルＭＣの判断を行う。ここで、“ＬＭ
”レベルに書き込まれるメモリセルＭＣが“ＬＭ”レベルに書き込まれている場合は、制
御回路５はビット線ＢＬのデータラッチに“１”データ（書き込みを行わない）を設定す
る。

（判定：ＳＴ１４）
制御回路５は、全てのデータラッチに“１”データ（書き込みを行わない）となった場
合、または、規定数以上が“１”データとなった場合書き込み動作を終了する（ＳＴ１４
のＹ）。これ以外の場合は、制御回路５は再度プログラム動作（ＳＴ１２）を行う（ＳＴ
１４のＮ）。この場合、書き込み電圧ＶＰＧＭをステップアップして書き込み動作を行う
こともできる。

次に、上位ページのデータ書き込みを、図１２を用いて説明する。図１２は、上位ペー
ジのデータ書き込み動作の一例を示すフローチャートである。

（データセット：ＳＴ２１）
上位ページのデータ書き込み動作は、ホストまたはメモリコントローラＨＭからアドレ
スＡＤＤが送付される。このアドレスＡＤＤは下位ページのデータが書き込まれているペ
ージＰＧのアドレスである。制御回路５、ワード線制御回路３はこのアドレスＡＤＤに従
ってページＰＧを選択する。

次に、ホストまたはメモリコントローラＨＭから書き込みデータが入力され、ビット線
制御回路２内のデータラッチに記憶される。ここで、上位ページのデータ書き込み動作で
あるため、フラグセルＦＣにデータが書き込まれる。このため、ホストまたはメモリコン
トローラＨＭは、フラグセルＦＣに接続されたビット線ＢＬのデータラッチに“０”デー
タ（書き込みを行なう）を送付する。または、制御回路５がフラグセルＦＣに接続された
ビット線ＢＬのデータラッチに“０”データを設定する。

（内部データリード：ＳＴ２２）
下位ページのメモリセルＭＣのしきい値電圧が“Ｅ”レベルか“ＬＭ”レベルに属して
いるかを判断する。ここで、制御回路５は内部リード動作を行う。制御回路５及びビット
線制御回路２はビット線ＢＬをハイレベルに充電する。また、制御回路５は選択ワード線
ＷＬｓに、ＶＣＧ＿ＡＲ１を与え、非選択ワード線ＷＬｎｓ読み出し電圧Ｖｒｅａｄを与
える。

制御回路５は選択ゲート線ＳＧＳに電圧Ｖｄｄを与える。メモリセルＭＣのしきい値電
圧がベリファイ電圧ＶＧＧ＿ＬＭＶより高いメモリセルＭＣはオフする。このため、ビッ
ト線ＢＬはハイレベルのままである。また、メモリセルＭＣのしきい値電圧がベリファイ
電圧ＶＧＧ＿ＬＭＶより低いセルはオンする。このため、ビット線ＢＬはローレベル（接
地電圧Ｖｓｓ）となる。ここで、ビット線ＢＬに接続されたデータラッチが、ハイレベル
またはローレベルのデータを保持する。ここで、内部データリードの結果を記憶するデー
タラッチは、書き込みデータを記憶しているデータラッチとは別のデータラッチにするこ
とができる。

なお、制御回路５はフラグセルＦＣからデータを読み出してデータラッチにその結果を
保持しても良いし、読み出さなくても良い。

（プログラム動作：ＳＴ２３）
ホストまたはメモリコントローラＨＭから書き込みコマンドが入力されると、メモリセ
ルＭＣにデータの書き込み動作が開始される。内部データリードに基づいて、メモリセル
ＭＣのしきい値電圧が“Ｅ”レベルに属している場合で、データラッチに保持されるデー
タが“１”データの場合、制御回路５はメモリセルＭＣのしきい値電圧を“Ｅ”レベルの
ままとし、データラッチに保持されたデータが“０”データの場合、制御回路５はメモリ
セルＭＣのしきい値電圧を“Ａ”レベルに移動する。

また、メモリセルＭＣのしきい値電圧が“ＬＭ”レベルに属している場合で、データラ
ッチに保持されるデータが“１”データの場合、制御回路５はメモリセルＭＣのしきい値
電圧を“Ｂ”レベルに移動し、データラッチに保持されたデータが“０”データの場合、
制御回路５はメモリセルＭＣのしきい値電圧を“Ｃ”レベルに移動する。

なお、制御回路５はフラグセルＦＣのしきい値電圧を“Ｂ”レベルに移動する。この場
合、フラグセルＦＣに接続されるデータラッチのデータを参照しても良いし、データラッ
チのデータに関わらず、フラグセルＦＣのしきい値電圧を“Ｂ”レベルに移動するように
しても良い。

プログラム動作は、下位ページのプログラム動作（ＳＴ１２）と同じである。なお、制
御回路５はしきい値電圧を移動させるメモリセルＭＣ及びフラグセルＦＣに接続されるビ
ット線ＢＬのデータラッチに“０”データ（書き込みを行う）を設定し、しきい値電圧を
移動させないメモリセルＭＣに接続されるビット線ＢＬのデータラッチに“１”データ（
書き込みを行わない）を設定する。すなわち、同じページＰＧに属するメモリセルＭＣと
フラグセルＦＣは同時にしきい値電圧を移動することができる。

（ベリファイ動作：ＳＴ２４）
プログラム動作に続いてベリファイ動作が行われる。上位ページのベリファイ動作にお
いては、“Ａ”〜“Ｃ”レベルの判定を連続して行うことができる。制御回路５及びビッ
ト線制御回路２はビット線ＢＬをハイレベルに充電する。まず、制御回路５は選択ワード
線ＷＬｓにベリファイ電圧ＶＧＧ＿ＡＶを与える。ここで、“Ａ”レベルに書き込まれる
メモリセルＭＣの判断を行う。ここで、“Ａ”レベルに書き込まれるメモリセルＭＣが“
Ａ”レベルに書き込まれている場合は、制御回路５はビット線ＢＬのデータラッチに“１
”データ（書き込みを行わない）を設定する。同様に、“Ｂ”レベルに書き込まれるメモ
リセルＭＣ及びフラグセルＦＣの判断を行う。ここで、“Ｂ”レベルに書き込まれるメモ
リセルＭＣが“Ｂ”レベルに書き込まれている場合は、制御回路５はビット線ＢＬのデー
タラッチに“１”データ（書き込みを行わない）を設定する。また、フラグセルＦＣが“
Ｂ”レベルに書き込まれている場合は、制御回路５はビット線ＢＬのデータラッチに“１
”データ（書き込みを行わない）を設定する。同様に、“Ｃ”レベルに書き込まれるメモ
リセルＭＣの判断を行う。ここで、“Ｃ”レベルに書き込まれるメモリセルＭＣが“Ｃ”
レベルに書き込まれている場合は、制御回路５はビット線ＢＬのデータラッチに“１”デ
ータ（書き込みを行わない）を設定する。

一方、制御回路５は、規定のレベルに書き込まれていないメモリセルＭＣのデータラッ
チを“０”データに維持する。

なお、メモリセルＭＣとフラグセルＦＣは同時にベリファイ動作を行うことができる。

（判定：ＳＴ２５）
制御回路５は、全てのデータラッチに“１”データ（書き込みを行わない）となった場
合、または、規定数以上が“１”データとなった場合書き込み動作を終了する（Ｓ２５の
Ｙ）。これ以外の場合は、制御回路５は再度プログラム動作（Ｓ２３）を行う（Ｓ２５の
Ｎ）。この場合、書き込み電圧ＶＰＧＭをステップアップして書き込み動作を行うことも
できる。

次に、下位ページのデータ読み出しを、図１３を用いて説明する。図１３は、本実施形
態に係る不揮発性半導体記憶装置の下位ページのデータ読み出し動作の一例を示すフロー
チャートである。

（読み出し動作：ＳＴ３１）
先ず、ホストまたはメモリコントローラＨＭからアドレスＡＤＤが送付される。ここで
、アドレスＡＤＤは下位ページに書き込まれたデータのアドレスである。制御回路５、ワ
ード線制御回路３はこのアドレスＡＤＤに従ってページＰＧを選択する（選択ページＰＧ
ｓと称する）。ここで、制御回路５及びビット線制御回路２はビット線ＢＬをハイレベル
に充電する。制御回路５は選択ワード線ＷＬｓに読み出し電圧ＶＧＧ＿ＢＲ３を与える。
なお、制御回路５は非選択ワード線ＷＬｎｓに“Ｃ”レベルの上限より高い読み出し電圧
Ｖｒｅａｄを与える。

制御回路５は選択ゲート線ＳＧＳに電圧Ｖｄｄを与える。メモリセルＭＣのしきい値電
圧が読み出し電圧ＶＧＧ＿ＢＲ３より高いメモリセルＭＣはオフする。このため、ビット
線ＢＬはハイレベルのままである。また、しきい値電圧が読み出し電圧ＶＧＧ＿ＢＲ３よ
り低いメモリセルＭＣはオンする。このため、ビット線ＢＬはロウレベル（接地電圧Ｖｓ
ｓ）となる。この結果がデータラッチに記憶及び保持される。

ここで、選択ページＰＧｓに属する複数のメモリセルＭＣと複数のフラグセルＦＣを同
時に読み出すことができる。その結果、複数のメモリセルＭＣと複数のフラグセルＦＣか
らデータを読み出した結果がデータラッチに保持されている。

（フラグ判定：ＳＴ３２）
選択したページＰＧｓが上位ページ前か上位ページ後か判断する必要がある。そこで、
制御回路５はフラグセルＦＣに記憶されたデータを用いて、選択ページＰＧｓが上位ペー
ジ前か上位ページ後か判断する。ここで、選択ページＰＧｓが上位ページ前か上位ページ
後を判断するデータを「フラグデータ」と称する。

本実施の形態において、それぞれの複数の冗長領域１２−１〜１２−３に複数のフラグ
セルＦＣが配置されている。ここで、制御回路５はフラグデータを、フラグセルＦＣから
読み出されたデータの多数決、又は“０”データが書き込まれているフラグセルＦＣの数
が規定値以上であるかどうかにより判別する。このフラグ判定は後に詳細に説明する。

この“０”データが書き込まれているフラグセルＦＣの数を数える、及び、多数決の判
断には、周知のビット数カウント回路や多数決回路を用いることができる。

（再読み出し：ＳＴ３３）
上記ステップＳＴ３２において、フラグデータから上位ページ前であると判別された場
合、上位ページの書き込みは行われていない。このため、メモリセルＭＣのしきい値電圧
の分布は、図９（ａ）となっている。したがって、制御回路５は、メモリセルＭＣからデ
ータを読み出すため、制御回路５は選択ワード線ＷＬｓに読み出し電圧ＶＣＧ＿ＡＲ１(
又はＶＣＧ＿ＡＲ３)を与える。ここで、再度メモリセルＭＣからデータの読み出し動作
が実行される。ここで、データラッチに読み出されたデータが保持される。その後、制御
回路５は、データラッチに保持されたデータをホストまたはメモリコントローラＨＭに出
力する（ＳＴ３４）。

一方、ステップＳ３２において、フラグデータから上位ページ後であると判別された場
合、上位ページの書き込みが行われている。このため、メモリセルＭＣの閾値電圧分布は
、図９（ｂ）に示すようになっている。したがって、メモリセルＭＣからデータを読み直
す必要はない。その結果、制御回路５はデータラッチに保持されているデータをホストま
たはメモリコントローラＨＭに出力する（ＳＴ３４）。

なお、上位ページを読み出す場合は、制御回路５は下位ページと同様にフラグセルＦＣ
を用いてフラグデータを算出することができる。その後、フラグデータから上位ページ後
である事を確認し、読み出し電圧ＶＣＧ＿ＡＲ、ＶＣＧ＿ＣＲを用いて選択メモリセルＭ
Ｃｓのデータを読み出す。ただし、フラグセルＦＣからのデータ読み出し、及び、フラグ
データの算出は省略することができる。その結果、読み出し動作を高速化することができ
る。

（第１のフラグ判定方法）
制御回路５は、選択ページＰＧｓに属する全てのフラグセルＦＣのデータを用いて、フ
ラグデータを決定する。ここで、冗長領域１２はメモリセルアレイ１の中に分散して配置
されている。故に、複数のフラグセルＦＣもメモリセルアレイ１の中に分散して配置され
ていることになる。

例えば、制御回路５は、読み出し電圧ＶＣＧ＿ＢＲ３より大きいしきい値電圧を有する
フラグセルＦＣの数が読み出し電圧ＶＣＧ＿ＢＲ３以下のしきい値電圧を有するフラグセ
ルＦＣの数より多い場合、選択ページＰＧは上位ページ後であると判断する。一方、制御
回路５は、読み出し電圧ＶＣＧ＿ＢＲ３より大きいしきい値電圧を有するフラグセルＦＣ
の数が読み出し電圧ＶＣＧ＿ＢＲ３以下のしきい値電圧を有するフラグセルＦＣの数より
少ない場合、選択ページＰＧｓは上位ページ前であると判断する。

具体的には、本実施の形態に係る不揮発性半導体記憶装置の選択ページＰＧｓにｐ個（
ｐは３以上の自然数）のフラグセルが配置されているとする。ここで、読み出し電圧ＶＣ
Ｇ＿ＢＲ３より大きいしきい値電圧を有するフラグセルＦＣの数がｐ／２より多い場合は
選択ページＰＧｓは上位ページ前であると判断する。また、フラグセルＦＣの数が偶数個
である場合には、規定値を３／４＊ｐとし、読み出し電圧ＶＣＧ＿ＢＲ３より大きいしき
い値電圧を有するフラグセルＦＣの数が３／４＊ｐ個より多い場合は選択ページＰＧｓは
上位ページ前であると判断することもできる。

ここで、全てのフラグセルＦＣが不良となる可能性は限りなく小さい。さらに、一部の
フラグセルＦＣがパーティクル起因によって不良となったとしても、それ以外のフラグセ
ルＦＣでフラグデータの判断をすることができる。また、複数のフラグセルＦＣのデータ
を多数決で判断することにより、フラグデータの信頼性を高くすることができる。その結
果、不揮発性半導体記憶装置の製造歩留まりを向上させることができる。

（第２のフラグ判定方法）
制御回路５は、冗長領域１２−１〜１２−ｎのうち代表の冗長領域を選択して、フラグ
データを決定する。例えば、制御回路５は、ワード線制御回路３が配置されている側に近
い冗長領域１２に配置された複数のフラグセルＦＣのデータを用いてフラグデータを決定
する。

ワード線制御回路３から遠い位置では選択ワード線ＷＬｓの抵抗による電位降下が発生
する。そのため、フラグセルＦＣに記憶されたデータが正確に判断できない場合がある。
一方、ワード線制御回路３に近い位置では選択ワード線ＷＬｓの抵抗による電位降下は殆
ど発生しない。よって、制御回路５はフラグセルＦＣに記憶されたデータを正確に判断す
ることができる。

例えば、図１４に示すように、ブロック毎にワード線制御回路３が接続される位置が変
わる場合がある。図１４に示すメモリセルアレイ１はＹ方向にＪ個（Ｊは２以上の自然数
）のブロックＢＬＫが配置されている。ここで、奇数番目のブロックＢＬＫのワード線Ｗ
Ｌ、選択ゲート線ＳＧＳ，ＳＧＤはＸ方向において左側のワード線制御回路３−１に接続
されている。一方、偶数番目のブロックＢＬＫのワード線ＷＬ、選択ゲート線ＳＧＳ，Ｓ
ＧＤはＸ方向において右側のワード線制御回路３−２に接続されている。そこで、制御回
路５は、ワード線制御回路３から近い位置に配置された冗長領域１２ＳのフラグセルＦＣ
を用いてフラグデータを決定する。図１４に置いては、奇数番目のブロックＢＬＫの冗長
領域１２Ｓはワード線制御回路３−１に配置され、偶数番目のブロックＢＬＫの冗長領域
１２Ｓはワード線制御回路３−２に配置されている。

例えば、制御回路５は、ワード線制御回路３から近い位置に配置された冗長領域１２Ｓ
の複数のフラグセルＦＣから読み出したデータの多数決、または、規定値よりも大きいか
どうかの判断などを行う。具体的には、制御回路５は、冗長領域１２Ｓに配置されたフラ
グセルＦＣのしきい値電圧を用いて、読み出し電圧ＶＣＧ＿ＢＲ３より大きいしきい値電
圧を有するフラグセルＦＣの数が読み出し電圧ＶＣＧ＿ＢＲ３以下のしきい値電圧を有す
るフラグセルＦＣの数より多い場合、選択ページＰＧは上位ページ後であると判断する。
一方、制御回路５は、冗長領域１２Ｓに配置されたフラグセルＦＣのしきい値電圧を用い
て、読み出し電圧ＶＣＧ＿ＢＲ３より大きいしきい値電圧を有するフラグセルＦＣの数が
読み出し電圧ＶＣＧ＿ＢＲ３以下のしきい値電圧を有するフラグセルＦＣの数より少ない
場合、選択ページＰＧは上位ページ前であると判断する。その結果、フラグデータを正確
に判定することができる。

なお、制御回路５は複数個の冗長領域１２Ｓを用いてフラグデータを決定しても良い。
例えば、図１４に示す場合において、ワード線制御回路３に近い方から２つの冗長領域１
２を用いる場合などである。その結果、複数の位置に配置された冗長領域１２を用いてフ
ラグデータを決定するため、フラグデータを正確に判定することができる。

（第３のフラグ判定方法）
制御回路５は、それぞれの冗長領域１２−１〜１２−ｎにおいて、第１のフラグデータ
を算出し、第１のフラグデータを用いて最終的なフラグデータを決定する。

例えば、ワード線ＷＬの局所的な細り、または、断線が発生する場合がある。局所的な
細り、または、断線が発生した箇所を異常箇所と称する。この場合、ワード線制御回路３
から見て、ワード線ＷＬの異常箇所より先のメモリセルＭＣ及びフラグセルＦＣは正確に
データを読み出すことができない。しかし、ユーザデータを記憶したメモリセルＭＣであ
ればＥＣＣ（Error-Correcting Code）による訂正により読み出せる場合がある。一方、
動作高速化やパリティビット削減のため、フラグデータＦＣはＥＣＣによる訂正の対象外
である場合が多い。

例えば、冗長領域１２−１がワード線制御回路３に最も近く、冗長領域１２−（ｋ−１
）と冗長領域１２−ｋのワード線ＷＬで異常箇所が発生したとする。この場合、冗長領域
１２−ｋに属するフラグセルＦＣのデータは正確に読み出すことができない。一方、冗長
領域１２−１〜１２−（ｋ−１）に属するフラグデータＦＣのデータは正確に読み出すこ
とができる。

例えば、制御回路５は、それぞれの冗長領域１２−１〜１２−ｋの複数のフラグセルＦ
Ｃから読み出したデータの多数決、または、規定値よりも大きいかどうかの判断などを計
算する。具体的には、制御回路５は、それぞれの冗長領域１２−１〜１２−ｋに配置され
たフラグセルＦＣのしきい値電圧を用いて、読み出し電圧ＶＣＧ＿ＢＲ３より大きいしき
い値電圧を有するフラグセルＦＣの数が読み出し電圧ＶＣＧ＿ＢＲ３以下のしきい値電圧
を有するフラグセルＦＣの数より多い場合、第１フラグデータを“０”データとする。一
方、制御回路５は、それぞれの冗長領域１２−１〜１２−ｋに配置されたフラグセルＦＣ
のしきい値電圧を用いて、読み出し電圧ＶＣＧ＿ＢＲ３より大きいしきい値電圧を有する
フラグセルＦＣの数が読み出し電圧ＶＣＧ＿ＢＲ３以下のしきい値電圧を有するフラグセ
ルＦＣの数より少ない場合、第１フラグデータを“１”データとする。その結果、ｋ個の
第１フラグデータが算出される。

制御回路５は、ｋ個の第１フラグデータを多数決、または、規定値よりも大きいかどう
かの判断などにより、最終的なフラグデータを算出する。その結果、一部の冗長領域１２
のフラグセルＦＣに不良が発生しても正確にフラグデータを決定することができる。

（フラグ判定方法の変形例）
それぞれの冗長領域１２−１〜１２−ｋは複数のフラグセルＦＣを有している。ここで
、メモリセルアレイ領域１１に隣接するフラグセルＦＣはデータパターンの都合上、デー
タの信頼性が悪くなる場合がある。

そこで、制御回路５は、それぞれの冗長領域１２−１〜１２−ｋが有するフラグセルＦ
Ｃのうち、両端のフラグセルＦＣを除いて多数決、または、規定値よりも大きいかどうか
の判断などを取る。この変形例は第１乃至第３の判定方法に適用することができる。その
結果、フラグデータの信頼性を高くすることができる。

（冗長領域の配置位置）
冗長領域１２−１〜１２−ｋはメモリセルアレイ１中に均等に配置されていることが好
ましい。メモリセルアレイ中に偶発的な不良に対応するためである。

しかし、メモリセルアレイ１は繰り返しパターンであるため、ワード線方向において、
メモリセルアレイ１の端部に集中して発生する不良、セルアレイの中央部に集中して発生
する不良なども存在する。

ここで、図２に示すように、少なくともメモリセルアレイ１の両端部及び中央部の３カ
所に配置されていれば、不揮発性半導体記憶装置の製造歩留まりを向上させることができ
る。すなわち、メモリセルアレイ１の端部に不良が集中して発生した場合は、メモリセル
アレイ１の中央部に配置された冗長部のフラグセルでフラグデータを決定することができ
る。また、メモリセルアレイ１の中央部に不良が集中して発生した場合は、メモリセルア
レイ１の端部に配置された冗長領域１２のフラグセルＦＣでフラグデータを決定すること
ができる。

また、図１５に示すように、少なくともメモリセルアレイ１の両端部及び両端部以外の
２カ所に配置することもできる。すなわち、不良が集中して発生しやすい場所を回避する
ように冗長領域１２を配置することができる。図１５の例では、冗長領域１２−２、１２
−３が、不良が集中して発生しにくい場所に相当する。その結果、両端部と中央部に不良
が発生した場合でも、両端部及び中央部以外に配置された冗長領域１２のフラグセルＦＣ
でフラグデータを決定することができる。なお、図１５では、両端部及び両端部以外の２
カ所に配置しているが、少なくとも両端部及び両端部以外の１カ所に配置されていれば上
記効果を有する。また、両端部の冗長領域１２−１、１２−４が配置されていなくても上
記効果を有する。

さらに、不揮発性半導体記憶装置は図１６に示すように複数のメモリセルアレイ１（メ
モリセルアレイ１−１と１−２）を有する場合もある。この時、メモリセルアレイ１−１
、１−２の端部は、Ｘ方向において、半導体記憶装置の端部と、半導体記憶装置の端部と
反対側（中央部）の２つが存在する。

ここで、図１６に示すように、少なくともメモリセルアレイ１の両端部及び中央部の３
カ所に配置されていれば、不揮発性半導体装置全体としてみれば、冗長領域１２が両端部
、中央部及び両端部または中央部以外の領域に配置されているといえる。その結果、半導
体記憶装置の製造歩留まりを向上させることができる。また、冗長領域１２の数を減らす
ことにより不揮発性半導体記憶装置の大きさを小さくすることができる。なお、図１６で
は、メモリセルアレイ１が２つの場合を示しているが、メモリセルアレイ１が３個以上配
置されても上記の効果を有する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。

１…メモリセルアレイ、２…ビット線制御回路、３…ワード線制御回路、５…制御回路
、６…電圧供給回路、７…ドライバ、１１…メモリセルアレイ領域、１２…冗長領域、Ｍ
Ｃ…メモリセル、ＦＣ…フラグセル、ＷＬ…ワード線、ＢＬ…ビット線。

Claims

第１の方向に複数個配置されたメモリセルとフラグセルを有する複数の冗長領域と、前
記第１の方向に延びる複数のワード線と、前記第１の方向と交差する第２の方向に延びる
複数のビット線を有するメモリセルアレイと、
制御回路とを具備し、
前記メモリセルと前記フラグセルは前記複数のワード線のうち１つで共通接続されたペ
ージを構成し、前記複数の冗長領域は前記メモリセルアレイ中に分散されるように配置さ
れていることを特徴とする不揮発性半導体記憶装置。
前記ページが前記第２の方向に複数個配置され、前記第２の方向に並んだ前記メモリセ
ルがメモリセルストリングを構成し、前記第２の方向に並んだ前記フラグセルがフラグセ
ルストリングを構成し、
前記複数のビット線は前記メモリセルストリング、及び、前記フラグセルストリングの
一端に電気的に接続されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記第１方向において、前記複数の冗長領域は、少なくとも前記メモリセルアレイ中の
両端部及び前記両端部以外の１カ所に配置されていることを特徴とする請求項１または２
に記載の不揮発性半導体記憶装置。
前記制御回路は前記複数の冗長領域が有する前記フラグセルに記憶されたデータを用い
てフラグデータを生成することを特徴とする請求項１乃至３のいずれかに記載の不揮発性
半導体記憶装置。
それぞれの前記複数の冗長領域は複数個の前記フラグセルを有し、前記制御回路は前記
複数の冗長領域のうち少なくとも１つの冗長領域に配置された前記フラグセルに記憶され
たデータを用いてフラグデータを生成することを特徴とする請求項１乃至３のいずれかに
記載の不揮発性半導体記憶装置。
それぞれの前記複数の冗長領域は複数個の前記フラグセルを有し、前記制御回路は前記
複数個の前記フラグセルに記憶されたデータを用いて複数の第１フラグデータを生成し、
前記複数の第１フラグデータを用いて第２フラグデータを生成することを特徴とする請求
項１乃至３のいずれかに記載の不揮発性半導体記憶装置。