TWI621125B - 記憶體之讀取方法與裝置 - Google Patents

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郭乃萍
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旺宏電子股份有限公司
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一種記憶體之複數個記憶體晶胞之一目標字元線之讀取資料方法,包括:決定該目標字元線之一干擾狀態。該干擾狀態反應一相鄰字元線對該目標字元線之該些記憶體晶胞之一干擾。該方法更包括:根據該目標字元線之該干擾狀態,決定該目標字元線之一讀取電壓;以及施加該讀取電壓至該目標字元線之該些記憶體晶胞。

Description

記憶體之讀取方法與裝置
本案是有關於一種讀取半導體記憶體之方法,且特別是有關於一種根據干擾狀態來調整讀取臨界電壓之方法。
在半導體記憶體中,記憶體晶胞之臨界電壓改變可藉由改變在記憶體晶胞之儲存層內所儲存的電荷量而達成。因而,藉由儲存不同電荷量,記憶體晶胞可儲存不同資料。例如,對於單位元記憶體晶胞,儲存層內沒有電荷的狀態可代表邏輯0或1,而儲存層內有電荷的狀態可代表邏輯1或0。以另一例來說,在多位元記憶體晶胞中,例如,雙位元記憶體晶胞,藉由儲存不同電荷量,不同狀態可代表邏輯00,01,10與11。不同狀態下的記憶體晶胞具有不同臨界電壓。因為,為決定記憶體晶胞中所儲存的資料,讀取電壓(高於在低臨界狀態下的臨界電壓但低於高臨界狀態下的臨界電壓)被施加至記憶體晶胞,以決定此記憶體晶胞是否已被程式化至高臨界狀態。
將資料存在半導體記憶體之記憶體晶胞內的過程也稱為「程式化(programming)」。在半導體記憶體之程式化過程中,程式化電壓施加至記憶體晶胞,以將電荷注入至各記憶體晶胞之 儲存層,將這些記憶體晶胞程式化至高臨界態。然而,因為在半導體記憶體中之記憶體晶胞彼此緊密排列,程式化其中一個記憶體晶胞可能影響其相鄰記憶體晶胞,因而意外地改變相鄰記憶體晶胞之臨界電壓。此現象也稱為程式化干擾。
例如,在包括單位元記憶體晶胞之半導體記憶體中,記憶體晶胞可逐頁(page)程式化,各頁包括耦合至相同字元線的該些記憶體晶胞。在本案中,「字元線」也代表耦合至該字元線之該些記憶體晶胞之集合。因此,耦合至字元線之記憶體晶胞可稱為該字元線之記憶體晶胞,或者屬於該字元線之記憶體晶胞。在程式化後,頁中的記憶體晶胞成為兩個群組,其中一個群組具有低臨界電壓,而另一群組具有高臨界電壓。實際上,相同群組之記憶體晶胞未必具有完全相同的臨界電壓,但該些臨界電壓則落於某一範圍內。例如,低臨界態的記憶體晶胞之臨界電壓可能落於VL1至VL2的範圍內,而高臨界態的記憶體晶胞之臨界電壓可能落於VH1至VH2的範圍內。記憶體晶胞處於低臨界態或高臨界態(亦即,該記憶體晶胞儲存邏輯0或邏輯1)可由施加讀取電壓VR來決定,其中,讀取電壓VR高於VL2但低於VH1,且決定該記憶體晶胞是導通或關閉。
然而,因為程式化干擾,當在程式化一頁時,相鄰頁可能被影響。因此,在相鄰頁中,低臨界態的記憶體晶胞之臨界電壓範圍可能偏移至VL1 至VL2 ,高臨界態的記憶體晶胞之臨界電壓範圍可能偏移至VH1 至VH2 。如果先前所選的讀取 電壓VR低於VL2 ,則實際上處於低臨界態的某些記憶體晶胞可能被錯誤地決定為高臨界態。因此,在此情況下,為正確地決定記憶體晶胞之狀態,必須使用高於VL2 但低於VH2 的不同(alternative)讀取電壓VR
表1與第1A圖至第1E圖顯示包括雙位元記憶體晶胞之半導體記憶體之例子。表1顯示包括雙位元記憶體晶胞之半導體記憶體之程式化方式。在此例中,顯示半導體記憶體之一個區塊(block)。此區塊內的記憶體晶胞被分為128個群組,各群組屬於各別字元線,如表1中之編號0,1,…127。各記憶體晶胞可儲存最低有效位元(Least Significant Bit,LSB)與最高有效位元(Most Significant Bit,MSB)。相同字元線的LSB或MSB形成一頁,因此,半導體記憶體包括共256頁。在程式化過程中,半導體記憶體逐頁地程式化,如表1所示,根據程式化順序,將該些頁編號為0,1,…255。例如,頁0包括WL 0的LSB,且最先被程式化,頁1包括WL 1的LSB,且接著被程式化,頁255包括WL 127的MSB,且最後被程式化。
第1A圖至第1E圖顯示,於頁3,4,5,6與8被程式化後的WL2的記憶體晶胞之分佈。在本案中,字元線之記憶體晶胞之分佈代表將多個記憶體晶胞畫成臨界電壓之函數。例如,在第1A圖至第1E圖中,橫軸代表臨界電壓,而縱軸代表具有某一臨界電壓之記憶體晶胞數量。再次參照表1,頁3與6屬於WL2,而頁4,5與8屬於WL2的相鄰字元線(WL1與WL3)之一,且當WL2之一或兩頁被程式化後,頁4,5與8會被程式化。
如第1A圖所示,在頁3(WL2之LSB)被程式化後,WL2的記憶體晶胞分為兩個群組。此時,決定WL2之記憶體晶胞之狀態的理想讀取電壓是VR3。如第1B圖所示,在頁4被程式化後,WL2的記憶體晶胞之分佈被干擾△4所偏移,此干擾△4是因為程式化WL2的記憶體晶胞的頁4的影響所導致。此種干擾也稱為程式化干擾。因為此偏移,如果在頁4的程式化之後仍使用VR3來當成讀取電壓的話,則WL2的某些記憶體晶胞,實際上屬於低臨界態,將會被錯誤地決定為高臨界態。因而,為減少誤 差,在決定WL2的記憶體晶胞的狀態時,必須使用不同的理想讀取電壓VR4。相似地,如第1C圖所示,對頁5的程式化導致對WL2的記憶體晶胞分佈的干擾△5,且此時的理想讀取電壓變成VR5
甚至,如第1D圖所示,在頁6(WL2的MSB)程式化後,WL2的記憶體晶胞更分為4個群組,分別代表邏輯00,01,10與11。此時,決定WL2的記憶體晶胞的狀態的理想讀取電壓是VR6L、VR6M1與VR6M2,其中,VR6L用於決定記憶體晶胞之LSB,而VR6M1與VR6M2則用於決定記憶體晶胞之MSB。在頁8被程式化後,如第1E圖所示,WL2的記憶體晶胞之分佈被干擾△8所偏移,此干擾△8是因為程式化WL2的記憶體晶胞的頁8的影響所導致。因此,理想讀取電壓分別變為VR8L、VR8M1與VR8M2
由上例可看出,如果在半導體記憶體之不同程式化階段中仍使用相同讀取電壓,某些記憶體晶胞可能會被讀取錯誤,因而,位元錯誤率將會提高。
本案提出一種記憶體之複數個記憶體晶胞之一目標字元線之讀取資料方法。該方法包括:決定該目標字元線之一干擾狀態。該干擾狀態反應一相鄰字元線對該目標字元線之該些記憶體晶胞之一干擾。該方法更包括:根據該目標字元線之該干擾狀態,決定該目標字元線之一讀取電壓;以及施加該讀取電壓至該目標字元線之該些記憶體晶胞。
本案提出一種記憶體裝置,包括:一記憶體晶胞區與一控制電路。該記憶體晶胞區包括一目標字元線之複數個第一記憶體晶胞,以及相鄰於該目標字元線之一相鄰字元線之複數個第二記憶體晶胞。該控制電路決定該目標字元線之一干擾狀態。該干擾狀態反應該相鄰字元線對該目標字元線之該些第一記憶體晶胞之一干擾。該控制電路更根據該目標字元線之該干擾狀態,決定該目標字元線之一讀取電壓;以及施加該讀取電壓至該目標字元線之該些第一記憶體晶胞。
為了對本案之上述及其他方面有更佳的瞭解,下文特舉實施例,並配合所附圖式,作詳細說明如下:
△4、△5、△8‧‧‧干擾
VR3、VR4、VR5、VR6M1、VR8M1、VR6L、VR8L、VR6M2、VR8M2‧‧‧讀取電壓
100‧‧‧半導體記憶體
102‧‧‧記憶體晶胞區
103‧‧‧記憶體晶胞
104‧‧‧控制電路
106‧‧‧解碼電路
202-206‧‧‧步驟
102-1‧‧‧資料區
102-2‧‧‧冗餘區
BL0,,…,BLy+n-1‧‧‧位元線
WLx,…WLx+m-1‧‧‧字元線
VR‧‧‧讀取電壓
Vpass‧‧‧通過電壓
WLp,WLp+1,WLp+2‧‧‧字元線
BLq-BLq+5‧‧‧位元線
第1A圖至第1E圖繪在程式化後,表1之WL2上的記憶體晶胞分佈。
第2圖繪示依照本案實施例的半導體記憶體。
第3圖繪示依照本案實施例的讀取半導體記憶體所存資料之方法流程圖。
第4A圖與第4B圖繪示依照本案實施例的指令。
第5圖繪示依照本案實施例的半導體記憶體之一部份。
第6圖繪示依照本案實施例的半導體記憶體之冗餘區之放大圖示,顯示棋盤式干擾感應樣式。
本案實施例包括具有輸出補償之半導體裝置。
在底下,本案實施例將參考附圖而描述。在可能的情況下,相同參考符號於該些附圖中代表相同或相似部份。
第2圖繪示依照本案實施例的半導體記憶體100。半導體記憶體100包括:記憶體晶胞區102、控制電路104與解碼電路106。記憶體晶胞區102包括複數個記憶體晶胞103,排列成陣列且用於儲存資料。記憶體晶胞103例如可為非揮發性記憶體晶胞。根據本案,記憶體晶胞區102也包括複數條字元線與複數條位元線,以存取記憶體晶胞。因此,記憶體晶胞103分成複數個群組,各群組耦合至一字元線。如上述,耦合至相同字元線之記憶體晶胞103也稱為該字元線之記憶體晶胞或屬於該字元線之記憶體晶胞,而「字元線」也用於代表耦合至該字元線之該些記憶體晶胞之集合。
控制電路104控制半導體記憶體100的操作,例如,記憶體晶胞103之程式化與從記憶體晶胞103讀取資料。例如,控制電路104產生控制指令,例如讀取指令,以送至解碼電路106。解碼電路106耦合於控制電路104與記憶體晶胞區102之記憶體晶胞103之間,用於解碼與執行由控制電路104所傳來的控制指令,但如,寫入資料至記憶體晶胞103或讀出資料。控制電路104與解碼電路106可統稱為半導體記憶體100之控制部份。在某些實施例中,控制部份可更包括用於控制半導體記憶體100之其他部份。
在某些實施例中,半導體記憶體100可更包括儲存 (storage),例如非暫態電腦可讀取儲存媒介,其中可儲存有指令,當半導體記憶體100執行指令時,可讓半導體記憶體100執行操作,例如本案實施例之方法。在某些實施例中,儲存可為控制104之一部份。在某些實施例中,半導體記憶體100可耦合至該儲存,亦即,該儲存可以是半導體記憶體100的外部裝置。
第3圖繪示依照本案實施例的讀取半導體記憶體所存資料之方法200之流程圖。在方法200中,決定目標字元線之讀取電壓VR可藉由決定該目標字元線之干擾狀態,亦即,相鄰字元線之程式化干擾造成該目標字元線之記憶體晶胞之干擾。因此,目標字元線之干擾狀態代表一或多相鄰字元線對該目標字元線之干擾。如上述,相鄰字元線可具有不同程式化狀態。相鄰字元線之各不同程式化狀態可以造成對該目標字元線之不同影響,導致該目標字元線之不同讀取電壓。
如第3圖所示,在步驟202中,半導體記憶體100決定該目標字元線之干擾狀態。在步驟204中,半導體記憶體100根據干擾狀態決定該目標字元線之讀取電壓。在步驟206中,半導體記憶體100施加所決定的讀取電壓,以從該目標字元線之記憶體晶胞103讀出資料。
一般而言,在正常狀況下,半導體記憶體之區塊在讀取操作執行之前已被完全程式化,亦即,相鄰字元線對該目標字元線之干擾已發生。例如,對於表1之區塊,於正常狀況下,在對該區塊執行讀取操作之前,干擾△4、△5與△8已發生。在 正常狀況下的干擾狀態也稱為「完全干擾狀態」。根據本案,當目標字元線處於完全干擾狀態下時,正常讀取電壓可施加至該目標字元線。
另一方面,有時,讀取操作的執行早於一或多個相鄰字元線的程式化,亦即,並非由相鄰字元線的所有干擾都存在。在相鄰字元線所導致的某些干擾的情況下,目標字元線之干擾狀態也稱為「部份干擾狀態」。相似地,在相鄰字元線都沒導致干擾的情況下,目標字元線之干擾狀態也稱為「無干擾狀態」。根據本案,在部份干擾狀態或無干擾狀態下,可施加不同讀取電壓至目標字元線。可根據干擾狀態來決定此不同讀取電壓之值。
在本案中,施加正常讀取電壓的讀取模式也稱為正常讀取模式,而在正常讀取模式下的讀取操作也稱為正常讀取。相似地,施加不同(alternative)讀取電壓的讀取模式也稱為不同讀取模式,而在不同讀取模式下的讀取操作也稱為不同讀取。
在某些實施例中,目標字元線的干擾狀態可由檢查一或多相鄰字元線之程式化狀態而決定。字元線的程式化狀態代表該字元線的記憶體晶胞目前正處於程式化操作的哪一個階段。例如,對於單位元半導體記憶體,字元線的程式化狀態可代表該字元線的記憶體晶胞是否已被程式化。另一例而言,對於雙位元半導體記憶體,字元線的程式化狀態可代表,該字元線的記憶體晶胞全都未被程式化,或者,該字元線的LSB頁已被程式化但該字元線的MSB未被程式化,或者,該字元線的ISB與MSB皆已 被程式化。
如上述,半導體記憶體100的記憶體晶胞103的程式化被控制電路104所控制。亦即,控制電路104產生並送出控制指令至解碼電路106,該解碼電路106接著解碼並執行指令。控制指令包括程式化指令,用以將記憶體晶胞區102中的記憶體晶胞103程式化。在某些實施例中,記憶體晶胞區102的頁可依序被程式化,因此控制電路104可得知最後被程式化的頁。在此情況下,相鄰字元線的程式化狀態可由控制電路104根據控制電路104的記錄而決定。因此,控制電路104可發出一或多個特殊指令,以指令要施加不同讀取電壓至目標字元線。此種特殊指令可相關於一或多個讀取指令,以讀取一或多個目標字元線的記憶體晶胞103。
例如,第4A圖與第4B圖繪示依照本案實施例的兩個範例指令。如上述,控制電路104根據一或多相鄰字元線的程式化狀態來決定是否需要對目標字元線施加另一讀取電壓。在某些實施例中,在決定需要對目標字元線施加另一讀取電壓後,控制電路104產生前置(prefix)指令並附加於該目標字元線的讀取指令之前,如第4A圖所示。在此例下,控制電路104可產生前置指令,給需要不同讀取的各目標字元線。在對該目標字元線執行不同讀取之後,後續讀取指令的讀取模式回至正常讀取模式,直到控制電路104下次決定需要不同讀取模式為止。例如,如第4A圖所示,在讀取指令X前附加前置指令(Prefix Cmd)。因此,當 接收到指令串時,解碼電路106在不同讀取模式下執行讀取指令X。由控制電路104所產生的後續讀取指令,亦即,讀取指令X+1與讀取指令X+2,則未附加前置指令,因此,是在正常讀取模式下執行。
在本案中,多種指令可當成前置指令,以指示相鄰字元線的程式化狀態。例如,如上述,半導體記憶體100可為雙位元記憶體。控制電路104可發出0xF1當成前置指令,以代表,以頁程式化順序來看,在該目標字元線之前的相鄰字元線(也稱為「前」字元線)的MSB頁未被程式化。因此,這些頁可依表1的順序來程式化,前字元線的MSB未被程式化的情況下,目標字元線的干擾狀態是無干擾狀態。另外,控制電路104可發出0xF2當成前置指令,以代表,「前」字元線的MSB頁已被程式化,但在目標字元線後的相鄰字元線(也可稱為下一字元線)的LSB頁未被程式化。在此情況下,目標字元線的干擾狀態是第一部份干擾狀態。甚至,控制電路104可發出0xF3當成前置指令,以代表,下一字元線的LSB頁已被程式化,但下一字元線的MSB頁未被程式化。在此情況下,目標字元線的干擾狀態是第二部份干擾狀態,其不同於第一部份干擾狀態。根據本案,當下一字元線的MSB頁已被程式化,該字元線的干擾狀態是完全干擾狀態,其不需要不同讀取,因此,控制電路104不發出前置指令。
在某些實施例中,用以取代前置指令,控制電路104可發出一對特殊指令,以代表,在該對特殊指令之間的讀取指令 必需在不同讀取模式下被執行。該對特殊指令包括模式進入指令與模式退出指令,如第4B圖所示。在第4B圖中,模式進入指令與模式退出指令的排列可包夾著讀取指令Y與讀取指令Y+1。因而,讀取指令Y與讀取指令Y+1必需在不同讀取模式下被執行。相對之下,讀取指令Y+2與讀取指令Y+3未被模式進入指令與模式退出指令包夾著,因此,可在正常模式下執行。
根據本案,當接收到具有一或多特殊指令的指令串時,解碼電路106根據指令串來決定目標字元線的讀取電壓。例如,如果利用第4A圖的指令串,且目標字元線的讀取指令未附加前置指令,則解碼電路106決定目標字元線處於完全干擾狀態。在此情況下,解碼電路106決定對該目標字元線施加正常讀取電壓,亦即,該目標字元線的讀取操作必須執行於正常讀取模式下。另一方面,如果目標字元線的讀取指令之前附加有前置指令,則解碼電路106決定目標字元線處於無干擾狀態或部份干擾狀態。在此情況下,解碼電路106決定對該目標字元線施加不同讀取電壓,亦即,該目標字元線的讀取操作必須執行於不同讀取模式下。根據本案,可根據前置指令來決定不同讀取電壓的電壓值。
在上述例子中,相鄰字元線的程式化狀態以及目標字元線的讀取電壓由控制電路104根據程式化方式來決定。在其他實施例中,目標字元線的干擾狀態與讀取電壓可利用記憶體晶胞區102內的特殊程式化樣式(pattern)來決定。亦即,目標字元線的讀取電壓可「內部」決定,而無需控制電路104所傳出的特 殊指令。
第5圖繪示依照本案實施例的半導體記憶體100之一部份(例如一個區塊)。在第5圖中,在記憶體晶胞區102內部,排列著彼此交叉的m條字元線(WLx,…WLx+m-1)與y+n條位元線(BL0,…BLy-1,BLy,BLy+1,…BLy+n-1)。第5圖的各交叉處相關於一記憶體晶胞(未示出)。字元線耦合至解碼電路106,其施加讀取電壓VR(正常讀取電壓或不同讀取電壓)至目標字元線(第5圖的例中是WLx+2)並施加通過電壓Vpass至其他字元線。
如第5圖所示,記憶體晶胞區102分成兩區:資料區102-1與冗餘區102-2。資料區102-1包括相關於位元線BLy,BLy+1,…BLy+n-1的記憶體晶胞,且用於儲存例如使用者資料。資料區102-1內的記憶體晶胞也稱為資料晶胞。冗餘區102-2包括相關於位元線BL0,…BLy-1的記憶體晶胞,且用於儲存其他資訊,例如用於決定目標字元線的干擾狀態與讀取電壓的資訊。冗餘區102-2內的記憶體晶胞也稱為冗餘晶胞。
在某些實施例中,字元線的冗餘晶胞可用於儲存程式化旗標,其代表該字元線的程式化狀態。亦即,不同旗標可編碼至冗餘晶胞內,以代表相關字元線的不同程式化狀態。藉由讀取字元線的程式化旗標,半導體記憶體100可得知字元線的程式化狀態。例如,藉由讀取目標字元線的相鄰字元線的程式化旗標,半導體記憶體100可決定該相鄰字元線的程式化狀態。
當字元線正在被程式化時,該字元線的旗標可編碼 至冗餘晶胞內。多種方式可應用至旗標,例如,程式化冗餘晶胞與未程式化冗餘晶胞的不同數量。在本案中,程式化晶胞也稱為在程式化狀態下的晶胞,而未程式化晶胞也稱為已抹除晶胞或在抹除狀態下的晶胞。因而,決定字元線的程式化狀態可實施為,決定已程式化冗餘晶胞數量或已抹除冗餘晶胞數量之至少一者。例如,假設半導體記憶體100是雙位元記憶體,且各字元線有100個冗餘晶胞。對於包括超過90個已程式化冗餘晶胞與少於10個已抹除晶胞的字元線,該字元線的程式化旗標可用於代表該字元線已為非程式化狀態,亦即,已抹除狀態。對於包括超過40個已程式化冗餘晶胞與少於10個已抹除晶胞的字元線,該字元線的程式化旗標可用於代表該字元線已為LSB已程式化狀態,亦即,該字元線的LSB頁已被程式化。對於包括少於10個已程式化冗餘晶胞與超過90個已抹除晶胞的字元線,該字元線的程式化旗標可用於代表該字元線已為LSB/MSB已程式化狀態,亦即,該字元線的LSB頁與MSB頁都已被程式化。另一例而言,對於包括少於25個已程式化冗餘晶胞的字元線,該字元線的程式化旗標可用於代表該字元線為已抹除狀態;對於包括25個或多個25個但少於75個已程式化冗餘晶胞的字元線,該字元線的程式化旗標可用於代表該字元線為LSB已程式化狀態;對於包括75個或多個75個已程式化冗餘晶胞的字元線,該字元線的程式化旗標可用於代表該字元線為LSB/MSB已程式化狀態。
在某些實施例中,目標字元線的干擾狀態可根據存 於冗餘區102-2的冗餘晶胞內的干擾感測樣式來決定。例如,當正在對一字元線程式化時,該字元線的冗餘晶胞可以小群組來交替式程式化,例如,三個冗餘晶胞形成一個小群組。則,當下一字元線要被程式化時,下一字元線的冗餘晶胞也可以小群組來交替式程式化,但以相反方式。在本案中,包括已抹除冗餘晶胞的群組也可稱為已抹除群組,而包括已程式化冗餘晶胞的群組也可稱為已程式化群組。程式化方式所導致的樣式中,已程式化冗餘晶胞群組與已抹除冗餘晶胞群組是交替的。此種樣式在此稱為「棋盤式樣式」。例如,第6圖繪示依照本案實施例的半導體記憶體之冗餘區102-2之放大圖示,顯示棋盤式樣式。在第6圖中顯示出三條字元線WLp,WLp+1,WLp+2,六條位元線BLq-BLq+5,及相關冗餘晶胞的程式化狀態。在交叉處的符號「P」代表該冗餘晶胞已被程式化,而在交叉處的符號「E」代表該冗餘晶胞已被抹除。
在第6圖的棋盤式樣式中,字元線WLp與WLp+2具有相同的程式化方式,亦即,相關於位元線BLq、BLq+1與BLq+2的冗餘晶胞,也分別可稱為第q個冗餘晶胞、第q+1個冗餘晶胞與第q+2個冗餘晶胞,被設計成處於已程式化狀態,而相關於位元線BLq+3、BLq+4與BLq+5的冗餘晶胞,也分別可稱為第q+3個冗餘晶胞、第q+4個冗餘晶胞與第q+5個冗餘晶胞,被設計成處於已抹除狀態。另一方面,介於字元線WLp與WLp+2之間的字元線WLp+1具有「相反」程式化方式,亦即,字元線WLp+1的第q 個冗餘晶胞、第q+1個冗餘晶胞與第q+2個冗餘晶胞被設計成處於已抹除狀態,而字元線WLp+1的第q+3個冗餘晶胞、第q+4個冗餘晶胞與第q+5個冗餘晶胞被設計成處於已程式化狀態。因為相鄰字元線的干擾,原本設計成處於抹除狀態的冗餘晶胞在程式化過程結束後,可能會變成已程式化狀態。
為決定字元線WLp與WLp+2對字元線WLp+1的影響與決定字元線WLp+1的干擾狀態與讀取電壓,字元線WLp+1的第q+1個冗餘晶胞可被感測以決定其實際程式化狀態。感測結果可用於決定字元線WLp與WLp+2對字元線WLp+1的影響與決定目標字元線的干擾狀態。第6圖只顯示出感測圖式的一部份,可重複至其他位元線的冗餘晶胞,以完成整個感測樣式。各部份包括兩冗餘晶胞群組,其中一個群組被抹除而另一個群組被程式化。在各已抹除群組的中央的冗餘晶胞可被感測,而目標字元線的所有已抹除群組的感測結果可用以決定相鄰字元線的影響及決定目標字元線的干擾狀態。
在第6圖的例中,各群組包括三個冗餘晶胞。在其他實施例中,各群組可以包括其他數量的冗餘晶胞,例如,5個,7個或更多個冗餘晶胞。甚至,在第6圖的例中,棋盤式樣式為範例性干擾感測樣式。然而,也可使用能感測相鄰字元線影響的其他類型樣式。
在某些實施例中,損耗平衡(wear leveling)可用於半導體記憶體100的記憶體晶胞103。每次執行損耗平衡時,可改 變干擾感測樣式。例如,每次可觸發上述的棋盤式樣式,亦即,已抹除冗餘晶胞變成已程式化冗餘晶胞,而已程式化冗餘晶胞變成已抹除冗餘晶胞。故而,可讓干擾感測樣式保持更新,而更能正確地決定相鄰字元線的影響。
綜上所述,雖然本案已以實施例揭露如上,然其並非用以限定本案。本案所屬技術領域中具有通常知識者,在不脫離本案之精神和範圍內,當可作各種之更動與潤飾。因此,本案之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (12)

  1. 一種記憶體之複數個記憶體晶胞之一目標字元線之讀取資料方法,包括:決定該目標字元線之一干擾狀態,該干擾狀態反應一相鄰字元線對該目標字元線之該些記憶體晶胞之一干擾,其中,決定該目標字元線之該干擾狀態包括決定該相鄰字元線之一程式化狀態;根據該目標字元線之該干擾狀態,決定該目標字元線之一讀取電壓;施加該讀取電壓至該目標字元線之該些記憶體晶胞;以及產生一指令串,該指令串包括該目標字元線之一讀取指令與相關於該目標字元線之該讀取指令之至少一特殊指令,該至少一特殊指令代表該目標字元線之一讀取操作要被執行於一不同讀取模式。
  2. 如申請專利範圍第1項所述之方法,其中,產生該指令串包括:產生一前置指令以當成該至少一特殊指令,該前置指令位於該目標字元線之該讀取指令之前。
  3. 如申請專利範圍第1項所述之方法,其中,產生該指令串包括:產生一模式進入指令與一模式退出指令以當成該至少一特殊指令,在該指令串中,該模式進入指令位於該目標字元線之該讀取指令之前,而該模式退出指令位於該目標字元線之該讀取指令之後。
  4. 如申請專利範圍第1項所述之方法,其中,決定該相鄰字元線之該程式化狀態包括:讀取一程式化旗標以決定該相鄰字元線之該程式化狀態,該程式化旗標編碼於該相鄰字元線之複數個冗餘記憶體晶胞之內;以及讀取該程式化旗標包括:檢查該相鄰字元線之已程式化冗餘記憶體晶胞之一數量或已抹除冗餘記憶體晶胞之一數量之至少一者。
  5. 如申請專利範圍第1項所述之方法,其中,該記憶體包括一雙位元記憶體,以及決定該相鄰字元線之該程式化狀態包括:決定該相鄰字元線之一最低有效位元(LSB)頁是否已被程式化,與決定該相鄰字元線之一最高有效位元(MSB)頁是否已被程式化。
  6. 如申請專利範圍第1項所述之方法,其中,該記憶體更包括複數個冗餘記憶體晶胞,分別相關於該目標字元線與該相鄰字元線;各該目標字元線與各該相鄰字元線之該些冗餘記憶體晶胞分成至少一已抹除群組與至少一已程式化群組,在該至少一已抹除群組內之該些冗餘記憶體晶胞處於一抹除狀態,而在該至少一已程式化群組內之該些冗餘記憶體晶胞處於一程式化狀態,該至少一已抹除群組與該至少一已程式化群組交替排列;該目標字元線之該至少一已抹除群組與該至少一已程式化群組之排列,與該相鄰字元線之該至少一已抹除群組與該至少一 已程式化群組之排列,彼此相反;以及決定該目標字元線之該干擾狀態包括:讀取該目標字元線之該至少一抹除群組內之一冗餘記憶體晶胞之一實際程式化狀態;以及根據該目標字元線之該至少一抹除群組內之該冗餘記憶體晶胞之該實際程式化狀態來決定該目標字元線之該干擾狀態。
  7. 一種記憶體裝置,包括:一記憶體晶胞區,包括一目標字元線之複數個第一記憶體晶胞,以及相鄰於該目標字元線之一相鄰字元線之複數個第二記憶體晶胞;以及一控制電路,用以:決定該目標字元線之一干擾狀態,該干擾狀態反應該相鄰字元線對該目標字元線之該些第一記憶體晶胞之一干擾;決定該相鄰字元線之一程式化狀態;根據該目標字元線之該干擾狀態,決定該目標字元線之一讀取電壓;施加該讀取電壓至該目標字元線之該些第一記憶體晶胞;以及產生一指令串,該指令串包括該目標字元線之一讀取指令與相關於該目標字元線之該讀取指令之至少一特殊指令,該至少一特殊指令代表該目標字元線之一讀取操作要被執行於一不 同讀取模式。
  8. 如申請專利範圍第7項所述之記憶體裝置,其中,該控制電路更:產生一前置指令以當成該至少一特殊指令,該前置指令位於該目標字元線之該讀取指令之前。
  9. 如申請專利範圍第7項所述之記憶體裝置,其中,該控制電路更:產生一模式進入指令與一模式退出指令以當成該至少一特殊指令,在該指令串中,該模式進入指令位於該目標字元線之該讀取指令之前,而該模式退出指令位於該目標字元線之該讀取指令之後。
  10. 如申請專利範圍第7項所述之記憶體裝置,其中,該控制電路更:讀取該相鄰字元線之複數個冗餘記憶體晶胞內之一程式化旗標以決定該相鄰字元線之該程式化狀態;以及檢查該相鄰字元線之已程式化冗餘記憶體晶胞之一數量或已抹除冗餘記憶體晶胞之一數量之至少一者,以決定該相鄰字元線之該程式化狀態。
  11. 如申請專利範圍第7項所述之記憶體裝置,更包括一雙位元記憶體,其中,該控制電路更決定該相鄰字元線之一最低有效位元(LSB)頁 是否已被程式化,與決定該相鄰字元線之一最高有效位元(MSB)頁是否已被程式化。
  12. 如申請專利範圍第7項所述之記憶體裝置,其中,該記憶體晶胞區更包括複數個冗餘記憶體晶胞,分別相關於該目標字元線與該相鄰字元線;各該目標字元線與各該相鄰字元線之該些冗餘記憶體晶胞分成至少一已抹除群組與至少一已程式化群組,在該至少一已抹除群組內之該些冗餘記憶體晶胞處於一抹除狀態,而在該至少一已程式化群組內之該些冗餘記憶體晶胞處於一程式化狀態,該至少一已抹除群組與該至少一已程式化群組交替排列;該目標字元線之該至少一已抹除群組與該至少一已程式化群組之排列,與該相鄰字元線之該至少一已抹除群組與該至少一已程式化群組之排列,彼此相反;以及該控制電路更:讀取該目標字元線之該至少一抹除群組內之一冗餘記憶體晶胞之一實際程式化狀態;以及根據該目標字元線之該至少一抹除群組內之該冗餘記憶體晶胞之該實際程式化狀態來決定該目標字元線之該干擾狀態。
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