JP2009259326A - 半導体記憶装置 - Google Patents

Abstract

【課題】８値データの読み出しエラー率低減を図った半導体記憶装置を提供する。
【解決手段】電気的書き換え可能な不揮発性のメモリセルを用いたメモリセルアレイを備えて、前記メモリセルが８値データ記憶を行う半導体記憶装置において、前記８値データをしきい値レベルの低い方から順に、Ｅ０，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ及びＧとし、それぞれ上位ページ（ＵＰ）ビット，中間ページ（ＭＰ）ビット及び下位ページ（ＬＰ）ビットを用いて（ＵＰ，ＭＰ，ＬＰ）で表すものとして、Ｅ０＝（１，１，１），Ａ＝（１，０，１），Ｂ＝（０，０，１），Ｃ＝（０，０，０），Ｄ＝（１，０，０），Ｅ＝（１，１，０），Ｆ＝（０，１，０），Ｇ＝（０，１，１）なるビット割り付けがなされる。
【選択図】図３

Description

この発明は、８値データ記憶を行う半導体記憶装置に関する。

電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤセルユニット（ＮＡＮＤストリング）を用いることにより、小さいチップ面積での大容量記憶を可能としている。

近年、ＮＡＮＤ型フラッシュメモリにおいて、更に記憶容量を増大させる技術として、多値データ記憶方式が実用されるようになっている。多値データ記憶を実現するには、２値データ記憶の場合に比べて、書き込みデータレベル（セルのしきい値レベル）間の間隔を狭く制御することが必要である。従って、セルの微細化に伴って隣接セル間の容量カップリングが大きくなると、その影響によるデータレベル変動が大きくなり、誤読み出し等が生じるおそれがある。

このような隣接セル間の容量カップリングの影響をできる限り抑えながら多値データ記憶を行う方式が、例えば特許文献１において提案されている。

しかし、例えば８値データ記憶の場合は、各データしきい値レベルの分布幅及び間隔とも狭く、上述した容量カップリングの影響のほかにも、書き込み時の過書き込み、データを長時間保持したときの電荷抜け等により、書き込み後にデータレベル変動が生じ、誤読み出しが生じる可能性がある。

実際の誤読み出しは、読み出し回数が多くなるほど確率が高くなる。そうすると、通常の８値データのビット割付では、上位ページ＞中間ページ＞下位ページの順でデータが変動する確率（読み出しエラー率）が高くなる。なぜなら、下位ページは一つのワード線レベル設定での読み出しであり、中間ページは二つのワード線レベル設定での読み出しであり、上位ページは四つのワード線レベルでの読み出しとなるからである。

誤読み出しビットは、チップ或いはメモリコントローラにＥＣＣシステムを搭載することにより、一定の範囲で訂正可能である。しかし、上位ページでの誤読み出しに対応できるようなＥＣＣシステムを搭載すると、中間ページや下位ページに対しては、不必要なチェツクビット数や訂正能力を持たせる結果となる。
特開２００５−２４３２０５号公報

この発明は、８値データの読み出しエラー率低減を図った半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、電気的書き換え可能な不揮発性のメモリセルを用いたメモリセルアレイを備えて、前記メモリセルが８値データ記憶を行う半導体記憶装置であって、
前記８値データをしきい値レベルの低い方から順に、Ｅ０，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ及びＧとし、それぞれ上位ページ（ＵＰ）ビット，中間ページ（ＭＰ）ビット及び下位ページ（ＬＰ）ビットを用いて（ＵＰ，ＭＰ，ＬＰ）で表すものとして、Ｅ０＝（１，１，１），Ａ＝（１，０，１），Ｂ＝（０，０，１），Ｃ＝（０，０，０），Ｄ＝（１，０，０），Ｅ＝（１，１，０），Ｆ＝（０，１，０），Ｇ＝（０，１，１）なるビット割り付けがなされる、ことを特徴とする。

この発明によると、８値データの読み出しエラー率低減を図った半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［フラッシュメモリ構成］
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はそのセルアレイ構成を示している。メモリセルアレイ１は、図２に示すように、複数の電気的書き換え可能な不揮発性のメモリセルＭＣ０−ＭＣ３１を直列接続したＮＡＮＤストリングＮＵを配列して構成される。

ＮＡＮＤストリングＮＵの一端は選択ゲートトランジスタＳ１を介してソース線ＣＥＬＳＲＣに、他端は選択ゲートトランジスタＳ２を介してビット線ＢＬに接続されている。メモリセルＭＣ０−ＭＣ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続されている。

図２の例では、１ワード線により同時に選択されるメモリセルが、物理的な１ページを構成する。ワード線を共有するＮＡＮＤストリングの集合は、データ消去の単位となるブロックを構成する。図２に示すように、セルアレイ１は通常、ビット線ＢＬの方向に複数のブロックＢＬＫ０−ＢＬＫｍ−１を配列して構成される。

セルアレイ１のワード線及び選択ゲート線を選択駆動するために、ワード線ドライバを含むロウデコーダ２が設けられている。セルアレイ１のビット線はセンスアンプ回路３に接続される。センスアンプ回路３は、物理的な１ページのデータを同時に読み出しまたは書き込みするためのセンスアンプＳＡを備える。

後に説明するようにこの実施の形態では、８値データ記憶を行うが、８値データ書き込みを行うために、各センスアンプＳＡは、少なくとも３つのデータラッチＤＬ１−ＤＬ３を備える。

センスアンプ回路３と外部Ｉ／Ｏバッドとの間は、カラムデコーダ４により制御されて、データバス９を介し、Ｉ／Ｏバッファ５を介してカラム単位でデータ転送される。内部コントローラ７は、外部制御信号とコマンドＣＭＤに基づいて、読み出し、書き込み及び消去のシーケンス制御を行う。

Ｉ／Ｏバッファ５を介して入力される、動作指令のコマンドＣＭＤは、内部コントローラ７でデコードされ、動作制御に供される。同じくＩ／Ｏバッファ５を介して入力される読み出し／書き込みアドレスＡｄｄは、アドレスレジスタ６を介して、ロウデコーダ２及びカラムデコーダ４に転送される。

例えば大容量のメモリカードを構成するためには、図１に示すように、メモリチップと共にメモリコントローラ１０とをカードに搭載する。ここでは、メモリコントローラ１０が読み出しデータのエラー訂正を行うＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｈｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路１１を搭載する例を示している。

［８値データのビット割り付けと書き込み方式］
図３は、この実施の形態でのフラッシュメモリの８値データのビット割り付けと書き込み方式を示している。８値データの書き込み状態（８ＬＣ）は、しきい値レベルの低い方から順に、Ｅ０，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ及びＧとし、それぞれ上位ページ（ＵＰ）ビット，中間ページ（ＭＰ）ビット及び下位ページ（ＬＰ）ビットを用いて（ＵＰ，ＭＰ，ＬＰ）で表すものとして、Ｅ０＝（１，１，１），Ａ＝（１，０，１），Ｂ＝（０，０，１），Ｃ＝（０，０，０），Ｄ＝（１，０，０），Ｅ＝（１，１，０），Ｆ＝（０，１，０），Ｇ＝（０，１，１）なるビット割り付けがなされる。

この８値データの書き込み方法を説明すれば、次の通りである。書き込むべきブロックの全セルは、予め消去しきい値状態Ｅ０に設定される。この状態から、選択されたワード線（物理的１ページ）の一群のメモリセル毎に書き込みを行うことになる。

まず、下位ページ（ＬＰ）書き込みにより、最終的にレベルＣ乃至Ｆのいずれかに書かれるべきメモリセルに対して、下位レベルＬＭを書き込む。このデータ状態は、レベルＥ０に（１，１，１），（０，１，１），（０，０，１），（１，０，１）が縮退して記憶された状態、データレベルＬＭに（１，０，０），（０，０，０），（０，１，０），（１，１，０）が縮退して記憶された状態ということができ、いわゆる２値データ状態（２ＬＣ）である。データ状態ＬＭのしきい値下限値ＡＶ１が書き込みベリファイ電圧により規定される。

次に中間ページ（ＭＰ）書き込みにより、最低しきい値レベルＥ０のセルのうち、レベルＡ又はＢが書かれるべきセルに選択的に中間レベルＭＡを、下位レベルＬＭのセルのうちレベルＣ又はＤが書かれるべきセルに選択的に中間レベルＭＢを、同じく下位レベルＬＭのセルのうちレベルＥ又はＦが書かれるべきセルに選択的に中間レベルＭＣを書き込む。

これらの中間レベルは、下限値で比較するとＭＡ＜Ａ，ＭＢ＜Ｃ，ＭＣ＜Ｅである。このとき、各レベルＭＡ，ＭＢ，ＭＣのしきい値下限値は、書き込みベリファイ電圧ＡＶ２，ＢＶ２，ＣＶ２により規定される。このデータ状態は４値データ状態（４ＬＣ）である。

この段階では、レベルＥ０が（１，１，１）と（０，１，１）の縮退した状態、レベルＭＡが（０，０，１）と（１，０，１）の縮退した状態、レベルＭＢが（１，０，０）と（０，０，０）の縮退した状態、レベルＭＣが（０，１，０）と（１，１，０）の縮退した状態である。

この後、上位ページ（ＵＰ）の中間書き込みとして、レベルＥ０のセルを選択的に、書き込みベリファイ電圧ＧＶ３により規定されるしきい値下限値を持つ最上位データレベルＧまで遷移させる。これにより、レベルＥ０のデータ縮退状態が解けて、レベルＥ０は（１，１，１）に、レベルＧは（０，１，１）になる。

更に、最終ＵＰ書き込みにより、中間レベルＭＡをレベルＡ又はＢに、中間レベルＭＢをレベルＣ又はＤに、中間レベルＭＣをレベルＥ又はＦにそれぞれ遷移させる。これらのデータレベルのしきい値下限値ＡＶ３，ＢＶ３，ＣＶ３，ＤＶ３，ＥＶ３，ＦＶ３（ＡＶ３＜ＢＶ３＜ＣＶ３＜ＤＶ３＜ＥＶ３＜ＦＶ３）が書き込みベリファイ電圧により規定される。これにより、Ａ＝（１，０，１），Ｂ＝（０，０，１），Ｃ＝（０，０，０），Ｄ＝（１，０，０），Ｅ＝（１，１，０），Ｆ＝（０，１，０）のデータ状態が得られる。先のＵＰ中間状態書き込み結果と合わせて、得られたデータ状態が最終的な８値データ状態（８ＬＣ）である。

ＵＰ中間書き込みでは大きなしきい値遷移を伴うため、レベルＭＡ，ＭＢ，ＭＣに書かれたセルが破線で示すようにレベル変動を伴うが、この変動の影響は、最終的なＵＰ書き込みにより吸収される。

なおこの実施の形態では、２ＬＣの状態、４ＬＣの状態でもデータ読み出しを可能とするためには、書き込みレベルがどの段階にあるかを示すフラグデータを書き込む。そのためには、物理的１ページ内に例えば１カラムのフラグデータ領域を用意する。

具体的に例えば、ＬＰ書き込みフラグＦｌａｇＬ、ＭＰ書き込みフラグＦｌａｇＭ及びＵＰ書き込みフラグＦｌａｇＵを用意して、２ＬＣの書き込み状態では、ＦｌａｇＬ＝“０”，ＦｌａｇＭ＝ＦｌａｇＵ＝“１”を、４ＬＣの書き込み状態では、ＦｌａｇＬ＝ＦｌａｇＭ＝“０”，ＦｌａｇＵ＝“１”を、８ＬＣの書き込み状態では、ＦｌａｇＬ＝ＦｌａｇＭ＝ＦｌａｇＵ＝“０”を書き込む。

図４〜図６は、書き込みシーケンスを示している。

ＬＰ書き込みは、図４に示すように、ＬＰ書き込みコマンドの入力、書き込みアドレス及び書き込みデータの入力により自動的に書き込みが開始される（ステップＳ１）。即ち選択ワード線に書き込み電圧を印加する書き込み動作（ステップＳ２）、次いで選択ワード線に書き込みベリファイ電圧ＡＶ１を印加するベリファイ読み出し動作（ステップＳ３）を行う。

１ページの同時書き込みは具体的には、ビット線からのＮＡＮＤセルチャネル電位制御を伴って、しきい値を正方向に遷移させる“０”書き込み動作と、しきい値遷移を禁止する書き込み禁止動作（“１”書き込み動作）との組み合わせとして行われる。以下の書き込み動作も同様である。

１ページデータが全て書かれたか否かの書き込み完了判定を行って（ステップＳ４）、書き込み不十分のセルがある場合は書き込み電圧をステップアップし（ステップＳ５）、再度書き込みを行う（ステップＳ２）。以上の書き込みサイクルを全セルが書かれるまで繰り返す。

図５は、ＭＰ書き込みシーケンスである。ＭＰ書き込みコマンドの入力、書き込みアドレス及び書き込みデータの入力により書き込みが開始される（ステップＳ１１）。まず、ＭＰ書き込みの制御用の参照データとするために、内部的にすでに書かれているＬＰデータ読み出しを行う（ステップＳ１２）。そして、選択ワード線に書き込み電圧を印加する書き込みを行い（ステップＳ１３）、選択ワード線に書き込みベリファイ電圧ＡＶ２，ＢＶ２，ＣＶ２を印加するベリファイ読み出しを順次行う（ステップＳ１４−Ｓ１６）。

１ページデータが全て書かれたか否かの書き込み完了判定を行って（ステップＳ１７）、書き込み不十分のセルがある場合は書き込み電圧をステップアップして（ステップＳ１８）、再度書き込みを行う（ステップＳ１３）。以上の書き込みサイクルを全セルが書かれるまで繰り返す。

図６は、ＵＰ書き込みシーケンスである。ＵＰ書き込みコマンドの入力、書き込みアドレス及び書き込みデータの入力により書き込みが開始される（ステップＳ３１）。まず、ＭＰ書き込み制御用の参照データとするために、内部的にすでに書かれているＬＰデータ及びＭＰデータ読み出しを行う（ステップＳ２２）。そして、まずレベルＧ書き込みを行うセル以外を書き込み禁止状態に設定して、選択ワード線に書き込み電圧を印加する書き込み動作を行い（ステップＳ２３）、選択ワード線に書き込みベリファイ電圧ＧＶ３を印加するベリファイ読み出しを順次行う（ステップＳ２４）。

Ｇレベルに書き込むべきセルが全て書かれたか否かの書き込み完了判定を行って（ステップＳ２５）、書き込み不十分のセルがある場合は書き込み電圧をステップアップして（ステップＳ２６）、再度書き込みを行う（ステップＳ２３）、という書き込みサイクルを繰り返す。

Ｇレベルの書き込み完了が判定されたら、次にＡ〜Ｆレベルのための書き込み動作を行い（ステップＳ２７）、ベリファイ電圧ＡＶ３〜ＦＶ３を設定したベリファイ読み出しを順次行う（ステップＳ２８）。そして、書き込み完了判定を行い（ステップＳ２９）、書き込み不十分のセルがある場合は書き込み電圧をステップアップして（ステップＳ３０）、再度書き込みを行う（ステップＳ２７）、という書き込みサイクルを繰り返す。

書き込みフラグＦｌａｇＬ，ＦｌａｇＭ，ＦｌａｇＵについては、それぞれ上述したＬＰ，ＭＰ，ＵＰ書き込みシーケンスで同時に書き込みが行われる。

［読み出し方式−従来との比較］
以上のようにビット割り付けがなされた８値データを読み出すには、従来方式と比較して、ＬＰ読み出し、ＭＰ読み出し及びＵＰ読み出しに要する読み出し回数（ワード線設定回数）が平均化され、結果的に読み出しエラー率の低減が可能になる。この点を、以下従来方式との比較で説明する。

まず、従来方式のビット割り付け例による８値データの場合を説明する。従来の８値データ記憶方式では、実施の形態のデータレベルＥ０，Ａ−Ｇに対応して、Ｅ０＝（１，１，１），Ａ＝（０，１，１），Ｂ＝（０，０，１），Ｃ＝（１，０，１），Ｄ＝（１，０，０），Ｅ＝（０，０，０），Ｆ＝（０，１，０），Ｇ＝（１，１，０）のように割り付けられる（図１５−図１７）。

図１５は、ＬＰ読み出し条件を示している。８ＬＣまで書かれた状態でのＬＰ読み出しは、レベルＣとＤの間に読み出し電圧ＤＲ３を設定した１回の読み出しである。４ＬＣまで書かれた状態でのＬＰ読み出しも、レベルＭＡとＭＢの間に設定した読み出し電圧ＢＲ２を用いた１回の読み出し動作により、また２ＬＣまで書かれた状態でのＬＰ読み出しも、レベルＥ０とＬＭの間に設定した読み出し電圧ＡＲ１を用いた１回の読み出し動作により、読み出すことができる。

図１６は、ＭＰ読み出し条件を示している。８ＬＣまで書かれた状態でのＭＰ読み出しは、レベルＡとＢの間及びレベルＥとＦの間にそれぞれ読み出し電圧ＢＲ３とＦＲ３を設定した２回の読み出しになる。４ＬＣまで書かれた状態でのＭＰ読み出しも、レベルＥ０とＭＡの間及びレベルＭＢとＭＣの間にそれぞれ読み出し電圧ＢＲ３とＦＲ３を設定した２回の読み出しになる。

図１７は、ＵＰ読み出し条件を示している。ＵＰ読み出しは、レベルＥ０とＡの間、ＢとＣの間、ＤとＥの間、ＦとＧの間にそれぞれ読み出し電圧ＡＲ３，ＣＲ３，ＥＲ３，ＧＲ３を設定した４回の読み出しが必要である。

即ち従来方式では、上位ページの読み出しに、それぞれ狭い、異なるデータレベル間に読み出し電圧を設定した４回の読み出し動作を必要とし、これがエラー率上昇の原因となる。

これに対して、この実施の形態でのビット割り付けの場合の読み出し条件を図１５−１７にそれぞれ対応させて示すと、図１０−１２となる。

図１０は、図１５に対応させたＬＰ読み出し条件である。８ＬＣまで書かれた状態でのＬＰ読み出しは、レベルＢとＣの間に設定した読み出し電圧ＣＲ３を用いた読み出しと、レベルＦとＧの間に設定した読み出し電圧ＧＲ３を用いた読み出しとの２回の読み出しが必要である。即ち、レベルＢ以下とレベルＣ以上を判別する読み出しを行い、更にレベルＣ−ＦとＧを判別する読み出しが必要となる。

４ＬＣまで書かれた状態でのＬＰ読み出しは、レベルＭＡとＭＢの間に設定した読み出し電圧ＢＲ２を用いた１回の読み出し動作により、また２ＬＣまで書かれた状態でのＬＰ読み出しも、レベルＥ０とＬＭの間に設定した読み出し電圧ＡＲ１を用いた１回の読み出し動作により、読み出すことができる。

図１１は、図１６に対応させたＭＰ読み出し条件である。８ＬＣまで書かれた状態でＭＰビットの“０”，“１”を判別するには、レベルＥ０とＡの間に設定した読み出し電圧ＡＲ３を用いた読み出しと、レベルＤとＥの間に設定した読み出し電圧ＥＲ３を用いた読み出しとの２回の読み出しが必要である。４ＬＣまで書かれた状態でも、レベルＥ０とＭＡの間に設定した読み出し電圧ＡＲ２を用いた読み出しと、レベルＭＢとＭＣの間に設定した読み出し電圧ＣＲ２を用いた読み出しとの２回の読み出しが必要である。

図１２は、図１７に対応させたＵＰ読み出し条件である。ＵＰ読み出しのためには、レベルＡとＢの間に設定した読み出し電圧ＢＲ３を用いた読み出し、レベルＣとＤの間に設定した読み出し電圧ＤＲ３を用いた読み出し及び、レベルＥとＦの間に設定した読み出し電圧ＦＲ３を用いた読み出し、の計３回の読み出しが必要である。

以上のようにこの実施の形態の方式では、ＬＰ読み出し回数が従来方式より１回増えるものの、ＵＰ読み出しでは必要な読み出し回数が従来方式より１回少なくなる。即ち、ＵＰ読み出しによるエラー率が低減され、ＬＰ，ＭＰ，ＵＰ読み出しでのエラー率が平均化されて、全体として読み出しエラー率が低減される。従ってまた、エラー訂正のためのＥＣＣ回路１１に、従来のような大きな訂正能力を与える必要がなくなる。

図７〜図９は、この実施の形態での具体的な読み出しフローを示している。

図７は、ＬＰ読み出しのフローである。まず書き込みフラグ読み出しを行い（ステップＳ３１）、その読み出し結果に基づいて、書き込み状態が２ＬＣにあるか（ＦｌａｇＬ＝“０”，ＦｌａｇＭ＝ＦｌａｇＵ＝“１”）、４ＬＣにあるか（ＦｌａｇＬ＝ＦａｌｇＭ＝“０”，ＦｌａｇＵ＝“１”）、８ＬＣにあるか（ＦｌａｇＬ＝ＦａｌｇＭ＝ＦｌａｇＵ＝“０”）を判定する（ステップＳ３２）。

２ＬＣ状態であれば、読み出し電圧ＡＲ１での読み出しを行い（ステップＳ３３）、４ＬＣ状態であれば、読み出し電圧ＢＲ２での読み出しを行い（ステップＳ３４）、８ＬＣ状態であれば、読み出し電圧ＣＲ３での読み出し（ステップＳ３５）と読み出し電圧ＧＲ３での読み出し（ステップＳ３６）を行う。

但し、実際の読み出し動作としては、ステップＳ３１の書き込みフラグ読み出しを、読み出し電圧ＡＲ１を用いたＬＰ読み出しのステップＳ３３を兼ねた読み出し動作として行うことができる。このように、同じ読み出し電圧を用いる場合に、書き込みフラグ読み出しとデータ読み出し動作を同時に行えることは、以下のＭＰ読み出し、ＵＰ読み出しにおいても同様である。

図８は、ＭＰ読み出しフローである。ＬＰ読み出しと同様に、書き込みフラグ読み出し（ステップＳ４１）とそのフラグ判定を行う（ステップＳ４２）。２ＬＣ状態であれば、ＭＰデータはないので、そのことを指示すべく、データラッチをオール“１”状態にセットする（ステップＳ４３）。

４ＬＣ状態であれば、読み出し電圧ＡＲ２での読み出し（ステップＳ４４）と読み出し電圧ＣＲ２での読み出し（ステップＳ４５）を行う。８ＬＣ状態であれば、読み出し電圧ＡＲ３での読み出し（ステップＳ４６）と読み出し電圧ＥＲ３での読み出し（ステップＳ４７）を行う。

図９は、ＵＰ読み出しフローである。まず書き込みフラグ読み出し（ステップＳ５１）とそのフラグ判定を行う（ステップＳ５２）。２ＬＣ或いは４ＬＣ状態であれば、ＵＰデータはないので、そのことを指示すべく、データラッチをオール“１”状態にセットする（ステップＳ５３）。

８ＬＣ状態であれば、読み出し電圧ＢＲ３での読み出し（ステップＳ５４）、読み出し電圧ＤＲ３での読み出し（ステップＳ５５）及び、読み出し電圧ＦＲ３での読み出し（ステップＳ５６）を行う。

［ワード線選択法］
ここまで、ある選択ワード線での書き込み及び読み出しを説明したが、順次ワード線を選択して連続する複数ワード線（連続する複数物理ページ）の書き込みを行う場合に、後に選択される隣接ワード線での書き込みがすでに書かれているワード線上のセルデータに影響を与える。この影響を低減するためには、特許文献１で説明されているワード線選択手法を適用することが好ましい。

具体的に図１３を参照して説明する。ここでは、共通ソース線側のワード線ＷＬ０から順にワード線が選択されて、書き込みが行われる場合を示しており、“Ｌ”，“Ｍ”，“Ｕ”がそれぞれ、ＬＰ，ＭＰ，ＵＰ書き込みを示している。

即ち、ワード線ＷＬ０上のセルにＬＰページ及びＭＰページ書き込みを行った後、次のワード線ＷＬ１を選択して、ＬＰページ及びＭＰページ書き込みを行う。その後、ワード線ＷＬ０に戻って、まだ書かれていないＵＰ書き込みを行う。

次に、ワード線ＷＬ２に遷移して、ＬＰページ及びＭＰページ書き込みを行い、次にワード線ＷＬ１に戻って、ＵＰ書き込みを行う。以下、同様の繰り返しとなる。

このような書き込みワード線選択を行うことにより、後に書かれるワード線上のセルデータによる既書き込みセルに対する容量カップリングの影響を低減することが可能になる。

［他の８値データ書き込み法］
図１４は、同じビット割り付けの８値データを書き込む他の書き込み法を、図３の例と対応させて示している。図３で説明した書き込み法は、ＵＰ中間状態書き込みで、レベルＥ０からＧへの大きなしきい値遷移を行わせる。このとき、すでに書かれているＭＰデータＭＡ，ＭＢ，ＭＣのレベルが影響を受ける。この影響は、その後のＵＰ書き込みで吸収されるとはいえ、できれば大きなレベル遷移は避けることが好ましい。

図１４の書き込み法では、まず負の消去しきい値の状態Ｅ０から、中間状態１として、それぞれベリファイ電圧ＶＡＶ，ＬＢＶ（ＶＡＶ＜ＶＢＶ）を用いて二つの中間レベルＬＡ，ＬＢ（ＬＡ＜ＬＢ）を書く。レベルＡは、最終的にレベルＣ乃至Ｆのいずれかが書かれるべきセルの中間レベルである。レベルＬＢは、最上位レベルＧのデータ（０，１，１）に対応する中間レベルである。

この中間状態１の書き込み後、レベルＥ０は、（１，１，１），（０，０，１），（１，０，１）が縮退した状態であり、レベルＬＡは、（１，０，０），（０，０，０），（０，１，０），（１，１，０）が縮退した状態である。

続いて中間状態２の書き込みを行う。即ち、レベルＥ０のセルを選択的に中間レベルＭＡ（＜レベルＡ）に遷移させ、中間レベルＬＡのセルを中間レベルＭＢ（＜レベルＣ）又はＭＣ（＜レベルＥ）に遷移させ、中間レベルＬＢのセルを中間レベルＭＤ（＜レベルＧ）に遷移させる。これらの中間レベルのしきい値下限値はそれぞれ、ベリファイ電圧ＭＡＶ，ＭＢＶ，ＭＣＶ，ＭＤＶ（ＭＡＶ＜ＭＢＶ＜ＭＣＶ＜ＭＤＶ）により規定される。

中間レベルＭＡは（０，０，１）と（１，０，１）が縮退した状態、ＭＢは（１，０，１）と（０，０，０）が縮退した状態、ＭＣは（０，１，０）と（１，１，０）が縮退した状態である。

次に最終的な８値データ書き込みを行う。即ち、中間レベルＭＡのセルをレベルＡ又はＢに遷移させ、中間レベルＭＢのセルをレベルＣ又はＤに遷移させ、中間レベルＭＣのセルをレベルＥ又はＦに遷移させ、中間レベルＭＤのセルをレベルＧに遷移させる。これらの最終レベルＡ−Ｇのしきい値下限値はそれぞれ、ベリファイ電圧ＡＶ３−ＧＶ３（ＡＶ３＜ＢＶ３＜…＜ＧＶ３）により規定される。

以上により、先の書き込み方式の場合と同じビット割り付けの８値データが得られる。但しこの書き込みは、先の書き込み方式のように下位ページ（ＬＰ）書き込みシーケンスと中間ページ（ＭＰ）書き込みシーケンスとをそれぞれ独立のシーケンスとして実行するものと異なる。

即ち最初からＬＰデータ、ＭＰデータ及びＵＰデータを全てロードした上で、それらのデータを参照しながら、中間状態１書き込み、中間状態２書き込み及び最終的８値データ書き込みを一つのシーケンスとして行うことになる。

実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイ構成を示す図である。 同フラッシュメモリの８値データビット割り付けと書き込み法を示す図である。 下位ページ書き込みシーケンスを示す図である。 中間ページ書き込みシーケンスを示す図である。 上位ページ書き込みシーケンスを示す図である。 下位ページ読み出しのフロー図である。 中間ページ読み出しのフロー図である。 上位ページ読み出しのフロー図である。 下位ページ読み出しのバイアス条件を示す図である。 中間ページ読み出しのバイアス条件を示す図である。 上位ページ読み出しのバイアス条件を示す図である。 好ましい書き込みワード線選択法を説明するための図である。 他の８値データ書き込み法を説明するための図である。 従来の下位ページ読み出しのバイアス条件を、図１０と対応させて示す図である。 従来の中間ページ読み出しのバイアス条件を、図１１と対応させて示す図である。 従来の上位ページ読み出しのバイアス条件を、図１２と対応させて示す図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…Ｉ／Ｏバッファ、６…アドレスレジスタ、７…内部コントローラ、８…高電圧発生回路、９…データバス、１０…メモリコントローラ、１１…ＥＣＣ回路。

Claims (5)

1. 電気的書き換え可能な不揮発性のメモリセルを用いたメモリセルアレイを備えて、前記メモリセルが８値データ記憶を行う半導体記憶装置において、
   前記８値データをしきい値レベルの低い方から順に、Ｅ０，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ及びＧとし、それぞれ上位ページ（ＵＰ）ビット，中間ページ（ＭＰ）ビット及び下位ページ（ＬＰ）ビットを用いて（ＵＰ，ＭＰ，ＬＰ）で表すものとして、Ｅ０＝（１，１，１），Ａ＝（１，０，１），Ｂ＝（０，０，１），Ｃ＝（０，０，０），Ｄ＝（１，０，０），Ｅ＝（１，１，０），Ｆ＝（０，１，０），Ｇ＝（０，１，１）なるビット割り付けがなされる
   ことを特徴とする半導体記憶装置。
2. 前記８値データの下位ページ読み出しは、選択ワード線にレベルＢとＣの間に設定された第１の読み出し電圧を与えた第１の読み出し動作及び、前記選択ワード線にレベルＦとＧの間に設定された第２の読み出し電圧を与えた第２の読み出し動作により行われ、
   前記８値データの中間ページ読み出しは、選択ワード線にレベルＥ０とＡの間に設定された第３の読み出し電圧を与えた第３の読み出し動作及び、前記選択ワード線にレベルＤとＥの間に設定された第４の読み出し電圧を与えた第４の読み出し動作により行われ、
   前記８値データの上位ページ読み出しは、選択ワード線にレベルＡとＢの間に設定された第５の読み出し電圧を与えた第５の読み出し動作、前記選択ワード線にレベルＣとＤの間に設定された第６の読み出し電圧を与えた第６の読み出し動作及び、選択ワード線にレベルＥとＦの間に設定された第７の読み出し電圧を与えた第７の読み出し動作により行われる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記８値データの書き込みは、
   消去状態の最低しきい値レベルＥ０の一群のメモリセルのうち、最終的にレベルＣ乃至Ｆのいずれかを書くべきメモリセルに選択的に、それらの最終的レベルより低い下位レベルを選択的に書き込む下位ページ書き込み動作と、
   前記最低しきい値レベルＥ０のメモリセルのうち、最終的にレベルＡ又はＢを書くべきメモリセルに選択的にそれらより低い第１の中間レベルを書き込むとともに、前記下位レベルが書かれたメモリセルに選択的に第２又は第３の中間レベル（但し、第１の中間レベル＜第２の中間レベル＜第３の中間レベル）を書き込む中間ページ書き込み動作と、
   前記最低しきい値レベルＥ０のメモリセルに選択的に、最上位レベルＧを書き込む上位ページ中間状態書き込み動作と、
   前記第１の中間レベルのメモリセルに選択的にレベルＡ又はＢを書き込み、前記第２の中間レベルのメモリセルに選択的にレベルＣ又はＤを書き込み、前記第３の中間レベルのメモリセルに選択的にレベルＥ又はＦを書き込む上位ページ最終書き込み動作とを有する
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記メモリセルアレイは、複数のメモリセルが直列接続されたＮＡＮＤストリングを配列して構成されて、ＮＡＮＤストリング内の複数メモリセルの制御ゲートはそれぞれ異なるワード線に接続されており、
   連続する複数のワード線の範囲に８値データ書き込みを行うために、（１）第１のワード線のメモリセルに下位ページ及び中間ページ書き込みを行い、（２）次いで第２のワード線のメモリセルに下位ページ及び中間ページ書き込みを行い、（３）その後前記第１のワード線に戻って残りの上位ページ書き込みを行い、（４）第３のワード線のメモリセルに下位ページ及び中間ページ書き込みを行い、（５）第のワード線に戻って残りの上位ページ書き込みを行う、というワード線書き込み選択順に従う
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記８値データの書き込みは、
   消去状態の最低しきい値レベルＥ０の一群のメモリセルのうち、最終的にレベルＣ乃至Ｆのいずれかを書くべきメモリセルに選択的に、それらの最終的レベルより低い第１の中間レベルを書き込み、最上位レベルＧを書くべきメモリセルに選択的に第２の中間レベル（但し、第１の中間レベル＜第２の中間レベル）を書き込む第１の中間状態書き込み動作と、
   前記最低しきい値レベルＥ０のメモリセルのうち最終的にレベルＡ又はＢを書くべきメモリセルに選択的に、それらの最終的レベルより低い第３の中間レベル（＜第１の中間レベル）を書き込み、前記第１の中間レベルが書かれたメモリセルのうち最終的にレベルＣ又はＤを書くべきメモリセルに選択的に、それらの最終的レベルより低い第４又は第５の中間レベル（但し、第３の中間レベル＜第４の中間レベル＜第５の中間レベル）を書き込み、前記第２の中間レベルが書かれたメモリセルに第６の中間レベル（但し、第５の中間レベル＜第６の中間レベル＜最上位レベルＧ）を書き込む、第２の中間状態書き込み動作と、
   前記第３の中間レベルが書かれたメモリセルに選択的に、レベルＡ又はＢを書き込み、前記第４の中間レベルが書かれたメモリセルに選択的に、レベルＣ又はＤを書き込み、前記第５の中間レベルが書かれたメモリセルに選択的に、レベルＥ又はＦを書き込み、前記第６の中間レベルが書かれたメモリセルにレベルＧを書き込む８値データ書き込み動作とを有する
   ことを特徴とする請求項１記載の半導体記憶装置。

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