JP2008123330A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】寿命と信頼性改善を図った不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能でかつ、ｎビット／セル（ｎ≧２）の多値記憶を行うメモリチップと、前記メモリチップの読み出し及び書き込み制御を行うメモリコントローラとを備え、前記メモリチップは、後天的不良数が所定しきい値を超えたときに、ｎビット／セルからｍビット／セル（ｍ＜ｎ）へ動作モード切り換えが行われる。
【選択図】図６

Description

この発明は、多値記憶を行う不揮発性半導体記憶装置に関する。

電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース／ドレインを共有して直列接続されるため、単位セル面積が小さく、従って大容量化が容易である。

各種携帯機器において、音楽データや画像データの記憶を行うために、ＮＡＮＤ型フラッシュメモリの需要がますます増えている。この様な状況下で、更に大容量データ記憶を可能とするためには、１セルで複数ビットの記憶を行う多値記憶技術が不可欠になりつつあり、種々の多値記憶技術が提案されている（例えば、特許文献１参照）。

ＮＡＮＤ型フラッシュメモリは、ページ単位で書き込みが行われるが、一般に書き込み回数に制限があり、使用を続けると書き込み不可となるセルが増えてくる。あるページ内で不良が発生しても、それが一定数の範囲内であれば、ＥＣＣにより救済可能である。しかし、一定の不良数（許容不良数）を越えると、ＥＣＣによる救済が不可能になる。

この様な救済不可能のページを含むブロックを、後天的不良ブロックとして以後メモリコントローラが自動的にスキップするようにアクセス制御する方式は、ホストのアドレス管理の負担を軽減する技術として有効である（例えば、特許文献２参照）。

またその様なアクセス制御を可能とするために、ロウデコーダ内に不良ブロックフラグを保持するラッチを備えて、後天的不良ブロックについてそのラッチに不良ブロックフラグをセットすることも既に提案されている（例えば、特許文献３参照）。
特開２００１−９３２８８号公報 特開２００５−２８５１８４号公報 特開２００２−１３３８９４号公報

この発明は、寿命と信頼性改善を図った不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、
電気的書き換え可能でかつ、ｎビット／セル（ｎ≧２）の多値記憶を行うメモリチップと、
前記メモリチップの読み出し及び書き込み制御を行うメモリコントローラとを備え、
前記メモリチップは、後天的不良数が所定しきい値を超えたときに、ｎビット／セルからｍビット／セル（ｍ＜ｎ）へ動作モード切り換えが行われる
ことを特徴とする。

この発明によると、寿命と信頼性改善を図った不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。フラッシュメモリチップ１０は、これを制御する外部メモリコントローラ２０と共にパッケージングされる。

フラッシュメモリチップ１０は、セルアレイ１１、そのワード線選択を行うロウデコーダ１２、ビット線に接続されて１ページのデータ読み出し及び書き込みに使用されるページバッファ１３、カラム選択を行うカラムデコーダ１４等を有する。セルアレイ１１は、図２のように複数のＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成されている。

ＮＡＮＤセルユニットＮＵは、複数の電気的書き換え可能な直列接続された不揮発性メモリセルＭＣ０−ＭＣ３１を有する。ＮＡＮＤセルユニットＮＵの両端には、これらをビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣに接続するために選択ゲートトランジスタＳ１及びＳ２が配置されている。

メモリセルＭＣ０−ＭＣ３１の制御ゲートは、異なるワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

ワード線を共有するＮＡＮＤセルユニットの集合がデータ消去の単位となるブロックであり、図示のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎが配置される。

図２では、偶数番ビット線ＢＬｅとこれに隣接する奇数番ビット線ＢＬｏとが１つのセンスアンプＳＡを共有する例を示している。即ち、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとはビット線選択回路１３ａによりいずれかが選択されてセンスアンプＳＡに接続される。

この場合、全偶数番ビット線と１ワード線により選択される範囲が同時書き込み／読み出しが行われる物理的な１ページ（偶数ページ）となり、全奇数番ビット線と１ワード線により選択される範囲が同様に、同時書き込み／読み出しが行われる他の１ページ（奇数ページ）となる。ページバッファ１３は、１ページ分の読み出し／書き込みデータを保持できるセンスアンプＳＡを備えて構成される。

チップ内部コントローラ１７は、チップ外部のメモリコントローラ２０を通して供給される各種制御信号（チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、書き込みイネーブル／ＷＥ、読み出しイネーブル／ＲＥ等）を受け、コマンドＣＭＤを受けて、セルアレイ１１の読み出し／書き込み／消去の制御を行う。

この内部コントローラ１７は、この実施の形態の場合、４値データ書き込み／読み出しを行うシーケンサ機能を持つほか、２値データ書き込み／読み出しのシーケンサ機能を持ち、これらは外部メモリコントローラ２０からの指示により切り換え可能とされているものとする。通常は４値記憶のシーケンサ機能が有効となる。

読み出し／書き込み／消去時に必要とする高電圧を発生するための高電圧発生回路１８が設けられていて、これも内部コントローラ１７により制御される。

なお、内部コントローラ１７の機能の一部或いは主要部を、外部のメモリコントローラ２０に持たせることもできる。例えば、内部コントローラ１７の機能を、電圧制御やタイミング制御、パワーオン時のセルアレイ１１のＲＯＭフューズ領域の読み出し制御等に限定し、メモリチップ１０の書き込みシーケンサ等の機能を、ソフトウェアによりメモリコントローラ２０に持たせることができる。

この場合、そのソフトウェアは、セルアレイ１１のＲＯＭ領域に書き込まれていて、これがパワーオンリセット動作により読み出されて、外部メモリコントローラ２０に展開されるものとする。

アドレスＡＤＤ、コマンドＣＭＤ及びデータＤａｔａは、Ｉ／Ｏバッファ１５を通して与えられる。アドレスＡＤＤはアドレスレジスタ１６を介してロウデコーダ１２及びカラムデコーダ１４に与えられ、コマンドＣＭＤはコントローラ１７に送られてデコードされる。

ロウデコーダ１２には、不良ブロックフラグ（Ｂａｄ Ｂｌｏｃｋ Ｆｌａｇ：ＢＢＦ）を書き込んで保持するラッチ１９を備えている。これは、不良ブロックのアクセスを禁止するためである。

この実施の形態においては、フラッシュメモリは、多ビット／セルの多値記憶を行う。

図３は、２ビット／セルの４値記憶の場合のデータしきい値分布とデータビット割り付けの一例を示している。図３の下段は、４値データ状態Ｅ，Ａ，Ｂ，Ｃのしきい値分布とビット割り付けである。

消去状態Ｅは負しきい値電圧であり、Ａ，Ｂ，Ｃが正のしきい値の書き込み状態である。４値データは、上位ページデータＵＰと下位ページデータＬＰにより（ＵＰ，ＬＰ）で表され、この例ではＥ＝（１，１）、Ａ＝（１，０）、Ｂ＝（０，０）、Ｃ＝（０，１）とされる。

４値データ書き込みには、まず下位ページ（ＬＰ）書き込みが行われる。ＬＰ書き込みでは、消去状態Ｅのセルに対して、選択的にしきい値を上昇させる“０”書き込みを行って、ベリファイ電圧Ｖａによりしきい値下限値が規定されたデータ状態Ａを得る。

次いで、上位ページ（ＵＰ）書き込みでは、データ状態Ｅ，Ａのセルに対して選択的にしきい値を上昇させる“０”書き込みを行って、ベリファイ電圧Ｖｃ，Ｖｂで規定されるデータ状態Ｃ，Ｂを得る。即ち、書き込み電圧印加は同時で、書き込みベリファイは、ベリファイ電圧Ｖｂ，Ｖｃを用いた２段階で行われる。

以上の４値データは、データ状態ＡとＢの間に設定された読み出し電圧Ｒｂにより、上位ページデータを読み出すことができる。下位ページ読み出しについては、データ状態ＥとＡの間及びＢとＣの間に設定された読み出し電圧Ｒａ及びＲｃを適用した２回の読み出し動作により、読み出すことができる。

図４は、同様の手法を拡張した８値データ記憶の場合のしきい値分布とデータビット割り付け例を示している。

８値データは、図４の最下段に示すように、８つのデータ状態Ｅ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇにより、上位ページデータＵＰ、中間ページデータＭＰ及び下位ページデータＬＰにより、（ＵＰ，ＭＰ，ＬＰ）として定義される。

まず、下位ページ（ＬＰ）データ書き込みにより、消去しきい値データＥのセルが選択的に、ベリファイ電圧Ｖａで規定されるデータ状態Ａに設定される。

次いで中間ページ（ＭＰ）データ書き込みにより、データ状態Ｅ，Ａのセルに選択的に、ベリファイ電圧Ｖｃ，Ｖｂを用いた書き込みベリファイによりデータ状態Ｃ，Ｂが設定される。

同様にして、ベリファイ電圧Ｖｄ〜Ｖｇを利用した書き込みベリファイを含む上位ページ（ＵＰ）データ書き込みにより、データ状態Ｄ，Ｅ，Ｆ，Ｇが得られる。

以上のような多値データ記憶を前提として、この実施の形態では、後天的な不良に対して、二つの対処を行う。まず第１の対処法を、図５を参照して説明する。

なおメモリチップ１０は、図５に示すように、ノーマルブロック領域１０ａと、ＲＯＭフューズ領域１０ｂと、管理データ領域１０ｃとを有するものとする。これらのうち、ノーマルデータ領域１０ａが、ユーザーによって通常のデータ書き込み／読み出しが行われる領域である。

ＲＯＭフューズ領域１０ｂは、内部コントローラ１７及び外部のメモリコントローラ２０のプログラムデータや各種トリミングデータ、不良アドレスデータが、出荷時に書き込まれる領域である。これらのデータは、パワーオン時に自動的に読み出されて、それぞれのプログラムデータはコントローラ１７，２０にセットされ、トリミングデータや不良アドレスデータは、対応するデータレジスタ（図では省略）にセットされ、読み出し／書き込み等の制御に供される。具体的に不良アドレスデータは、不良アドレス置換制御に供される。

管理データ領域１０ｃは、後天的に検出された不良ブロック情報の他、後に説明する４値／２値モードの切り換え情報、論理／物理アドレス変換テーブル等を保持する領域である。論理／物理アドレス変換テーブルとは、ホストがフラッシュメモリの物理アドレス管理を行うことなく、論理アドレスのみでアクセスする方式の場合に、メモリコントローラ２０がフラッシュメモリチップ１０の物理アドレス選択を行うためのテーブルである。

図５に示すように、データ書き込み時、1)例えばフラッシュメモリのブロックＮが書き込みフェイルの判定だったとする。このとき、2)同じ書き込みデータを、別のブロック（スペアブロック）に書き込み、3)またブロックＮが不良である旨の情報を、フラッシュメモリ内の管理データ領域１０ｃに書き込む。

そして、その後フラッシュメモリの電源投入時には、パワーオンリセット動作として、ＲＯＭフューズ領域１０ｂのデータが自動的に読み出される他、4)管理データ領域１０ｃの不良ブロック情報も読み出される。この不良ブロック情報は、メモリコントローラ２０に転送され、その中の不良ブロック管理領域に、ブロックＮが不良である旨のデータが書かれる。

これにより、ホストデバイスからのアクセスに対して、メモリコントローラ２０は、不良ブロックＮを避けてメモリチップをアクセスすることが可能となる。具体的に説明する。ホストデバイスからのフラッシュメモリのアクセスには、コマンドと共に論理アドレスを送り、書き込みの場合であれば更に書き込みデータを送る。メモリコントローラ２０は、アドレス変換テーブルに従ってフラッシュメモリチップの物理アドレス選択を行い、読み出し／書き込みを行う。書き込みの場合には、選択された物理アドレスに対応して、順次論理／物理アドレス変換テーブルが書き換えられる。

先の不良ブロック情報は、メモリコントローラ２０内でこの論理アドレス／物理アドレス変換テーブルに反映され、自動的に不良ブロックをスキップする、という制御が行われることになる。

一方、この第１の対処法のみでは、フラッシュメモリの信頼性や寿命に限界がある。即ち一般的に多値記憶では、狭いデータしきい値分布制御を必要とするため、使用回数が増えると、セルの劣化等により書き込み不可となる不良ブロックが多くなる。

そこでこの実施の形態では、第２に、後天的に発生する不良ブロックの数が所定値に達した場合に、多値記憶モードから２値記憶モードへの動作モード切り換えを行う。これは、使用によって書き込み不可となるブロックが多くなったとしても、多値データの上位ページ、下位ページのデータを利用した２値記憶モードに切り換えれば、未だ使用可能である場合が多いことを考慮したものである。

具体的に例えば、図５に示すノーマルブロック領域１０ａのブロック数をＮｍａｘとして、不良ブロック数が所定しきい値、例えばＮｍａｘ／２を越えた場合に、動作モード切り換えを行うものとする。

以上説明した第１及び第２の対処法を含めて、この実施の形態でのフラッシュメモリのパワーオンリセットの動作を、図６を用いて説明する。

電源がオンになると、前述したＲＯＭフューズ領域１０ｂの読み出しによる初期セットアップ動作に加えて、管理データ領域１０ｃの不良ブロック情報、アドレス変換テーブル、動作モード切り換え情報を読み出して、これをメモリコントローラ２０にセットする動作が行われる（ステップＳ１）。

一方メモリコントローラ２０は、管理データ領域１０ｃから読み出された不良ブロック情報に基づいて、図１に示したロウデコーダ１２の対応するＢＢＦラッチ１９に不良ブロックであることを示すフラグをセットする（ステップＳ２）。

更にメモリコントローラ２０は、メモリチップ１０に対してロウデコーダ１２に付属するＢＢＦラッチのフラグをカウントする動作を行わせる（ステップＳ３）。即ち、メモリチップ１０はこの様なカウント機能を実装しており、メモリコントローラ２０からの指示により不良ブロック数をカウントし、その結果をメモリコントローラ２０に出力する。

メモリコントローラ２０は、不良ブロック数がしきい値以下であるか否かを判定し（ステップＳ４）、ＹＥＳの場合には、動作モード切り換えを行うことなく、チップ・レディ状態にセットし、次の動作コマンドを待つ。ホストから、読み出し或いは書き込みのコマンドが送られれば、４値動作モードに従って、読み出し或いは書き込みが行われる。

ステップＳ４の判定結果がＮＯの場合には、４値記憶から２値記憶への動作モード切り換えを行う（ステップＳ５）。具体的に、４値／２値のモード切り換え情報をセットし、既に書かれている４値データを２値データに変換して他の適当なブロックに待避させ、また動作モード切り換えに当たってメモリチップ１０の管理データ領域１０ｃの不良ブロック情報を消去し、ロウデコーダ１２のＢＢＦラッチ１９をリセットする。４値記憶モードでは不良であっても、２値記憶モードに切り換えれば正常ブロックとなり得るからである。

４値／２値のデータ変換と待避は、４値データ読み出し法に従ってその上位ページ及び下位ページを読み出して、それらを別々の物理ページに２値データとして書き戻すものである。具体的に、同じ物理ページに重ねて書かれている４値データのうち上位ページデータは、図３のデータ状態Ａ，Ｂの間の読み出し電圧Ｒｂを用いた読み出し動作により読み出される。下位ページデータは、データ状態ＥとＡの間及びＢとＣの間に設定された読み出し電圧Ｒａ及びＲｃを用いた２回の読み出し動作により読み出される。

これらの上位ページ読み出しデータ及び下位ページ読み出しデータを、例えば共に図３の下位ページ書き込み条件と同じ条件で、或いは他の２値データ書き込みの条件で決まる２値データとして、（ａ）後天的に不良とされたブロックに書き込み、或いは（ｂ）スペアブロックがあれば、そこに書き込む。この場合、（ａ）を優先させることが好ましい。

例えば、４値で書かれている待避元ブロックのＵＰデータを読み出して、コントローラに登録されている後天的不良ブロックのうち一番小さいアドレスのブロックに２値書き込みする。続いて、ＬＰデータを読み出して、二番目に小さいアドレスのブロックに２値書き込みする。このデータ待避に伴って、コントローラは管理データ領域の書き換えを必要とする。待避元ブロックのデータは、データ待避後必要なくなるので消去する。これにより、待避元ブロックは、以後スペアブロックとして用いられる。

図７は、４値モードから２値モードへのモード切り換えに伴うデータ書き換えによるアドレス変更の様子を示している。図７の４値モードの下位ページ（ＬＰ）アドレスと上位ページ（ＵＰ）アドレスは、太枠で示すように上位ページ／下位ページの指示アドレスビット（Ｕ／Ｌ）のみが“０”，“１”と異なる。即ちこれらは、ブロックアドレスＢＡ、ブロック内のワード線選択アドレスビットＷＬＡ、及び偶数ページ／奇数ページ（Ｅ／Ｏ）の指示アドレスビットが全て同じであり、同じブロックＢＬＫｉの同じワード線ＷＬｎに重ねて書かれるＬＰデータとＵＰデータのアドレスを示している。

この４値のＬＰデータ、ＵＰデータは、例えば図７の２値モードに例示したように、ブロックアドレスＢＡがそれぞれ太枠で示すように（１０１１…）と（０１１１…）と異なる二つのブロックＢＬＫｍとＢＬＫｍ＋１内の同じワード線ＷＬｎに、２値データとして待避書き込みされることになる。２値モード切り換え後は、上位ページ／下位ページの指示アドレスビット（Ｕ／Ｌ）は無用となる。

４値／２値データ変換と書き戻し動作の結果に従って、メモリコントローラ２０内の論理／物理アドレス変換デーブルの書き換えも必要である。更にモード切り換え情報がセットされると、その後のアクセスについて、内部コントローラ１７或いは外部メモリコントローラ２０によるシーケンサ機能の切り換えも行われる。

以上のステップＳ５の動作は、不良ブロックカウント結果に基づいて、メモリコントローラ２０により自動的に実行される。

書き換えられたアドレス変換テーブルと、モード切り換え情報とは、チップの電源がオフになる際には、メモリチップ１０の管理データ領域１０ｃに書き込まれるものとする。

これにより、以後、ホストからの読み出し／書き込みアクセスに対して、メモリコントローラ２０は、図３の下位ページデータ対応の２値データとして読み出し／書き込みを行う。

この様な動作モード切り換えを行えば、図８に示すように、実質的にフラッシュメモリの寿命が延びる。即ち、４値記憶方式をそのまま続けた場合、使用可能ブロック数が急激に減少する可能性があるのに対し、２値記憶モードに切り換えると、それまで不良であったブロックが使用可能になる可能性があるだけでなく、その後、データしきい値制御も容易になるので、使用による不良発生率も低下する。

図９は、他の実施の形態によるフラッシュメモリのパワーオンリセットの動作例である。

電源がオンになると、前述したＲＯＭフューズ領域１０ｂの読み出しによる初期セットアップ動作に加えて、管理データ領域１０ｃの情報を読み出して、これをメモリコントローラ２０にセットする動作が行われる（ステップＳ１１）。これは先の実施の形態と同じである。

この後、ロウデコーダのＢＢＦラッチ１２に後天的な不良ブロック情報フラグをセットする動作を行うことなく、メモリコントローラ２０に搭載したカウント機能により、不良ブロック管理領域のデータに基づいて後天的な不良ブロック数をカウントする（ステップＳ１２）。

そして、不良ブロック数がしきい値以下であるか否かを判定し（ステップＳ１３）、ＹＥＳであれば、そのままチップ・レディ状態とする。ＮＯの場合には、４値記憶から２値記憶への動作モード切り換えを行う（ステップＳ１４）。

動作モード切り換えに当たっては、メモリチップ１０の管理データ領域１０ｃの不良ブロック情報を消去し、４値データを読み出して２値データとして書き直し、更に論理／物理アドレス変換テーブルを書き換えることは、先の実施の形態と同様である。ＢＢＦラッチのリセット動作は必要がない。

この様に、ＢＢＦラッチを後天的不良ブロックの情報管理に使用しなければ、それだけパワーオンリセット動作は簡単になる。また、ＢＢＦラッチが、出荷前のウェハテストの結果見つけられたブロック不良についてもフラグ設定されるものとすると、後天的不良ブロックについてのみＢＢＦラッチのフラグをカウントしたり、或いはこれをリセットしたりするには、何らかの両者の識別手段を必要とする。この実施の形態では、その様な識別を必要としない。

以上の実施の形態では、多値記憶の例として４値記憶（２ビット／セル）の場合を説明したが、この発明は図４で説明した８値記憶（３ビット／セル）或いはそれ以上の場合にも有効である。

即ち一般的に、ｎビット／セル（ｎ≧２）の多値記憶を行う場合に、メモリチップが、後天的不良数が所定しきい値を超えたときに、ｎビット／セルからｍビット／セル（ｍ＜ｎ）へ動作モード切り換えが行われるようにすることで、実質的な製品寿命の改善と性能改善が図られる。

また、例えば８値記憶の場合であれば、一定の不良しきい値を超えたときに、８値記憶（３ビット／セル）から４値記憶（２ビット／セル）へと動作モードを切り換え、その後また一定の不良しきい値を越えたときに、４値記憶から２値記憶（１ビット／セル）へと動作モードを切り換えるという、モード切り換え方式を採用することが好ましい。

一実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。 同フラッシュメモリのメモリセルアレイの構成を示す図である。 同フラッシュメモリの４値モードの場合のデータしきい値分布と書き込み法を示す図である。 同フラッシュメモリの８値モードの場合のデータしきい値分布と書き込み法を示す図である。 後天的ブロック不良に対する基本対処法を説明するための図である。 パワーオンリセット動作を示す図である。 パワーオンリセット動作で行われるモード切り換えとアドレス変更を説明するための図である。 ４値モードから２値モードへの切り換えにより、寿命が改善されることを示す図である。 他の実施の形態によるパワーオンリセット動作を示す図である。

符号の説明

１０…フラッシュメモリチップ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…ページバッフア、１４…カラムデコーダ、１５…Ｉ／Ｏバッファ、１６…アドレスレジスタ、１７…内部コントローラ、１８…高電圧発生回路、１９…不良ブロックフラグラッチ、２０…メモリコントローラ。

Claims (7)

1. 電気的書き換え可能でかつ、ｎビット／セル（ｎ≧２）の多値記憶を行うメモリチップと、
   前記メモリチップの読み出し及び書き込み制御を行うメモリコントローラとを備え、
   前記メモリチップは、後天的不良数が所定しきい値を超えたときに、ｎビット／セルからｍビット／セル（ｍ＜ｎ）へ動作モード切り換えが行われる
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記メモリチップは、通常の読み出し／書き込みが行われるノーマルブロック領域と、後天的な不良ブロック情報が書き込まれる管理データ領域とを有し、
   前記管理データ領域の不良ブロック情報は、パワーオンリセット時に前記メモリコントローラに読み出されて、その後の前記メモリチップのアクセス制御に用いられる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記メモリコントローラは、パワーオンリセット時、後天的な不良ブロック数をカウントして、それがしきい値を超えたときに、ｎビット／セルからｍビット／セルへの動作モード切り換えを行う
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記メモリチップは、後天的不良ブロックであることを示す不良ブロックフラグラッチと、その不良ブロックフラグをカウントする機能とを有し、
   前記メモリコントローラは、パワーオンリセット時、メモリチップに指示して後天的な不良ブロック数をカウントさせる
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記メモリコントローラは、パワーオンリセット時に読み出された不良ブロック情報を保持し、その不良ブロック情報に基づいて不良ブロック数をカウントする
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
6. 前記メモリチップは、２ビット／セルの４値モードを基本とし、４値モードでの不良ブロック数が所定しきい値を超えたとき、１ビット／セルの２値モードに切り換えられる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
7. 前記メモリチップは、３ビット／セルの８値モードを基本とし、８値モードでの不良ブロック数が所定しきい値を超えたとき、２ビット／セルの４値モードに切り換えられ、更に４値モードでの不良ブロック数が所定しきい値を超えたとき、１ビット／セルの２値モードに切り換えられる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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