TWI595497B

TWI595497B - 半導體記憶裝置、其不良行救濟方法及冗餘資訊設定方法

Info

Publication number: TWI595497B
Application number: TW105118913A
Authority: TW
Inventors: 矢野勝
Original assignee: 華邦電子股份有限公司
Priority date: 2015-07-08
Filing date: 2016-06-16
Publication date: 2017-08-11
Also published as: CN106340324B; JP6144729B2; CN106340324A; JP2017021872A; US20170011809A1; TW201715533A; KR20170007154A; US9627094B2; KR101771635B1; EP3115995A1

Description

半導體記憶裝置、其不良行救濟方法及冗餘資訊設定方法

本發明涉及一種半導體記憶裝置，尤其是涉及一種利用冗餘記憶體來救濟不良行的半導體記憶體裝置。

就快閃記憶體（flash memory）、動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）等半導體記憶體來說，因集成度逐年增加而難以製造無不良或缺陷的記憶元件。因此，在記憶體晶片上，存在用以修復在製造過程中所發生的記憶元件的表觀物理性缺陷的冗餘方案（redundancy scheme）。例如在一種冗餘方案中具備位址（address）轉換電路及冗餘記憶體區域，其中位址轉換電路將具有物理性缺陷的記憶元件的位址轉換為冗餘記憶體區域的記憶元件的位址，所述冗餘記憶體區域是用來修復具有缺陷的記憶元件。具有缺陷的記憶元件與冗餘記憶體區域的記憶元件的位址資訊在記憶體晶片的測試時或製造出貨時儲存在熔絲唯讀記憶體（fuse Read Only Memory，ROM）或暫存器（register）等。而且，當輸入具有缺陷的記憶元件的位址，並檢測出該位址時，禁止對具有缺陷的記憶元件進行存取（access），取而代之，對冗餘記憶體區域的記憶元件進行存取，從外部看起來好像不存在具有缺陷的記憶元件。通過這類冗餘方案（例如日本專利特開2000-311496號公報、日本專利特開2002-288993號公報），即便產生少數的記憶元件的缺陷，也可視為良品，因此良率提高，可降低記憶體的成本。

在反及（NAND）型快閃記憶體中具有記憶體陣列，所述記憶體陣列包含多個記憶元件（memory cell）串接而成的NAND串（string）。從記憶體陣列讀出資料（data）或向記憶體陣列編程（寫入）資料是經由頁面緩衝器（page buffer）/傳感電路（sense circuit）以頁面為單位而進行。另外，在以頁面為單位進行讀出或編程的情況下，為了盡可能地抑制鄰接的位元線（bit line）間的干涉，也採用將一個頁面分為奇數頁面與偶數頁面來使用的方法。在這種快閃記憶體中，在記憶體陣列的行產生不良（例如短路或斷路）的情況下，將包含不良的偶數行與奇數行設為一組不良行，通過冗餘記憶體區域的一組冗餘行來救濟該一組不良行。

圖1（A）、圖1（B）是說明習知的快閃記憶體中的不良行的救濟方法的圖。如圖1（A）所示，在記憶體陣列具有行位址Col_0的偶數行e與奇數行o、行位址Col_1的偶數行e與奇數行o、及行位址Col_2的偶數行e與奇數行o的情況下，當在行位址Col_2的偶數行e與奇數行o之間存在不良F(例如短路)時，通過冗餘記憶體區域的具有冗餘行位址Red_0的一組偶數行e與奇數列o來救濟包含不良的行位址Col_2的一組偶數行e與奇數行o。

另一方面，如圖1(B)所示，當存在跨及行位址Col_1的奇數行o與行位址Col_2的偶數行e之間的不良F的情況下，通過冗餘記憶體區域的具有冗餘行位址Red_0的一組偶數行e與奇數行o和具有冗餘行位址Red_1的一組偶數行e與奇數行o，而救濟包含不良的行位址Col_1的一組偶數行e與奇數行o和行位址Col_2的一組偶數行e與奇數行o。

然而，在圖1(B)所示的兩組不良行中，行位址Col_1的偶數行e與行位址Col_2的奇數行o實際上正常，因此原本無須救濟這些行。由於包含正常的行位址Col_1的偶數行e與行位址Col_2的奇數行o一起進行救濟，因此冗餘記憶體區域的救濟產生浪費，救濟效率降低，結果必須增加冗餘記憶體，從而使得快閃記憶體的成本上升。

本發明解決所述習知的課題，其目的在於提供一種可提高利用冗餘記憶體的不良行救濟效率的半導體記憶裝置。

本發明的半導體記憶裝置包括：記憶體陣列，具有包括多個記憶元件的記憶體區域及包括多個記憶元件的冗餘記憶體區域；記憶體構件，儲存冗餘資訊，所述冗餘資訊包含將所述記憶體區域的偶數行與奇數行設為一組的不良行的位址、識別所述不良行的不良位於偶數行或奇數行的哪一行的識別資訊、及用來救濟所述不良行的所述冗餘記憶體區域的冗餘行的位址；以及行選擇構件，基於行位址而選擇所述記憶體陣列的行，所述行選擇構件基於所述冗餘資訊而判定行位址是否與所述不良行的位址一致，當一致的情況下基於所述識別資訊而將所述不良行的一行轉換為冗餘行的一行，且不將所述不良行的另一行轉換為冗餘行的另一行而將所述不良行鄰接的另一不良行的一行或另一行轉換為冗餘行的另一行。

優選所述不良行的一行為奇數行，另一行為偶數行。優選所述不良行的一行為偶數行，另一行為奇數行。優選所述行選擇構件是在選擇奇數頁面時或選擇偶數頁面時，基於所述識別資訊而判定於偶數行或奇數行是否存在不良。優選半導體記憶裝置還包含頁面緩衝器，所述頁面緩衝器保持從記憶體陣列的所選擇的頁面讀出的資料，或保持編程於所選擇的頁面的資料，所述行選擇構件選擇保持於所述頁面緩衝器的奇數頁面或偶數頁面的資料。

本發明的不良行的救濟方法是包括記憶體陣列及記憶體構件的半導體記憶裝置的不良行的救濟方法，所述記憶體陣列具有包括多個記憶元件的記憶體區域及包括多個記憶元件的冗餘記憶體區域，所述記憶體構件儲存冗餘資訊，所述冗餘資訊包含將所述記憶體區域的偶數行與奇數行設為一組的不良行的位址、及用來救濟所述不良行的所述冗餘記憶體區域的冗餘行的位址；該不良行的救濟方法具有如下步驟：使識別所述不良行的不良位於偶數行或奇數行的哪一行的識別資訊保持於所述記憶體構件；以及選擇所述記憶體陣列的行，所述選擇步驟具有如下步驟：基於所述冗餘資訊而判定行位址是否與所述不良行的位址一致；在一致的情況下基於所述識別資訊而將所述不良行的一行轉換為冗餘行的一行，且不將所述不良行的另一行轉換為冗餘行的另一行而將所述不良行鄰接的另一不良行的一行或另一行轉換為冗餘行的另一行。優選所述選擇步驟包含如下步驟：在選擇奇數頁面時或選擇偶數頁面時，基於所述識別資訊而判定偶數行或奇數行是否存在不良。

本發明的冗餘資訊的設定方法是具備記憶體陣列的半導體記憶裝置的冗餘資訊的設定方法，所述記憶體陣列具有包括多個記憶元件的記憶體區域及包括多個記憶元件的冗餘記憶體區域，該冗餘資訊的設定方法具有如下步驟：檢測將所述記憶體區域的偶數行與奇數行設為一組的不良行；識別所述檢測出的不良行的偶數行與奇數行的不良的組合；將用來將所述檢測出的不良行轉換為所述冗餘記憶體區域的冗餘行的位址資訊、及表示所述識別出的不良的組合的識別資訊設定於所述半導體記憶裝置。優選所述不良的組合是識別跨及偶數行與奇數行的不良、或跨及奇數行與偶數行的不良。

根據本發明，保持識別不良行的不良位於偶數行或奇數行的哪一行的識別資訊作為冗餘資訊，且基於該識別資訊而進行利用冗餘行的不良行救濟，因此可消除不存在不良的偶數行或奇數行的多餘救濟，從而可提高利用冗餘記憶體的救濟效率。

接下來，參照附圖對本發明的實施方式進行詳細說明。本發明可應用於具有各種類型(type)的記憶結構的非揮發性記憶體，此處，例示NAND型快閃記憶體作為優選的實施方式。

圖2是表示本發明的實施例的NAND型快閃記憶體的構成的圖。本實施例的快閃記憶體100包含記憶體陣列110、輸入輸出緩衝器120、位址暫存器（address register）130、控制部140、冗餘資訊記憶部150、字元線（word line）選擇電路160、頁面緩衝器/傳感電路170、行選擇控制電路180以及內部電壓產生電路190。記憶體陣列110包括呈矩陣狀排列的多個記憶體單元。輸入輸出緩衝器120連接至外部輸入輸出端子I/O，且保持輸入輸出資料。位址暫存器130接收來自輸入輸出緩衝器120的位址資料（address data）。控制部140接收來自輸入輸出緩衝器120的指令資料（command data）或外部控制信號而控制快閃記憶體100的各部分。冗餘資訊記憶部150儲存與記憶體陣列110的不良行或救濟不良行的冗餘行相關的冗餘資訊。字元線選擇電路160從位址暫存器130接收列位址資訊Ax，並基於列位址資訊Ax的解碼（decode）結果而進行區塊（block）的選擇及字元線的選擇等。頁面緩衝器/傳感電路170保持從通過字元線選擇電路160選擇的頁面讀出的資料，或保持對所選擇的頁面的寫入資料。行選擇控制電路180從位址暫存器130接收行位址資訊Ay，並基於行位址資訊Ay的解碼結果而進行頁面緩衝器/傳感電路170的資料的選擇等。內部電壓產生電路190產生用於進行資料的讀出、編程及抹除等所需的各種電壓（編程電壓Vpgm、導通電壓（pass voltage）Vpass、讀出導通電壓Vread、抹除電壓Vers等）。

記憶體陣列110包括沿行方向配置的m個記憶體區塊（memory block）BLK(0)、記憶體區塊BLK(1)、…、記憶體區塊BLK(m-1)。圖3是說明一個記憶體區塊內的構成的圖。記憶體陣列110包括記憶體區域MM與冗餘記憶體區域MR。記憶體區域MM配置著用來進行通常的資料讀寫的記憶體單元。冗餘記憶體區域MR配置著用來救濟記憶體區域MM中所包含的不良行的冗餘用記憶體單元。在一個記憶體區塊中包含多個頁面，在一個頁面中包括記憶體區域MM的記憶體單元及冗餘記憶體區域MR的記憶體單元。

圖4表示形成於一個記憶體區塊內的NAND串的一例。一個記憶體區塊是在列方向配置多個NAND串NU而構成，這些NAND串NU是多個記憶體單元串接而成。在圖4的例中，一個記憶體區塊包含n行（位元）NAND串NU，其中一部分被分配至冗餘記憶體區域MR。例如一個頁面包含2K位元組（byte），例如將其中64位元組分配至冗餘記憶體區域MR。配置在第偶數號的位元線GBL0、位元線GBL2、位元線GBL4、…位元線GBLn-2構成偶數頁面，配置在第奇數號的位元線GBL1、位元線GBL3、位元線GBL5、…位元線GBLn-1構成奇數頁面。

一個NAND串NU例如包含32個串接的記憶體單元MC0～MC31、源極（source）側選擇電晶體SEL_S、及汲極（drain）側選擇電晶體SEL_D。各記憶體單元MC0～MC31的閘極（gate）分別連接至對應的字元線WL0～字元線WL31，源極側選擇電晶體SEL_S及汲極側選擇電晶體SEL_D的各閘極分別連接至源極側選擇線SGS與汲極側選擇線SGD。另外，源極側選擇電晶體SEL_S連接至共通源極線SL，汲極側選擇電晶體SEL_D連接至對應的位元線GBL（GBL0～GBLn-1）。

字元線WL0～字元線WL31、源極側選擇線SGS與汲極側選擇線SGD經由來自區塊選擇線BSEL的共通地輸入至區塊選擇電晶體的閘極而連接至字元線選擇電路160。字元線選擇電路160基於列位址資訊Ax而經由區塊選擇線BSEL選擇區塊，且根據動作狀態而適當驅動所選擇的區塊的源極側選擇線SGS、汲極側選擇線SGD、字元線WL0～字元線WL31。

記憶體單元MC0～MC31例如包括金屬氧化物半導體（Metal Oxide Semiconductor，MOS）型電晶體，所述MOS型電晶體包含：隧道（tunnel）氧化膜，形成在通道（channel）上；浮動閘極（floating gate）（電荷蓄積層），蓄積形成在隧道氧化膜上的電荷；以及控制閘極（control gate），隔著介電膜而形成在浮動閘極上。典型而言，當在浮動閘極中未蓄積電荷時，即寫入資料“1”時，閾值處於負狀態，記憶體單元MC0～MC31為常通（normally on）。當在浮動閘極中蓄積著電子時，即寫入資料“0”時，閾值轉換(shift)為正，記憶體單元MC0～MC31為常斷（normally off）。記憶體單元MC0～MC31可為儲存二進位資料的單元或儲存多進位資料的單元。

連接至各NAND串NU的位元線GBL0、位元線GBL1、…、位元線GBLn-1是經由未圖示的位元線選擇電路而連接在頁面緩衝器/傳感電路170。在優選的實施方式中，位元線選擇電路在讀出時或編程時，透過偶數位元線選擇偶數頁面或透過奇數位元線選擇奇數頁面，並將所選擇的偶數位元線或奇數位元線連接至頁面緩衝器/傳感電路170。例如在進行一個頁面的讀出的情況下，可先將該頁的奇數頁面接地（ground）於GND等基準電位，並通過傳感電路感測偶數頁面的位元線的電位或電流，接下來，將偶數頁面接地於GND等基準電位，並通過傳感電路感測奇數頁面的位元線的電位或電流。在這樣分為偶數頁面與奇數頁面進行讀出或編程的情況下，一個傳感電路為一對偶數位元線及奇數位元線所共有，如果偶數頁面及奇數頁面分別構成一個頁面，則頁面緩衝器/傳感電路170包含一個頁面量的傳感電路，頁面緩衝器保持兩個頁面量的資料。例如在記憶體陣列110的一個頁面為2K位元組時，在讀出動作時，通過傳感電路而感測一半即1K位元組的偶數位元的資料，並保持所感測到的資料，接下來，通過傳感電路而感測一半即1K位元組的奇數位元的資料，並保持所感測到的資料。

另外，在另一實施方式中，頁面緩衝器/傳感電路170可包含保持與頁面緩衝器相同的資料的高速緩衝暫存器（cache register），高速緩衝暫存器是經由傳輸閘極而連接至頁面緩衝器。在頁面緩衝器連接至記憶體陣列的所選擇的頁面的期間，經由高速緩衝暫存器而進行資料的輸入輸出。

冗餘資訊記憶部150儲存記憶體區域MM中所包含的不良行（不良位元線）的位址資訊、或救濟不良行的冗餘行的位址資訊等。不良行是在製品出貨時存在的物理性缺陷，不良行例如具有鄰接行間的短路、行的斷路（開路）、或記憶體單元的故障等缺陷。冗餘資訊包含不良行的位址、用來識別不良行的偶數行或奇數行的哪一行存在不良的旗標位元（flag bit）、及用來救濟不良行的冗餘行的位址等。這種冗餘資訊在製品出貨時儲存在例如熔絲ROM或其他非揮發性的介質。

圖5是通過冗餘資訊記憶部150而儲存的冗餘資訊的一例。在本實施例中，通過冗餘記憶體區域MR的一組冗餘行而救濟包含偶數行與奇數行的一組不良行，因此在不良行的行位址中包含偶數行與奇數行，旗標位元識別不良行的偶數行與奇數行的哪一行為不良。此處，低邏輯準位的旗標位元“L”表示至少偶數行包含不良，高邏輯準位的旗標位元“H”表示僅奇數行包含不良。換言之，當記憶體陣列的最前的位元線從偶數位元開始時，旗標位元“L”意指不良行的不良從偶數位元開始，旗標位元“H”意指不良行的不良從奇數位元開始。在圖5的例中，行位址Col_1為旗標位元“H”，因此行位址Col_1的不良為奇數行，行位址Col_2為旗標位元“L”，行位址Col_2的不良包含偶數行。該行位址Col_1與行位址Col_2的不良體現出圖1（B）的不良行的關係。

行選擇控制電路180基於行位址資訊Ay而選擇位元線GBL0～GBLn-1，從而可進行向所選擇的位元線寫入資料或從所選擇的位元線讀出資料。另外，行選擇控制電路180是基於儲存在冗餘資訊記憶部150的冗餘資訊，而在行位址資訊Ay與不良行的位址一致的情況下，將該行位址資訊Ay轉換為冗餘行的位址。行選擇控制電路180是在按照從外部輸入的行位址而進行隨機的讀出或編程的情況下，判定所輸入的行位址與不良行的位址是否一致，在一致的情況下，使位址指標（address pointer）移動至冗餘行的行位址。另外，在進行序列性的（sequential）讀出或編程的情況下，判定從開始行位址遞增（increment）的行位址與不良行的行位址是否一致，在一致的情況下，使位址指標移動至冗餘行的行位址。此處，應當注意的是，行位址的轉換根據表示不良行的屬性的旗標位元的值而不同。即，在旗標位元為“L”的情況下，不良行如圖1（A）所示為從偶數行開始的不良，通過一組冗餘行而救濟包含偶數行與奇數行的一組不良行。與此相對，在旗標位元為“H”的情況下，如圖1（B）所示，不良行從奇數行開始，因此以不將不存在不良的偶數行置換為冗餘行而通過冗餘行置換存在不良的奇數行的方式轉換行位址。

接下來，參照圖6的流程對本實施例的快閃記憶體的不良行的救濟方法進行說明。當從外部的控制器（controller）將讀出指令、位址資訊及外部控制信號等輸入至快閃記憶體時，控制部140基於讀出指令而控制快閃記憶體的各部分的動作。此處，作為一個讀出動作的例，連續地讀出通過頁面緩衝器/傳感電路170保持的資料。因此，行選擇控制電路180一邊使從位址暫存器130提供的開始行位址逐一遞增，一邊讀出保持於頁面緩衝器/傳感電路170的資料。行位址的遞增也可為通過軟體（software）使位址指標移動或使用位址計數器中的任一個。

行選擇控制電路180可以上述方式使行位址遞增一（S100），接著參照圖5所示的冗餘資訊而判定行位址是否符合不良行位址（S102）。不良行位址為應當通過冗餘行救濟或修復的行位址。在行位址與不良行位址不一致的情況下，通過步驟S100使行位址遞增一。在行位址與不良行位址一致的情況下，行選擇控制電路180參照作為不良行的屬性而附加的旗標位元來判定旗標位元為“H”或“L”（S104）。

在旗標位元為“L”時，即在不良行存在於偶數行的情況下，行選擇控制電路180使位址指標（address pointer）移動至冗餘資訊所示的冗餘行位址（S108），進行保持於冗餘行的資料的讀出。即，具有偶數行與奇數行的一組不良行直接通過冗餘行救濟，以在偶數頁面的讀出動作時讀出冗餘行的一行，且在奇數頁面的讀出動作時讀出冗餘行的另一行的方式使位址指標移動。

另一方面，在旗標位元為“H”時，即在不良行存在於奇數行的情況下（S104），行選擇控制電路180進而判定是否進行奇數頁面的讀出動作（S106）。在偶數頁面的讀出動作時，使不良行位址遞增一（S110），利用冗餘行的一行救濟遞增的不良位址，且在奇數頁面的讀出動作時，以不使不良行位址遞增，而利用冗餘行的另一行進行救濟的方式控制位址指標的移動（S108）。

此外，本實施例的不良行的救濟在其他隨機讀出動作時、或者隨機或序列性的程式動作時，也與所述相同地進行。

圖7中表示具體的不良行的救濟例。此處，不良行的位址設為“0110011”，圖7的上半部分表示旗標位元為“L”時（偶數行存在不良時）的行位址轉換，圖7的下半部分表示旗標位元為“H”時（奇數行存在不良時）的行位址的轉換。

在如上半部分所示旗標位元為“L”的情況下，行位址逐一遞增，在將遞增的行位址設定為“0110011”時，如果為偶數頁面的動作，則將不良行位址轉換為冗餘行的一行位址（圖中以R表示），另外，如果為奇數頁面的動作，則將不良行位址轉換為冗餘行的另一行位址（圖中以R表示）。

在如下半部分所示旗標位元為“H”的情況下，在行位址設定（set）為不良行“0110011”時，如果為奇數頁面的動作，則將不良位址轉換為冗餘行的一行位址（圖中以R表示），但如果為偶數頁面的動作，則不良位址遞增一，將遞增的不良位址轉換為冗餘行的另一行位址。

圖8（A）、圖8（B）是示意性地表示本實施例的不良行的救濟的圖，圖8（A）、圖8（B）分別與圖1（A）、圖1（B）對應。如圖1（A）、圖8（A）所示，在行位址Col_2的偶數行e存在不良的情況下，旗標位元為“L”，利用一組冗餘行Red_0救濟不良行Col_2的一組奇數行o與偶數行e。另一方面，如圖8（B）所示，在不良行Col_1的奇數行o與不良行Col_2的偶數行e存在不良的情況下，旗標位元成為“H”。與以往的救濟方法不同，不救濟不良行位址Col_1的偶數行e與不良行位址Col_2的奇數行o，而利用冗餘行Red_0救濟不良行位址Col_1的奇數行o與鄰接的不良行位址Col_2的偶數行e。

這樣一來，根據本實施例，在將包含偶數行與奇數行的一組行以行單位救濟為冗餘行的方法中，即便在不良跨及鄰接的行的情況下，也能夠進行利用一組冗餘行的救濟，由此，可提高利用冗餘記憶體的救濟效率，從而可改善製品的良率。

此外，在所述實施例中，方便起見而表示頁面的最前從偶數行開始的例，但即便不同於此而從奇數行開始，也可與所述相同地應用本發明。

接下來，參照圖9的流程對本實施例的冗餘資訊的設定方法進行說明。在快閃記憶體出貨前，執行通過不良品檢查裝置或外部的控制器預先決定的測試序列（sequence）等，由此檢測快閃記憶體的不良行（S200）。例如從晶片外部進行寫入動作，將從記憶體陣列讀出的資料與寫入資料進行比較（驗證（verify）），並基於驗證結果而檢測不良行等。或根據抹除指令而以區塊單位進行抹除，並基於抹除驗證結果而檢測不良行。接下來，識別所檢測出的不良行的不良形態或組合（S210）。成為哪種識別資訊也可能取決於快閃記憶體的動作形式，例如識別不良行的不良是否存在於偶數行或奇數行（如上述旗標位元）。或也可為從偶數行跨及至奇數行的不良的組合或從奇數行跨及至偶數行的不良的組合的識別。接下來，將如圖5所示的冗餘資訊設定在快閃記憶體的熔絲ROM或其他非揮發性記憶部（S220）。

對本發明的優選的實施方式進行了詳細敘述，但本發明並不限定於特定的實施方式，可在申請專利範圍中所記載的本發明的主旨的範圍內進行各種變形、變更。

100‧‧‧快閃記憶體

110‧‧‧記憶體陣列

120‧‧‧輸入輸出緩衝器

130‧‧‧位址暫存器

140‧‧‧控制部

150‧‧‧冗餘資訊記憶部

160‧‧‧字元線選擇電路

170‧‧‧頁面緩衝器/傳感電路

180‧‧‧行選擇控制電路

190‧‧‧內部電壓產生電路

Ax‧‧‧列位址資訊

Ay‧‧‧行位址資訊

BLK(0)、BLK(1)、…、BLK(m-1)‧‧‧記憶體區塊

BSEL‧‧‧區塊選擇線

Col_0、Col_1、Col_2、Col_10、Col_m‧‧‧行位址

e‧‧‧偶數行

F‧‧‧不良

GBL0、GBL1、…、GBLn-2、GBLn-1‧‧‧位元線

H、L‧‧‧旗標位元

MC0、MC1、MC2、MC31‧‧‧記憶體單元

MM‧‧‧記憶體區域

MR‧‧‧冗餘記憶體區域

o‧‧‧奇數行

Red_0、Red_1、Red_2、Red_q‧‧‧冗餘行位址

S100、S102、S104、S106、S108、S110、S200、S210、S220‧‧‧步驟

SEL_D‧‧‧汲極側選擇電晶體

SEL_S‧‧‧源極側選擇電晶體

SGD‧‧‧汲極側選擇線

SGS‧‧‧源極側選擇線

SL‧‧‧共通源極線

Vers‧‧‧抹除電壓

Vpass‧‧‧導通電壓

Vpgm‧‧‧編程電壓

Vread‧‧‧讀出導通電壓

WL0~WL31‧‧‧字元線

圖1(A)、圖1(B)是示意性地說明習知的快閃記憶體的不良行的救濟方法的圖。

圖2是表示本發明的實施例的快閃記憶體的一構成例的方塊圖。

圖3是表示記憶體區塊的構成的圖。

圖4是表示NAND串單元的構成的圖。

圖5是表示冗餘資訊記憶部的冗餘資訊的一例的圖。

圖6是說明本發明的實施例的快閃記憶體的不良行的救濟方法的流程圖。

圖7是說明本實施例的不良行的救濟方法的具體例的圖。

圖8(A)、圖8(B)是示意性地說明本發明的實施例的快閃記憶體的不良行的救濟方法的圖。

圖9是說明本發明的實施例的冗餘資訊的設定方法的流程圖。

S100、S102、S104、S106、S108、S110‧‧‧步驟

Claims

一種半導體記憶裝置，其特徵在於包括：記憶體陣列，具有包括多個記憶體單元的記憶體區域及包括多個記憶體單元的冗餘記憶體區域，所述記憶體區域的每一行的位址對應至一組的偶數行與奇數行；冗餘資訊記憶部，儲存冗餘資訊，所述冗餘資訊包含不良行的位址、識別所述不良行的不良位於偶數行或奇數行的哪一行的識別資訊、及用來救濟所述不良行的所述冗餘記憶體區域的冗餘行的位址；以及行選擇控制電路，基於行位址而選擇所述記憶體陣列的行，其中，所述行選擇控制電路是基於所述冗餘資訊而判定所述行位址是否與所述不良行的位址一致，在一致的情況下基於所述識別資訊而將所述不良行的一行轉換為所述冗餘行的一行，且不將所述不良行的另一行轉換為所述冗餘行的另一行而將所述不良行鄰接的另一不良行的一行或另一行轉換為所述冗餘行的另一行。
如申請專利範圍第1項所述的半導體記憶裝置，其中所述不良行的一行為奇數行，且所述不良行的另一行為偶數行。
如申請專利範圍第1項所述的半導體記憶裝置，其中所述不良行的一行為偶數行，且所述不良行的另一行為奇數行。
如申請專利範圍第1項所述的半導體記憶裝置，其中所述行選擇控制電路在選擇奇數頁面時或選擇偶數頁面時，基於所述識別資訊而判定偶數行或奇數行是否存在不良。
如申請專利範圍第4項所述的半導體記憶裝置，其中半導體記憶裝置還包含頁面緩衝器，所述頁面緩衝器保持從所述記憶體陣列的所選擇的頁面讀出的資料、或保持編程於所選擇的頁面的資料，所述行選擇控制電路選擇保持於所述頁面緩衝器的奇數頁面或偶數頁面的資料。
一種半導體記憶裝置的不良行的救濟方法，所述半導體記憶裝置包括記憶體陣列與冗餘資訊記憶部，所述記憶體陣列具有包括多個記憶體單元的記憶體區域及包括多個記憶體單元的冗餘記憶體區域，所述不良行的救濟方法包括：儲存冗餘資訊於所述冗餘資訊記憶部，所述冗餘資訊包含將記憶體區域的偶數行與奇數行設為一組的不良行的位址、用來救濟所述不良行的所述冗餘記憶體區域的冗餘行的位址、及用來識別所述不良行的不良位於偶數行或奇數行的哪一行的識別資訊；以及選擇所述記憶體陣列的行，並基於所述冗餘資訊而判定所選擇的行位址是否與所述不良行的位址一致；在一致的情況下基於所述識別資訊而將所述不良行的一行轉換為所述冗餘行的一行，且不將所述不良行的另一行轉換為所述冗餘行的另一行而將所述不良行鄰接的另一不良行的一行或另一行轉換為所述冗餘行的另一行。
如申請專利範圍第6項所述的不良行的救濟方法，其中所述選擇步驟包含：在選擇奇數頁面時或選擇偶數頁面時，基於所述識別資訊而判定偶數行或奇數行是否存在不良。
一種半導體記憶裝置的冗餘資訊的設定方法，所述半導體記憶裝置包括記憶體陣列，所述記憶體陣列包括具有多個記憶體單元的記憶體區域及具有多個記憶體單元的冗餘記憶體區域，且該設定方法包括：檢測不良行的位址；識別檢測出的所述不良行的偶數行與奇數行的不良形態或組合，並產生識別資訊；以及將用來將檢測出的所述不良行轉換為所述冗餘記憶體區域的冗餘行的位址資訊及所述識別資訊設定於所述半導體記憶裝置，之後當所述不良行被選擇時，所述半導體記憶裝置基於所述識別資訊而將所述不良行的一行轉換為所述冗餘行的一行，且不將所述不良行的另一行轉換為所述冗餘行的另一行而將所述不良行鄰接的另一不良行的一行或另一行轉換為所述冗餘行的另一行。
如申請專利範圍第8項所述的設定方法，其中所述不良的組合是識別跨及偶數行與奇數行的不良、或跨及奇數行與偶數行的不良。