JP2000235800A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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- G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
-
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Abstract
(57)【要約】
【課題】 同時並列に多数の入出力データを取扱うこと
ができるメモリセルアレイの構成と、これに対して効率
的に冗長救済を行なうことのできる冗長救済回路とを併
せ持つ半導体記憶装置の構成を提供する。 【解決手段】 メモリセルアレイ５０は、複数のメモリ
マット５５に分割される正規メモリセルアレイとロウ冗
長回路７０およびコラム冗長回路８０とを備える。正規
メモリセルアレイ、ロウ冗長回路７０およびコラム冗長
回路８０のそれぞれに対して独立にデータ線が設けられ
る。各データ入出力線は、データ線シフト回路７５によ
ってグローバルデータバスＧＤＢと選択的に接続され
る。冗長制御回路６０は、アドレス信号が不良アドレス
と一致した場合に、不良アドレスに対応するシフト設定
信号を発生し、データ線シフト回路７５における接続形
態を設定する。
ができるメモリセルアレイの構成と、これに対して効率
的に冗長救済を行なうことのできる冗長救済回路とを併
せ持つ半導体記憶装置の構成を提供する。 【解決手段】 メモリセルアレイ５０は、複数のメモリ
マット５５に分割される正規メモリセルアレイとロウ冗
長回路７０およびコラム冗長回路８０とを備える。正規
メモリセルアレイ、ロウ冗長回路７０およびコラム冗長
回路８０のそれぞれに対して独立にデータ線が設けられ
る。各データ入出力線は、データ線シフト回路７５によ
ってグローバルデータバスＧＤＢと選択的に接続され
る。冗長制御回路６０は、アドレス信号が不良アドレス
と一致した場合に、不良アドレスに対応するシフト設定
信号を発生し、データ線シフト回路７５における接続形
態を設定する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、同時に多数の入出力データを
取り扱うことができるメモリセルアレイの構成を有し、
かつメモリセルに不良が生じた場合に効率的な冗長救済
を行なうことが可能な半導体記憶装置に関する。
に関し、より特定的には、同時に多数の入出力データを
取り扱うことができるメモリセルアレイの構成を有し、
かつメモリセルに不良が生じた場合に効率的な冗長救済
を行なうことが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】近年の情報通信技術の発展に伴い、半導
体記憶装置に関してはメモリ容量の大容量化のみならず
多数のデータを高速かつ並列に取り扱えることが要求さ
れるようになっている。たとえば、画像データに関する
データ処理を行なう用途として使用される場合がこの典
型的なものである。
体記憶装置に関してはメモリ容量の大容量化のみならず
多数のデータを高速かつ並列に取り扱えることが要求さ
れるようになっている。たとえば、画像データに関する
データ処理を行なう用途として使用される場合がこの典
型的なものである。
【０００３】このような要求に応えるものとして、独立
して読出・書込動作が可能な複数のバンクを有し、かつ
多数並列に配置されるＩ／Ｏ線によって同時に多量のデ
ータを取り扱うことのできるいわゆる多バンク多Ｉ／Ｏ
線構成の半導体記憶装置が採用されるようになってい
る。
して読出・書込動作が可能な複数のバンクを有し、かつ
多数並列に配置されるＩ／Ｏ線によって同時に多量のデ
ータを取り扱うことのできるいわゆる多バンク多Ｉ／Ｏ
線構成の半導体記憶装置が採用されるようになってい
る。
【０００４】一方、大規模化されたメモリセルアレイを
有する半導体記憶装置においては、製造時に生じたメモ
リセルの欠陥部分を同一チップ上に予め設けられた冗長
回路中のスペアメモリセルによって救済する冗長救済技
術が、製品の歩留まりを確保する上で重要な技術とな
る。
有する半導体記憶装置においては、製造時に生じたメモ
リセルの欠陥部分を同一チップ上に予め設けられた冗長
回路中のスペアメモリセルによって救済する冗長救済技
術が、製品の歩留まりを確保する上で重要な技術とな
る。
【０００５】メモリ容量の大容量化の進展に伴って、冗
長救済を効率的に行なうための技術として、たとえば特
開平８−８３４４号公報に、データ線同士の接続を順次
シフトさせることによってデータ線単位での冗長救済を
行なうシフトリダンダンシーの技術が開示されている
（以下、従来の技術１という）。
長救済を効率的に行なうための技術として、たとえば特
開平８−８３４４号公報に、データ線同士の接続を順次
シフトさせることによってデータ線単位での冗長救済を
行なうシフトリダンダンシーの技術が開示されている
（以下、従来の技術１という）。
【０００６】また、特開平８−７７７９３号公報には、
独立してデータの読出・書込動作が可能な複数のメモリ
セルアレイ（バンクに相当）の間で冗長回路を共有する
ことにより効率的なレイアウト設計を行なう技術が開示
されている（以下、従来の技術２という）。
独立してデータの読出・書込動作が可能な複数のメモリ
セルアレイ（バンクに相当）の間で冗長回路を共有する
ことにより効率的なレイアウト設計を行なう技術が開示
されている（以下、従来の技術２という）。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た多バンク多Ｉ／Ｏ線構成の半導体記憶装置に対して、
従来の技術１および２をそのまま適用することは問題が
ある。
た多バンク多Ｉ／Ｏ線構成の半導体記憶装置に対して、
従来の技術１および２をそのまま適用することは問題が
ある。
【０００８】従来の技術１は、メモリセルの行または列
ごとにスペアとの置換を行なうのではなく、データ線同
士の接続態様を不良メモリセルが含まれる箇所について
シフトさせることにより冗長救済を行なうものである。
しかし、このデータ線の接続のシフト設定は予めヒュー
ズ素子等に記憶されたアドレスプログラム情報によって
固定的に指定されるものであるため、多バンク構成に適
用する場合には必要なヒューズ素子の数が膨大になって
しまう。ヒューズ素子は、比較的面積が大きく高集積化
に適しないため、この問題はレイアウト設計上致命的で
ある。
ごとにスペアとの置換を行なうのではなく、データ線同
士の接続態様を不良メモリセルが含まれる箇所について
シフトさせることにより冗長救済を行なうものである。
しかし、このデータ線の接続のシフト設定は予めヒュー
ズ素子等に記憶されたアドレスプログラム情報によって
固定的に指定されるものであるため、多バンク構成に適
用する場合には必要なヒューズ素子の数が膨大になって
しまう。ヒューズ素子は、比較的面積が大きく高集積化
に適しないため、この問題はレイアウト設計上致命的で
ある。
【０００９】一方、従来の技術２においては、独立して
データの読出・書込動作を行なうことのできるメモリセ
ルアレイの単位（バンク）間で同一の冗長回路を共有す
る構成であるが、データの入出力にあたっては、データ
入出力線のそれぞれと冗長回路との間でデータを伝達す
ることのできるスイッチ回路を設けることが必要とな
る。このスイッチ回路は、多バンク多Ｉ／Ｏ線構成の下
では膨大な数となり、冗長救済回路の面積は非常に大き
なものとなってしまう。
データの読出・書込動作を行なうことのできるメモリセ
ルアレイの単位（バンク）間で同一の冗長回路を共有す
る構成であるが、データの入出力にあたっては、データ
入出力線のそれぞれと冗長回路との間でデータを伝達す
ることのできるスイッチ回路を設けることが必要とな
る。このスイッチ回路は、多バンク多Ｉ／Ｏ線構成の下
では膨大な数となり、冗長救済回路の面積は非常に大き
なものとなってしまう。
【００１０】この発明は、上述したような問題点を解決
するためになされたものであって、多数のバンクと多数
のデータ入出力線を備えて同時に多量のデータを取り扱
ことができるメモリセルアレイの構成を有するととも
に、メモリセルに欠陥が生じた場合の冗長救済を効率的
に行なうことのできる冗長救済回路を併せ持つ半導体記
憶装置の構成を提供することである。
するためになされたものであって、多数のバンクと多数
のデータ入出力線を備えて同時に多量のデータを取り扱
ことができるメモリセルアレイの構成を有するととも
に、メモリセルに欠陥が生じた場合の冗長救済を効率的
に行なうことのできる冗長救済回路を併せ持つ半導体記
憶装置の構成を提供することである。
【００１１】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行アドレス信号と列アドレス信号とに応じ
て、記憶データの読出動作もしくは書込動作を行なう半
導体記憶装置であって、行列状に配置される正規メモリ
セルを有するメモリセルアレイを備え、メモリセルアレ
イは、第１複数個の行と第２複数個の列とに配置される
メモリセルブロックに分割され、かつ、列方向に隣り合
う第１複数個のメモリセルブロックに対して共通に第３
複数個の正規メモリセルの列ごとに配置される正規デー
タ入出力線を含み、列方向に隣り合う第１複数個のメモ
リセルブロックに対して共通に設けられた冗長行回路を
さらに備え、冗長行回路は、行列状に配置される予備記
憶素子と、第３複数個の予備記憶素子の列ごとに配置さ
れる冗長行データ入出力線とを有し、行アドレス信号と
予め設定された複数の正規メモリセル中における不良ア
ドレス行とが一致した場合に、行置換指示信号を発生す
る冗長行制御回路と、メモリセルブロックに対して共通
に設けられ、読出あるいは書込される記憶データを伝達
するデータバスと、行置換指示信号に応じて、正規デ−
タ入出力線と冗長行データ入出力線とのいずれか一方を
選択して、対応するデータバスと接続するデータ線接続
切替回路とをさらに備える。
憶装置は、行アドレス信号と列アドレス信号とに応じ
て、記憶データの読出動作もしくは書込動作を行なう半
導体記憶装置であって、行列状に配置される正規メモリ
セルを有するメモリセルアレイを備え、メモリセルアレ
イは、第１複数個の行と第２複数個の列とに配置される
メモリセルブロックに分割され、かつ、列方向に隣り合
う第１複数個のメモリセルブロックに対して共通に第３
複数個の正規メモリセルの列ごとに配置される正規デー
タ入出力線を含み、列方向に隣り合う第１複数個のメモ
リセルブロックに対して共通に設けられた冗長行回路を
さらに備え、冗長行回路は、行列状に配置される予備記
憶素子と、第３複数個の予備記憶素子の列ごとに配置さ
れる冗長行データ入出力線とを有し、行アドレス信号と
予め設定された複数の正規メモリセル中における不良ア
ドレス行とが一致した場合に、行置換指示信号を発生す
る冗長行制御回路と、メモリセルブロックに対して共通
に設けられ、読出あるいは書込される記憶データを伝達
するデータバスと、行置換指示信号に応じて、正規デ−
タ入出力線と冗長行データ入出力線とのいずれか一方を
選択して、対応するデータバスと接続するデータ線接続
切替回路とをさらに備える。
【００１２】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、冗長行回路は、正規
メモリセルアレイが配置される領域の外に列方向に隣接
して配置される。
１記載の半導体記憶装置であって、冗長行回路は、正規
メモリセルアレイが配置される領域の外に列方向に隣接
して配置される。
【００１３】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、冗長行制御回路は、
不良行アドレスごとに設けられる行アドレス比較回路を
含み、行アドレス比較回路は、行置換指示信号を生成す
る出力ノードと、行アドレス信号と対応する不良行アド
レスとが一致する場合に、行置換指示信号の活性状態に
対応する第１の電位と出力ノードを接続するアドレス信
号比較ユニットと、外部から与えられる冗長行テスト信
号の活性化に応じて、第１の電位と出力ノードを接続す
る冗長行テスト回路とを有する。
１記載の半導体記憶装置であって、冗長行制御回路は、
不良行アドレスごとに設けられる行アドレス比較回路を
含み、行アドレス比較回路は、行置換指示信号を生成す
る出力ノードと、行アドレス信号と対応する不良行アド
レスとが一致する場合に、行置換指示信号の活性状態に
対応する第１の電位と出力ノードを接続するアドレス信
号比較ユニットと、外部から与えられる冗長行テスト信
号の活性化に応じて、第１の電位と出力ノードを接続す
る冗長行テスト回路とを有する。
【００１４】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、各メモリセルブロッ
クは、互いに独立して読出動作および書込動作が可能な
バンクであり、行方向に互いに隣り合う第２複数個のメ
モリセルブロックは、同時に活性化することが可能であ
る。
１記載の半導体記憶装置であって、各メモリセルブロッ
クは、互いに独立して読出動作および書込動作が可能な
バンクであり、行方向に互いに隣り合う第２複数個のメ
モリセルブロックは、同時に活性化することが可能であ
る。
【００１５】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、冗長行回路は、予備
記憶素子ごとに配置されるサブビット線と、行置換指示
信号に応じて、第３複数個のサブビット線と冗長行デー
タ入出力線とを選択的に接続する冗長行選択ゲートとを
さらに含む。
４記載の半導体記憶装置であって、冗長行回路は、予備
記憶素子ごとに配置されるサブビット線と、行置換指示
信号に応じて、第３複数個のサブビット線と冗長行デー
タ入出力線とを選択的に接続する冗長行選択ゲートとを
さらに含む。
【００１６】請求項６記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、正規データ入出力線
は、読出動作に記憶データを伝達する正規読出データ線
と、書込動作に記憶データを伝達する正規書込データ線
とを含み、冗長行データ入出力線は、読出動作に記憶デ
ータを伝達する冗長行読出データ線と、書込動作に記憶
データを伝達する冗長行書込データ線とを含む。
４記載の半導体記憶装置であって、正規データ入出力線
は、読出動作に記憶データを伝達する正規読出データ線
と、書込動作に記憶データを伝達する正規書込データ線
とを含み、冗長行データ入出力線は、読出動作に記憶デ
ータを伝達する冗長行読出データ線と、書込動作に記憶
データを伝達する冗長行書込データ線とを含む。
【００１７】請求項７記載の半導体記憶装置は、行アド
レス信号と列アドレス信号とに応じて、記憶データの読
出動作もしくは書込動作を行なう半導体記憶装置であっ
て、行列状に配置される正規メモリセルを有するメモリ
セルアレイを備え、メモリセルアレイは、第１複数個の
行と第２複数個の列とに配置されるメモリセルブロック
に分割され、かつ、列方向に隣り合う第１複数個のメモ
リセルブロックに対して共通に第３複数個の正規メモリ
セルの列ごとに配置される正規データ入出力線を含み、
行方向に隣り合う第２複数個のメモリセルブロックに対
して共通に設けられた冗長列回路をさらに備え、冗長列
回路は、行列状に配置される予備メモリセルと、第３複
数個の予備メモリセルの列ごとに配置される冗長列デー
タ入出力線とを有し、列アドレス信号と予め設定された
複数の正規メモリセル中における不良アドレス列とが一
致した場合に、不良アドレス列に対応して設定されるデ
ータ線切替信号を発生する冗長列制御回路と、メモリセ
ルブロックに対して共通に第４複数個設けられ、読出あ
るいは書込される記憶データを伝達するデータバスと、
データ線切替信号に応じて、正規データ入出力線と冗長
列データ入出力線とのうちの第４複数個のデータ入出力
線を、選択的にデータバスと接続するデータ線接続回路
とをさらに備える。
レス信号と列アドレス信号とに応じて、記憶データの読
出動作もしくは書込動作を行なう半導体記憶装置であっ
て、行列状に配置される正規メモリセルを有するメモリ
セルアレイを備え、メモリセルアレイは、第１複数個の
行と第２複数個の列とに配置されるメモリセルブロック
に分割され、かつ、列方向に隣り合う第１複数個のメモ
リセルブロックに対して共通に第３複数個の正規メモリ
セルの列ごとに配置される正規データ入出力線を含み、
行方向に隣り合う第２複数個のメモリセルブロックに対
して共通に設けられた冗長列回路をさらに備え、冗長列
回路は、行列状に配置される予備メモリセルと、第３複
数個の予備メモリセルの列ごとに配置される冗長列デー
タ入出力線とを有し、列アドレス信号と予め設定された
複数の正規メモリセル中における不良アドレス列とが一
致した場合に、不良アドレス列に対応して設定されるデ
ータ線切替信号を発生する冗長列制御回路と、メモリセ
ルブロックに対して共通に第４複数個設けられ、読出あ
るいは書込される記憶データを伝達するデータバスと、
データ線切替信号に応じて、正規データ入出力線と冗長
列データ入出力線とのうちの第４複数個のデータ入出力
線を、選択的にデータバスと接続するデータ線接続回路
とをさらに備える。
【００１８】請求項８記載の半導体記憶装置は、請求項
７記載の半導体記憶装置であって、冗長列回路は、正規
メモリセルアレイが配置される領域の外に行方向に隣接
して配置される。
７記載の半導体記憶装置であって、冗長列回路は、正規
メモリセルアレイが配置される領域の外に行方向に隣接
して配置される。
【００１９】請求項９記載の半導体記憶装置は、請求項
７記載の半導体記憶装置であって、正規データ入出力線
は、読出動作に記憶データを伝達する正規読出データ線
と、書込動作に記憶データを伝達する正規書込データ線
とを含み、冗長列データ入出力線は、読出動作に記憶デ
ータを伝達する冗長列読出データ線と、書込動作に記憶
データを伝達する冗長列書込データ線とを含む。
７記載の半導体記憶装置であって、正規データ入出力線
は、読出動作に記憶データを伝達する正規読出データ線
と、書込動作に記憶データを伝達する正規書込データ線
とを含み、冗長列データ入出力線は、読出動作に記憶デ
ータを伝達する冗長列読出データ線と、書込動作に記憶
データを伝達する冗長列書込データ線とを含む。
【００２０】請求項１０記載の半導体記憶装置は、請求
項７記載の半導体記憶装置であって、各メモリセルブロ
ックは、互いに独立して読出動作および書込動作が可能
なバンクであり、行方向に互いに隣り合う第２複数個の
メモリセルブロックは、同時に活性化することが可能で
ある。
項７記載の半導体記憶装置であって、各メモリセルブロ
ックは、互いに独立して読出動作および書込動作が可能
なバンクであり、行方向に互いに隣り合う第２複数個の
メモリセルブロックは、同時に活性化することが可能で
ある。
【００２１】請求項１１記載の半導体記憶装置は、請求
項７記載の半導体記憶装置であって、データ線切替信号
は、シフト設定信号と、冗長列切替信号とを有し、メモ
リセルアレイは、第４複数個の正規データ入出力線を含
み、第４複数個は、Ｌ個（Ｌ：自然数）であり、データ
線接続回路は、シフト設定信号に応じて、不良メモリセ
ル列に対応するＭ個（Ｍ：０〜Ｌの整数）の正規データ
入出力線を除いた（Ｌ−Ｍ）個の正規データ入出力線の
それぞれを、第１番目から第（Ｌ−Ｍ）番目のデータバ
スのそれぞれと接続する正規データ線シフト回路と、冗
長列切替信号に応じて、正規データ入出力線と未接続で
あるＮ個のデータバスのそれぞれを、冗長列データ入出
力線のいずれか１本と接続する冗長列データ線切替回路
を含む。
項７記載の半導体記憶装置であって、データ線切替信号
は、シフト設定信号と、冗長列切替信号とを有し、メモ
リセルアレイは、第４複数個の正規データ入出力線を含
み、第４複数個は、Ｌ個（Ｌ：自然数）であり、データ
線接続回路は、シフト設定信号に応じて、不良メモリセ
ル列に対応するＭ個（Ｍ：０〜Ｌの整数）の正規データ
入出力線を除いた（Ｌ−Ｍ）個の正規データ入出力線の
それぞれを、第１番目から第（Ｌ−Ｍ）番目のデータバ
スのそれぞれと接続する正規データ線シフト回路と、冗
長列切替信号に応じて、正規データ入出力線と未接続で
あるＮ個のデータバスのそれぞれを、冗長列データ入出
力線のいずれか１本と接続する冗長列データ線切替回路
を含む。
【００２２】請求項１２記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置であって、冗長列回路は、
第５複数個の冗長列データ入出力線を有し、第５複数個
は、Ｎ個（Ｎ：自然数）であり、正規データ線シフト回
路は、正規データ入出力線とデータバスとの間に直列に
接続されるＮ個のシフトユニット回路を含み、シフトユ
ニット回路は、正規データ入出力線側に設けられるＬ個
の入力ノードと、入力ノードのそれぞれに対応して設け
られるシフトスイッチと、シフト設定信号に応じてシフ
トスイッチのうちの１個をシフト指定するデコード回路
と、データバス側に設けられ、シフトスイッチを介して
入力ノードと接続されるＭ個の出力ノードとを有し、シ
フト指定された第ｉ番目（ｉ：１〜Ｌの自然数）のシフ
トスイッチは、第１番目から第（ｉ−１）番目までの入
力ノードを、第１番目から第（ｉ−１）番目までの出力
ノードにそれぞれ接続するとともに、第（ｉ＋１）番目
から第Ｌ番目までの入力ノードを、第ｉ番目から第（Ｌ
−１）番目までの出力ノードにそれぞれ接続し、直列に
接続される第１番目のシフトユニット回路の入力ノード
は、正規データ入出力線とそれぞれ接続され、第Ｎ番目
のシフトユニット回路の出力ノードは、データバスとそ
れぞれ接続され、冗長列データ線切替回路は、Ｎ個の冗
長列データ入出力線のそれぞれに対して設けられる冗長
列接続ユニットを含み、冗長列接続ユニットは、冗長列
切替信号に応じて、対応する冗長列データ入出力線と、
第（Ｌ−Ｎ）番目から第Ｌ番目のデータバスのうちのい
ずれか１つとを選択的に接続する。
項１１記載の半導体記憶装置であって、冗長列回路は、
第５複数個の冗長列データ入出力線を有し、第５複数個
は、Ｎ個（Ｎ：自然数）であり、正規データ線シフト回
路は、正規データ入出力線とデータバスとの間に直列に
接続されるＮ個のシフトユニット回路を含み、シフトユ
ニット回路は、正規データ入出力線側に設けられるＬ個
の入力ノードと、入力ノードのそれぞれに対応して設け
られるシフトスイッチと、シフト設定信号に応じてシフ
トスイッチのうちの１個をシフト指定するデコード回路
と、データバス側に設けられ、シフトスイッチを介して
入力ノードと接続されるＭ個の出力ノードとを有し、シ
フト指定された第ｉ番目（ｉ：１〜Ｌの自然数）のシフ
トスイッチは、第１番目から第（ｉ−１）番目までの入
力ノードを、第１番目から第（ｉ−１）番目までの出力
ノードにそれぞれ接続するとともに、第（ｉ＋１）番目
から第Ｌ番目までの入力ノードを、第ｉ番目から第（Ｌ
−１）番目までの出力ノードにそれぞれ接続し、直列に
接続される第１番目のシフトユニット回路の入力ノード
は、正規データ入出力線とそれぞれ接続され、第Ｎ番目
のシフトユニット回路の出力ノードは、データバスとそ
れぞれ接続され、冗長列データ線切替回路は、Ｎ個の冗
長列データ入出力線のそれぞれに対して設けられる冗長
列接続ユニットを含み、冗長列接続ユニットは、冗長列
切替信号に応じて、対応する冗長列データ入出力線と、
第（Ｌ−Ｎ）番目から第Ｌ番目のデータバスのうちのい
ずれか１つとを選択的に接続する。
【００２３】請求項１３記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置であって、正規データ入出
力線は、読出動作に記憶データを伝達する正規読出デー
タ線と、書込動作に記憶データを伝達する正規書込デー
タ線とを含み、冗長列データ入出力線は、読出動作に記
憶データを伝達する冗長列読出データ線と、書込動作に
記憶データを伝達する冗長列書込データ線とを含み、デ
ータ線接続回路は、互いに独立的に動作する、読出動作
時に使用する読出データ線接続回路および記書込動作時
に使用される書込データ接続回路を含み、冗長列制御回
路は、データ線切替信号を読出データ線接続回路と書込
データ接続回路とに与える。
項１１記載の半導体記憶装置であって、正規データ入出
力線は、読出動作に記憶データを伝達する正規読出デー
タ線と、書込動作に記憶データを伝達する正規書込デー
タ線とを含み、冗長列データ入出力線は、読出動作に記
憶データを伝達する冗長列読出データ線と、書込動作に
記憶データを伝達する冗長列書込データ線とを含み、デ
ータ線接続回路は、互いに独立的に動作する、読出動作
時に使用する読出データ線接続回路および記書込動作時
に使用される書込データ接続回路を含み、冗長列制御回
路は、データ線切替信号を読出データ線接続回路と書込
データ接続回路とに与える。
【００２４】請求項１４記載の半導体記憶装置は、請求
項７記載の半導体記憶装置であって、冗長列制御回路
は、不良列アドレスごとに設けられ、不良列アドレスと
列アドレス信号とを比較する列アドレス比較回路と、そ
れぞれの不良列アドレスに対応するデータ線切替信号を
格納するデータ線切替信号格納回路と、列アドレス比較
回路の比較結果に応じて、列アドレスと一致した不良列
アドレスに対応するデータ線切替信号を、データ線切替
信号格納回路から選択的に読出すデータ線切替信号発生
回路とを有する。
項７記載の半導体記憶装置であって、冗長列制御回路
は、不良列アドレスごとに設けられ、不良列アドレスと
列アドレス信号とを比較する列アドレス比較回路と、そ
れぞれの不良列アドレスに対応するデータ線切替信号を
格納するデータ線切替信号格納回路と、列アドレス比較
回路の比較結果に応じて、列アドレスと一致した不良列
アドレスに対応するデータ線切替信号を、データ線切替
信号格納回路から選択的に読出すデータ線切替信号発生
回路とを有する。
【００２５】請求項１５記載の半導体記憶装置は、請求
項１４記載の半導体記憶装置であって、冗長列制御回路
は、不良列アドレスの属するメモリセルブロックと列ア
ドレス信号に対応するメモリセルブロックとが一致した
場合に、メモリセルブロック一致信号を活性化するメモ
リセルブロック一致判定回路をさらに含み、列アドレス
比較回路は、メモリセルブロック一致信号と外部から与
えられる冗長列テスト信号とのいずれか一方の活性化に
応じて活性化される。
項１４記載の半導体記憶装置であって、冗長列制御回路
は、不良列アドレスの属するメモリセルブロックと列ア
ドレス信号に対応するメモリセルブロックとが一致した
場合に、メモリセルブロック一致信号を活性化するメモ
リセルブロック一致判定回路をさらに含み、列アドレス
比較回路は、メモリセルブロック一致信号と外部から与
えられる冗長列テスト信号とのいずれか一方の活性化に
応じて活性化される。
【００２６】請求項１６記載の半導体記憶装置は、行ア
ドレス信号と列アドレス信号とに応じて、記憶データの
読出動作もしくは書込動作を行なう半導体記憶装置であ
って、行列状に配置される正規メモリセルを有するメモ
リセルアレイを備え、メモリセルアレイは、第１複数個
の行と第２複数個の列とに配置されるメモリセルブロッ
クに分割され、かつ、第３複数個の正規メモリセルの列
ごとに設けられ、列方向に隣り合う第１複数個のメモリ
セルブロックに対して共通に合計で第４複数個配置され
る正規データ入出力線を含み、メモリセルブロックに対
して共通に第４複数個設けられ、読出あるいは書込され
る記憶データを伝達するデータバスと、列方向に隣り合
う第１複数個のメモリセルブロックに対して共通に設け
られた冗長行回路とをさらに備え、冗長行回路は、行列
状に配置される予備記憶素子と、第３複数個の予備記憶
素子の列ごとに配置される冗長行データ入出力線とを有
し、行アドレス信号と予め設定された複数の正規メモリ
セル中における不良アドレス行とが一致した場合に、行
置換指示信号を発生する冗長行制御回路と、行置換指示
信号に応じて、正規デ−タ入出力線と対応する冗長行デ
ータ入出力線とのいずれか一方を選択する第１のデータ
線接続切替回路と、行方向に隣り合う第２複数個のメモ
リセルブロックに対して共通に設けられた冗長列回路と
をさらに備え、冗長列回路は、行列状に配置される予備
メモリセルと、第３複数個の予備メモリセルの列ごとに
配置される冗長列データ入出力線とを有し、列アドレス
信号と予め設定された複数の正規メモリセル中における
不良アドレス列とが一致した場合に、不良アドレス列に
対応して設定されるデータ線切替信号を発生する冗長列
制御回路と、データ線切替信号に応じて、第１のデータ
線接続切替回路によって選択された第４複数個のデータ
入出力線と冗長列データ入出力線とのうちの第４複数個
のデータ入出力線を、選択的にデータバスと接続する第
２のデータ線接続回路とをさらに備える。
ドレス信号と列アドレス信号とに応じて、記憶データの
読出動作もしくは書込動作を行なう半導体記憶装置であ
って、行列状に配置される正規メモリセルを有するメモ
リセルアレイを備え、メモリセルアレイは、第１複数個
の行と第２複数個の列とに配置されるメモリセルブロッ
クに分割され、かつ、第３複数個の正規メモリセルの列
ごとに設けられ、列方向に隣り合う第１複数個のメモリ
セルブロックに対して共通に合計で第４複数個配置され
る正規データ入出力線を含み、メモリセルブロックに対
して共通に第４複数個設けられ、読出あるいは書込され
る記憶データを伝達するデータバスと、列方向に隣り合
う第１複数個のメモリセルブロックに対して共通に設け
られた冗長行回路とをさらに備え、冗長行回路は、行列
状に配置される予備記憶素子と、第３複数個の予備記憶
素子の列ごとに配置される冗長行データ入出力線とを有
し、行アドレス信号と予め設定された複数の正規メモリ
セル中における不良アドレス行とが一致した場合に、行
置換指示信号を発生する冗長行制御回路と、行置換指示
信号に応じて、正規デ−タ入出力線と対応する冗長行デ
ータ入出力線とのいずれか一方を選択する第１のデータ
線接続切替回路と、行方向に隣り合う第２複数個のメモ
リセルブロックに対して共通に設けられた冗長列回路と
をさらに備え、冗長列回路は、行列状に配置される予備
メモリセルと、第３複数個の予備メモリセルの列ごとに
配置される冗長列データ入出力線とを有し、列アドレス
信号と予め設定された複数の正規メモリセル中における
不良アドレス列とが一致した場合に、不良アドレス列に
対応して設定されるデータ線切替信号を発生する冗長列
制御回路と、データ線切替信号に応じて、第１のデータ
線接続切替回路によって選択された第４複数個のデータ
入出力線と冗長列データ入出力線とのうちの第４複数個
のデータ入出力線を、選択的にデータバスと接続する第
２のデータ線接続回路とをさらに備える。
【００２７】請求項１７記載の半導体記憶装置は、請求
項１６記載の半導体記憶装置であって、正規データ入出
力線は、読出動作に記憶データを伝達する正規読出デー
タ線と、書込動作に記憶データを伝達する正規書込デー
タ線とを含み、冗長行データ入出力線は、読出動作に記
憶データを伝達する冗長行読出データ線と、書込動作に
記憶データを伝達する冗長行書込データ線とを含み、冗
長列データ入出力線は、読出動作に記憶データを伝達す
る冗長列読出データ線と、書込動作に記憶データを伝達
する冗長列書込データ線とを含み、第１のデータ線接続
回路は、互いに独立的に動作する、読出動作時に使用す
る読出データ線第１接続回路および書込動作時に使用さ
れる書込データ線第１接続回路を含み、第２のデータ線
接続回路は、互いに独立的に動作する、読出動作時に使
用する読出データ線第２接続回路および書込動作時に使
用される書込データ線第２接続回路を含み、冗長列制御
回路は、読出動作時に冗長制御を行なう読出用冗長列制
御回路と、書込動作時に冗長制御を行なう書込用冗長列
制御回路とを含む。
項１６記載の半導体記憶装置であって、正規データ入出
力線は、読出動作に記憶データを伝達する正規読出デー
タ線と、書込動作に記憶データを伝達する正規書込デー
タ線とを含み、冗長行データ入出力線は、読出動作に記
憶データを伝達する冗長行読出データ線と、書込動作に
記憶データを伝達する冗長行書込データ線とを含み、冗
長列データ入出力線は、読出動作に記憶データを伝達す
る冗長列読出データ線と、書込動作に記憶データを伝達
する冗長列書込データ線とを含み、第１のデータ線接続
回路は、互いに独立的に動作する、読出動作時に使用す
る読出データ線第１接続回路および書込動作時に使用さ
れる書込データ線第１接続回路を含み、第２のデータ線
接続回路は、互いに独立的に動作する、読出動作時に使
用する読出データ線第２接続回路および書込動作時に使
用される書込データ線第２接続回路を含み、冗長列制御
回路は、読出動作時に冗長制御を行なう読出用冗長列制
御回路と、書込動作時に冗長制御を行なう書込用冗長列
制御回路とを含む。
【００２８】請求項１８記載の半導体記憶装置は、請求
項１７記載の半導体記憶装置であって、書込用冗長制御
回路は、書込動作が指定された列アドレス信号と不良ア
ドレス列とが一致した場合に、不良アドレス列に対応し
て設定される書込データ線切替信号を発生し、かつ、書
込データ線切替信号を保持するための書込データ線切替
信号ラッチ回路を有し、書込データ線接続回路は、書込
データ線切替信号ラッチ回路の出力に応じて、書込デー
タ線第１接続切替回路によって選択される第４複数個の
書込データ入出力線と冗長列書込データ入出力線とのう
ちの第４複数個の書込データ入出力線を選択的にデータ
バスと接続する。
項１７記載の半導体記憶装置であって、書込用冗長制御
回路は、書込動作が指定された列アドレス信号と不良ア
ドレス列とが一致した場合に、不良アドレス列に対応し
て設定される書込データ線切替信号を発生し、かつ、書
込データ線切替信号を保持するための書込データ線切替
信号ラッチ回路を有し、書込データ線接続回路は、書込
データ線切替信号ラッチ回路の出力に応じて、書込デー
タ線第１接続切替回路によって選択される第４複数個の
書込データ入出力線と冗長列書込データ入出力線とのう
ちの第４複数個の書込データ入出力線を選択的にデータ
バスと接続する。
【００２９】請求項１９記載の半導体記憶装置は、請求
項１７記載の半導体記憶装置であって、読出用冗長制御
回路は、読出動作が指定された列アドレス信号と不良ア
ドレス列とが一致した場合に、不良アドレス列に対応し
て設定される読出データ線切替信号を発生し、かつ、読
出データ線切替信号を保持するための読出データ線切替
信号ラッチ回路を有し、読出データ線接続回路は、読出
データ線切替信号ラッチ回路の出力に応じて、読出デー
タ線第１接続切替回路によって選択される第４複数個の
読出データ入出力線と冗長列読出データ入出力線とのう
ちの第４複数個の読出データ入出力線を選択的にデータ
バスと接続する。
項１７記載の半導体記憶装置であって、読出用冗長制御
回路は、読出動作が指定された列アドレス信号と不良ア
ドレス列とが一致した場合に、不良アドレス列に対応し
て設定される読出データ線切替信号を発生し、かつ、読
出データ線切替信号を保持するための読出データ線切替
信号ラッチ回路を有し、読出データ線接続回路は、読出
データ線切替信号ラッチ回路の出力に応じて、読出デー
タ線第１接続切替回路によって選択される第４複数個の
読出データ入出力線と冗長列読出データ入出力線とのう
ちの第４複数個の読出データ入出力線を選択的にデータ
バスと接続する。
【００３０】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００３１】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１０００の全体構成を示す概略
ブロック図である。
形態１の半導体記憶装置１０００の全体構成を示す概略
ブロック図である。
【００３２】図１を参照して、半導体記憶装置１０００
は、外部制御信号入力端子群１１より信号バッファ１１
を介して与えられる外部制御信号／ＲＡＳ、／ＣＡＳ、
／Ｗ、／ＣＳとを受けて、これらをデコードし内部制御
信号を発生するコントロール回路２０と、コントロール
回路２０から出力される内部制御信号を伝達するコマン
ドデータバス９２と、メモリセルが行列状に配置される
メモリセルアレイ５０とを備える。
は、外部制御信号入力端子群１１より信号バッファ１１
を介して与えられる外部制御信号／ＲＡＳ、／ＣＡＳ、
／Ｗ、／ＣＳとを受けて、これらをデコードし内部制御
信号を発生するコントロール回路２０と、コントロール
回路２０から出力される内部制御信号を伝達するコマン
ドデータバス９２と、メモリセルが行列状に配置される
メモリセルアレイ５０とを備える。
【００３３】メモリセルアレイ５０は、一例として図１
に示すとおり、全部で１６個のメモリセルブロック５５
に分割配置されている。たとえば、半導体記憶装置１０
００の記憶容量は１Ｇビットである場合、各メモリセル
ブロックは６４Ｍビットの容量を有する。各メモリセル
ブロックは、独立にデータの読出および書込動作が可能
な構成となっている。
に示すとおり、全部で１６個のメモリセルブロック５５
に分割配置されている。たとえば、半導体記憶装置１０
００の記憶容量は１Ｇビットである場合、各メモリセル
ブロックは６４Ｍビットの容量を有する。各メモリセル
ブロックは、独立にデータの読出および書込動作が可能
な構成となっている。
【００３４】半導体記憶装置１０００は、さらに、外部
アドレス信号入力端子１３を介して与えられる外部アド
レス信号を受けて内部アドレス信号を発生するアドレス
ドライバ２３を備える。アドレスドライバ２３によって
発生された内部アドレス信号はアドレスバス９１によっ
てメモリセルアレイ５０および冗長制御回路６０へ伝達
される。
アドレス信号入力端子１３を介して与えられる外部アド
レス信号を受けて内部アドレス信号を発生するアドレス
ドライバ２３を備える。アドレスドライバ２３によって
発生された内部アドレス信号はアドレスバス９１によっ
てメモリセルアレイ５０および冗長制御回路６０へ伝達
される。
【００３５】半導体記憶装置１０００は、さらに、デー
タ入出力端子群１７と、メモリセルアレイ５０とデータ
入出力端子群１７との間で記憶データの伝達を行なうた
めのグローバルデータバスＧＤＢをさらに備える。メモ
リセルアレイ５０に対して、メモリセルの行（ワード
線）を選択するためのロウデコーダ３２と、アドレス信
号に応じてメモリセルの対応する列（ビット線対）を選
択するためのコラムデコーダ３４とがさらに備えられ
る。
タ入出力端子群１７と、メモリセルアレイ５０とデータ
入出力端子群１７との間で記憶データの伝達を行なうた
めのグローバルデータバスＧＤＢをさらに備える。メモ
リセルアレイ５０に対して、メモリセルの行（ワード
線）を選択するためのロウデコーダ３２と、アドレス信
号に応じてメモリセルの対応する列（ビット線対）を選
択するためのコラムデコーダ３４とがさらに備えられ
る。
【００３６】メモリセルアレイ５０は、１６個のメモリ
セルブロック５２からなる正規メモリセルアレイと、不
良メモリセルを含むメモリセル列を救済するためのコラ
ム冗長回路８０と、不良メモリセルを含むメモリセル行
を救済するためのロウ冗長回路７０とを含む。正規メモ
リセルアレイの読出・書込データを伝達するために正規
データ線ＮＤＢ１〜ＮＤＢｎが設けられる。メモリセル
ブロック５２は既に述べたように独立して活性化され読
出および書込動作を行なうこともできるが、本実施の形
態においては、特に多量のデータを同時に取り扱う目的
で、互いに行方向に隣り合う４個のメモリセルブロック
が１つのバンクグループを構成し、同時に活性化される
こととして考える。すなわち１つのバンクグループを選
択して活性化することにより同時にｎ個のデータを取り
扱うことが可能となる。
セルブロック５２からなる正規メモリセルアレイと、不
良メモリセルを含むメモリセル列を救済するためのコラ
ム冗長回路８０と、不良メモリセルを含むメモリセル行
を救済するためのロウ冗長回路７０とを含む。正規メモ
リセルアレイの読出・書込データを伝達するために正規
データ線ＮＤＢ１〜ＮＤＢｎが設けられる。メモリセル
ブロック５２は既に述べたように独立して活性化され読
出および書込動作を行なうこともできるが、本実施の形
態においては、特に多量のデータを同時に取り扱う目的
で、互いに行方向に隣り合う４個のメモリセルブロック
が１つのバンクグループを構成し、同時に活性化される
こととして考える。すなわち１つのバンクグループを選
択して活性化することにより同時にｎ個のデータを取り
扱うことが可能となる。
【００３７】ロウ冗長回路においては読出・書込データ
の伝達はスペアロウデータ線ＳＲＤＢによって行なわ
れ、コラム冗長回路８０においては読出・書込データの
伝達はスペアコラムデータ線ＳＣＤＢによって行なわれ
る。
の伝達はスペアロウデータ線ＳＲＤＢによって行なわ
れ、コラム冗長回路８０においては読出・書込データの
伝達はスペアコラムデータ線ＳＣＤＢによって行なわれ
る。
【００３８】ロウ冗長回路７０およびコラム冗長回路８
０の動作は、冗長制御回路６０によって制御される。
０の動作は、冗長制御回路６０によって制御される。
【００３９】冗長救済に使用する不良アドレス関連デー
タは、不良アドレスプログラム回路２５に不良アドレス
入力端子群１５を介して書込まれる。不良アドレスプロ
グラム回路２５には、たとえば電気ヒューズ等の素子が
備えられ、入力された不良アドレス関連データを不揮発
的に記憶することが可能である。
タは、不良アドレスプログラム回路２５に不良アドレス
入力端子群１５を介して書込まれる。不良アドレスプロ
グラム回路２５には、たとえば電気ヒューズ等の素子が
備えられ、入力された不良アドレス関連データを不揮発
的に記憶することが可能である。
【００４０】冗長制御回路６０は、不良アドレスプログ
ラム回路２５より伝達された不良アドレス関連データに
基づいて、アドレスドライバ２３によって発生されたア
ドレス信号と不良アドレスとの一致比較を行ない、冗長
救済が必要な場合には、ロウ冗長回路７０およびコラム
冗長回路８０に冗長救済動作を指示する。
ラム回路２５より伝達された不良アドレス関連データに
基づいて、アドレスドライバ２３によって発生されたア
ドレス信号と不良アドレスとの一致比較を行ない、冗長
救済が必要な場合には、ロウ冗長回路７０およびコラム
冗長回路８０に冗長救済動作を指示する。
【００４１】冗長救済動作時においては、スペアロウデ
ータ線ＳＲＤＢやスペアコラムデータ線ＳＣＤＢは、冗
長制御回路６０の制御に応じて動作するシフト制御回路
７５によって正規データ線と接続される。周辺回路１０
０は、ライトドライバおよびリードアンプ等を介して、
グローバルデータバスとメモリセルアレイとの間で読出
・書込データをドライブする。
ータ線ＳＲＤＢやスペアコラムデータ線ＳＣＤＢは、冗
長制御回路６０の制御に応じて動作するシフト制御回路
７５によって正規データ線と接続される。周辺回路１０
０は、ライトドライバおよびリードアンプ等を介して、
グローバルデータバスとメモリセルアレイとの間で読出
・書込データをドライブする。
【００４２】［データ読出・書込のためのデータ線の構
成］図２は、図１に示したメモリセルアレイ５０におけ
るデータ線の接続形態について説明するためのブロック
図である。
成］図２は、図１に示したメモリセルアレイ５０におけ
るデータ線の接続形態について説明するためのブロック
図である。
【００４３】図２を参照して、メモリセルアレイ５０
は、センスアンプ帯２０６とサブワードドライバ帯２０
４とに囲まれたメモリセルブロック５５に細分化されて
いる。メモリセルアレイ５０は、このようなメモリセル
ブロック単位ごとに活性化することも可能である。メイ
ンワード線ＭＷＬは、各メモリセルブロック単位をまた
いで同一のバンクグループに属するメモリセルブロック
に対して共通に設けられ、活性化させる必要のあるサブ
ワードドライバＳＷＤを活性化させる。サブワードドラ
イバＳＷＤの活性化に応じて、対応するサブワード線Ｓ
ＷＬが活性化される。一方、メモリセルの各列に対応し
てビット線対ＢＬ，／ＢＬが設けられる。
は、センスアンプ帯２０６とサブワードドライバ帯２０
４とに囲まれたメモリセルブロック５５に細分化されて
いる。メモリセルアレイ５０は、このようなメモリセル
ブロック単位ごとに活性化することも可能である。メイ
ンワード線ＭＷＬは、各メモリセルブロック単位をまた
いで同一のバンクグループに属するメモリセルブロック
に対して共通に設けられ、活性化させる必要のあるサブ
ワードドライバＳＷＤを活性化させる。サブワードドラ
イバＳＷＤの活性化に応じて、対応するサブワード線Ｓ
ＷＬが活性化される。一方、メモリセルの各列に対応し
てビット線対ＢＬ，／ＢＬが設けられる。
【００４４】ビット線対のデータはセンスアンプ帯２０
６に配置されるセンスアンプ回路２３０によって増幅さ
れる。センスアンプ回路２３０は、メモリセルブロック
単位を挟んで交互に配置される構成となっている。４個
のセンスアンプ回路ごとに１つの正規データ線が設けら
れる。後ほど詳しく説明するが、正規データ線は、リー
ドデータとライトデータとを独立して伝達することが可
能となるように、正規リードデータ線対ＮＲＤＢ，／Ｎ
ＲＤＢと正規ライトデータ線ＮＷＤＢ，／ＮＷＤＢとに
分割されているが、図２においては正規データ線ＮＤＢ
として総称する。
６に配置されるセンスアンプ回路２３０によって増幅さ
れる。センスアンプ回路２３０は、メモリセルブロック
単位を挟んで交互に配置される構成となっている。４個
のセンスアンプ回路ごとに１つの正規データ線が設けら
れる。後ほど詳しく説明するが、正規データ線は、リー
ドデータとライトデータとを独立して伝達することが可
能となるように、正規リードデータ線対ＮＲＤＢ，／Ｎ
ＲＤＢと正規ライトデータ線ＮＷＤＢ，／ＮＷＤＢとに
分割されているが、図２においては正規データ線ＮＤＢ
として総称する。
【００４５】不良メモリセルを含む行を救済するための
ロウ冗長回路７０は、正規メモリセルアレイの領域外に
配置される。ロウ冗長回路においても、入出力データを
伝達するためのロウスペアデータ線ＳＲＩＯが、正規デ
ータ線ＮＤＢのそれぞれに対応して４個のセンスアンプ
回路ごとに設けられる。スペアロウデータ線について
も、リードデータとライトデータとを独立して伝達する
ことが可能となるように、スペアロウリードデータ線対
ＳＲＲＢ，／ＳＲＲＢとスペアロウライトデータ線ＳＲ
ＷＢ，／ＳＲＷＢとに分割されているが、図２において
はスペアロウデータＳＲＤＢと総称する。
ロウ冗長回路７０は、正規メモリセルアレイの領域外に
配置される。ロウ冗長回路においても、入出力データを
伝達するためのロウスペアデータ線ＳＲＩＯが、正規デ
ータ線ＮＤＢのそれぞれに対応して４個のセンスアンプ
回路ごとに設けられる。スペアロウデータ線について
も、リードデータとライトデータとを独立して伝達する
ことが可能となるように、スペアロウリードデータ線対
ＳＲＲＢ，／ＳＲＲＢとスペアロウライトデータ線ＳＲ
ＷＢ，／ＳＲＷＢとに分割されているが、図２において
はスペアロウデータＳＲＤＢと総称する。
【００４６】同様に、不良メモリセルを含む列を救済す
るためのコラム冗長回路８０が、正規メモリセルの領域
外に配置される。コラム冗長回路においても４個のセン
スアンプ回路ごとにスペアコラムデータ線ＳＣＤＢが設
けられる。スペアコラムデータ線についても、リードデ
ータとライトデータとを独立して伝達することが可能と
なるように、スペアコラムリードデータ線対ＳＣＲＢ，
／ＳＣＲＢとスペアコラムライトデータ線ＳＣＷＢ，／
ＳＣＷＢとに分割されているが、図２においてはスペア
コラムデータＳＣＤＢとして総称する。また、グローバ
ルデータバスＧＤＢは、読出データを伝達するデータバ
スが配置される領域９８と書込データを伝達するデータ
バスが配置される領域９９とに分割して配置される。
るためのコラム冗長回路８０が、正規メモリセルの領域
外に配置される。コラム冗長回路においても４個のセン
スアンプ回路ごとにスペアコラムデータ線ＳＣＤＢが設
けられる。スペアコラムデータ線についても、リードデ
ータとライトデータとを独立して伝達することが可能と
なるように、スペアコラムリードデータ線対ＳＣＲＢ，
／ＳＣＲＢとスペアコラムライトデータ線ＳＣＷＢ，／
ＳＣＷＢとに分割されているが、図２においてはスペア
コラムデータＳＣＤＢとして総称する。また、グローバ
ルデータバスＧＤＢは、読出データを伝達するデータバ
スが配置される領域９８と書込データを伝達するデータ
バスが配置される領域９９とに分割して配置される。
【００４７】正規データ線、スペアコラムデータ線およ
びスペアロウデータ線はデータ線シフト回路７５に伝達
される。データ線シフト回路７５は、冗長制御回路の判
定結果に応じて、各データ線とグローバルデータバス領
域９８，９９との接続形態を設定する。データ線シフト
回路７５によって設定された接続形態に応じて、読出／
書込データの授受が、各データ線とグローバルデータバ
ス領域９８，９９との間で、周辺回路１００中のライト
ドライバ１１０、リードアンプ１２０およびインターフ
ェイス１３０を介して実行される。
びスペアロウデータ線はデータ線シフト回路７５に伝達
される。データ線シフト回路７５は、冗長制御回路の判
定結果に応じて、各データ線とグローバルデータバス領
域９８，９９との接続形態を設定する。データ線シフト
回路７５によって設定された接続形態に応じて、読出／
書込データの授受が、各データ線とグローバルデータバ
ス領域９８，９９との間で、周辺回路１００中のライト
ドライバ１１０、リードアンプ１２０およびインターフ
ェイス１３０を介して実行される。
【００４８】グローバルデータバスＧＤＢのデータは、
その後入出力関連回路を介してデータ入出力端子群１７
に伝達される。あるいは、メモリ／ロジック混載チップ
である場合は、直接ロジック部にデータが伝達される。
その後入出力関連回路を介してデータ入出力端子群１７
に伝達される。あるいは、メモリ／ロジック混載チップ
である場合は、直接ロジック部にデータが伝達される。
【００４９】より詳しく説明すると、メモリセルアレイ
５０は、４行４列に配列されたメモリブロック５５を有
し、各行に対応してロウデコーダ３２に含まれるメイン
ワードドライバ群が設けられる。各メモリセルブロック
には、サブワードドライバ帯２０４とセンスアンプ帯２
０６とが設けられている。メモリマット単位のデータ線
方向に沿って、サブワードドライバ帯を通過するように
セグメントデコード線ＳＧＤＬが設けられる。セグメン
トデコード線ＳＧＤＬは、バンク選択線ＢＳＬおよび選
択線ＳＬならびにリセット線ＲＳＬを含む。
５０は、４行４列に配列されたメモリブロック５５を有
し、各行に対応してロウデコーダ３２に含まれるメイン
ワードドライバ群が設けられる。各メモリセルブロック
には、サブワードドライバ帯２０４とセンスアンプ帯２
０６とが設けられている。メモリマット単位のデータ線
方向に沿って、サブワードドライバ帯を通過するように
セグメントデコード線ＳＧＤＬが設けられる。セグメン
トデコード線ＳＧＤＬは、バンク選択線ＢＳＬおよび選
択線ＳＬならびにリセット線ＲＳＬを含む。
【００５０】まずロウ系の選択動作を説明する。行アド
レス信号に応じてメインワードドライバ２１０によりメ
インワード線ＭＷＬが選択的に活性化される。また、メ
インワード線ＭＷＬとセグメントデコード線ＳＧＤＬと
により対応するサブワードドライバ２１２が活性化さ
れ、それに応じてサブワード線ＳＷＬが活性化され、選
択されたメモリセルに接続されているアクセストランジ
スタが導通状態となる。ここで、選択線ＳＬは、４本の
選択線ＳＬ０〜ＳＬ３を総称するものとする。同様にリ
セット線ＲＳＬは、４本のリセット線ＲＳＬ０〜ＲＳＬ
３を総称するものとする。
レス信号に応じてメインワードドライバ２１０によりメ
インワード線ＭＷＬが選択的に活性化される。また、メ
インワード線ＭＷＬとセグメントデコード線ＳＧＤＬと
により対応するサブワードドライバ２１２が活性化さ
れ、それに応じてサブワード線ＳＷＬが活性化され、選
択されたメモリセルに接続されているアクセストランジ
スタが導通状態となる。ここで、選択線ＳＬは、４本の
選択線ＳＬ０〜ＳＬ３を総称するものとする。同様にリ
セット線ＲＳＬは、４本のリセット線ＲＳＬ０〜ＲＳＬ
３を総称するものとする。
【００５１】これに応じて、選択されたメモリセル列に
対応して設けられるビット線対ＢＬ，／ＢＬにデータが
出力される。同じタイミングにおいて、冗長判定回路に
おいて行アドレス信号と不良アドレスプログラム回路に
格納された不良アドレス信号との比較が行なわれ、必要
に応じてロウ冗長回路７０に含まれる冗長ロウの活性化
が指示される。
対応して設けられるビット線対ＢＬ，／ＢＬにデータが
出力される。同じタイミングにおいて、冗長判定回路に
おいて行アドレス信号と不良アドレスプログラム回路に
格納された不良アドレス信号との比較が行なわれ、必要
に応じてロウ冗長回路７０に含まれる冗長ロウの活性化
が指示される。
【００５２】次に、コラム系の選択動作を説明する。ま
ず、セグメントＹＳドライバ２１４によってメインＹＳ
線ＭＹＳＬが活性化される。ここでメインＹＳ線ＭＹＳ
Ｌは、４本のリードソース線ＲＧＬ０〜ＲＧＬ３と、４
本のライト活性化線ＷＲＬ０〜ＷＲＬ３とを含み、各メ
モリセルブロック単位をまたいで同一のバンクグループ
に属するメモリセルブロックに対して共通に設けられ
る。
ず、セグメントＹＳドライバ２１４によってメインＹＳ
線ＭＹＳＬが活性化される。ここでメインＹＳ線ＭＹＳ
Ｌは、４本のリードソース線ＲＧＬ０〜ＲＧＬ３と、４
本のライト活性化線ＷＲＬ０〜ＷＲＬ３とを含み、各メ
モリセルブロック単位をまたいで同一のバンクグループ
に属するメモリセルブロックに対して共通に設けられ
る。
【００５３】メインＹＳ線に対しては、階層的に下位の
選択線としてサブＹＳ線が設けられる。サブＹＳ線は、
サブＹＳドライバ２１５によって活性化され、サブリー
ドソース線ＳＲＧＬ０〜ＳＲＧＬ３と、４本のサブライ
ト活性化線ＳＷＲＬ０〜ＳＷＲＬ３とを含む。サブＹＳ
線は、同一のメインＹＳ線に対応する領域のうち一部の
範囲を選択的に活性化するためにＹＳセグメントデコー
ダ２１６によって活性化される回路である。最終的に
は、サブＹＳ線ＳＹＳＬの活性化に応じて、対応するＩ
／Ｏゲート２２０が選択的に活性状態となって、４個の
センスアンプ回路のうちの１つが正規データ線ＮＤＢと
接続される。
選択線としてサブＹＳ線が設けられる。サブＹＳ線は、
サブＹＳドライバ２１５によって活性化され、サブリー
ドソース線ＳＲＧＬ０〜ＳＲＧＬ３と、４本のサブライ
ト活性化線ＳＷＲＬ０〜ＳＷＲＬ３とを含む。サブＹＳ
線は、同一のメインＹＳ線に対応する領域のうち一部の
範囲を選択的に活性化するためにＹＳセグメントデコー
ダ２１６によって活性化される回路である。最終的に
は、サブＹＳ線ＳＹＳＬの活性化に応じて、対応するＩ
／Ｏゲート２２０が選択的に活性状態となって、４個の
センスアンプ回路のうちの１つが正規データ線ＮＤＢと
接続される。
【００５４】なお、以下では必要に応じて、リードソー
ス線ＲＧＬ０〜ＲＧＬ３を総称してリードソース線ＲＧ
Ｌと称し、サブリードソース線ＳＲＧＬ０〜ＳＲＧＬ３
をサブリードソース線ＳＲＧＬと総称する。同様に、ラ
イト活性化線ＷＲＬ０〜ＷＲＬ３を総称してライト活性
化線ＷＲＬと称し、サブライト活性化線ＳＷＲＬ０〜Ｓ
ＷＲＬ３を総称して、サブライト活性化線ＳＷＲＬと総
称する。
ス線ＲＧＬ０〜ＲＧＬ３を総称してリードソース線ＲＧ
Ｌと称し、サブリードソース線ＳＲＧＬ０〜ＳＲＧＬ３
をサブリードソース線ＳＲＧＬと総称する。同様に、ラ
イト活性化線ＷＲＬ０〜ＷＲＬ３を総称してライト活性
化線ＷＲＬと称し、サブライト活性化線ＳＷＲＬ０〜Ｓ
ＷＲＬ３を総称して、サブライト活性化線ＳＷＲＬと総
称する。
【００５５】一方、コラム選択と同様のタイミングにお
いて、列アドレス信号についても冗長救済が必要か否か
を判断するためのアドレスの一致比較判定が行なわれ
る。しかし、コラム冗長回路におけるコラム選択は、一
致比較判定とは無関係に制御されるスペアＹＳデコーダ
２１８と、正規メモリセルアレイとの間で共通に設けら
れるメインＹＳ線ＭＹＳＬとに基づいて制御されるスペ
アＹＳドライバによって活性化されるスペアサブＹＳ線
によって行なわれる。すなわち、スペアサブＹＳ線が活
性化することにより選択的に対応するＩ／Ｏゲートが活
性状態となって、４つのセンスアンプの出力信号のうち
の１つが、スペアコラムデータ線に伝達される。
いて、列アドレス信号についても冗長救済が必要か否か
を判断するためのアドレスの一致比較判定が行なわれ
る。しかし、コラム冗長回路におけるコラム選択は、一
致比較判定とは無関係に制御されるスペアＹＳデコーダ
２１８と、正規メモリセルアレイとの間で共通に設けら
れるメインＹＳ線ＭＹＳＬとに基づいて制御されるスペ
アＹＳドライバによって活性化されるスペアサブＹＳ線
によって行なわれる。すなわち、スペアサブＹＳ線が活
性化することにより選択的に対応するＩ／Ｏゲートが活
性状態となって、４つのセンスアンプの出力信号のうち
の１つが、スペアコラムデータ線に伝達される。
【００５６】冗長救済判定の結果は、データ線切換回路
７５に伝達され、スペアコラムＩ／Ｏ線とグローバルデ
ータバス線との接続選択に反映される。したがってスペ
アサブＹＳ線の活性化は、プログラムされた不良アドレ
スと入力された列アドレスとの冗長判定結果にかかわら
ず常に活性化されるため、読出動作時のアクセスを高速
化することができる。
７５に伝達され、スペアコラムＩ／Ｏ線とグローバルデ
ータバス線との接続選択に反映される。したがってスペ
アサブＹＳ線の活性化は、プログラムされた不良アドレ
スと入力された列アドレスとの冗長判定結果にかかわら
ず常に活性化されるため、読出動作時のアクセスを高速
化することができる。
【００５７】図３は、サブワードドライバ帯２０４の詳
細な構成を説明するための回路図である。図３を参照し
て、サブワードドライバ２１２は、ゲートがバンク選択
線ＢＳＬにより制御され、メインワード線と内部ノード
ｎ１との間に設けられる選択トランジスタ２００１と、
ノードｎ１にゲートが選択され選択線ＳＬのうちの１つ
のＳＬ０とサブワード線ＳＷＬとの間に接続されるトラ
ンジスタ２００３と、ゲート電位がトランジスタ２００
３と同じ選択線ＳＬ０により制御され、サブワード線Ｓ
ＷＬとノードｎ１との間に接続されるトランジスタ２０
０５とを含む。また、リセット線ＲＳＬ０によりゲート
電位が制御され、サブワード線と接地電位との間に設け
られるトランジスタ２００７をさらに含む。
細な構成を説明するための回路図である。図３を参照し
て、サブワードドライバ２１２は、ゲートがバンク選択
線ＢＳＬにより制御され、メインワード線と内部ノード
ｎ１との間に設けられる選択トランジスタ２００１と、
ノードｎ１にゲートが選択され選択線ＳＬのうちの１つ
のＳＬ０とサブワード線ＳＷＬとの間に接続されるトラ
ンジスタ２００３と、ゲート電位がトランジスタ２００
３と同じ選択線ＳＬ０により制御され、サブワード線Ｓ
ＷＬとノードｎ１との間に接続されるトランジスタ２０
０５とを含む。また、リセット線ＲＳＬ０によりゲート
電位が制御され、サブワード線と接地電位との間に設け
られるトランジスタ２００７をさらに含む。
【００５８】他のサブワードドライバにおいても、メイ
ンワード線ＭＷＬとサブワード線ＳＷＬとの間に同様の
構成が存在する。このような構成とすることで、メイン
ワード線ＭＷＬが活性化し、さらにバンク選択線ＢＳＬ
が活性化して、かつ選択線ＳＬのいずれかが活性化する
ことで、対応するワード線ＳＷＬが活性状態（高電位）
とされる。一方、リセット線ＲＳＬが選択的に活性化す
ることで、対応するサブワード線ＳＷＬが接地電位に放
電される。
ンワード線ＭＷＬとサブワード線ＳＷＬとの間に同様の
構成が存在する。このような構成とすることで、メイン
ワード線ＭＷＬが活性化し、さらにバンク選択線ＢＳＬ
が活性化して、かつ選択線ＳＬのいずれかが活性化する
ことで、対応するワード線ＳＷＬが活性状態（高電位）
とされる。一方、リセット線ＲＳＬが選択的に活性化す
ることで、対応するサブワード線ＳＷＬが接地電位に放
電される。
【００５９】図３に示した例においては、１つのメイン
ワード線ＭＷＬが各バンクにおいて４本のサブワード線
ＳＷＬを制御し、いずれのサブワード線ＳＷＬが選択さ
れるかは、選択線ＳＬのうちの１つの活性化により指定
される。バンク選択線ＢＳＬは、活性化時には昇圧電圧
Ｖｐｐのレベルとなり、サブワード線ＳＷＬが活性化し
た後は、接地電位Ｖｓｓレベルに変化する。この場合、
トランジスタ２００３および２００５により構成される
ラッチ回路により、このバンク選択線ＢＳＬの活性化の
状態が保持されることになる。選択線ＳＬとリセット線
ＲＳＬとの電位レベルは互いに相補となるように制御さ
れる。
ワード線ＭＷＬが各バンクにおいて４本のサブワード線
ＳＷＬを制御し、いずれのサブワード線ＳＷＬが選択さ
れるかは、選択線ＳＬのうちの１つの活性化により指定
される。バンク選択線ＢＳＬは、活性化時には昇圧電圧
Ｖｐｐのレベルとなり、サブワード線ＳＷＬが活性化し
た後は、接地電位Ｖｓｓレベルに変化する。この場合、
トランジスタ２００３および２００５により構成される
ラッチ回路により、このバンク選択線ＢＳＬの活性化の
状態が保持されることになる。選択線ＳＬとリセット線
ＲＳＬとの電位レベルは互いに相補となるように制御さ
れる。
【００６０】待機動作時においては、バンク選択線ＢＳ
Ｌが接地電位（ＧＮＤ）レベルであり、選択線ＳＬが接
地電位（ＧＮＤ）レベルであり、リセット線ＲＳＬは電
源電位（Ｖｃｃ）レベルとなっている。活性化動作時に
おいては、まず、対応するリセット線を接地電位（ＧＮ
Ｄ）とし、活性化すべきサブワード線ＳＷＬに対応する
バンク選択線ＢＳＬが活性化されて、その電位レベルは
昇圧電位Ｖｐｐレベルとなる。
Ｌが接地電位（ＧＮＤ）レベルであり、選択線ＳＬが接
地電位（ＧＮＤ）レベルであり、リセット線ＲＳＬは電
源電位（Ｖｃｃ）レベルとなっている。活性化動作時に
おいては、まず、対応するリセット線を接地電位（ＧＮ
Ｄ）とし、活性化すべきサブワード線ＳＷＬに対応する
バンク選択線ＢＳＬが活性化されて、その電位レベルは
昇圧電位Ｖｐｐレベルとなる。
【００６１】続いて、メインワード線ＭＷＬが活性化さ
れ電源電位Ｖｃｃレベルとなる。このメインワード線Ｍ
ＷＬの活性化とほぼ同時に、選択線ＳＬのうちの１つが
電源電位Ｖｃｃレベルとなり、サブワード線ＳＷＬは
（Ｖｃｃ−Ｖｔｈ）レベルとなる。その後、バンク選択
線ＢＳＬは、接地電位（ＧＮＤ）レベルに変化し、サブ
ワードドライバ中のラッチ回路に電荷が閉じ込められる
ことになる。
れ電源電位Ｖｃｃレベルとなる。このメインワード線Ｍ
ＷＬの活性化とほぼ同時に、選択線ＳＬのうちの１つが
電源電位Ｖｃｃレベルとなり、サブワード線ＳＷＬは
（Ｖｃｃ−Ｖｔｈ）レベルとなる。その後、バンク選択
線ＢＳＬは、接地電位（ＧＮＤ）レベルに変化し、サブ
ワードドライバ中のラッチ回路に電荷が閉じ込められる
ことになる。
【００６２】この電荷がトランジスタ２００３および２
００５により閉じ込められている状態で、選択線ＳＬの
うち選択されている１つの電位レベルを昇圧電位Ｖｐｐ
レベルまで上昇させれば、サブワード線ＳＷＬのレベル
は、昇圧電位Ｖｐｐレベルまで変化することになる。
００５により閉じ込められている状態で、選択線ＳＬの
うち選択されている１つの電位レベルを昇圧電位Ｖｐｐ
レベルまで上昇させれば、サブワード線ＳＷＬのレベル
は、昇圧電位Ｖｐｐレベルまで変化することになる。
【００６３】リセット動作時には、バンク選択線を電源
電位Ｖｃｃレベルまで上昇させ、かつ選択線ＳＬを接地
電位ＧＮＤレベルとする。さらに、リセット線を電源電
位Ｖｃｃレベルとすることで、サブワード線ＳＷＬに蓄
えられた電荷を放電する。このような構成とすること
で、サブワード線ドライバ２１０を構成する素子数はＮ
チャネルＭＯＳトランジスタの４素子のみとすることが
可能で、素子数を削減することができる。
電位Ｖｃｃレベルまで上昇させ、かつ選択線ＳＬを接地
電位ＧＮＤレベルとする。さらに、リセット線を電源電
位Ｖｃｃレベルとすることで、サブワード線ＳＷＬに蓄
えられた電荷を放電する。このような構成とすること
で、サブワード線ドライバ２１０を構成する素子数はＮ
チャネルＭＯＳトランジスタの４素子のみとすることが
可能で、素子数を削減することができる。
【００６４】さらに、メインワード線の活性化は、ワン
ショットパルス信号として行なわれる。すなわち、選択
されたサブワード線に対応するサブワードドライバ２１
０中の、トランジスタ２００３および２００５によりメ
インワード線の活性状態が一度保持されると、メインワ
ード線の電位レベルはリセットされることになる。
ショットパルス信号として行なわれる。すなわち、選択
されたサブワード線に対応するサブワードドライバ２１
０中の、トランジスタ２００３および２００５によりメ
インワード線の活性状態が一度保持されると、メインワ
ード線の電位レベルはリセットされることになる。
【００６５】このような構成では、図２に示したように
複数のバンクがメインワード線方向に並んでいる場合に
おいても、バンク選択線ＢＳＬが活性化されない限り、
メインワード線の電位レベルは、サブワードドライバ２
１０に影響を与えることがない。したがって、行方向に
互いに隣接する２つのメモリセルブロック（バンク）を
独立に動作させることが可能となる。
複数のバンクがメインワード線方向に並んでいる場合に
おいても、バンク選択線ＢＳＬが活性化されない限り、
メインワード線の電位レベルは、サブワードドライバ２
１０に影響を与えることがない。したがって、行方向に
互いに隣接する２つのメモリセルブロック（バンク）を
独立に動作させることが可能となる。
【００６６】図４は、正規メモリセルアレイ部における
センスアンプとデータ線との接続を説明するための回路
図である。
センスアンプとデータ線との接続を説明するための回路
図である。
【００６７】図４を参照して、既に説明したように４セ
ンスアンプに対して１つの正規Ｉ／Ｏ線が対応づけられ
選択的に接続が行なわれる。データのリード動作とライ
ト動作とを独立で行なうために、正規リードデータ線対
ＮＲＤＢ，／ＮＲＤＢと正規ライトデータ線対ＮＷＤ
Ｂ，／ＮＷＤＢとが独立して設けられている。
ンスアンプに対して１つの正規Ｉ／Ｏ線が対応づけられ
選択的に接続が行なわれる。データのリード動作とライ
ト動作とを独立で行なうために、正規リードデータ線対
ＮＲＤＢ，／ＮＲＤＢと正規ライトデータ線対ＮＷＤ
Ｂ，／ＮＷＤＢとが独立して設けられている。
【００６８】また、領域２５０中には４個のセンスアン
プ回路２３０が含まれる。センスアンプ回路２３０の詳
細な構成については省略するが、この例では、この中に
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタのクロスカップル構成によるセンスアンプと、
ビット線対ＢＬ，／ＢＬのイコライズを行なうイコライ
ズトランジスタとが存在している。ここでは、ビット線
とセンスアンプとの関係は、ビット線の中央部にセンス
アンプが設けられる構成となっている。これにより、メ
モリセルからセンスアンプノードまでの読出時間の高速
化やイコライズ動作の高速化が可能となる。これは、セ
ンスアンプがビット線の中央部にあることで、センスア
ンプノードからビット線端部までの抵抗が低減されるこ
とによる。
プ回路２３０が含まれる。センスアンプ回路２３０の詳
細な構成については省略するが、この例では、この中に
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタのクロスカップル構成によるセンスアンプと、
ビット線対ＢＬ，／ＢＬのイコライズを行なうイコライ
ズトランジスタとが存在している。ここでは、ビット線
とセンスアンプとの関係は、ビット線の中央部にセンス
アンプが設けられる構成となっている。これにより、メ
モリセルからセンスアンプノードまでの読出時間の高速
化やイコライズ動作の高速化が可能となる。これは、セ
ンスアンプがビット線の中央部にあることで、センスア
ンプノードからビット線端部までの抵抗が低減されるこ
とによる。
【００６９】センスアンプ回路２３０のセンスアンプノ
ードと各データ線対とはトランジスタゲートを介して接
続される。まずリード動作における選択について説明す
る。センスアンプ回路２３０のセンスアンプノードは、
リードゲートトランジスタ２０１０，２０１２を介して
正規リードデータ線対ＮＲＤＢ，／ＮＲＤＢと接続され
る。トランジスタ２０１０および２０１２のソースは、
リードサブソース線ＳＲＧＬにより選択的に接地電位Ｇ
ＮＤとされ、トランジスタ２０１０および２０１２のゲ
ートは、それぞれ対応するセンスアンプ回路２３０のセ
ンスアンプノードと接続し、トランジスタ２０１０およ
び２０１２のドレインはそれぞれ対応する正規リードデ
ータ線対ＮＲＤＢ，／ＮＲＤＢに接続する構成となって
いる。すなわち、４つのセンスアンプ回路２３０が１つ
のリードデータ線対を共有する構成となっている。
ードと各データ線対とはトランジスタゲートを介して接
続される。まずリード動作における選択について説明す
る。センスアンプ回路２３０のセンスアンプノードは、
リードゲートトランジスタ２０１０，２０１２を介して
正規リードデータ線対ＮＲＤＢ，／ＮＲＤＢと接続され
る。トランジスタ２０１０および２０１２のソースは、
リードサブソース線ＳＲＧＬにより選択的に接地電位Ｇ
ＮＤとされ、トランジスタ２０１０および２０１２のゲ
ートは、それぞれ対応するセンスアンプ回路２３０のセ
ンスアンプノードと接続し、トランジスタ２０１０およ
び２０１２のドレインはそれぞれ対応する正規リードデ
ータ線対ＮＲＤＢ，／ＮＲＤＢに接続する構成となって
いる。すなわち、４つのセンスアンプ回路２３０が１つ
のリードデータ線対を共有する構成となっている。
【００７０】次にライト動作時について説明する。正規
ライトデータ線対ＮＷＤＢ，／ＮＷＤＢは、対応するビ
ット線ＢＬと正規ライトデータ線ＮＷＤＢとの間および
ビット線／ＢＬと対応する正規ライトデータ線／ＮＷＤ
Ｂとの間にそれぞれ接続されるトランジスタ２０２０お
よび２０２２により選択的に接続される構成となってい
る。
ライトデータ線対ＮＷＤＢ，／ＮＷＤＢは、対応するビ
ット線ＢＬと正規ライトデータ線ＮＷＤＢとの間および
ビット線／ＢＬと対応する正規ライトデータ線／ＮＷＤ
Ｂとの間にそれぞれ接続されるトランジスタ２０２０お
よび２０２２により選択的に接続される構成となってい
る。
【００７１】すなわちビット線対ＢＬ０，／ＢＬ０〜Ｂ
Ｌ３，／ＢＬ３にそれぞれ対応するセンスアンプ回路２
３０のセンスアンプノードは、それぞれ対応するサブラ
イト活性化線ＳＷＲＬ０〜ＳＷＲＬ３によりゲート電位
が制御されるトランジスタ２０２０および２０２２によ
り選択的に正規ライトデータ線対ＮＷＤＢ，／ＮＷＤＢ
に接続される構成となっている。
Ｌ３，／ＢＬ３にそれぞれ対応するセンスアンプ回路２
３０のセンスアンプノードは、それぞれ対応するサブラ
イト活性化線ＳＷＲＬ０〜ＳＷＲＬ３によりゲート電位
が制御されるトランジスタ２０２０および２０２２によ
り選択的に正規ライトデータ線対ＮＷＤＢ，／ＮＷＤＢ
に接続される構成となっている。
【００７２】書込動作は、さらに、ライト制御線ＷＣＴ
Ｌによりゲート電位が制御されるトランジスタゲート２
０３０および２０３２を介して行なわれる。これは、デ
ータマスク動作を行なうためのトランスジスタゲートで
ある。通常時は、ライト制御線ＷＣＴＬをＶｃｃレベル
にプリチャージしておくことで、トランジスタ２０３０
および２０３２はオンしており、サブライト活性化線Ｓ
ＷＲＬによって選択されたセンスアンプ回路にデータが
書込まれる。しかし、部分的にデータ書込を中止したい
場合すなわちデータマスク動作を行ないたい場合におい
ては、当該箇所に対応するライト制御線ＷＣＴＬを接地
電位ＧＮＤレベルに変化させることで、ライト動作を強
制的に非実行とする。データマスク動作についてはライ
トドライバの構成とともに後ほど詳細に説明する。
Ｌによりゲート電位が制御されるトランジスタゲート２
０３０および２０３２を介して行なわれる。これは、デ
ータマスク動作を行なうためのトランスジスタゲートで
ある。通常時は、ライト制御線ＷＣＴＬをＶｃｃレベル
にプリチャージしておくことで、トランジスタ２０３０
および２０３２はオンしており、サブライト活性化線Ｓ
ＷＲＬによって選択されたセンスアンプ回路にデータが
書込まれる。しかし、部分的にデータ書込を中止したい
場合すなわちデータマスク動作を行ないたい場合におい
ては、当該箇所に対応するライト制御線ＷＣＴＬを接地
電位ＧＮＤレベルに変化させることで、ライト動作を強
制的に非実行とする。データマスク動作についてはライ
トドライバの構成とともに後ほど詳細に説明する。
【００７３】以上のような構成とすることで、データの
読出動作においては、正規リードデータ線対ＮＲＤＢ，
／ＮＲＤＢと対応するセンスアンプ回路のセンスアンプ
ノードとは直接接続されず、トランジスタ２０１０およ
び２０１２のゲートが、センスアンプ回路のセンスアン
プノードの電位レベルによって駆動されることで、正規
読出データ線対ＮＲＤＢ，／ＮＲＤＢのレベルが変化す
る構成となっているので、列アドレス信号によるメモリ
セル列の選択、すなわちサブリードソース線ＲＧＬ０〜
ＲＧＬ３のうちのいずれかの選択動作がセンスアンプに
よる増幅動作とオーバーラップし、あるいはそれに先行
する場合でも、データが破壊されることなく読出動作が
可能である。このことは、上述したとおり読出動作の高
速化が可能となることになる。さらに、センスアンプも
限定された領域ごとに活性化すればよいため、動作電流
ピークを抑制でき、消費電力の低下、雑音の低下等の効
果を得ることができる。
読出動作においては、正規リードデータ線対ＮＲＤＢ，
／ＮＲＤＢと対応するセンスアンプ回路のセンスアンプ
ノードとは直接接続されず、トランジスタ２０１０およ
び２０１２のゲートが、センスアンプ回路のセンスアン
プノードの電位レベルによって駆動されることで、正規
読出データ線対ＮＲＤＢ，／ＮＲＤＢのレベルが変化す
る構成となっているので、列アドレス信号によるメモリ
セル列の選択、すなわちサブリードソース線ＲＧＬ０〜
ＲＧＬ３のうちのいずれかの選択動作がセンスアンプに
よる増幅動作とオーバーラップし、あるいはそれに先行
する場合でも、データが破壊されることなく読出動作が
可能である。このことは、上述したとおり読出動作の高
速化が可能となることになる。さらに、センスアンプも
限定された領域ごとに活性化すればよいため、動作電流
ピークを抑制でき、消費電力の低下、雑音の低下等の効
果を得ることができる。
【００７４】図５は、ロウ冗長回路７０の詳細な構成を
説明するための回路図である。図５を参照して、図中に
示した一点鎖線ＲＲ′より右側の領域が図４で説明した
正規メモリセルアレイ部にあたる。一方、一点鎖線Ｒ
Ｒ′の左側の領域がロウ冗長回路７０に相当する。ロウ
冗長回路７０においては、記憶データはセンスアンプ回
路２３１に直接保持される。スペアビット線対ＢＬＳ，
／ＢＬＳは、センスアンプ回路ごとに設けられる。よっ
て、ロウ冗長回路においては、サブビット線対に対する
プリチャージ動作が不要となる。ロウ冗長回路において
も４個のセンスアンプ回路２３１ごとに、スペアロウリ
ードデータ線ＳＲＲＢ，／ＳＲＲＢとスペアロウライト
データ線ＳＲＷＢ，／ＳＲＷＢとが独立して配置され
る。これらのロウ冗長回路のデータ線は、正規メモリセ
ルアレイ部のデータ線とは別構成となっている。これら
のデータ線を独立の構成とすることで、スペアロウリー
ドデータ線およびスペアロウライトデータ線の寄生抵
抗、寄生容量を小さくすることができ、ロウ冗長回路に
おける読出動作のアクセス時間を短縮することが可能と
なる。
説明するための回路図である。図５を参照して、図中に
示した一点鎖線ＲＲ′より右側の領域が図４で説明した
正規メモリセルアレイ部にあたる。一方、一点鎖線Ｒ
Ｒ′の左側の領域がロウ冗長回路７０に相当する。ロウ
冗長回路７０においては、記憶データはセンスアンプ回
路２３１に直接保持される。スペアビット線対ＢＬＳ，
／ＢＬＳは、センスアンプ回路ごとに設けられる。よっ
て、ロウ冗長回路においては、サブビット線対に対する
プリチャージ動作が不要となる。ロウ冗長回路において
も４個のセンスアンプ回路２３１ごとに、スペアロウリ
ードデータ線ＳＲＲＢ，／ＳＲＲＢとスペアロウライト
データ線ＳＲＷＢ，／ＳＲＷＢとが独立して配置され
る。これらのロウ冗長回路のデータ線は、正規メモリセ
ルアレイ部のデータ線とは別構成となっている。これら
のデータ線を独立の構成とすることで、スペアロウリー
ドデータ線およびスペアロウライトデータ線の寄生抵
抗、寄生容量を小さくすることができ、ロウ冗長回路に
おける読出動作のアクセス時間を短縮することが可能と
なる。
【００７５】センスアンプ回路２３１は、スペアロウリ
ードＹＳ線ＳＲＹＳＲＬ０によりゲート電位を制御され
るトランジスタ２０５０および２０５２によってスペア
ロウリードデータ線ＳＲＲＢ，／ＳＲＲＢと接続され
る。同様に、スペアロウライトＹＳ線ＳＲＹＳＷＬ０に
よりゲート電位を制御されるトランジスタ２０５４およ
び２０５６によって、センスアンプ回路２３１とスペア
ロウライトデータ線ＳＲＷＢ，／ＳＲＷＢとは接続され
る。
ードＹＳ線ＳＲＹＳＲＬ０によりゲート電位を制御され
るトランジスタ２０５０および２０５２によってスペア
ロウリードデータ線ＳＲＲＢ，／ＳＲＲＢと接続され
る。同様に、スペアロウライトＹＳ線ＳＲＹＳＷＬ０に
よりゲート電位を制御されるトランジスタ２０５４およ
び２０５６によって、センスアンプ回路２３１とスペア
ロウライトデータ線ＳＲＷＢ，／ＳＲＷＢとは接続され
る。
【００７６】すなわち、スペアビット線対ＢＬＳ０，／
ＢＬＳ０〜ＢＬＳ３，／ＢＬＳ３にそれぞれ対応するセ
ンスアンプ回路２３１のセンスアンプノードは、読出動
作時においては、それぞれ対応するスペアロウリードＹ
Ｓ線ＳＲＹＳＲＬ０〜３の状態に応じて、選択的にスペ
アロウリードデータ線のいずれかに接続される構成とな
っている。同様に、書込動作時においては、スペアビッ
ト線対ＢＬＳ０，／ＢＬＳ０〜ＢＬＳ３，／ＢＬＳ３に
それぞれ対応するセンスアンプ回路２３１のセンスアン
プノードは、それぞれ対応するスペアロウライトＹＳ線
ＳＲＹＳＷＬ０〜３の状態に応じて、選択的にスペアロ
ウリードデータ線のいずれかに接続される構成となって
いる。
ＢＬＳ０〜ＢＬＳ３，／ＢＬＳ３にそれぞれ対応するセ
ンスアンプ回路２３１のセンスアンプノードは、読出動
作時においては、それぞれ対応するスペアロウリードＹ
Ｓ線ＳＲＹＳＲＬ０〜３の状態に応じて、選択的にスペ
アロウリードデータ線のいずれかに接続される構成とな
っている。同様に、書込動作時においては、スペアビッ
ト線対ＢＬＳ０，／ＢＬＳ０〜ＢＬＳ３，／ＢＬＳ３に
それぞれ対応するセンスアンプ回路２３１のセンスアン
プノードは、それぞれ対応するスペアロウライトＹＳ線
ＳＲＹＳＷＬ０〜３の状態に応じて、選択的にスペアロ
ウリードデータ線のいずれかに接続される構成となって
いる。
【００７７】スペアロウリードＹＳ線ＳＲＹＳＲＬは、
４個のセンスアンプ回路に対してそれぞれ設けられたス
ペアロウＹＳ線ＳＲＹＳＲＬ０〜ＳＲＹＳＬＲ３を総称
している。スペアロウライトＹＳ線ＳＲＹＳＷＬについ
ても、同様である。
４個のセンスアンプ回路に対してそれぞれ設けられたス
ペアロウＹＳ線ＳＲＹＳＲＬ０〜ＳＲＹＳＬＲ３を総称
している。スペアロウライトＹＳ線ＳＲＹＳＷＬについ
ても、同様である。
【００７８】スペアロウリードＹＳ線ＳＲＹＳＲＬおよ
びスペアロウライトＹＳ線ＳＲＹＳＷＬは、４個の冗長
ロウのうちの１個を選択するための信号であり、冗長制
御回路によって実行される行アドレス信号と不良アドレ
スプログラム回路に格納された不良行アドレスとの一致
比較結果に応じて活性化される。
びスペアロウライトＹＳ線ＳＲＹＳＷＬは、４個の冗長
ロウのうちの１個を選択するための信号であり、冗長制
御回路によって実行される行アドレス信号と不良アドレ
スプログラム回路に格納された不良行アドレスとの一致
比較結果に応じて活性化される。
【００７９】次に、データ書込動作について詳しく説明
する。図６は、グローバルデータバス領域からメモリセ
ルアレイ部への書込データの伝達を説明するための概略
ブロック図である。
する。図６は、グローバルデータバス領域からメモリセ
ルアレイ部への書込データの伝達を説明するための概略
ブロック図である。
【００８０】図６を参照して、データ入出力端子群１７
あるいはメモリ／ロジック混載チップにおいてはロジッ
ク部より与えられた書込データがグローバルデータバス
ＧＤＢによって伝達される。グローバルデータバスＧＤ
Ｂに伝達された書込データはデータラッチ回路１１５お
よびライトドライバ１１０を介してメモリセルアレイ部
に書込まれる。
あるいはメモリ／ロジック混載チップにおいてはロジッ
ク部より与えられた書込データがグローバルデータバス
ＧＤＢによって伝達される。グローバルデータバスＧＤ
Ｂに伝達された書込データはデータラッチ回路１１５お
よびライトドライバ１１０を介してメモリセルアレイ部
に書込まれる。
【００８１】さらに、ライトマスク動作を行なうための
ライトマスクデータがコントロール回路２０よりライト
マスクデータ線ＷＤＢＰによって伝達される。ライトマ
スクデータは、一部の領域に対してデータ書込動作の中
止を強制的に指令する信号であり、マスクデータデコー
ド／ラッチ回路１１７によってデータマスク信号に変換
される。データマスク信号はライト制御線ＷＣＴＬによ
って伝達される。
ライトマスクデータがコントロール回路２０よりライト
マスクデータ線ＷＤＢＰによって伝達される。ライトマ
スクデータは、一部の領域に対してデータ書込動作の中
止を強制的に指令する信号であり、マスクデータデコー
ド／ラッチ回路１１７によってデータマスク信号に変換
される。データマスク信号はライト制御線ＷＣＴＬによ
って伝達される。
【００８２】ライトドライバ１１０は、４個のセンスア
ンプ回路を含む４個のメモリセル列ごとに設けられる。
図中に示されたブロック２８０は、メモリセルマット中
の４個のメモリセル列単位を示している。ライトドライ
バ１１０は、ライトデータ線対ＷＤＢＰ（正規ライトデ
ータ線対ＮＷＤＢ，／ＮＷＤＢ、スペアコラムライトデ
ータ線対ＳＣＷＢ，／ＳＣＷＢおよびスペアコラムライ
トデータ線対ＳＲＷＢ，／ＳＲＷＢを総称）に書込デー
タをドライブする。
ンプ回路を含む４個のメモリセル列ごとに設けられる。
図中に示されたブロック２８０は、メモリセルマット中
の４個のメモリセル列単位を示している。ライトドライ
バ１１０は、ライトデータ線対ＷＤＢＰ（正規ライトデ
ータ線対ＮＷＤＢ，／ＮＷＤＢ、スペアコラムライトデ
ータ線対ＳＣＷＢ，／ＳＣＷＢおよびスペアコラムライ
トデータ線対ＳＲＷＢ，／ＳＲＷＢを総称）に書込デー
タをドライブする。
【００８３】選択ゲート２８２は、図４もしくは図５で
説明した、サブライト活性化線もしくはスペアロウＹＳ
線をゲートに受けるトランジスタゲートに相当し、選択
された列アドレスに対応するセンスアンプ回路とライト
データ線とを接続する。
説明した、サブライト活性化線もしくはスペアロウＹＳ
線をゲートに受けるトランジスタゲートに相当し、選択
された列アドレスに対応するセンスアンプ回路とライト
データ線とを接続する。
【００８４】ライト制御線ＷＣＴＬは、４個のライトド
ライバ１１０ごとに設けられる。すなわち、１つのデー
タマスク信号によって１６個のセンスアンプ（すなわち
列）に対してデータマスク動作を指示することができ
る。
ライバ１１０ごとに設けられる。すなわち、１つのデー
タマスク信号によって１６個のセンスアンプ（すなわち
列）に対してデータマスク動作を指示することができ
る。
【００８５】ライトデータ線対ＷＤＢＰおよびライト制
御線ＷＣＴＬは、図２で説明したように列方向に互いに
隣接するメモリセルブロック間で共有される構成とな
る。
御線ＷＣＴＬは、図２で説明したように列方向に互いに
隣接するメモリセルブロック間で共有される構成とな
る。
【００８６】図７は、ライトドライバ１１０とメモリセ
ルアレイ部との接続を説明するための回路図である。既
に説明したように１対のライトデータ線対ＷＤＢＰに対
して４個のセンスアンプ回路２３０が対応づけられる。
サブライト活性化線ＳＷＲＬ０〜ＳＷＲＬ３のそれぞれ
によってゲート電位を制御されるトランジスタＴＧａ〜
ＴＧｄによって４個のセンスアンプ回路のうちの１つが
選択されてライトデータ線対ＷＤＢＰと接続される。こ
れによりライトドライバ１１０によりライトデータ線対
ＷＤＢＰに書込まれたデータがセンスアンプ回路２３０
を介してビット線対ＢＬ，／ＢＬに伝達されアドレス信
号に対応するメモリセルに書込データが格納されること
となる。
ルアレイ部との接続を説明するための回路図である。既
に説明したように１対のライトデータ線対ＷＤＢＰに対
して４個のセンスアンプ回路２３０が対応づけられる。
サブライト活性化線ＳＷＲＬ０〜ＳＷＲＬ３のそれぞれ
によってゲート電位を制御されるトランジスタＴＧａ〜
ＴＧｄによって４個のセンスアンプ回路のうちの１つが
選択されてライトデータ線対ＷＤＢＰと接続される。こ
れによりライトドライバ１１０によりライトデータ線対
ＷＤＢＰに書込まれたデータがセンスアンプ回路２３０
を介してビット線対ＢＬ，／ＢＬに伝達されアドレス信
号に対応するメモリセルに書込データが格納されること
となる。
【００８７】さらに、ライトマスク信号を伝達するライ
ト制御線ＷＣＴＬをゲートに受けるトランジスタゲート
ＴＧｅがトランジスタゲートＴＧａ〜ＴＧｄとライトデ
ータ線対との間に接続されているため、センスアンプ回
路とライトデータ線対との接続が指示された場合におい
てもその経路を強制的にオフすることができる。
ト制御線ＷＣＴＬをゲートに受けるトランジスタゲート
ＴＧｅがトランジスタゲートＴＧａ〜ＴＧｄとライトデ
ータ線対との間に接続されているため、センスアンプ回
路とライトデータ線対との接続が指示された場合におい
てもその経路を強制的にオフすることができる。
【００８８】次に、ライトドライバ１１０の構成とデー
タマスク動作との関係について説明する。図８は、ライ
トドライバ１１０の構成を説明するための回路図であ
る。図８を参照して、グローバルデータバスＧＤＢより
ライトデータが伝達されデータラッチ回路１１５を介し
てライトドライバ１１０に伝達される。一方、ライトマ
スクデコーダ１１７によってデコードされたデータマス
ク信号はマスクデータラッチ回路１１９でラッチされる
とともにライトドライバ１１０に対して伝達される。ラ
イトドライバ１１０には、さらに、データ書込動作時に
活性化されるライトパルス信号が伝達される。
タマスク動作との関係について説明する。図８は、ライ
トドライバ１１０の構成を説明するための回路図であ
る。図８を参照して、グローバルデータバスＧＤＢより
ライトデータが伝達されデータラッチ回路１１５を介し
てライトドライバ１１０に伝達される。一方、ライトマ
スクデコーダ１１７によってデコードされたデータマス
ク信号はマスクデータラッチ回路１１９でラッチされる
とともにライトドライバ１１０に対して伝達される。ラ
イトドライバ１１０には、さらに、データ書込動作時に
活性化されるライトパルス信号が伝達される。
【００８９】ライトドライバ１１０は、ライトパルス信
号とデータマスク信号とを２入力とするＡＮＤゲート２
０６０と、ＡＮＤゲート２０６０の出力を反転するイン
バータ２０６２とを含む。ライトドライバ１１０は、さ
らに、電源電位Ｖｃｃとライトデータ線ＷＤＢとの間に
直列に接続されるトランジスタ２０７０および２０７２
と、ライトデータ線ＷＤＢと接地電位との間に接続され
るトランジスタ２０７４および２０７６と、ライトデー
タ線ＷＤＢを電源電位Ｖｃｃにプリチャージするために
設けられるトランジスタ２０７８と、ライトデータ線／
ＷＤＢと電源電位Ｖｃｃとの間に接続されるトランジス
タ２０８０および２０８２と、ライトデータ線／ＷＤＢ
と接地電位との間に接続されるトランジスタ２０８４お
よび２０８６と、書込データ線／ＷＤＢを電源電位Ｖｃ
ｃにプリチャージするためのトランジスタ２０８８とを
含む。
号とデータマスク信号とを２入力とするＡＮＤゲート２
０６０と、ＡＮＤゲート２０６０の出力を反転するイン
バータ２０６２とを含む。ライトドライバ１１０は、さ
らに、電源電位Ｖｃｃとライトデータ線ＷＤＢとの間に
直列に接続されるトランジスタ２０７０および２０７２
と、ライトデータ線ＷＤＢと接地電位との間に接続され
るトランジスタ２０７４および２０７６と、ライトデー
タ線ＷＤＢを電源電位Ｖｃｃにプリチャージするために
設けられるトランジスタ２０７８と、ライトデータ線／
ＷＤＢと電源電位Ｖｃｃとの間に接続されるトランジス
タ２０８０および２０８２と、ライトデータ線／ＷＤＢ
と接地電位との間に接続されるトランジスタ２０８４お
よび２０８６と、書込データ線／ＷＤＢを電源電位Ｖｃ
ｃにプリチャージするためのトランジスタ２０８８とを
含む。
【００９０】データラッチ回路１１５によりライトドラ
イバ１１０に伝達される書込データはトランジスタ２０
７２および２０７４とトランジスタ２０８２および２０
８４とのゲートに与えられる。ここで、トランジスタ２
０７２と２０８２およびトランジスタ２０７４と２０８
４は互いに極性の異なるトランジスタとされているた
め、１つの書込データに対してライトデータ線対を構成
するライトデータ線ＷＤＢと／ＷＤＢとには相補のデー
タが伝達されることとなる。
イバ１１０に伝達される書込データはトランジスタ２０
７２および２０７４とトランジスタ２０８２および２０
８４とのゲートに与えられる。ここで、トランジスタ２
０７２と２０８２およびトランジスタ２０７４と２０８
４は互いに極性の異なるトランジスタとされているた
め、１つの書込データに対してライトデータ線対を構成
するライトデータ線ＷＤＢと／ＷＤＢとには相補のデー
タが伝達されることとなる。
【００９１】さらに、ＡＮＤゲート２０６０の出力信号
がトランジスタ２０７６および２０８６のゲートに与え
られ、インバータ２０６２の出力がトランジスタ２０７
０および２０８０のゲートに与えられる。
がトランジスタ２０７６および２０８６のゲートに与え
られ、インバータ２０６２の出力がトランジスタ２０７
０および２０８０のゲートに与えられる。
【００９２】これにより、ライトパルス信号の活性化タ
イミングにおいてデータマスク信号が活性化されている
場合においては、書込データをライトデータ線に伝達す
るためのトランジスタ２０７２および２０８２と電源電
位Ｖｃｃとの間およびトランジスタ２０７４および２０
８４と接地電位Ｖｓｓとの間が強制的にオフされること
となり、書込動作は強制的に非活性とされる。このと
き、ライトデータ線ＷＤＢと／ＷＤＢとは、電源電位Ｖ
ｃｃレベルにプリチャージされたままフローティング状
態となっている。
イミングにおいてデータマスク信号が活性化されている
場合においては、書込データをライトデータ線に伝達す
るためのトランジスタ２０７２および２０８２と電源電
位Ｖｃｃとの間およびトランジスタ２０７４および２０
８４と接地電位Ｖｓｓとの間が強制的にオフされること
となり、書込動作は強制的に非活性とされる。このと
き、ライトデータ線ＷＤＢと／ＷＤＢとは、電源電位Ｖ
ｃｃレベルにプリチャージされたままフローティング状
態となっている。
【００９３】また、ライトデータ線のプリチャージレベ
ルをＶｃｃレベルではなく１／２Ｖｃｃレベルとすれ
ば、フローティング状態にある書込データ線の電位レベ
ルがセンスアンプのデータを破壊する危険性をより低下
させることができる。なお、このデータ破壊の危険性の
低下においては、ライトデータ線のプリチャージ電位レ
ベルをセンスアンプの接地電位ＧＮＤと電源電位Ｖｃｃ
との中間値に設定することが重要である。よって、リー
ドデータ線とライトデータ線との両者のプリチャージ電
位を異なる電位レベルに設定することもできる。
ルをＶｃｃレベルではなく１／２Ｖｃｃレベルとすれ
ば、フローティング状態にある書込データ線の電位レベ
ルがセンスアンプのデータを破壊する危険性をより低下
させることができる。なお、このデータ破壊の危険性の
低下においては、ライトデータ線のプリチャージ電位レ
ベルをセンスアンプの接地電位ＧＮＤと電源電位Ｖｃｃ
との中間値に設定することが重要である。よって、リー
ドデータ線とライトデータ線との両者のプリチャージ電
位を異なる電位レベルに設定することもできる。
【００９４】反対に、データマスク信号が非活性である
場合には、ライトパルス信号の活性化に伴って、上記の
トランジスタ２０７２，２０７４，２０８２，２０８４
は電源電位Ｖｃｃもしくは接地電位Ｖｓｓと接続される
ため書込データが書込データ線対ＷＤＢ，／ＷＤＢに書
込まれることとなる。
場合には、ライトパルス信号の活性化に伴って、上記の
トランジスタ２０７２，２０７４，２０８２，２０８４
は電源電位Ｖｃｃもしくは接地電位Ｖｓｓと接続される
ため書込データが書込データ線対ＷＤＢ，／ＷＤＢに書
込まれることとなる。
【００９５】図７にも示したように、このライトマスク
信号は、メモリセルアレイ部にもライト制御線ＷＣＴＬ
によって伝達され、サブライト活性化線ＳＷＲＬの活性
化によってセンスアンプ回路とライトデータ線との接続
が指示された場合においてもその経路を強制的に遮断す
る役割を果たす。このように、データマスク信号によっ
てライトドライバをトライステート状態で動作させるこ
とができ、一定の範囲ごとに強制的にデータ書込動作を
非活性化させることが可能となる。
信号は、メモリセルアレイ部にもライト制御線ＷＣＴＬ
によって伝達され、サブライト活性化線ＳＷＲＬの活性
化によってセンスアンプ回路とライトデータ線との接続
が指示された場合においてもその経路を強制的に遮断す
る役割を果たす。このように、データマスク信号によっ
てライトドライバをトライステート状態で動作させるこ
とができ、一定の範囲ごとに強制的にデータ書込動作を
非活性化させることが可能となる。
【００９６】図９は、半導体記憶装置１０００における
動作タイミングとアドレス選択のタイミングとの関連を
説明するためのタイミングチャート図である。
動作タイミングとアドレス選択のタイミングとの関連を
説明するためのタイミングチャート図である。
【００９７】図９を参照して、半導体記憶装置の動作の
１サイクルは、アドレス信号に応じて対応するメモリセ
ル行を選択的に活性化しメモリセルのデータをビット線
対に読出すためのロウ系動作と、列アドレス信号に応答
した列選択を行なって対応するビット線対とデータ線と
の間で読出・書込データの授受を行なうコラム系動作か
らなる。
１サイクルは、アドレス信号に応じて対応するメモリセ
ル行を選択的に活性化しメモリセルのデータをビット線
対に読出すためのロウ系動作と、列アドレス信号に応答
した列選択を行なって対応するビット線対とデータ線と
の間で読出・書込データの授受を行なうコラム系動作か
らなる。
【００９８】図９を参照して時刻ｔ１１およびｔ１２に
おける動作が半導体記憶装置１０００の１サイクル動作
におけるアドレス選択に相当する。
おける動作が半導体記憶装置１０００の１サイクル動作
におけるアドレス選択に相当する。
【００９９】また、半導体記憶装置１０００において
は、同時に多量のデータを並列的に取扱うために、同一
のメインワード線に対応付けられる複数のメモリセルブ
ロックを１つのバンクグループ（以下、単にＢＧとも称
す）として共通に活性化させることとする。すなわち、
図２に示したメモリセルブロックの配置においては、互
いに行方向に隣り合う４個のメモリセルブロックは同一
のバンクグループを形成し、正規メモリセルアレイは４
つのバンクグループＢＧ０〜ＢＧ３に分割される。この
ようにバンクグループごとにメモリセルブロック（バン
ク）を活性化することによって、図２に示したｎ本のＩ
／Ｏ線のすべてを有効に使ってデータの入出力動作を行
なうことが可能となる。
は、同時に多量のデータを並列的に取扱うために、同一
のメインワード線に対応付けられる複数のメモリセルブ
ロックを１つのバンクグループ（以下、単にＢＧとも称
す）として共通に活性化させることとする。すなわち、
図２に示したメモリセルブロックの配置においては、互
いに行方向に隣り合う４個のメモリセルブロックは同一
のバンクグループを形成し、正規メモリセルアレイは４
つのバンクグループＢＧ０〜ＢＧ３に分割される。この
ようにバンクグループごとにメモリセルブロック（バン
ク）を活性化することによって、図２に示したｎ本のＩ
／Ｏ線のすべてを有効に使ってデータの入出力動作を行
なうことが可能となる。
【０１００】再び図９を参照して、時刻ｔ１１のクロッ
ク信号ＣＬＫの立上がりタイミングにおいて、制御信号
ＡＣＴＢＧ０およびＡＣＴＢＧ２の活性化によりＢＧ０
およびＢＧ２に対してロウ系動作の活性化が指示され
る。さらに、これに対応する行アドレス信号が与えら
れ、対応する内部アドレス信号ＡＣＴＡＤがアドレスド
ライバによって生成される。
ク信号ＣＬＫの立上がりタイミングにおいて、制御信号
ＡＣＴＢＧ０およびＡＣＴＢＧ２の活性化によりＢＧ０
およびＢＧ２に対してロウ系動作の活性化が指示され
る。さらに、これに対応する行アドレス信号が与えら
れ、対応する内部アドレス信号ＡＣＴＡＤがアドレスド
ライバによって生成される。
【０１０１】次に、同一サイクル内の時刻ｔ１２におい
て読出動作および書込動作を実施するために読出活性化
信号ＲＤＤおよび書込活性化信号ＷＲＴが活性化され
る。さらに、読出動作および書込動作を実行するバンク
を指定するために、読出バンクグループ活性化信号ＲＢ
Ｇ０〜ＲＢＧ３および書込バンクグループ活性化信号Ｗ
ＢＧ０〜ＷＢＧ３が選択的に活性化される。さらに、こ
れに対応する列アドレス信号が与えられ、対応する内部
アドレス信号ＲＣＡＤ，ＷＣＡＤがアドレスドライバに
よって生成される。このタイミングにおいては信号ＲＢ
Ｇ０およびＷＢＧ２が活性化されており、この第１サイ
クルにおいてはＢＧ０に対して読出動作が実行されると
ともに、ＢＧ２に対して書込動作が実行される。
て読出動作および書込動作を実施するために読出活性化
信号ＲＤＤおよび書込活性化信号ＷＲＴが活性化され
る。さらに、読出動作および書込動作を実行するバンク
を指定するために、読出バンクグループ活性化信号ＲＢ
Ｇ０〜ＲＢＧ３および書込バンクグループ活性化信号Ｗ
ＢＧ０〜ＷＢＧ３が選択的に活性化される。さらに、こ
れに対応する列アドレス信号が与えられ、対応する内部
アドレス信号ＲＣＡＤ，ＷＣＡＤがアドレスドライバに
よって生成される。このタイミングにおいては信号ＲＢ
Ｇ０およびＷＢＧ２が活性化されており、この第１サイ
クルにおいてはＢＧ０に対して読出動作が実行されると
ともに、ＢＧ２に対して書込動作が実行される。
【０１０２】図４で説明したように、正規メモリセルア
レイにおいてはデータ入出力線をリードデータ線とライ
トデータ線とに分割する形としたため、同一サイクル内
で異なるバンク間であれば同時に読出動作および書込動
作を並行して実行することができる。
レイにおいてはデータ入出力線をリードデータ線とライ
トデータ線とに分割する形としたため、同一サイクル内
で異なるバンク間であれば同時に読出動作および書込動
作を並行して実行することができる。
【０１０３】時刻ｔ２１以降には同様に第２サイクル〜
第５サイクルの動作タイミングについて示している。
第５サイクルの動作タイミングについて示している。
【０１０４】たとえば、第２サイクルにおいてはＢＧ１
に対して書込動作を行なうために時刻ｔ２１において信
号ＡＣＴＢＧ１の活性化によりロウ系動作が活性化され
るとともに、時刻ｔ２２において書込制御信号ＷＲＴお
よび信号ＷＢＧ１が活性化され書込コラムアドレス信号
ＷＣＡＤが取込まれている。
に対して書込動作を行なうために時刻ｔ２１において信
号ＡＣＴＢＧ１の活性化によりロウ系動作が活性化され
るとともに、時刻ｔ２２において書込制御信号ＷＲＴお
よび信号ＷＢＧ１が活性化され書込コラムアドレス信号
ＷＣＡＤが取込まれている。
【０１０５】同様に第３サイクルにおいては、ＢＧ２に
対して読出動作が指示される。第４サイクルにおいて
は、読出動作および書込動作は指示されていないがリフ
レッシュ動作等を行なうためにＢＧ１のロウ系動作が活
性化されるとともに、ＢＧ０およびＢＧ２に対してはプ
リチャージを行なうべくプリチャージ活性化信号ＰＢＧ
０およびＰＢＧ２が活性化されている。
対して読出動作が指示される。第４サイクルにおいて
は、読出動作および書込動作は指示されていないがリフ
レッシュ動作等を行なうためにＢＧ１のロウ系動作が活
性化されるとともに、ＢＧ０およびＢＧ２に対してはプ
リチャージを行なうべくプリチャージ活性化信号ＰＢＧ
０およびＰＢＧ２が活性化されている。
【０１０６】第５サイクルにおいては、同様にＢＧ０お
よびＢＧ２に対してリフレッシュ動作が指示されるとと
もに、ＢＧ１およびＢＧ３に対してプリチャージ動作が
指示される。
よびＢＧ２に対してリフレッシュ動作が指示されるとと
もに、ＢＧ１およびＢＧ３に対してプリチャージ動作が
指示される。
【０１０７】このように、外部から与えられる制御信号
に基づいて必要に応じて行アドレス信号ＡＣＴＡＤおよ
び列アドレス信号ＲＣＡＤ，ＷＣＡＤがアドレスドライ
バによって生成され、アドレスバスによってメモリセル
アレイおよび冗長制御回路に伝達される。ロウ系動作お
よびコラム系動作の活性化に伴って、これらの内部アド
レス信号と不良アドレスプログラム回路に格納された不
良アドレスとの一致比較が行なわれ、冗長救済の必要の
有無が冗長制御回路において判定される。
に基づいて必要に応じて行アドレス信号ＡＣＴＡＤおよ
び列アドレス信号ＲＣＡＤ，ＷＣＡＤがアドレスドライ
バによって生成され、アドレスバスによってメモリセル
アレイおよび冗長制御回路に伝達される。ロウ系動作お
よびコラム系動作の活性化に伴って、これらの内部アド
レス信号と不良アドレスプログラム回路に格納された不
良アドレスとの一致比較が行なわれ、冗長救済の必要の
有無が冗長制御回路において判定される。
【０１０８】［冗長制御回路の構成］図１０は、冗長制
御回路６０の構成を説明するためのブロック図である。
御回路６０の構成を説明するためのブロック図である。
【０１０９】図１０を参照して、冗長アドレスプログラ
ム２５はロウの不良アドレスを格納するためのアドレス
プログラム回路２６とコラムの不良アドレス情報を格納
するためのアドレスプログラム回路２７とを含む。
ム２５はロウの不良アドレスを格納するためのアドレス
プログラム回路２６とコラムの不良アドレス情報を格納
するためのアドレスプログラム回路２７とを含む。
【０１１０】ロウの不良アドレスに関する情報（以下、
ロウ不良アドレス情報と称す）２６は不良メモリセルを
含む行を指定するためのバンクグループアドレスとロウ
アドレスとから構成される。一方、コラムの不良アドレ
スに関する情報（以下、コラム不良アドレス情報と称
す）は、不良メモリセルを含むコラムを指定するための
バンクグループアドレスおよびコラムアドレスと、冗長
救済実行時にデータ線シフト回路７５における接続形態
の指示データであるシフト位置設定エンコード信号とか
らなる。
ロウ不良アドレス情報と称す）２６は不良メモリセルを
含む行を指定するためのバンクグループアドレスとロウ
アドレスとから構成される。一方、コラムの不良アドレ
スに関する情報（以下、コラム不良アドレス情報と称
す）は、不良メモリセルを含むコラムを指定するための
バンクグループアドレスおよびコラムアドレスと、冗長
救済実行時にデータ線シフト回路７５における接続形態
の指示データであるシフト位置設定エンコード信号とか
らなる。
【０１１１】アドレスプログラム回路２６および２７
は、電気ヒューズ等の不揮発性の阻止により不良アドレ
ス情報入力端子群１５より入力された不良アドレス情報
を不揮発的に記憶するための回路である。
は、電気ヒューズ等の不揮発性の阻止により不良アドレ
ス情報入力端子群１５より入力された不良アドレス情報
を不揮発的に記憶するための回路である。
【０１１２】たとえば、電源投入時等のタイミングにお
いて、ロウ不良アドレス情報は、不良アドレスプログラ
ム回路２５から冗長制御回路６０中の冗長データラッチ
回路６１へ転送される。同じタイミングにおいて、コラ
ム不良アドレス情報は、冗長制御回路６０中冗長データ
ラッチ回路６２に伝達される。
いて、ロウ不良アドレス情報は、不良アドレスプログラ
ム回路２５から冗長制御回路６０中の冗長データラッチ
回路６１へ転送される。同じタイミングにおいて、コラ
ム不良アドレス情報は、冗長制御回路６０中冗長データ
ラッチ回路６２に伝達される。
【０１１３】冗長制御回路６０は行アドレスに対する冗
長判定を行なうロウ冗長判定回路６４と、列アドレスに
対する冗長判定を行なうためのコラム冗長判定回路６５
Ｗ，６５Ｒとを含む。
長判定を行なうロウ冗長判定回路６４と、列アドレスに
対する冗長判定を行なうためのコラム冗長判定回路６５
Ｗ，６５Ｒとを含む。
【０１１４】ロウ冗長判定回路６４は、冗長ロウのそれ
ぞれに対応して設けられたロウ冗長判定セット６６を有
する。不良行アドレス（バンクグループアドレスおよび
ロウアドレス）は、対応するそれぞれのロウ冗長判定セ
ット６４に対して伝達される。一方、ロウ系動作の活性
化タイミングにおいて入力された行アドレス信号ＡＣＴ
ＡＤおよびＡＣＴＢＧ０〜３は、各ロウ冗長判定セット
に対して与えられる。
ぞれに対応して設けられたロウ冗長判定セット６６を有
する。不良行アドレス（バンクグループアドレスおよび
ロウアドレス）は、対応するそれぞれのロウ冗長判定セ
ット６４に対して伝達される。一方、ロウ系動作の活性
化タイミングにおいて入力された行アドレス信号ＡＣＴ
ＡＤおよびＡＣＴＢＧ０〜３は、各ロウ冗長判定セット
に対して与えられる。
【０１１５】たとえば、第ｉ番目の冗長ロウＳＲｉに対
応づけられる第ｉ番目のロウ冗長判定ユニットは、入力
された行アドレス信号と不良行アドレスとの一致比較を
行ない、両者が一致した場合すなわち正規メモリセルの
不良行を救済する必要がある場合に、冗長ロウＳＲｉを
活性化してセンスアンプに蓄えられたデータを読出すた
めの信号ＳＲＹＳｉを活性化する。
応づけられる第ｉ番目のロウ冗長判定ユニットは、入力
された行アドレス信号と不良行アドレスとの一致比較を
行ない、両者が一致した場合すなわち正規メモリセルの
不良行を救済する必要がある場合に、冗長ロウＳＲｉを
活性化してセンスアンプに蓄えられたデータを読出すた
めの信号ＳＲＹＳｉを活性化する。
【０１１６】冗長ロウ活性化信号ＳＲＹＳｉは、図５に
示したスペアロウリードＹＳ線ＳＲＹＳＲＬおよびスペ
アロウライトＹＳ線ＳＲＹＳＷＬによって伝達され、冗
長ロウＳＲｉに含まれるセンスアンプ回路とスペアロウ
リードデータ線およびスペアロウライトデータ線とを接
続する。
示したスペアロウリードＹＳ線ＳＲＹＳＲＬおよびスペ
アロウライトＹＳ線ＳＲＹＳＷＬによって伝達され、冗
長ロウＳＲｉに含まれるセンスアンプ回路とスペアロウ
リードデータ線およびスペアロウライトデータ線とを接
続する。
【０１１７】各ロウ冗長判定ユニットにおいて、入力さ
れた行アドレス信号と対応するそれぞれの不良行アドレ
スとの一致比較判定が行なわる。ロウ冗長判定回路６４
は、それぞれのロウ冗長判定ユニットの出力のＯＲ演算
を行なうことにより、全体としてロウ冗長救済を行なう
必要があるかどうかを判定するためのロウ冗長判定信号
ＲＴＲを発生する。
れた行アドレス信号と対応するそれぞれの不良行アドレ
スとの一致比較判定が行なわる。ロウ冗長判定回路６４
は、それぞれのロウ冗長判定ユニットの出力のＯＲ演算
を行なうことにより、全体としてロウ冗長救済を行なう
必要があるかどうかを判定するためのロウ冗長判定信号
ＲＴＲを発生する。
【０１１８】ロウ冗長判定信号ＲＴＲは、正規リードデ
ータ線とスペアロウリードデータ線との切替を制御する
ための判定信号として用いられる。
ータ線とスペアロウリードデータ線との切替を制御する
ための判定信号として用いられる。
【０１１９】また、冗長ロウ回路は、図５で説明したよ
うに記憶データを直接センスアンプ回路によって記憶し
ており、記憶データ保持のためのリフレッシュ動作が不
要である。よって、冗長ロウへアクセスする場合にはチ
ップ全体としてプリチャージ動作が不要となるため、冗
長判定信号ＲＴＲが活性化されたときには、全体のプリ
チャージ動作を中断させることで、無用の動作となった
正規メモリセルアレイ部に対するプリチャージ動作を中
止させ消費電力の低減を図ることも可能である。
うに記憶データを直接センスアンプ回路によって記憶し
ており、記憶データ保持のためのリフレッシュ動作が不
要である。よって、冗長ロウへアクセスする場合にはチ
ップ全体としてプリチャージ動作が不要となるため、冗
長判定信号ＲＴＲが活性化されたときには、全体のプリ
チャージ動作を中断させることで、無用の動作となった
正規メモリセルアレイ部に対するプリチャージ動作を中
止させ消費電力の低減を図ることも可能である。
【０１２０】コラム冗長判定回路は、同一サイクル内で
異なる複数のバンクグループにおいて、読出および書込
動作を同時に実行するために、ライト動作用のコラム冗
長判定回路６５Ｗとリード動作用のコラム冗長判定回路
６５Ｒとに分割して配置される。コラム冗長判定回路６
５Ｒ，６５Ｗは、１組の不良アドレス情報ごとに設けら
れたコラム冗長判定セット６７を有する。１組の不良ア
ドレス情報に対応する冗長判定セット６７は、コラム冗
長判定回路６５Ｒ，６５Ｗの各々に設けられる。
異なる複数のバンクグループにおいて、読出および書込
動作を同時に実行するために、ライト動作用のコラム冗
長判定回路６５Ｗとリード動作用のコラム冗長判定回路
６５Ｒとに分割して配置される。コラム冗長判定回路６
５Ｒ，６５Ｗは、１組の不良アドレス情報ごとに設けら
れたコラム冗長判定セット６７を有する。１組の不良ア
ドレス情報に対応する冗長判定セット６７は、コラム冗
長判定回路６５Ｒ，６５Ｗの各々に設けられる。
【０１２１】コラム系動作の活性化時において、リード
用の列アドレス信号であるＲＣＡＤおよびＲＢＧ０〜Ｒ
ＢＧ３がコラム冗長判定回路６５Ｒに含まれるコラム冗
長判定セット６７の各々に与えられる。同様に、ライト
用の列アドレス信号であるＷＣＡＤおよびＷＢＧ０〜３
とがコラム冗長判定回路６５Ｗに含まれるコラム冗長判
定セット６７の各々に与えられる。
用の列アドレス信号であるＲＣＡＤおよびＲＢＧ０〜Ｒ
ＢＧ３がコラム冗長判定回路６５Ｒに含まれるコラム冗
長判定セット６７の各々に与えられる。同様に、ライト
用の列アドレス信号であるＷＣＡＤおよびＷＢＧ０〜３
とがコラム冗長判定回路６５Ｗに含まれるコラム冗長判
定セット６７の各々に与えられる。
【０１２２】各コラム冗長判定セット６７は、これらの
列アドレス信号と冗長データラッチ回路６２より転送さ
れた不良アドレス（コラム）との間で一致比較を行な
い、コラム冗長救済を指示するフラグＪＣＦＧを活性化
する。
列アドレス信号と冗長データラッチ回路６２より転送さ
れた不良アドレス（コラム）との間で一致比較を行な
い、コラム冗長救済を指示するフラグＪＣＦＧを活性化
する。
【０１２３】コラム系の冗長救済については、単なるメ
モリセル列単位の置換ではなく、データ線のシフト設定
によって行なわれる。
モリセル列単位の置換ではなく、データ線のシフト設定
によって行なわれる。
【０１２４】不良列アドレスのそれぞれに対応するシフ
ト位置設定エンコード信号は、冗長データラッチ回路６
２からシフト位置設定信号転送回路６９へ多重的に伝達
される。
ト位置設定エンコード信号は、冗長データラッチ回路６
２からシフト位置設定信号転送回路６９へ多重的に伝達
される。
【０１２５】シフト位置設定信号転送回路６９は、各コ
ラム冗長判定セット６７の判定結果フラグＪＣＦＧを受
けて、フラグＪＣＦＧのいずれかが活性化された場合
に、活性化されたコラム冗長判定セットの不良列アドレ
スにに対応するシフト位置設定エンコード信号を、シフ
ト位置設定信号ＣＳＦＴおよび接続制御信号ＣＣＮＧと
して出力する。信号ＣＳＦＴおよびＣＣＮＧを用いたデ
ータ線の接続形態の制御については後ほど詳しく説明す
る。
ラム冗長判定セット６７の判定結果フラグＪＣＦＧを受
けて、フラグＪＣＦＧのいずれかが活性化された場合
に、活性化されたコラム冗長判定セットの不良列アドレ
スにに対応するシフト位置設定エンコード信号を、シフ
ト位置設定信号ＣＳＦＴおよび接続制御信号ＣＣＮＧと
して出力する。信号ＣＳＦＴおよびＣＣＮＧを用いたデ
ータ線の接続形態の制御については後ほど詳しく説明す
る。
【０１２６】また、コラム冗長救済が不要である場合、
すなわち各コラム冗長判定セット６７から出力されるフ
ラグＪＣＦＧがいずれも活性化されていない場合におい
ては、プリチャージ回路６８によって、接地電位ＧＮＤ
レベルにプリチャージされる。
すなわち各コラム冗長判定セット６７から出力されるフ
ラグＪＣＦＧがいずれも活性化されていない場合におい
ては、プリチャージ回路６８によって、接地電位ＧＮＤ
レベルにプリチャージされる。
【０１２７】さらに、コラム冗長判定回路６７は、コラ
ム系動作時においてデータ線シフト回路７５の動作を活
性化させるための信号ＴＲを発生する。
ム系動作時においてデータ線シフト回路７５の動作を活
性化させるための信号ＴＲを発生する。
【０１２８】なお、コラム系の冗長判定は、ロウ系動作
の活性化に伴ってロウの冗長判定が行なわれた後に行な
われることとなるが、ロウ系動作において活性化されな
かったバンクがコラム系動作において活性化されるとい
うケースは考えられない。よって、コラム系の冗長判定
を行なう前にアドレスラッチ回路６２によって、行系動
作時のバンク活性化信号ＡＣＴＢ０〜ＡＣＴＢ３と不良
列アドレスとの間でバンクグループアドレスについての
一致比較判定を予め実行し、バンクグループ一致信号Ｒ
ＴＢＫを出力させる。
の活性化に伴ってロウの冗長判定が行なわれた後に行な
われることとなるが、ロウ系動作において活性化されな
かったバンクがコラム系動作において活性化されるとい
うケースは考えられない。よって、コラム系の冗長判定
を行なう前にアドレスラッチ回路６２によって、行系動
作時のバンク活性化信号ＡＣＴＢ０〜ＡＣＴＢ３と不良
列アドレスとの間でバンクグループアドレスについての
一致比較判定を予め実行し、バンクグループ一致信号Ｒ
ＴＢＫを出力させる。
【０１２９】このバンクグループ一致信号ＲＴＢＫを各
コラム冗長判定セットに伝達し、バンクグループが一致
した不良列アドレスに対応して設けられたコラム冗長判
定セットのみを活性化して、実際にコラム冗長判定を行
なう構成とする。これにより、必要なコラム冗長判定セ
ットだけを活性化させることができるので、消費電力の
低減を図ることができる。
コラム冗長判定セットに伝達し、バンクグループが一致
した不良列アドレスに対応して設けられたコラム冗長判
定セットのみを活性化して、実際にコラム冗長判定を行
なう構成とする。これにより、必要なコラム冗長判定セ
ットだけを活性化させることができるので、消費電力の
低減を図ることができる。
【０１３０】図１１は、データ線シフト回路７５の構成
を示す概略図である。図１１を参照して、データ線シフ
ト回路７５は図１１においては図４で説明した正規リー
ドデータバス対ＮＲＤＢおよび／ＮＲＤＢを総称してＮ
ＲＤＢＰと表わし１本のデータ線で表記する。同様に、
正規ライトデータバス対についてもＮＷＤＢＰで総称し
１本のデータ線で表記する。また、スペアロウリードデ
ータ線ＳＲＲＢ，／ＳＲＲＢについてもＳＲＲＢＰで総
称し１本のデータ線で表記し、スペアコラムライトデー
タ線対についてもＳＣＷＢＰで総称し１本のデータ線で
表記する。また、コラム冗長回路におけるスペアリード
データ線およびスペアライトデータ線は２組ずつ設けら
れているものとし、それぞれ総称してＳＣＲＢＰ１，Ｓ
ＣＲＢＰ２およびＳＣＷＢＰ１，ＳＣＷＢＰ２と表記す
る。
を示す概略図である。図１１を参照して、データ線シフ
ト回路７５は図１１においては図４で説明した正規リー
ドデータバス対ＮＲＤＢおよび／ＮＲＤＢを総称してＮ
ＲＤＢＰと表わし１本のデータ線で表記する。同様に、
正規ライトデータバス対についてもＮＷＤＢＰで総称し
１本のデータ線で表記する。また、スペアロウリードデ
ータ線ＳＲＲＢ，／ＳＲＲＢについてもＳＲＲＢＰで総
称し１本のデータ線で表記し、スペアコラムライトデー
タ線対についてもＳＣＷＢＰで総称し１本のデータ線で
表記する。また、コラム冗長回路におけるスペアリード
データ線およびスペアライトデータ線は２組ずつ設けら
れているものとし、それぞれ総称してＳＣＲＢＰ１，Ｓ
ＣＲＢＰ２およびＳＣＷＢＰ１，ＳＣＷＢＰ２と表記す
る。
【０１３１】まず、ロウ系の冗長救済動作について説明
する。データ読出時において、データ線シフト回路７５
中のマルチプレクサ４００は、ロウ冗長判定回路の判定
結果に基づいて正規リードデータ線対ＮＲＤＢＰとスペ
アロウリードデータ線対ＳＲＲＢＰとのいずれか一方を
マルチプレクサの出力ノードと接続する。
する。データ読出時において、データ線シフト回路７５
中のマルチプレクサ４００は、ロウ冗長判定回路の判定
結果に基づいて正規リードデータ線対ＮＲＤＢＰとスペ
アロウリードデータ線対ＳＲＲＢＰとのいずれか一方を
マルチプレクサの出力ノードと接続する。
【０１３２】図１２は、マルチプレクサ４００の具体的
な構成を示す回路図である。図１２を参照して、マルチ
プレクサ４００は、第２シフト回路と接続される出力ノ
ードと、出力ノードと正規リードデータバス対ＮＲＤＢ
Ｐとの間に接続されるトランジスタ２１０１および２１
０２と、出力ノードとスペアロウリードデータ線対ＳＲ
ＲＢＰとの間に接続されるトランジスタ２１０３および
２１０４とを有する。
な構成を示す回路図である。図１２を参照して、マルチ
プレクサ４００は、第２シフト回路と接続される出力ノ
ードと、出力ノードと正規リードデータバス対ＮＲＤＢ
Ｐとの間に接続されるトランジスタ２１０１および２１
０２と、出力ノードとスペアロウリードデータ線対ＳＲ
ＲＢＰとの間に接続されるトランジスタ２１０３および
２１０４とを有する。
【０１３３】トランジスタ２１０１および２１０４のゲ
ートには、コラム系動作の開始時にワンショットパルス
で与えられる信号Ｃｌｍおよびその反転信号／Ｃｌｍが
与えられる。またトランジスタ２１０２および２１０３
のゲートには、ロウ冗長判定信号ＲＴＲが与えられる。
ートには、コラム系動作の開始時にワンショットパルス
で与えられる信号Ｃｌｍおよびその反転信号／Ｃｌｍが
与えられる。またトランジスタ２１０２および２１０３
のゲートには、ロウ冗長判定信号ＲＴＲが与えられる。
【０１３４】ロウ冗長判定信号ＲＴＲは、ロウ系動作の
活性時にロウ冗長判定回路６４によって生成されたもの
をコラム系動作活性化時までラッチしておき、不良行の
冗長救済が行なわれた場合には、スペアロウリードデー
タ線対ＳＲＲＢＰのデータを読出すために用いられる。
活性時にロウ冗長判定回路６４によって生成されたもの
をコラム系動作活性化時までラッチしておき、不良行の
冗長救済が行なわれた場合には、スペアロウリードデー
タ線対ＳＲＲＢＰのデータを読出すために用いられる。
【０１３５】反対に、ロウ冗長救済が行なわれていない
場合においては、正規メモリセルアレイから読出された
データを伝達するＮＲＤＢＰがマルチプレクサの出力ノ
ードと接続される。
場合においては、正規メモリセルアレイから読出された
データを伝達するＮＲＤＢＰがマルチプレクサの出力ノ
ードと接続される。
【０１３６】ロウ冗長救済の有無によって正規リードデ
ータ線対ＮＲＤＢＰおよびスペアロウリードデータ線対
ＳＲＲＢＰのいずれか一方がマルチプレクサに出力され
た後、この出力は第２シフト回路および第１シフト回路
を介してデータラッチ回路１４７によってラッチされた
後リードアンプ１２０で増幅されてグローバルデータバ
スＧＤＢに伝達される。この一連の動作によりロウ冗長
救済の有無に対応して、適切なデータがデータ線シフト
回路を介してグローバルデータバスに伝達される。
ータ線対ＮＲＤＢＰおよびスペアロウリードデータ線対
ＳＲＲＢＰのいずれか一方がマルチプレクサに出力され
た後、この出力は第２シフト回路および第１シフト回路
を介してデータラッチ回路１４７によってラッチされた
後リードアンプ１２０で増幅されてグローバルデータバ
スＧＤＢに伝達される。この一連の動作によりロウ冗長
救済の有無に対応して、適切なデータがデータ線シフト
回路を介してグローバルデータバスに伝達される。
【０１３７】一方、データ書込動作時においては、グロ
ーバルデータバスＧＤＢＰのデータがライトドライバ１
１０およびデータラッチ回路１４５によって第１シフト
回路４０１および第２シフト回路４０２を介して正規リ
ードデータ線対ＮＷＤＢＰとＳＲＩＯＰの双方に対して
伝達される。正規メモリセルアレイにおけるＮＷＤＢＰ
とセンスアンプの接続の選択はサブＹＳ線ＳＹＳＬによ
って行なわれ、ロウ冗長回路におけるＳＲＩＯＰとセン
スアンプ回路の接続はスペアロウＹＳ線ＳＲＹＳＬの活
性化によって制御されるが、ロウ冗長救済の有無に応じ
てスペアロウＹＳ線もしくはサブＹＳ線のいずれか一方
のみが活性化され双方が活性化されることはないため、
ロウ冗長救済の必要の有無に応じて書込データが正規メ
モリセルアレイもしくはロウ冗長回路に適正に格納され
る。
ーバルデータバスＧＤＢＰのデータがライトドライバ１
１０およびデータラッチ回路１４５によって第１シフト
回路４０１および第２シフト回路４０２を介して正規リ
ードデータ線対ＮＷＤＢＰとＳＲＩＯＰの双方に対して
伝達される。正規メモリセルアレイにおけるＮＷＤＢＰ
とセンスアンプの接続の選択はサブＹＳ線ＳＹＳＬによ
って行なわれ、ロウ冗長回路におけるＳＲＩＯＰとセン
スアンプ回路の接続はスペアロウＹＳ線ＳＲＹＳＬの活
性化によって制御されるが、ロウ冗長救済の有無に応じ
てスペアロウＹＳ線もしくはサブＹＳ線のいずれか一方
のみが活性化され双方が活性化されることはないため、
ロウ冗長救済の必要の有無に応じて書込データが正規メ
モリセルアレイもしくはロウ冗長回路に適正に格納され
る。
【０１３８】次に、コラム系の冗長救済動作について説
明する。スペアコラム領域のデータ線については、正規
メモリセルアレイと同様にマルチプレクサ４００を経由
した後データラッチ回路１４５およびライトドライバ１
１０、リードアンプ１２０とを介してグローバルデータ
バスＧＤＢとの間でデータの伝達が行なわれるが、ＳＣ
ＲＢＰ１およびＳＣＷＢＰ１とＳＣＲＢＰ２およびＳＣ
ＷＢＰ２とのそれぞれは、グローバルデータバスＧＤＢ
Ｐのうちの２本との間において接続選択を行なえる形式
となっている。すなわち接続切換回路４１０および４１
１に接続される２本のグローバルデータバスＧＤＢのデ
ータは読出動作時においては、ＳＲＤＢＰ１およびＳＲ
ＤＢＰ２のいずれにも伝達することが可能であるし、書
込動作時においてはＳＷＤＢＰ１およびＳＷＤＢＰ２に
よって伝達される書込データは接続切換回路４１１に接
続される２本のグローバルデータバス対のいずれにも伝
達することが可能である。また、第１シフト回路および
第２シフト回路において、シフト設定は、リードデータ
線とライトデータ線とのそれぞれに対して独立に設けら
れており、同一動作サイクル内において異なる複数のバ
ンクグループにおいて、読出および書込動作を同時に実
行することが可能である。
明する。スペアコラム領域のデータ線については、正規
メモリセルアレイと同様にマルチプレクサ４００を経由
した後データラッチ回路１４５およびライトドライバ１
１０、リードアンプ１２０とを介してグローバルデータ
バスＧＤＢとの間でデータの伝達が行なわれるが、ＳＣ
ＲＢＰ１およびＳＣＷＢＰ１とＳＣＲＢＰ２およびＳＣ
ＷＢＰ２とのそれぞれは、グローバルデータバスＧＤＢ
Ｐのうちの２本との間において接続選択を行なえる形式
となっている。すなわち接続切換回路４１０および４１
１に接続される２本のグローバルデータバスＧＤＢのデ
ータは読出動作時においては、ＳＲＤＢＰ１およびＳＲ
ＤＢＰ２のいずれにも伝達することが可能であるし、書
込動作時においてはＳＷＤＢＰ１およびＳＷＤＢＰ２に
よって伝達される書込データは接続切換回路４１１に接
続される２本のグローバルデータバス対のいずれにも伝
達することが可能である。また、第１シフト回路および
第２シフト回路において、シフト設定は、リードデータ
線とライトデータ線とのそれぞれに対して独立に設けら
れており、同一動作サイクル内において異なる複数のバ
ンクグループにおいて、読出および書込動作を同時に実
行することが可能である。
【０１３９】次に，実際に不良メモリセルが存在する場
合のデータ線のシフト動作について説明する。
合のデータ線のシフト動作について説明する。
【０１４０】図１３は、読出動作時におけるコラム冗長
救済シフト動作を説明するための概念図である。
救済シフト動作を説明するための概念図である。
【０１４１】図１３を参照して、第１シフト回路４０１
および第２シフト回路４０２は通常時は正規リードデー
タ線対をシフトさせることなくグローバルデータバスと
接続する。しかし、図中に黒丸で示した不良メモリセル
が存在する場合には、不良部に対応する正規リードデー
タ線対をグローバルデータ線と遮断する処置を行なう。
すなわち、ＮＲＤＢＰ８に不良部が存在するため、第２
シフト回路のシフト切替によってＮＲＤＢＰ９を本来Ｎ
ＲＤＢＰ８と対応付けられるグローバルデータバスと接
続するために、ＮＲＤＢＰ９以降の正規リードデータ線
対を１つずつシフトさせる。
および第２シフト回路４０２は通常時は正規リードデー
タ線対をシフトさせることなくグローバルデータバスと
接続する。しかし、図中に黒丸で示した不良メモリセル
が存在する場合には、不良部に対応する正規リードデー
タ線対をグローバルデータ線と遮断する処置を行なう。
すなわち、ＮＲＤＢＰ８に不良部が存在するため、第２
シフト回路のシフト切替によってＮＲＤＢＰ９を本来Ｎ
ＲＤＢＰ８と対応付けられるグローバルデータバスと接
続するために、ＮＲＤＢＰ９以降の正規リードデータ線
対を１つずつシフトさせる。
【０１４２】さらにＮＲＤＢＰ１３に対応する部分にお
いても不良が存在するため、この正規リードデータ線対
についてもグローバルデータバスとの接続を中止すべく
シフト切換を行なう。このシフト切換は第１シフト回路
によって実行され、具体的には、第１シフト回路によっ
てＮＲＤＢＰ１４，１５とグローバルデータバスとの対
応づけが本来より１個ずつ上側にずらされることとな
る。
いても不良が存在するため、この正規リードデータ線対
についてもグローバルデータバスとの接続を中止すべく
シフト切換を行なう。このシフト切換は第１シフト回路
によって実行され、具体的には、第１シフト回路によっ
てＮＲＤＢＰ１４，１５とグローバルデータバスとの対
応づけが本来より１個ずつ上側にずらされることとな
る。
【０１４３】これらの第１シフト回路および第２シフト
回路の動作により、ＮＲＤＢＰ１〜ＮＲＤＢＰ７は本来
対応付けられるグローバルデータバスに対してデータを
読出すこととなるが、ＮＲＤＢＰ８のデータはグローバ
ルデータバス対に読出されない。
回路の動作により、ＮＲＤＢＰ１〜ＮＲＤＢＰ７は本来
対応付けられるグローバルデータバスに対してデータを
読出すこととなるが、ＮＲＤＢＰ８のデータはグローバ
ルデータバス対に読出されない。
【０１４４】また、ＮＲＤＢＰ９〜１２のデータは、本
来対応付けられるグローバルデータバス対より１個シフ
トしたものに対して読出される。ＮＲＤＢＰ１３のデー
タは同様に、グローバルデータバス対には読出されな
い。そして、ＮＲＤＢＰ１４，１５のデータは本来対応
付けられるグローバルデータバス対より２個シフトされ
て、本来ＮＲＤＢＰ１２〜１３と対応付けられるグロー
バルデータバス対と接続されることとなる。
来対応付けられるグローバルデータバス対より１個シフ
トしたものに対して読出される。ＮＲＤＢＰ１３のデー
タは同様に、グローバルデータバス対には読出されな
い。そして、ＮＲＤＢＰ１４，１５のデータは本来対応
付けられるグローバルデータバス対より２個シフトされ
て、本来ＮＲＤＢＰ１２〜１３と対応付けられるグロー
バルデータバス対と接続されることとなる。
【０１４５】このようなシフト動作を行なうことによ
り、不良部に対応する正規リードデータ線対のデータは
グローバルデータバス対に読出されることはない。これ
らの不良部についてはコラム冗長回路によって救済され
対応するデータはスペアコラムリードデータ線対ＳＣＲ
ＢＰ１およびＳＣＲＢＰ２に読出される。コラム冗長回
路領域のデータ線とグローバルデータバスとの接続はシ
フト回路を経由せずに接続切換回路４１１によって行な
われる。
り、不良部に対応する正規リードデータ線対のデータは
グローバルデータバス対に読出されることはない。これ
らの不良部についてはコラム冗長回路によって救済され
対応するデータはスペアコラムリードデータ線対ＳＣＲ
ＢＰ１およびＳＣＲＢＰ２に読出される。コラム冗長回
路領域のデータ線とグローバルデータバスとの接続はシ
フト回路を経由せずに接続切換回路４１１によって行な
われる。
【０１４６】これにより、正規リードデータ線のシフト
によってデータが読出されないこととなったグローバル
データバスについて、コラム冗長回路に記憶されていた
データが読出されることとなる。これら一連の動作によ
り、コラム系の冗長救済が行なわれる。
によってデータが読出されないこととなったグローバル
データバスについて、コラム冗長回路に記憶されていた
データが読出されることとなる。これら一連の動作によ
り、コラム系の冗長救済が行なわれる。
【０１４７】上述した第１シフト回路および第２シフト
回路におけるシフト形態の設定指令は、コラム冗長判定
回路の出力であるデータ線シフト制御信号ＣＦＣＴによ
って与えられる。この制御信号ＣＦＣＴは、コラム冗長
救済をプログラムする際において、不良アドレス（コラ
ム）とともに予め外部より入力されて不良アドレスプロ
グラム回路に記憶される。
回路におけるシフト形態の設定指令は、コラム冗長判定
回路の出力であるデータ線シフト制御信号ＣＦＣＴによ
って与えられる。この制御信号ＣＦＣＴは、コラム冗長
救済をプログラムする際において、不良アドレス（コラ
ム）とともに予め外部より入力されて不良アドレスプロ
グラム回路に記憶される。
【０１４８】すなわち、このシフト設定は、不良列アド
レスごとに任意に設定することができる。よって、これ
らのシフト情報を、不良列アドレスごとにコラム冗長判
定回路から出力される制御信号ＣＦＣＴに反映すること
により、第１シフト回路および第２シフト回路のシフト
設定をダイナミックに変更することができる。
レスごとに任意に設定することができる。よって、これ
らのシフト情報を、不良列アドレスごとにコラム冗長判
定回路から出力される制御信号ＣＦＣＴに反映すること
により、第１シフト回路および第２シフト回路のシフト
設定をダイナミックに変更することができる。
【０１４９】これにより、従来の技術のようにシフト動
作の指令を電気ヒューズ等の不揮発的情報によって直接
制御していたことと比較して大きな利点がある。すなわ
ち、マルチバンク動作時の下でバンクごとあるいはバン
クグループごとに不良箇所を置換できるため複数のメモ
リセルブロックに対して同一のコラム冗長回路を共有さ
せることができ、救済効率を向上させることができる。
作の指令を電気ヒューズ等の不揮発的情報によって直接
制御していたことと比較して大きな利点がある。すなわ
ち、マルチバンク動作時の下でバンクごとあるいはバン
クグループごとに不良箇所を置換できるため複数のメモ
リセルブロックに対して同一のコラム冗長回路を共有さ
せることができ、救済効率を向上させることができる。
【０１５０】さらに、以上述べた構成ではメモリセルの
列アドレスごとの救済ではなくデータ線単位での冗長救
済を行なっているため、多数の入出力データ線を配置す
る構成の下、効率的にコラム系の冗長救済動作を行なう
ことが可能である。
列アドレスごとの救済ではなくデータ線単位での冗長救
済を行なっているため、多数の入出力データ線を配置す
る構成の下、効率的にコラム系の冗長救済動作を行なう
ことが可能である。
【０１５１】また、図１１および図１３においては、ス
ペア冗長回路におけるデータ入出力線のペア数を２組と
し、シフト回路も２段である場合について説明したが、
本願発明の適用はこの場合に限定されるものではない。
すなわち、コラム冗長回路のデータ線対数をさらに多く
配置し、さらにこれに応じてシフト回路の段数も増加さ
せることにより、より多数の不良に対しても救済措置を
行なうことが可能となる。
ペア冗長回路におけるデータ入出力線のペア数を２組と
し、シフト回路も２段である場合について説明したが、
本願発明の適用はこの場合に限定されるものではない。
すなわち、コラム冗長回路のデータ線対数をさらに多く
配置し、さらにこれに応じてシフト回路の段数も増加さ
せることにより、より多数の不良に対しても救済措置を
行なうことが可能となる。
【０１５２】図１４は、図１３で説明したデータ読出時
における各部でのデータの流れを説明するためのブロッ
ク図である。
における各部でのデータの流れを説明するためのブロッ
ク図である。
【０１５３】図１４を参照して、正規メモリセルアレイ
内のメモリセルブロック５５においては、メモリセルの
データがロウ系動作の活性化に応じてビット線に読出さ
れ、さらにサブＹＳ線ＳＹＳＬの活性化に応じて正規リ
ードデータ線に伝達される。一方、ロウ冗長回路７０に
おいてはセンスアンプにラッチされた記憶データは、ロ
ウ冗長判定回路において冗長ロウの活性化が指示された
場合において、サブビット線を介してスペアロウリード
データ線に読出される。
内のメモリセルブロック５５においては、メモリセルの
データがロウ系動作の活性化に応じてビット線に読出さ
れ、さらにサブＹＳ線ＳＹＳＬの活性化に応じて正規リ
ードデータ線に伝達される。一方、ロウ冗長回路７０に
おいてはセンスアンプにラッチされた記憶データは、ロ
ウ冗長判定回路において冗長ロウの活性化が指示された
場合において、サブビット線を介してスペアロウリード
データ線に読出される。
【０１５４】正規リードデータ線とスペアロウリードデ
ータ線とはマルチプレクサ４００に入力され、ロウ冗長
判定信号ＲＴＲに応じて、いずれか一方のデータがマル
チプレクサ４００より出力される。一方、コラム冗長回
路８０においては、メモリセルのデータが同様にロウ系
動作の活性化時においてビット線に読出されスペアサブ
ＹＳ線ＳＣＹＳＬの活性化に応じてスペアコラムリード
データ線に読出される。
ータ線とはマルチプレクサ４００に入力され、ロウ冗長
判定信号ＲＴＲに応じて、いずれか一方のデータがマル
チプレクサ４００より出力される。一方、コラム冗長回
路８０においては、メモリセルのデータが同様にロウ系
動作の活性化時においてビット線に読出されスペアサブ
ＹＳ線ＳＣＹＳＬの活性化に応じてスペアコラムリード
データ線に読出される。
【０１５５】ここで、コラム冗長判定回路によって列ア
ドレスと不良列アドレスとの一致比較が行なわれ、コラ
ム冗長救済が必要である場合には、対応するデータ線シ
フト設定信号ＣＳＦＴ１およびＣＳＦＴ２が生成され、
第１シフト回路および第２シフト回路にそれぞれ与えら
れる。
ドレスと不良列アドレスとの一致比較が行なわれ、コラ
ム冗長救済が必要である場合には、対応するデータ線シ
フト設定信号ＣＳＦＴ１およびＣＳＦＴ２が生成され、
第１シフト回路および第２シフト回路にそれぞれ与えら
れる。
【０１５６】第１シフト回路および第２シフト回路は、
設定信号ＣＦＣＴに基づいて不良部を含むリードデータ
線がデータバスと接続されることがないようにシフト動
作を行なう。所望のシフト動作が完了した後、読出デー
タはデータラッチ回路・リードアンプを介してデータバ
スに伝達される。
設定信号ＣＦＣＴに基づいて不良部を含むリードデータ
線がデータバスと接続されることがないようにシフト動
作を行なう。所望のシフト動作が完了した後、読出デー
タはデータラッチ回路・リードアンプを介してデータバ
スに伝達される。
【０１５７】さらに、シフト動作によって正規のリード
データ線との対応付けが解除されたグローバルデータバ
スは、コラム冗長判定回路より出力される制御信号ＣＣ
ＮＧによって制御される接続切換回路１４１によってス
ペアコラムリードデータ線と対応付けられ、データラッ
チ回路・リードアンプを通じてコラム冗長回路に格納さ
れていたデータが伝達されることとなる。この一連の動
作によりデータ読出時のコラム冗長救済動作が行なわれ
る。
データ線との対応付けが解除されたグローバルデータバ
スは、コラム冗長判定回路より出力される制御信号ＣＣ
ＮＧによって制御される接続切換回路１４１によってス
ペアコラムリードデータ線と対応付けられ、データラッ
チ回路・リードアンプを通じてコラム冗長回路に格納さ
れていたデータが伝達されることとなる。この一連の動
作によりデータ読出時のコラム冗長救済動作が行なわれ
る。
【０１５８】図１５は、ライト時におけるデータの流れ
を説明するためのブロック図である。
を説明するためのブロック図である。
【０１５９】図１５を参照して、書込データはグローバ
ルデータバスよりライトドライバおよび第１シフト回路
４０１、第２シフト回路４０２を通じて正規ライトデー
タ線およびスペアロウライトデータ線に伝達される。
ルデータバスよりライトドライバおよび第１シフト回路
４０１、第２シフト回路４０２を通じて正規ライトデー
タ線およびスペアロウライトデータ線に伝達される。
【０１６０】また、コラム冗長判定の結果に応じて、第
１シフト回路および第２シフト回路においてシフト制御
が行なわれた場合には、不良部に対応する正規ライトデ
ータ線に代えてスペアコラムライトデータ線に書込デー
タを格納すべく、接続切換回路による制御信号ＣＣＮＧ
に基づいた接続形態の変更が行なわれる。これにより、
書込データがライトドライバを介してスペアコラムライ
トデータ線〜ビット線〜メモリセルの順序で格納される
こととなる。
１シフト回路および第２シフト回路においてシフト制御
が行なわれた場合には、不良部に対応する正規ライトデ
ータ線に代えてスペアコラムライトデータ線に書込デー
タを格納すべく、接続切換回路による制御信号ＣＣＮＧ
に基づいた接続形態の変更が行なわれる。これにより、
書込データがライトドライバを介してスペアコラムライ
トデータ線〜ビット線〜メモリセルの順序で格納される
こととなる。
【０１６１】一方、ロウ冗長救済に関しては、書込動作
時にはマルチプレクサによる選択が行なわれず、ライト
ドライバによって正規ライトデータ線とスペアロウリー
ドデータ線のいずれに対しても書込データがドライブさ
れる。正規ライトデータ線およびスペアロウリードデー
タ線に書込まれたデータは、それぞれサブＹＳ信号およ
びスペアサブＹＳ信号によって選択的に対応するビット
線を経由してメモリセルあるいはセンスアンプに格納さ
れる。ここで、ロウ冗長判定の結果ロウ冗長救済を行な
う必要がある場合には、対応するスペアサブＹＳ線が活
性化され、正規メモリセルアレイにおいてサブＹＳ信号
は活性化されることがないためデータはロウ冗長回路中
の冗長ロウに格納される。
時にはマルチプレクサによる選択が行なわれず、ライト
ドライバによって正規ライトデータ線とスペアロウリー
ドデータ線のいずれに対しても書込データがドライブさ
れる。正規ライトデータ線およびスペアロウリードデー
タ線に書込まれたデータは、それぞれサブＹＳ信号およ
びスペアサブＹＳ信号によって選択的に対応するビット
線を経由してメモリセルあるいはセンスアンプに格納さ
れる。ここで、ロウ冗長判定の結果ロウ冗長救済を行な
う必要がある場合には、対応するスペアサブＹＳ線が活
性化され、正規メモリセルアレイにおいてサブＹＳ信号
は活性化されることがないためデータはロウ冗長回路中
の冗長ロウに格納される。
【０１６２】一方、ロウ冗長救済が不要と判定された場
合には、スペアサブＹＳ信号は活性化されることなくア
ドレス信号に基づいて対応するサブＹＳ信号が活性化さ
れるため、書込データはビット線を経由してメモリセル
に格納されることとなる。
合には、スペアサブＹＳ信号は活性化されることなくア
ドレス信号に基づいて対応するサブＹＳ信号が活性化さ
れるため、書込データはビット線を経由してメモリセル
に格納されることとなる。
【０１６３】［実施の形態２］実施の形態２においては
データ線シフト回路の具体的な構成を示し、コラム冗長
救済時におけるデータ線のシフト制御をダイナミックに
行なうための構成について具体的に説明する。なお、図
１１に示した第１シフト回路４０１と第２シフト回路４
０２との構成は同一であるので、以下シフト回路と総称
して説明する。
データ線シフト回路の具体的な構成を示し、コラム冗長
救済時におけるデータ線のシフト制御をダイナミックに
行なうための構成について具体的に説明する。なお、図
１１に示した第１シフト回路４０１と第２シフト回路４
０２との構成は同一であるので、以下シフト回路と総称
して説明する。
【０１６４】図１６は、シフト回路の具体的な構成を説
明するための回路図である。図１６においては、説明を
容易にするために、メモリセルアレイ側に設けられる４
本の相補データ線対ＤＬＡ０〜ＤＬＡ３とグローバルデ
ータバス側に設けられる４本の相補データ線対ＤＬＢ０
〜ＤＬＢ３との間のシフト制御について説明する。説明
の簡単のため、接続に用いるトランジスタはすべてＮチ
ャネルＭＯＳトランジスタで構成することとした。ま
た、シフト設定信号は、総称的にＣＳＦＴで表わす。こ
こでは、信号ＣＳＦＴは１６ビットのエンコード信号と
する。
明するための回路図である。図１６においては、説明を
容易にするために、メモリセルアレイ側に設けられる４
本の相補データ線対ＤＬＡ０〜ＤＬＡ３とグローバルデ
ータバス側に設けられる４本の相補データ線対ＤＬＢ０
〜ＤＬＢ３との間のシフト制御について説明する。説明
の簡単のため、接続に用いるトランジスタはすべてＮチ
ャネルＭＯＳトランジスタで構成することとした。ま
た、シフト設定信号は、総称的にＣＳＦＴで表わす。こ
こでは、信号ＣＳＦＴは１６ビットのエンコード信号と
する。
【０１６５】図１６を参照して、シフト回路は、冗長制
御回路６０によって発生されるシフト回路活性化信号Ｔ
Ｒの活性化（Ｖｃｃレベル）に応じて、トランジスタ４
８６の導通に応じて電流を供給される配線４９１と、同
様にトランジスタ４８８の導通によって電流を供給され
る配線４９２とを含む。
御回路６０によって発生されるシフト回路活性化信号Ｔ
Ｒの活性化（Ｖｃｃレベル）に応じて、トランジスタ４
８６の導通に応じて電流を供給される配線４９１と、同
様にトランジスタ４８８の導通によって電流を供給され
る配線４９２とを含む。
【０１６６】配線４９１には、トランジスタ４５１〜４
５４が電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に
接続される。同様に配線４９２には、トランジスタ４６
１〜４６４が電源電位Ｖｃｃと接地電位ＧＮＤとの間に
直列に接続される。
５４が電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に
接続される。同様に配線４９２には、トランジスタ４６
１〜４６４が電源電位Ｖｃｃと接地電位ＧＮＤとの間に
直列に接続される。
【０１６７】トランジスタ４５１および４６１のゲート
にはデコーダ４２０−０の出力信号が与えられる。デコ
ーダ４２０−０はシフト位置を指定するためのエンコー
ド信号であるデータ線シフト制御信号ＣＦＣＴ（ここで
は一例として１６ビットの情報で表わされるものとす
る）を受けて、ＮＡＮＤ演算を行なうことによってデコ
ードするものである。トランジスタ４５２および４６２
のゲートには、対応するデコーダ４２０−１の出力信号
が与えられる。トランジスタ４５３および４６３，４５
４および４６４のペアに対しても、対応するデコード回
路の出力がそれぞれ与えられる。また、制御信号ＣＦＣ
Ｔを１６ビットである場合には、全部で２５６通りのシ
フト位置の指定が可能となる。
にはデコーダ４２０−０の出力信号が与えられる。デコ
ーダ４２０−０はシフト位置を指定するためのエンコー
ド信号であるデータ線シフト制御信号ＣＦＣＴ（ここで
は一例として１６ビットの情報で表わされるものとす
る）を受けて、ＮＡＮＤ演算を行なうことによってデコ
ードするものである。トランジスタ４５２および４６２
のゲートには、対応するデコーダ４２０−１の出力信号
が与えられる。トランジスタ４５３および４６３，４５
４および４６４のペアに対しても、対応するデコード回
路の出力がそれぞれ与えられる。また、制御信号ＣＦＣ
Ｔを１６ビットである場合には、全部で２５６通りのシ
フト位置の指定が可能となる。
【０１６８】ここで、制御信号ＣＳＦＴは、通常時すな
わちシフト制御を指示しない場合においては、接地電位
ＧＮＤレベルにプリチャージされている。すなわち、シ
フト制御が指示されない通常時においては、各デコーダ
の出力はいずれも電源電位Ｖｃｃレベルとなる。これに
より、トランジスタ４５１〜４５４および４６１〜４６
４はすべてオンし、通常時においては、ノードｎ１０〜
ｎ１３の電位はいずれも電源電位Ｖｃｃレベルとされ、
ノードｎ２０〜ｎ２３の電位は接地電位ＧＮＤレベルと
される。
わちシフト制御を指示しない場合においては、接地電位
ＧＮＤレベルにプリチャージされている。すなわち、シ
フト制御が指示されない通常時においては、各デコーダ
の出力はいずれも電源電位Ｖｃｃレベルとなる。これに
より、トランジスタ４５１〜４５４および４６１〜４６
４はすべてオンし、通常時においては、ノードｎ１０〜
ｎ１３の電位はいずれも電源電位Ｖｃｃレベルとされ、
ノードｎ２０〜ｎ２３の電位は接地電位ＧＮＤレベルと
される。
【０１６９】データ線対ＤＬＡ０とＤＬＢ０とはトラン
ジスタ４７１および４７２によって接続される。トラン
ジスタ４７１およびトランジスタ４７２のゲートにはノ
ードｎ１０の電位が与えられる。通常時においては、ト
ランジスタ４７１および４７２が導通し、データ線対Ｄ
ＬＡ０とＤＬＢ０とが接続される。さらに、データ線対
ＤＬＡ１は、トランジスタ４７３および４７４によって
ＤＬＢ０を接続されるが、通常時においてはノードｎ２
０の電位は接地電位ＧＮＤレベルであるので、トランジ
スタ４７３および４７４はオフ状態とされる。
ジスタ４７１および４７２によって接続される。トラン
ジスタ４７１およびトランジスタ４７２のゲートにはノ
ードｎ１０の電位が与えられる。通常時においては、ト
ランジスタ４７１および４７２が導通し、データ線対Ｄ
ＬＡ０とＤＬＢ０とが接続される。さらに、データ線対
ＤＬＡ１は、トランジスタ４７３および４７４によって
ＤＬＢ０を接続されるが、通常時においてはノードｎ２
０の電位は接地電位ＧＮＤレベルであるので、トランジ
スタ４７３および４７４はオフ状態とされる。
【０１７０】他のデータ線対についても同様の接続態様
となるので、通常時においては、それぞれの相補データ
線対はシフトされることなく対応付けて接続されること
となる。なお図中の点線は接続経路を示すものである。
となるので、通常時においては、それぞれの相補データ
線対はシフトされることなく対応付けて接続されること
となる。なお図中の点線は接続経路を示すものである。
【０１７１】次に、設定信号ＣＳＦＴによってデコード
回路４５０−２の出力が接地電位ＧＮＤレベルに変化し
た場合の動作について考えてみる。
回路４５０−２の出力が接地電位ＧＮＤレベルに変化し
た場合の動作について考えてみる。
【０１７２】図１７は、シフト動作が指示された場合に
おけるシフト回路の動作を説明するための回路図であ
る。
おけるシフト回路の動作を説明するための回路図であ
る。
【０１７３】なお図１７においては説明を簡単にするた
めトランジスタ４５１〜４５４および４６１〜４６４を
単なるスイッチの形態として表示している。
めトランジスタ４５１〜４５４および４６１〜４６４を
単なるスイッチの形態として表示している。
【０１７４】図１７を参照してデコード回路４２０−２
の出力によってトランジスタ４５３および４６３に相当
するスイッチがオフ状態とされる。これにより、ノード
ｎ１０およびノードｎ１１の電位は電源電位（Ｖｃｃ）
レベルに維持される一方で、スイッチ４５３より先のノ
ードｎ１２およびｎ１３の電位は接地電位ＧＮＤレベル
とされる。同様に、ノードｎ２０およびｎ２１の電位は
通常時と同じく接地電位ＧＮＤレベルであるが、スイッ
チ４６３より先のノードｎ２２およびｎ２３の電位は電
源電位（Ｖｃｃ）レベルに変化する。
の出力によってトランジスタ４５３および４６３に相当
するスイッチがオフ状態とされる。これにより、ノード
ｎ１０およびノードｎ１１の電位は電源電位（Ｖｃｃ）
レベルに維持される一方で、スイッチ４５３より先のノ
ードｎ１２およびｎ１３の電位は接地電位ＧＮＤレベル
とされる。同様に、ノードｎ２０およびｎ２１の電位は
通常時と同じく接地電位ＧＮＤレベルであるが、スイッ
チ４６３より先のノードｎ２２およびｎ２３の電位は電
源電位（Ｖｃｃ）レベルに変化する。
【０１７５】この内部ノードの電位の変化に応じて、こ
れまでオン状態であったトランジスタ４７９および４８
０がオフ状態となり相補データ線対ＤＬＡ２は右側の相
補データ線対ＤＬＢ１〜ＤＬＢ３のいずれとも接続され
なくなる。一方、通常時においてはオフ状態であったト
ランジスタ４８１および４８２が導通することにより、
データ線対ＤＬＡ３は、データ線対ＤＬＢ２と接続され
る。
れまでオン状態であったトランジスタ４７９および４８
０がオフ状態となり相補データ線対ＤＬＡ２は右側の相
補データ線対ＤＬＢ１〜ＤＬＢ３のいずれとも接続され
なくなる。一方、通常時においてはオフ状態であったト
ランジスタ４８１および４８２が導通することにより、
データ線対ＤＬＡ３は、データ線対ＤＬＢ２と接続され
る。
【０１７６】同様に、データ線ＤＬＡ３以降については
順次１つずつ上側にシフトされ、たとえばこれまでＤＬ
Ａ３と接続されていたＤＬＢ３にはＤＬＡ４（図示せ
ず）が接続されることとなる。
順次１つずつ上側にシフトされ、たとえばこれまでＤＬ
Ａ３と接続されていたＤＬＢ３にはＤＬＡ４（図示せ
ず）が接続されることとなる。
【０１７７】このように、デコード回路の出力によって
指定されるトランジスタをオフすることによって、当該
個所を境界として、通常時の接続形態が維持される領域
と、データ線同士の接続が１つずつ上側にシフトされる
領域とを形成することができる。
指定されるトランジスタをオフすることによって、当該
個所を境界として、通常時の接続形態が維持される領域
と、データ線同士の接続が１つずつ上側にシフトされる
領域とを形成することができる。
【０１７８】このようなシフト設定を行なうことによ
り、すでに図１３で説明したような不良部に対応するシ
フト動作を第１シフト回路および第２シフト回路によっ
て行なうことが可能となる。
り、すでに図１３で説明したような不良部に対応するシ
フト動作を第１シフト回路および第２シフト回路によっ
て行なうことが可能となる。
【０１７９】図１８は、シフト回路の別な具体的な構成
を説明するための回路図である。図１８のシフト回路を
図１６のシフト回路と比較すると、図１８のシフト回路
においてはデータ線対同士を接続するトランスファーゲ
ートをＮチャネルＭＯＳトランジスタとＰチャネルＭＯ
Ｓトランジスタとの対によって構成することにより、デ
コード回路４２０の出力に応じてシフト形態を制御する
ためのトランジスタを１列とする構成である。
を説明するための回路図である。図１８のシフト回路を
図１６のシフト回路と比較すると、図１８のシフト回路
においてはデータ線対同士を接続するトランスファーゲ
ートをＮチャネルＭＯＳトランジスタとＰチャネルＭＯ
Ｓトランジスタとの対によって構成することにより、デ
コード回路４２０の出力に応じてシフト形態を制御する
ためのトランジスタを１列とする構成である。
【０１８０】また、配線４９１および４９２への電流供
給を冗長制御回路ではなく、単に抵抗素子を配置するこ
とによって電流制限を行なう構成としている。また、デ
ータ線同士を接続するトランスファーゲートをＣＭＯＳ
化することでデータ線の抵抗を低減している。
給を冗長制御回路ではなく、単に抵抗素子を配置するこ
とによって電流制限を行なう構成としている。また、デ
ータ線同士を接続するトランスファーゲートをＣＭＯＳ
化することでデータ線の抵抗を低減している。
【０１８１】図１８を参照して、データ線対ＤＬＡ０と
ＤＬＢ０との間には、トランジスタ５０１，５０２およ
びトランスファーゲート５２０，５２１が設けられる。
トランジスタ５０１および５０２はシフト回路活性化信
号ＴＲをゲートに受けてシフト回路の活性化に応じて導
通する。トランスファーゲート５２０および５２１のオ
ンオフはノードｎ１０の電位に応じて制御される。
ＤＬＢ０との間には、トランジスタ５０１，５０２およ
びトランスファーゲート５２０，５２１が設けられる。
トランジスタ５０１および５０２はシフト回路活性化信
号ＴＲをゲートに受けてシフト回路の活性化に応じて導
通する。トランスファーゲート５２０および５２１のオ
ンオフはノードｎ１０の電位に応じて制御される。
【０１８２】ノードｎ１０の電位はトランジスタ５１１
のオン／オフによって変化する。図１６の場合と同様
に、コラム冗長救済を行なうためにシフト動作を行なう
必要が不要である通常時においては、各デコード回路の
出力は電源電位Ｖｃｃレベルとされ，トランジスタ５１
１〜５１４はいずれもオン状態とされる。これによりノ
ードｎ２０〜ｎ２３はいずれも接地電位ＧＮＤレベルと
される。これにより、通常時においてはデータ線ＤＬＡ
０とＤＬＢ０とが接続される。データ線ＤＬＡ１〜ＤＬ
Ａ３とデータ線ＤＬＢ１〜ＤＬＢ３との接続態様につい
ても同様であるので説明は繰返さない。これらの場合も
同様に、通常時においてはそれぞれシフトされることな
くそれぞれのデータ線同士が対応付けられる。なお図中
の点線は接続経路を示すものである。
のオン／オフによって変化する。図１６の場合と同様
に、コラム冗長救済を行なうためにシフト動作を行なう
必要が不要である通常時においては、各デコード回路の
出力は電源電位Ｖｃｃレベルとされ，トランジスタ５１
１〜５１４はいずれもオン状態とされる。これによりノ
ードｎ２０〜ｎ２３はいずれも接地電位ＧＮＤレベルと
される。これにより、通常時においてはデータ線ＤＬＡ
０とＤＬＢ０とが接続される。データ線ＤＬＡ１〜ＤＬ
Ａ３とデータ線ＤＬＢ１〜ＤＬＢ３との接続態様につい
ても同様であるので説明は繰返さない。これらの場合も
同様に、通常時においてはそれぞれシフトされることな
くそれぞれのデータ線同士が対応付けられる。なお図中
の点線は接続経路を示すものである。
【０１８３】図１９は図１８のシフト回路において、シ
フト動作が指示された場合におけるシフト回路の動作を
説明するための回路図である。
フト動作が指示された場合におけるシフト回路の動作を
説明するための回路図である。
【０１８４】図１９においては、デコード回路４２０−
２の出力が制御信号ＣＳＦＴの指令によって電源電位Ｖ
ｃｃから接地電位（ＧＮＤ）レベルに変化する。これに
応じてトランジスタ５１３はオン状態からオフ状態へ遷
移し、内部ノードｎ２２、ｎ２３…の電位が接地電位
（ＧＮＤ）レベルから電源電位（Ｖｃｃ）レベルに変化
する。
２の出力が制御信号ＣＳＦＴの指令によって電源電位Ｖ
ｃｃから接地電位（ＧＮＤ）レベルに変化する。これに
応じてトランジスタ５１３はオン状態からオフ状態へ遷
移し、内部ノードｎ２２、ｎ２３…の電位が接地電位
（ＧＮＤ）レベルから電源電位（Ｖｃｃ）レベルに変化
する。
【０１８５】これにより、これまでオン状態であったト
ランスファーゲート５２８および５２９がオフ状態とさ
れ、反対にこれまでオフ状態であったトランスファーゲ
ート５３０および５３１が導通状態とされる。よって、
図１７の場合と同様に、データ線ＤＬＡ２は、データ線
ＤＬＢ０〜ＤＬＢ３のいずれとも接続されることがなく
なり、ＤＬＢ３以降のデータ線は１つずつ上側にシフト
した状態でデータ線ＤＢＬ２以降のデータ線と接続され
ることとなる。
ランスファーゲート５２８および５２９がオフ状態とさ
れ、反対にこれまでオフ状態であったトランスファーゲ
ート５３０および５３１が導通状態とされる。よって、
図１７の場合と同様に、データ線ＤＬＡ２は、データ線
ＤＬＢ０〜ＤＬＢ３のいずれとも接続されることがなく
なり、ＤＬＢ３以降のデータ線は１つずつ上側にシフト
した状態でデータ線ＤＢＬ２以降のデータ線と接続され
ることとなる。
【０１８６】次に、デコード回路の別の具体的な構成に
ついて説明する。図２０は、デコード回路４２１を用い
たシフト回路の構成をを説明するための回路図である。
ついて説明する。図２０は、デコード回路４２１を用い
たシフト回路の構成をを説明するための回路図である。
【０１８７】図２０を参照して、デコード回路４２１
は、一例として８ビットで示されるシフト設定信号ＣＳ
ＦＴの８ビットすべての信号を受ける。すでに説明した
デコード回路４２０は、制御信号ＣＳＦＴのうちの一部
ビットの信号を入力とするＮＡＮＤ論理演算ゲートによ
って構成され、入力される４ビットの信号の組合せを変
えることによって合計２５６箇所のシフト値のデコード
を行なうこととしていた。
は、一例として８ビットで示されるシフト設定信号ＣＳ
ＦＴの８ビットすべての信号を受ける。すでに説明した
デコード回路４２０は、制御信号ＣＳＦＴのうちの一部
ビットの信号を入力とするＮＡＮＤ論理演算ゲートによ
って構成され、入力される４ビットの信号の組合せを変
えることによって合計２５６箇所のシフト値のデコード
を行なうこととしていた。
【０１８８】デコード回路４２１は、制御シフト信号Ｃ
ＳＦＴが１つのシフト箇所を指定するために作成される
信号であることを利用し、制御信号ＣＳＦＴの８ビット
信号の組合せを定量データに変換して、各デコード回路
ごとに設定された所定の基準値との大小比較結果に基づ
いてデコード信号を発生させる。
ＳＦＴが１つのシフト箇所を指定するために作成される
信号であることを利用し、制御信号ＣＳＦＴの８ビット
信号の組合せを定量データに変換して、各デコード回路
ごとに設定された所定の基準値との大小比較結果に基づ
いてデコード信号を発生させる。
【０１８９】デコード回路４２１を用いたシフト回路
は、図１８のデコード回路４２０を用いたシフト回路と
比較して、デコード回路の出力によってノードｎ３０〜
ｎ３３の電位を直接的に制御できる点が特徴である。こ
れにより、図１８のシフト回路において、電源配線とノ
ードｎ３０〜ｎ３３との間に設けられていたトランジス
タ５０１〜５０８および５１１〜５１３が不要となり、
回路素子数の削減およびシフト設定動作の高速化を図る
ことができる。
は、図１８のデコード回路４２０を用いたシフト回路と
比較して、デコード回路の出力によってノードｎ３０〜
ｎ３３の電位を直接的に制御できる点が特徴である。こ
れにより、図１８のシフト回路において、電源配線とノ
ードｎ３０〜ｎ３３との間に設けられていたトランジス
タ５０１〜５０８および５１１〜５１３が不要となり、
回路素子数の削減およびシフト設定動作の高速化を図る
ことができる。
【０１９０】図２１はデコード回路４２１の具体的な構
成例を示す回路図である。図２１を参照してデコード回
路４２１は、電源電位Ｖｃｃと中間ノードｎ４０の間に
接続されたＰチャネルＭＯＳトランジスタ４９５と、中
間ノードｎ４０と接地電位ＧＮＤとの間に並列に接続さ
れる１６個のトランジスタ４９７−０〜４９７−７を有
する。トランジスタ４９７−０〜４９７−７のゲートに
は、それぞれ対応する制御信号ＣＳＦＴが与えられる。
トランジスタ４９５は電源電位Ｖｃｃより中間ノードｎ
４０に一定電流を供給するためのトランジスタである。
トランジスタ４９５によって供給される所定電流は各デ
コード回路によって異なる値に設定され、この所定値が
大小比較における基準値に相当する。
成例を示す回路図である。図２１を参照してデコード回
路４２１は、電源電位Ｖｃｃと中間ノードｎ４０の間に
接続されたＰチャネルＭＯＳトランジスタ４９５と、中
間ノードｎ４０と接地電位ＧＮＤとの間に並列に接続さ
れる１６個のトランジスタ４９７−０〜４９７−７を有
する。トランジスタ４９７−０〜４９７−７のゲートに
は、それぞれ対応する制御信号ＣＳＦＴが与えられる。
トランジスタ４９５は電源電位Ｖｃｃより中間ノードｎ
４０に一定電流を供給するためのトランジスタである。
トランジスタ４９５によって供給される所定電流は各デ
コード回路によって異なる値に設定され、この所定値が
大小比較における基準値に相当する。
【０１９１】一方、トランジスタ４９７−０〜４９７−
７については、第Ｋ番目（Ｋ：０〜７）の電流駆動能力
が、２K ・ｉｔ（ｉｔ：トランジスタ４９７−０の駆動
電流）となるように設定される。
７については、第Ｋ番目（Ｋ：０〜７）の電流駆動能力
が、２K ・ｉｔ（ｉｔ：トランジスタ４９７−０の駆動
電流）となるように設定される。
【０１９２】これにより、ｎ４０から接地電位に向かっ
て流れる電流の総和は８ビットの設定信号ＣＳＦＴのデ
コード値に応じて定められることとなる。すなわち、ノ
ードｎ４０にトランジスタ４９５によって供給される所
定の電流値とノードｎ４０から接地電位に向かって流出
する電流との大小比較によってｎ４０の電位が定まり、
この状態を反転するインバータ４９８の出力、すなわち
デコード回路４２１のデコード信号は、指定されたシフ
ト箇所を境に電源電位Ｖｃｃレベルと接地電位ＧＮＤレ
ベルとに分かれることとなる。
て流れる電流の総和は８ビットの設定信号ＣＳＦＴのデ
コード値に応じて定められることとなる。すなわち、ノ
ードｎ４０にトランジスタ４９５によって供給される所
定の電流値とノードｎ４０から接地電位に向かって流出
する電流との大小比較によってｎ４０の電位が定まり、
この状態を反転するインバータ４９８の出力、すなわち
デコード回路４２１のデコード信号は、指定されたシフ
ト箇所を境に電源電位Ｖｃｃレベルと接地電位ＧＮＤレ
ベルとに分かれることとなる。
【０１９３】［実施の形態３］本発明の半導体記憶装置
においては、図１４および図１５で説明したように、リ
ード動作時とライト動作時とにおいては、データのアク
セス経路が異なるため、第１シフト回路および第２シフ
ト回路においてシフト設定の完了が必要とされるタイミ
ングが異なってくる。
においては、図１４および図１５で説明したように、リ
ード動作時とライト動作時とにおいては、データのアク
セス経路が異なるため、第１シフト回路および第２シフ
ト回路においてシフト設定の完了が必要とされるタイミ
ングが異なってくる。
【０１９４】すなわち、リード動作時においては、デー
タがメモリセルアレイ部から読出された後、データ線を
介してシフト部に到着するまでにシフトの設定を完了す
ればよいのでタイミングマージンは比較的大きい。一方
ライト動作時においては、外部からの書込データがグロ
ーバルデータバスを通じて第１シフト回路および第２シ
フト回路に比較的速く到着するため、ライト動作時にお
けるシフト設定完了までのタイミングマージンは小さい
ものとなる。
タがメモリセルアレイ部から読出された後、データ線を
介してシフト部に到着するまでにシフトの設定を完了す
ればよいのでタイミングマージンは比較的大きい。一方
ライト動作時においては、外部からの書込データがグロ
ーバルデータバスを通じて第１シフト回路および第２シ
フト回路に比較的速く到着するため、ライト動作時にお
けるシフト設定完了までのタイミングマージンは小さい
ものとなる。
【０１９５】すでに図１０で説明したように、冗長制御
回路６０においては、コラム冗長判定回路をリード動作
時に使用されるシフト回路に対するシフト設定信号を出
力するためのリード用コラム冗長判定回路６５Ｒと、コ
ラム動作時に使用されるシフト回路に対してシフト設定
信号を出力するライト用コラム冗長判定回路６５Ｗとに
分離する構成とした。このような構成とすることのみに
よっても、たとえば、リード動作とライト動作とが交互
に活性化された場合においても、ライトデータとリード
データとのグローバルデータバスおよびシフト回路の設
定制御が別経路になるため、動作マージンを大きく取る
ことが可能となる。
回路６０においては、コラム冗長判定回路をリード動作
時に使用されるシフト回路に対するシフト設定信号を出
力するためのリード用コラム冗長判定回路６５Ｒと、コ
ラム動作時に使用されるシフト回路に対してシフト設定
信号を出力するライト用コラム冗長判定回路６５Ｗとに
分離する構成とした。このような構成とすることのみに
よっても、たとえば、リード動作とライト動作とが交互
に活性化された場合においても、ライトデータとリード
データとのグローバルデータバスおよびシフト回路の設
定制御が別経路になるため、動作マージンを大きく取る
ことが可能となる。
【０１９６】実施の形態３においてはこれらのタイミン
グマージンの違いにさらに柔軟に対応することが可能な
コラム冗長判定回路の構成を考える。
グマージンの違いにさらに柔軟に対応することが可能な
コラム冗長判定回路の構成を考える。
【０１９７】図２２は、本発明の実施の形態３のコラム
冗長判定回路３６５Ｗの構成を説明するためのブロック
図である。
冗長判定回路３６５Ｗの構成を説明するためのブロック
図である。
【０１９８】図２２を参照して、コラム冗長判定回路３
６５Ｗは、図１０で説明したコラム冗長判定回路６５Ｗ
の構成に加えて、ラッチ回路３８０をさらに含む。
６５Ｗは、図１０で説明したコラム冗長判定回路６５Ｗ
の構成に加えて、ラッチ回路３８０をさらに含む。
【０１９９】ラッチ回路３８０は、コラム冗長判定回路
３６５Ｗの出力であるデータ線シフト設定信号ＣＳＦＴ
および信号ＣＣＮＧをラッチし、かつＤフリップフロッ
プなどを用いて１クロックサイクル分タイミングをシフ
トさせることが可能な回路である。
３６５Ｗの出力であるデータ線シフト設定信号ＣＳＦＴ
および信号ＣＣＮＧをラッチし、かつＤフリップフロッ
プなどを用いて１クロックサイクル分タイミングをシフ
トさせることが可能な回路である。
【０２００】図２３は、コラム冗長判定回路におけるリ
ダンダンシのシフト設定個所を指定するデコード信号Ｃ
ＳＦＴの生成をより詳細に説明するためのブロック図で
ある。上述したように、アドレスの比較判定およびシフ
ト設定個所を指定するデコード信号の生成は、コラム冗
長判定回路３６５Ｗと３６５Ｒにおいて独立に実行され
る。
ダンダンシのシフト設定個所を指定するデコード信号Ｃ
ＳＦＴの生成をより詳細に説明するためのブロック図で
ある。上述したように、アドレスの比較判定およびシフ
ト設定個所を指定するデコード信号の生成は、コラム冗
長判定回路３６５Ｗと３６５Ｒにおいて独立に実行され
る。
【０２０１】図２３を参照して、アドレスプログラム回
路２７に不揮発的に記憶された不良列アドレス（バンク
グループおよびコラム）およびこのアドレスの入力時に
対応するデータ線のシフト位置を示す情報が、冗長デー
タラッチ回路６２によってラッチされた後、対応するコ
ラム冗長判定セット６７−１，６７−２，…６７−ｐ
（ｐ：所定の自然数）のそれぞれに与えられる。
路２７に不揮発的に記憶された不良列アドレス（バンク
グループおよびコラム）およびこのアドレスの入力時に
対応するデータ線のシフト位置を示す情報が、冗長デー
タラッチ回路６２によってラッチされた後、対応するコ
ラム冗長判定セット６７−１，６７−２，…６７−ｐ
（ｐ：所定の自然数）のそれぞれに与えられる。
【０２０２】入力される列アドレス信号と不良列アドレ
スとが一致した場合は、まずコラム冗長判定セット６７
−１〜６７−ｐの出力を受けるＯＲ回路６４０からの出
力に応じて、プリチャージ回路６８が、マルチプレクサ
６９の出力ノードのプリチャージを解除する（プリチャ
ージレベルは、Ｌレベル：接地電位Ｖｓｓとする）。一
方、マルチプレクサ６９を介してデータ線の切替位置を
示すデコード信号ＣＳＦＴが出力される。このデコード
信号は、予め、それぞれの不良列アドレスに対応して、
冗長データラッチ回路６２にラッチされている。
スとが一致した場合は、まずコラム冗長判定セット６７
−１〜６７−ｐの出力を受けるＯＲ回路６４０からの出
力に応じて、プリチャージ回路６８が、マルチプレクサ
６９の出力ノードのプリチャージを解除する（プリチャ
ージレベルは、Ｌレベル：接地電位Ｖｓｓとする）。一
方、マルチプレクサ６９を介してデータ線の切替位置を
示すデコード信号ＣＳＦＴが出力される。このデコード
信号は、予め、それぞれの不良列アドレスに対応して、
冗長データラッチ回路６２にラッチされている。
【０２０３】マルチプレクサ６９から出力されたデコー
ド信号は、ライト用ラッチ回路３８０およびリード用ラ
ッチ回路３８１にひとまず保持される。
ド信号は、ライト用ラッチ回路３８０およびリード用ラ
ッチ回路３８１にひとまず保持される。
【０２０４】アドレス信号が１クロックサイクル分コマ
ンド信号よりも先読みされるモードを採用した場合に
は、アドレスの判定期間においては、読出動作であるか
書込動作であるかの区別がつかないため、このようなラ
ッチ回路が必要となる。読出動作では、リード用ラッチ
回路３８１は１クロックサイクル分だけデコード信号を
シフト動作する。このモードでは、書込動作時における
ライト用ラッチ回路３８０は、ライトコマンドの入力
を、ライトレイテンシに従ってシフトした後、シフトリ
ダンダンシのデコードを行なうために出力する。
ンド信号よりも先読みされるモードを採用した場合に
は、アドレスの判定期間においては、読出動作であるか
書込動作であるかの区別がつかないため、このようなラ
ッチ回路が必要となる。読出動作では、リード用ラッチ
回路３８１は１クロックサイクル分だけデコード信号を
シフト動作する。このモードでは、書込動作時における
ライト用ラッチ回路３８０は、ライトコマンドの入力
を、ライトレイテンシに従ってシフトした後、シフトリ
ダンダンシのデコードを行なうために出力する。
【０２０５】一方、アドレス信号とコマンド信号とが同
じタイミングで与えられる通常動作モードにおいては、
ラッチ回路３８０および３８１は、データをシフト動作
により１クロックサイクル分タイミングを遅らせること
なく、そのまま出力する。
じタイミングで与えられる通常動作モードにおいては、
ラッチ回路３８０および３８１は、データをシフト動作
により１クロックサイクル分タイミングを遅らせること
なく、そのまま出力する。
【０２０６】このように、ライト動作時においてコラム
救済動作に関するシフト設定信号をラッチさせるととも
に１クロックシフトさせる機能を持たせることにより、
ライト動作時においてはアドレスの入力およびコラム冗
長アドレス判定を１クロック前に実行することとして、
実際のコラムアクセスに先立ってシフト回路におけるシ
フト設定を完了させることが可能となる。この方法によ
って、リード動作時とライト動作時とにおけるシフト設
定完了までのタイミングマージンの差異に関する問題の
解決を、より十分に図ることができる。
救済動作に関するシフト設定信号をラッチさせるととも
に１クロックシフトさせる機能を持たせることにより、
ライト動作時においてはアドレスの入力およびコラム冗
長アドレス判定を１クロック前に実行することとして、
実際のコラムアクセスに先立ってシフト回路におけるシ
フト設定を完了させることが可能となる。この方法によ
って、リード動作時とライト動作時とにおけるシフト設
定完了までのタイミングマージンの差異に関する問題の
解決を、より十分に図ることができる。
【０２０７】また、ラッチ回路をリード動作用のコラム
冗長判定回路にも同様に設けることにより、アドレスの
入力および冗長アドレス判定を１クロック前倒しで実行
して、シフト設定を早期に完了させることも可能とな
る。
冗長判定回路にも同様に設けることにより、アドレスの
入力および冗長アドレス判定を１クロック前倒しで実行
して、シフト設定を早期に完了させることも可能とな
る。
【０２０８】［実施の形態４］実施の形態４については
ロウ冗長判定回路およびコラム冗長判定回路の具体的な
構成について、冗長救済に関するテスト動作を実行する
方法を含めて説明する。
ロウ冗長判定回路およびコラム冗長判定回路の具体的な
構成について、冗長救済に関するテスト動作を実行する
方法を含めて説明する。
【０２０９】図２４は、ロウ冗長判定回路６４の具体的
な構成を説明するための図である。図１０でに説明した
ようにロウ冗長判定回路６４には、冗長ロウの個数分に
対応するロウ冗長判定セット６６が含まれる。複数配置
されたロウ冗長判定セットにおいて、並列にロウ冗長救
済判定が行なわれ、ロウ冗長救済が必要な場合には、対
応する冗長ロウを活性化するための冗長ロウ活性化信号
ＳＲＹＳが活性化される。並列に配置されたロウ冗長判
定セット６６のうちの少なくとも１つのセットにおい
て、アドレス比較結果が一致しロウ冗長救済が指示され
た場合には、ＯＲ論理ゲート４５０の出力としてロウ冗
長判定信号ＲＴＲが出力され、マルチプレクサ等で使用
される。
な構成を説明するための図である。図１０でに説明した
ようにロウ冗長判定回路６４には、冗長ロウの個数分に
対応するロウ冗長判定セット６６が含まれる。複数配置
されたロウ冗長判定セットにおいて、並列にロウ冗長救
済判定が行なわれ、ロウ冗長救済が必要な場合には、対
応する冗長ロウを活性化するための冗長ロウ活性化信号
ＳＲＹＳが活性化される。並列に配置されたロウ冗長判
定セット６６のうちの少なくとも１つのセットにおい
て、アドレス比較結果が一致しロウ冗長救済が指示され
た場合には、ＯＲ論理ゲート４５０の出力としてロウ冗
長判定信号ＲＴＲが出力され、マルチプレクサ等で使用
される。
【０２１０】図１０に示した冗長データラッチ回路６１
は、不良行アドレスのうちバンクグループアドレスを格
納するラッチ回路４６１と行アドレスを格納するための
ラッチ回路４６２とを含む。
は、不良行アドレスのうちバンクグループアドレスを格
納するラッチ回路４６１と行アドレスを格納するための
ラッチ回路４６２とを含む。
【０２１１】行アドレス比較回路４２０の出力はバンク
グループ比較回路４１０に与えられ、最終的にバンクグ
ループ比較回路４１０によって各バンクグループに対し
て、当該冗長ロウによる冗長救済動作が必要かどうかの
判定信号ＲＢＧ０〜ＲＢＧ３が出力される。
グループ比較回路４１０に与えられ、最終的にバンクグ
ループ比較回路４１０によって各バンクグループに対し
て、当該冗長ロウによる冗長救済動作が必要かどうかの
判定信号ＲＢＧ０〜ＲＢＧ３が出力される。
【０２１２】図２５は、図２４において説明したバンク
ループ比較回路４１０および行アドレス比較回路４２０
の具体的な構成を説明するための回路図である。
ループ比較回路４１０および行アドレス比較回路４２０
の具体的な構成を説明するための回路図である。
【０２１３】図２５を参照して、行アドレス比較回路４
２０は、コモンノードｎｃ１と接地電位との間の並列に
接続されたＬ１個のアドレス比較素子５６５−０〜５６
５−Ｌ１を含む。また、電源電位Ｖｃｃとコモンノード
ｎｃ１との間にはＰチャネルＭＯＳトランジスタ５７２
および５７４が接続される。コモンノードｎｃ１の状態
はインバータ５７６で反転され、トランジスタ５７４の
ゲートに与えられている。通常時においては、プリチャ
ージ信号ＰＣをゲートに受けるトランジスタ５７２によ
ってコモンノードｎｃ１は電源電位Ｖｃｃレベルとさ
れ、インバータ５７６およびトランジスタ５７４により
その状態が維持される。
２０は、コモンノードｎｃ１と接地電位との間の並列に
接続されたＬ１個のアドレス比較素子５６５−０〜５６
５−Ｌ１を含む。また、電源電位Ｖｃｃとコモンノード
ｎｃ１との間にはＰチャネルＭＯＳトランジスタ５７２
および５７４が接続される。コモンノードｎｃ１の状態
はインバータ５７６で反転され、トランジスタ５７４の
ゲートに与えられている。通常時においては、プリチャ
ージ信号ＰＣをゲートに受けるトランジスタ５７２によ
ってコモンノードｎｃ１は電源電位Ｖｃｃレベルとさ
れ、インバータ５７６およびトランジスタ５７４により
その状態が維持される。
【０２１４】アドレス一致比較素子５６５に対しては、
不良行アドレス信号と、行アドレス信号ＡＣＴＡＤが与
えられ一致比較を行なう。行アドレス信号の各々は、相
補信号としてアドレス一致比較素子に与えられる。たと
えば、アドレス一致比較素子５６５−０においては、第
１番目の行アドレス信号ＡＣＴＡＤ１の一致比較が行な
われ、隣接して設けられるアドレス一致比較素子５６５
−１においては、行アドレス信号ＡＣＴＡＤ１の相補信
号／ＡＣＴＡＤ１の一致比較が与えられる。
不良行アドレス信号と、行アドレス信号ＡＣＴＡＤが与
えられ一致比較を行なう。行アドレス信号の各々は、相
補信号としてアドレス一致比較素子に与えられる。たと
えば、アドレス一致比較素子５６５−０においては、第
１番目の行アドレス信号ＡＣＴＡＤ１の一致比較が行な
われ、隣接して設けられるアドレス一致比較素子５６５
−１においては、行アドレス信号ＡＣＴＡＤ１の相補信
号／ＡＣＴＡＤ１の一致比較が与えられる。
【０２１５】図２６は、アドレス一致比較素子５７５の
具体的構成を示す回路図である。図２６を参照してアド
レス一致比較素子５７５は、コモンノードｎｃ１と接地
電位との間に接続されたＮチャネルＭＯＳトランジスタ
５８２および５８４を有する。トランジスタ５８２のゲ
ートには当該アドレスが不良アドレスである場合に活性
化（Ｖｃｃレベル）される不良アドレス信号が与えら
れ、トランジスタ５８４のゲートには行アドレス信号が
与えられる。
具体的構成を示す回路図である。図２６を参照してアド
レス一致比較素子５７５は、コモンノードｎｃ１と接地
電位との間に接続されたＮチャネルＭＯＳトランジスタ
５８２および５８４を有する。トランジスタ５８２のゲ
ートには当該アドレスが不良アドレスである場合に活性
化（Ｖｃｃレベル）される不良アドレス信号が与えら
れ、トランジスタ５８４のゲートには行アドレス信号が
与えられる。
【０２１６】不良アドレス情報によって不良アドレスで
あることが指定され、かつ行アドレス信号ＡＣＴＡＤに
より当該アドレス信号が選択された場合においてトラン
ジスタ５８２および５８４の双方がオン状態となるた
め、コモンノードｎｃ１が接地電位ＧＮＤレベルとされ
る。
あることが指定され、かつ行アドレス信号ＡＣＴＡＤに
より当該アドレス信号が選択された場合においてトラン
ジスタ５８２および５８４の双方がオン状態となるた
め、コモンノードｎｃ１が接地電位ＧＮＤレベルとされ
る。
【０２１７】再び、図２５を参照して、選択された行ア
ドレスが不良行アドレスと一致する場合には、インバー
タ５７６の出力は電源電位Ｖｃｃレベルとされ、ＡＮＤ
論理演算ゲート５７７の出力の一方に与えられる。
ドレスが不良行アドレスと一致する場合には、インバー
タ５７６の出力は電源電位Ｖｃｃレベルとされ、ＡＮＤ
論理演算ゲート５７７の出力の一方に与えられる。
【０２１８】一方、バンクグループ比較回路４１０は、
バンクグループのそれぞれに対してアドレス一致比較を
行なうためのバンクグループ比較ユニット４１２−０〜
４１２−３を各バンクグループごとに有する。
バンクグループのそれぞれに対してアドレス一致比較を
行なうためのバンクグループ比較ユニット４１２−０〜
４１２−３を各バンクグループごとに有する。
【０２１９】バンクグループ比較ユニット４１２−０
は、図２６で説明したのと同様のアドレス一致比較素子
５９５−０および５９５−１をコモンノードｎｃ２と接
地電位ＧＮＤとの間に有する。トランジスタ５９２およ
び５９４により、コモンノードｎｃ２は電源電位Ｖｃｃ
レベルにプリチャージされ、当該冗長ロウに対応付けら
れる不良行アドレスがバンクグループＢＧ０に属するも
のである場合において、コモンノードｎｃ２の電位は接
地電位ＧＮＤレベルとされる。これによりインバータ５
９６の出力は、当該冗長ロウに対応付けられる不良行ア
ドレスについてバンクグループが一致する場合において
電源電位Ｖｃｃと設定され、ＡＮＤ論理演算ゲート５７
７−０の出力の他方として与えられる。
は、図２６で説明したのと同様のアドレス一致比較素子
５９５−０および５９５−１をコモンノードｎｃ２と接
地電位ＧＮＤとの間に有する。トランジスタ５９２およ
び５９４により、コモンノードｎｃ２は電源電位Ｖｃｃ
レベルにプリチャージされ、当該冗長ロウに対応付けら
れる不良行アドレスがバンクグループＢＧ０に属するも
のである場合において、コモンノードｎｃ２の電位は接
地電位ＧＮＤレベルとされる。これによりインバータ５
９６の出力は、当該冗長ロウに対応付けられる不良行ア
ドレスについてバンクグループが一致する場合において
電源電位Ｖｃｃと設定され、ＡＮＤ論理演算ゲート５７
７−０の出力の他方として与えられる。
【０２２０】ＡＮＤ論理演算ゲート４７７−０〜４７７
−３に対しては、同様の方法によって各バンクグループ
に関して不良行アドレスの一致比較を行なった結果と、
行アドレス信号に対して不良行アドレスとの一致比較を
行なった結果とが入力される。両者のＡＮＤ演算を行な
うことにより、当該冗長ロウについて、各バンクに対す
る冗長救済要否を判定するための信号ＪＲＢＧ０〜ＪＲ
ＢＧ３が生成される。
−３に対しては、同様の方法によって各バンクグループ
に関して不良行アドレスの一致比較を行なった結果と、
行アドレス信号に対して不良行アドレスとの一致比較を
行なった結果とが入力される。両者のＡＮＤ演算を行な
うことにより、当該冗長ロウについて、各バンクに対す
る冗長救済要否を判定するための信号ＪＲＢＧ０〜ＪＲ
ＢＧ３が生成される。
【０２２１】再び、図２４を参照して、バンクグループ
比較回路４１０から出力される制御信号ＪＲＢＧ０〜３
は、ロウ系動作の活性化タイミングにおいて活性化され
るワンショットパルスｒｗｓによって制御されるトラン
スファーゲート４２２を介してノードｎ３に伝達され
る。ノードｎ５に伝達されたデータはインバータ４２４
および４２６によって形成されるラッチ回路によってデ
ータラッチされる。
比較回路４１０から出力される制御信号ＪＲＢＧ０〜３
は、ロウ系動作の活性化タイミングにおいて活性化され
るワンショットパルスｒｗｓによって制御されるトラン
スファーゲート４２２を介してノードｎ３に伝達され
る。ノードｎ５に伝達されたデータはインバータ４２４
および４２６によって形成されるラッチ回路によってデ
ータラッチされる。
【０２２２】さらに、ノードｎ５に伝達されたバンクグ
ループごとのロウ冗長救済要否判定信号ＪＲＢＧ０〜３
は、コラム系動作の活性化タイミングにおいて、入力さ
れるコラム動作時のバンクグループ活性化信号ＲＢＧ０
〜ＲＢＧ３およびＷＢＧ０〜ＷＢＧ３と比較され、ロウ
系動作時においてロウ冗長救済が必要であると判定さ
れ、かつ当該バンクグループに対して読出動作もしくは
書込動作が実行された場合において、対応する冗長ロウ
を活性化するための冗長行活性化信号ＳＲＹＳは、判定
回路４３０によって活性化される。
ループごとのロウ冗長救済要否判定信号ＪＲＢＧ０〜３
は、コラム系動作の活性化タイミングにおいて、入力さ
れるコラム動作時のバンクグループ活性化信号ＲＢＧ０
〜ＲＢＧ３およびＷＢＧ０〜ＷＢＧ３と比較され、ロウ
系動作時においてロウ冗長救済が必要であると判定さ
れ、かつ当該バンクグループに対して読出動作もしくは
書込動作が実行された場合において、対応する冗長ロウ
を活性化するための冗長行活性化信号ＳＲＹＳは、判定
回路４３０によって活性化される。
【０２２３】すでに説明したように、冗長行活性化信号
ＳＲＹＳは、スペアロウリードＹＳ線およびスペアロウ
ライトＹＳ線によって冗長行回路に伝達され、センスア
ンプ回路とスペアリードデータ線およびスペアロウライ
トデータ線とを選択的に接続する。
ＳＲＹＳは、スペアロウリードＹＳ線およびスペアロウ
ライトＹＳ線によって冗長行回路に伝達され、センスア
ンプ回路とスペアリードデータ線およびスペアロウライ
トデータ線とを選択的に接続する。
【０２２４】ノードｎ５には冗長テスト用回路４４０が
接続される。冗長テスト用回路４４０は、電源電位Ｖｃ
ｃとノードｎ５との間に接続されるＰチャネルＭＯＳト
ランジスタ４４４と、テスト信号ＴＳＴと冗長ロウ指定
信号Ａｄｄｎとを２入力とするＮＡＮＤゲート４４２と
を含む。
接続される。冗長テスト用回路４４０は、電源電位Ｖｃ
ｃとノードｎ５との間に接続されるＰチャネルＭＯＳト
ランジスタ４４４と、テスト信号ＴＳＴと冗長ロウ指定
信号Ａｄｄｎとを２入力とするＮＡＮＤゲート４４２と
を含む。
【０２２５】テスト信号ＴＳＴは、通常の回路動作時に
おいては不活性（ＧＮＤレベル）とされる一方で冗長ロ
ウ回路に対して冗長救済テストを実施した場合に活性化
（Ｖｃｃレベル）される信号である。同様に、冗長ロウ
指定信号Ａｄｄｎは、冗長救済動作をテストしたい冗長
ロウを選択するための信号である。すなわち、冗長救済
動作のテストを実行したい冗長ロウに対してはロウ冗長
テスト実行回路４４０に対して制御信号ＴＳＴおよびＡ
ｄｄｎとを活性化し、トランジスタ４５４を強制的にオ
ンさせることにより、ノードｎ５を強制的に電源電位Ｖ
ｃｃレベルとすることができる。これにより、外部から
与える制御信号に基づいて冗長救済動作のテストを自由
に実行することが可能となる。
おいては不活性（ＧＮＤレベル）とされる一方で冗長ロ
ウ回路に対して冗長救済テストを実施した場合に活性化
（Ｖｃｃレベル）される信号である。同様に、冗長ロウ
指定信号Ａｄｄｎは、冗長救済動作をテストしたい冗長
ロウを選択するための信号である。すなわち、冗長救済
動作のテストを実行したい冗長ロウに対してはロウ冗長
テスト実行回路４４０に対して制御信号ＴＳＴおよびＡ
ｄｄｎとを活性化し、トランジスタ４５４を強制的にオ
ンさせることにより、ノードｎ５を強制的に電源電位Ｖ
ｃｃレベルとすることができる。これにより、外部から
与える制御信号に基づいて冗長救済動作のテストを自由
に実行することが可能となる。
【０２２６】図２７は、コラム冗長判定セット６７の具
体的な構成を説明するための回路図である。
体的な構成を説明するための回路図である。
【０２２７】図２７を参照して、コラム冗長判定セット
６７は、列アドレス信号について不良アドレスとの一致
比較を行なうためのアドレス比較回路６１０とバンクグ
ループについて不良アドレスとの一致比較を行なうため
のバンクアドレス比較回路６２０を含む。
６７は、列アドレス信号について不良アドレスとの一致
比較を行なうためのアドレス比較回路６１０とバンクグ
ループについて不良アドレスとの一致比較を行なうため
のバンクアドレス比較回路６２０を含む。
【０２２８】アドレス比較回路６１０は、図２６で説明
したものと同様の構成を有するアドレス一致比較素子６
１１−１〜６１１−Ｌ３を有する。アドレス一致比較素
子６１１−１〜６１１−Ｌ３は、コモンノードｎｃ３と
接地電位との間に並列に接続される。
したものと同様の構成を有するアドレス一致比較素子６
１１−１〜６１１−Ｌ３を有する。アドレス一致比較素
子６１１−１〜６１１−Ｌ３は、コモンノードｎｃ３と
接地電位との間に並列に接続される。
【０２２９】アドレス比較回路５１０に対してはコラム
動作活性時に列アドレス信号ＲＣＡＤもしくはＷＣＡＤ
が与えられ、冗長データラッチ回路６２にラッチされた
不良列アドレスに関するバンクグループアドレスおよび
列アドレスと比較される。両者が一致した場合には、ロ
ウ冗長判定回路の場合と同様にコモンノードｎｃ３が接
地電位ＧＮＤとされる。
動作活性時に列アドレス信号ＲＣＡＤもしくはＷＣＡＤ
が与えられ、冗長データラッチ回路６２にラッチされた
不良列アドレスに関するバンクグループアドレスおよび
列アドレスと比較される。両者が一致した場合には、ロ
ウ冗長判定回路の場合と同様にコモンノードｎｃ３が接
地電位ＧＮＤとされる。
【０２３０】一方、電源電位Ｖｃｃとコモンノードｎｃ
３との間にはＰチャネルＭＯＳトランジスタ６１３、６
１５および６１６が設けられる。トランジスタ６１６の
ゲートには、冗長テスト信号ＴＳＴと図１０で説明した
バンクグループ一致信号ＲＴＢＫとを２入力とするＯＲ
論理ゲート５３０の出力が与えられる。
３との間にはＰチャネルＭＯＳトランジスタ６１３、６
１５および６１６が設けられる。トランジスタ６１６の
ゲートには、冗長テスト信号ＴＳＴと図１０で説明した
バンクグループ一致信号ＲＴＢＫとを２入力とするＯＲ
論理ゲート５３０の出力が与えられる。
【０２３１】制御信号ＲＴＢＫをＯＲゲートの入力の一
方とし、電源電位Ｖｃｃとコモンノードｎｃ３との間を
オン／オフ制御することが可能なトランジスタ６１６の
ゲートに与えることにより、コラム冗長判定ユニットの
うち、コラム系動作の活性化が指示されたバンクグルー
プに関する不良列アドレスに対してのみアドレス一致比
較回路６１０が活性化されることとなる。
方とし、電源電位Ｖｃｃとコモンノードｎｃ３との間を
オン／オフ制御することが可能なトランジスタ６１６の
ゲートに与えることにより、コラム冗長判定ユニットの
うち、コラム系動作の活性化が指示されたバンクグルー
プに関する不良列アドレスに対してのみアドレス一致比
較回路６１０が活性化されることとなる。
【０２３２】また、トランジスタ６１３および６１６に
よりコモンノードｎｃ３は電源電位Ｖｃｃにプリチャー
ジされることとなる。アドレス比較回路６１０におい
て、列アドレス信号と不良アドレスとが一致した場合に
は、コモンノードｎｃ３の電位は接地電位ＧＮＤとされ
るとともに、制御信号ＲＴＣは電源電位Ｖｃｃレベルと
される。
よりコモンノードｎｃ３は電源電位Ｖｃｃにプリチャー
ジされることとなる。アドレス比較回路６１０におい
て、列アドレス信号と不良アドレスとが一致した場合に
は、コモンノードｎｃ３の電位は接地電位ＧＮＤとされ
るとともに、制御信号ＲＴＣは電源電位Ｖｃｃレベルと
される。
【０２３３】さらに、制御信号ＴＳＴをＯＲゲート６１
７の入力の他方としていることにより、アドレス一致比
較回路６１０を強制的にテスト動作用に活性化させるこ
とが可能である。すなわち、外部から与える制御信号Ｔ
ＳＴの活性化に基づいて、冗長救済動作のテストを自由
に実行することが可能となる。
７の入力の他方としていることにより、アドレス一致比
較回路６１０を強制的にテスト動作用に活性化させるこ
とが可能である。すなわち、外部から与える制御信号Ｔ
ＳＴの活性化に基づいて、冗長救済動作のテストを自由
に実行することが可能となる。
【０２３４】バンクアドレス比較回路６２０も、アドレ
ス一致比較回路６１０と同様の構成を有し、読出および
書込動作が指示されたバンクグループについて不良列ア
ドレスとの一致比較を実施する。バンクアドレス比較回
路６２０についても同様に、外部から与える制御信号Ｔ
ＳＴの活性化に基づいて、冗長救済動作のテストに使用
することが可能である。
ス一致比較回路６１０と同様の構成を有し、読出および
書込動作が指示されたバンクグループについて不良列ア
ドレスとの一致比較を実施する。バンクアドレス比較回
路６２０についても同様に、外部から与える制御信号Ｔ
ＳＴの活性化に基づいて、冗長救済動作のテストに使用
することが可能である。
【０２３５】ロウ冗長判定セットおよびコラム冗長判定
セット上記のような構成とすることにより、冗長救済の
動作テストを外部から独立に設定するテストモード信号
の活性化によって、自由に実行することが可能となる。
セット上記のような構成とすることにより、冗長救済の
動作テストを外部から独立に設定するテストモード信号
の活性化によって、自由に実行することが可能となる。
【０２３６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２３７】
【発明の効果】請求項１，２記載の半導体記憶装置は、
冗長行回路を複数のメモリセルブロック間で共有し、か
つデータ入出力線を独立して配置しているので、冗長行
回路のレイアウト設計の効率化とデータ読出・書込動作
の高速化とを図ることが可能である。
冗長行回路を複数のメモリセルブロック間で共有し、か
つデータ入出力線を独立して配置しているので、冗長行
回路のレイアウト設計の効率化とデータ読出・書込動作
の高速化とを図ることが可能である。
【０２３８】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置が奏する効果に加えて、外部か
らのテスト信号によって強制的に冗長行回路を活性化す
ることができるので、任意のタイミングにおいて冗長行
救済動作のテストを実行することが可能である。
１記載の半導体記憶装置が奏する効果に加えて、外部か
らのテスト信号によって強制的に冗長行回路を活性化す
ることができるので、任意のタイミングにおいて冗長行
救済動作のテストを実行することが可能である。
【０２３９】請求項４，５記載の半導体記憶装置は、請
求項１記載の半導体記憶装置が奏する効果に加えて、マ
ルチバンク構成の下で動作できるので、同時に多数の記
憶データに対して並列に読出および書込動作を実行する
ことが可能である。
求項１記載の半導体記憶装置が奏する効果に加えて、マ
ルチバンク構成の下で動作できるので、同時に多数の記
憶データに対して並列に読出および書込動作を実行する
ことが可能である。
【０２４０】請求項６記載の半導体記憶装置は、請求項
４記載の半導体記憶装置が奏する効果に加えて、データ
入出力線を読出データ用と書込データ用とに独立して配
置するので、同一動作サイクルにおいて読出動作と書込
動作とを並列して実行することができる。
４記載の半導体記憶装置が奏する効果に加えて、データ
入出力線を読出データ用と書込データ用とに独立して配
置するので、同一動作サイクルにおいて読出動作と書込
動作とを並列して実行することができる。
【０２４１】請求項７，８記載の半導体記憶装置は、冗
長列回路を複数のメモリセルブロック間で共有し、かつ
データ入出力線を独立して配置するして冗長救済をデー
タ線単位で実行するので、冗長列回路のレイアウト設計
の効率化とデータ読出・書込動作の高速化とを図ること
が可能である。
長列回路を複数のメモリセルブロック間で共有し、かつ
データ入出力線を独立して配置するして冗長救済をデー
タ線単位で実行するので、冗長列回路のレイアウト設計
の効率化とデータ読出・書込動作の高速化とを図ること
が可能である。
【０２４２】請求項９記載の半導体記憶装置は、請求項
７記載の半導体記憶装置が奏する効果に加えて、データ
入出力線を読出データ用と書込データ用とに独立して配
置するので、同一動作サイクルにおいて読出動作と書込
動作とを並列して実行することができる。
７記載の半導体記憶装置が奏する効果に加えて、データ
入出力線を読出データ用と書込データ用とに独立して配
置するので、同一動作サイクルにおいて読出動作と書込
動作とを並列して実行することができる。
【０２４３】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置が奏する効果に加えて、マル
チバンク構成の下で動作できるので、同時に多数の記憶
データに対して並列に読出および書込動作を実行するこ
とが可能である。
項９記載の半導体記憶装置が奏する効果に加えて、マル
チバンク構成の下で動作できるので、同時に多数の記憶
データに対して並列に読出および書込動作を実行するこ
とが可能である。
【０２４４】請求項１１，１２，１４記載の半導体記憶
装置は、請求項７記載の半導体記憶装置が奏する効果に
加えて、不良アドレスごとにデータ線接続回路の設定を
動的に変更できるので、冗長列回路のレイアウト設計の
効率化をさらに図ることができる。
装置は、請求項７記載の半導体記憶装置が奏する効果に
加えて、不良アドレスごとにデータ線接続回路の設定を
動的に変更できるので、冗長列回路のレイアウト設計の
効率化をさらに図ることができる。
【０２４５】請求項１３記載の半導体記憶装置は、請求
項１２記載の半導体記憶装置が奏する効果に加えて、デ
ータ入出力線およびデータ線接続回路を読出データ用と
書込データ用とに独立して配置するので、同一動作サイ
クルにおいて読出動作と書込動作とを並列して実行する
ことができる。
項１２記載の半導体記憶装置が奏する効果に加えて、デ
ータ入出力線およびデータ線接続回路を読出データ用と
書込データ用とに独立して配置するので、同一動作サイ
クルにおいて読出動作と書込動作とを並列して実行する
ことができる。
【０２４６】請求項１５記載の半導体記憶装置は、請求
項１記載の半導体記憶装置が奏する効果に加えて、外部
から与えられるテスト信号が活性化された場合もしく
は、列アドレス信号の属するメモリセルブロックと不良
列アドレスの属するメモリセルブロックとが一致した場
合に、アドレス比較回路を活性化するので、任意のタイ
ミングにおいて冗長行救済動作のテストを実行すること
が可能であるとともに、必要なアドレス比較回路のみを
活性化させることによって消費電力の低減を図ることが
可能である。
項１記載の半導体記憶装置が奏する効果に加えて、外部
から与えられるテスト信号が活性化された場合もしく
は、列アドレス信号の属するメモリセルブロックと不良
列アドレスの属するメモリセルブロックとが一致した場
合に、アドレス比較回路を活性化するので、任意のタイ
ミングにおいて冗長行救済動作のテストを実行すること
が可能であるとともに、必要なアドレス比較回路のみを
活性化させることによって消費電力の低減を図ることが
可能である。
【０２４７】請求項１６記載の半導体記憶装置は、冗長
行回路および冗長列回路の両方を複数のメモリセルブロ
ック間で共有し、かつそれぞれデータ入出力線を独立し
て配置するとともに、冗長列救済をデータ線単位で実行
するので、冗長回路のレイアウト設計の効率化とデータ
読出・書込動作の高速化とを図ることが可能である。
行回路および冗長列回路の両方を複数のメモリセルブロ
ック間で共有し、かつそれぞれデータ入出力線を独立し
て配置するとともに、冗長列救済をデータ線単位で実行
するので、冗長回路のレイアウト設計の効率化とデータ
読出・書込動作の高速化とを図ることが可能である。
【０２４８】請求項１７記載の半導体記憶装置は、請求
項１６記載の半導体記憶装置が奏する効果に加えて、デ
ータ入出力線およびデータ線接続回路を読出データ用と
書込データ用とに独立して配置するので、同一動作サイ
クルにおいて読出動作と書込動作とを並列して実行する
ことができる。
項１６記載の半導体記憶装置が奏する効果に加えて、デ
ータ入出力線およびデータ線接続回路を読出データ用と
書込データ用とに独立して配置するので、同一動作サイ
クルにおいて読出動作と書込動作とを並列して実行する
ことができる。
【０２４９】請求項１８，１９記載の半導体記憶装置
は、請求項１６記載の半導体記憶装置が奏する効果に加
えて、データ線切替信号をラッチしておくことが可能で
あるので、データ読出・書込動作時においてデータ線接
続回路のシフト設定のタイミングマージンを十分に取る
ことができる。
は、請求項１６記載の半導体記憶装置が奏する効果に加
えて、データ線切替信号をラッチしておくことが可能で
あるので、データ読出・書込動作時においてデータ線接
続回路のシフト設定のタイミングマージンを十分に取る
ことができる。
【図１】 本発明の実施の形態１の半導体記憶装置１０
００の全体構成を示す概略ブロック図である。
００の全体構成を示す概略ブロック図である。
【図２】 メモリセルアレイ５０の詳細な構成を説明す
るためのブロック図である。
るためのブロック図である。
【図３】 サブワードドライバ帯の詳細な構成を説明す
るための回路図である。
るための回路図である。
【図４】 正規メモリセルアレイ部でのセンスアンプと
データ線との接続を説明するための回路図である。
データ線との接続を説明するための回路図である。
【図５】 ロウ冗長回路７０の詳細な構成を説明するた
めの回路図である。
めの回路図である。
【図６】 グローバルデータバス線からメモリセルアレ
イ部への書込データの伝達を説明するためのブロック図
である。
イ部への書込データの伝達を説明するためのブロック図
である。
【図７】 ライトドライバとメモリセルアレイ部との接
続を説明するための回路図である。
続を説明するための回路図である。
【図８】 ライトドライバの詳細な構成を説明する回路
図である。
図である。
【図９】 半導体記憶装置１０００における動作タイミ
ングとアドレス選択のタイミングとの関連を説明するた
めのタイミングチャート図である。
ングとアドレス選択のタイミングとの関連を説明するた
めのタイミングチャート図である。
【図１０】 冗長制御回路６０の構成を説明するための
ブロック図である。
ブロック図である。
【図１１】 データ線シフト回路７５の構成を説明する
ための概念図である。
ための概念図である。
【図１２】 マルチプレクサの具体的な構成を示す回路
図である。
図である。
【図１３】 読出動作時におけるコラム冗長救済のシフ
ト動作を説明するための概念図である。
ト動作を説明するための概念図である。
【図１４】 リード動作時におけるデータの流れを説明
するためのブロック図である。
するためのブロック図である。
【図１５】 ライト動作時におけるデータの流れを説明
するためのブロック図である。
するためのブロック図である。
【図１６】 シフト回路の具体的な構成を説明するため
の回路図である。
の回路図である。
【図１７】 シフト動作が指示された場合の図１６のシ
フト回路の動作を説明するための回路図である。
フト回路の動作を説明するための回路図である。
【図１８】 シフト回路のもう１つの具体的な構成例を
示すための回路図である。
示すための回路図である。
【図１９】 シフト動作が指示された場合の図１８のシ
フト回路の動作を説明するための回路図である。
フト回路の動作を説明するための回路図である。
【図２０】 デコード回路４２１を用いたシフト回路の
構成をを説明するための回路図である。
構成をを説明するための回路図である。
【図２１】 デコード回路４２１の具体的な構成を示す
回路図である。
回路図である。
【図２２】 実施の形態３におけるコラム冗長判定回路
３６５の構成を説明するブロック図である。
３６５の構成を説明するブロック図である。
【図２３】 コラム冗長判定回路３６５Ｒ，３６５Ｗに
おけるリダンダンシのシフト設定個所を指定するデコー
ド信号ＣＳＦＴの生成をより詳細に説明するためのブロ
ック図である。
おけるリダンダンシのシフト設定個所を指定するデコー
ド信号ＣＳＦＴの生成をより詳細に説明するためのブロ
ック図である。
【図２４】 ロウ冗長判定回路６４の具体的な構成を説
明するためのブロック図である。
明するためのブロック図である。
【図２５】 バンクアドレス比較回路４１０および行ア
ドレス比較回路４２０の具体的な構成を説明するための
回路図である。
ドレス比較回路４２０の具体的な構成を説明するための
回路図である。
【図２６】 アドレス位置比較素子の構成を示す回路図
である。
である。
【図２７】 コラム冗長判定回路６７の具体的な構成を
示すための回路図である。
示すための回路図である。
２５ 不良アドレスプログラム回路、５０ メモリセル
アレイ、５５ メモリマット、６０ 冗長制御回路、６
１，６２ 冗長データラッチ回路、６４ ロウ冗長判定
回路、６５Ｒ，６５Ｗ コラム冗長判定回路、、６６
ロウ冗長判定ユニット、６７ コラム冗長判定ユニッ
ト、７０ ロウ冗長回路、７５ データ線シフト回路、
８０ コラム冗長回路、７５ データ線シフト回路、１
１０ ライトドライバ、１３０ リードアンプ、４０１
第１シフト回路、４０２ 第２シフト回路。
アレイ、５５ メモリマット、６０ 冗長制御回路、６
１，６２ 冗長データラッチ回路、６４ ロウ冗長判定
回路、６５Ｒ，６５Ｗ コラム冗長判定回路、、６６
ロウ冗長判定ユニット、６７ コラム冗長判定ユニッ
ト、７０ ロウ冗長回路、７５ データ線シフト回路、
８０ コラム冗長回路、７５ データ線シフト回路、１
１０ ライトドライバ、１３０ リードアンプ、４０１
第１シフト回路、４０２ 第２シフト回路。
Claims (19)
- 【請求項１】 行アドレス信号と列アドレス信号とに応
じて、記憶データの読出動作もしくは書込動作を行なう
半導体記憶装置であって、 行列状に配置される正規メモリセルを有するメモリセル
アレイを備え、 前記メモリセルアレイは、第１複数個の行と第２複数個
の列とに配置されるメモリセルブロックに分割され、か
つ、列方向に隣り合う前記第１複数個の前記メモリセル
ブロックに対して共通に第３複数個の前記正規メモリセ
ルの列ごとに配置される正規データ入出力線を含み、 列方向に隣り合う前記第１複数個の前記メモリセルブロ
ックに対して共通に設けられた冗長行回路をさらに備
え、 前記冗長行回路は、 行列状に配置される予備記憶素子と、 前記第３複数個の前記予備記憶素子の列ごとに配置され
る冗長行データ入出力線とを有し、 前記行アドレス信号と予め設定された複数の前記正規メ
モリセル中における不良アドレス行とが一致した場合
に、行置換指示信号を発生する冗長行制御回路と、 前記メモリセルブロックに対して共通に設けられ、読出
あるいは書込される前記記憶データを伝達するデータバ
スと、 前記行置換指示信号に応じて、前記正規デ−タ入出力線
と前記冗長行データ入出力線とのいずれか一方を選択し
て、対応する前記データバスと接続するデータ線接続切
替回路とをさらに備える、半導体記憶装置。 - 【請求項２】 前記冗長行回路は、前記正規メモリセル
アレイが配置される領域の外に列方向に隣接して配置さ
れる、請求項１記載の半導体記憶装置。 - 【請求項３】 前記冗長行制御回路は、前記不良行アド
レスごとに設けられる行アドレス比較回路を含み、 前記行アドレス比較回路は、 前記行置換指示信号を生成する出力ノードと、 前記行アドレス信号と対応する前記不良行アドレスとが
一致する場合に、前記行置換指示信号の活性状態に対応
する第１の電位と前記出力ノードを接続するアドレス信
号比較ユニットと、 外部から与えられる冗長行テスト信号の活性化に応じ
て、前記第１の電位と前記出力ノードを接続する冗長行
テスト回路とを有する、請求項１記載の半導体記憶装
置。 - 【請求項４】 各前記メモリセルブロックは、互いに独
立して前記読出動作および前記書込動作が可能なバンク
であり、 行方向に互いに隣り合う前記第２複数個の前記メモリセ
ルブロックは、同時に活性化することが可能である、請
求項１記載の半導体記憶装置。 - 【請求項５】 前記冗長行回路は、 前記予備記憶素子ごとに配置されるサブビット線と、 前記行置換指示信号に応じて、前記第３複数個の前記サ
ブビット線と前記冗長行データ入出力線とを選択的に接
続する冗長行選択ゲートとをさらに含む、請求項４記載
の半導体記憶装置。 - 【請求項６】 前記正規データ入出力線は、 前記読出動作に前記記憶データを伝達する正規読出デー
タ線と、 前記書込動作に前記記憶データを伝達する正規書込デー
タ線とを含み、 前記冗長行データ入出力線は、 前記読出動作に前記記憶データを伝達する冗長行読出デ
ータ線と、 前記書込動作に前記記憶データを伝達する冗長行書込デ
ータ線とを含む、請求項４記載の半導体記憶装置。 - 【請求項７】 行アドレス信号と列アドレス信号とに応
じて、記憶データの読出動作もしくは書込動作を行なう
半導体記憶装置であって、 行列状に配置される正規メモリセルを有するメモリセル
アレイを備え、 前記メモリセルアレイは、第１複数個の行と第２複数個
の列とに配置されるメモリセルブロックに分割され、か
つ、列方向に隣り合う前記第１複数個の前記メモリセル
ブロックに対して共通に第３複数個の前記正規メモリセ
ルの列ごとに配置される正規データ入出力線を含み、 行方向に隣り合う前記第２複数個の前記メモリセルブロ
ックに対して共通に設けられた冗長列回路をさらに備
え、 前記冗長列回路は、 行列状に配置される予備メモリセルと、 前記第３複数個の予備メモリセルの列ごとに配置される
冗長列データ入出力線とを有し、 前記列アドレス信号と予め設定された複数の前記正規メ
モリセル中における不良アドレス列とが一致した場合
に、前記不良アドレス列に対応して設定されるデータ線
切替信号を発生する冗長列制御回路と、 前記メモリセルブロックに対して共通に前記第４複数個
設けられ、読出あるいは書込される前記記憶データを伝
達するデータバスと、 前記データ線切替信号に応じて、前記正規データ入出力
線と前記冗長列データ入出力線とのうちの前記第４複数
個のデータ入出力線を、選択的に前記データバスと接続
するデータ線接続回路とをさらに備える、半導体記憶装
置。 - 【請求項８】 前記冗長列回路は、前記正規メモリセル
アレイが配置される領域の外に行方向に隣接して配置さ
れる、請求項７記載の半導体記憶装置。 - 【請求項９】 前記正規データ入出力線は、 前記読出動作に前記記憶データを伝達する正規読出デー
タ線と、 前記書込動作に前記記憶データを伝達する正規書込デー
タ線とを含み、 前記冗長列データ入出力線は、 前記読出動作に前記記憶データを伝達する冗長列読出デ
ータ線と、 前記書込動作に前記記憶データを伝達する冗長列書込デ
ータ線とを含む、請求項７記載の半導体記憶装置。 - 【請求項１０】 各前記メモリセルブロックは、互いに
独立して前記読出動作および前記書込動作が可能なバン
クであり、 行方向に互いに隣り合う前記第２複数個の前記メモリセ
ルブロックは、同時に活性化することが可能である、請
求項７記載の半導体記憶装置。 - 【請求項１１】 前記データ線切替信号は、シフト設定
信号と、冗長列切替信号とを有し、 前記メモリセルアレイは、前記第４複数個の前記正規デ
ータ入出力線を含み、 前記第４複数個は、Ｌ個（Ｌ：自然数）であり、 前記データ線接続回路は、 前記シフト設定信号に応じて、前記不良メモリセル列に
対応するＭ個（Ｍ：０〜前記Ｌの整数）の正規データ入
出力線を除いた（Ｌ−Ｍ）個の前記正規データ入出力線
のそれぞれを、第１番目から第（Ｌ−Ｍ）番目の前記デ
ータバスのそれぞれと接続する正規データ線シフト回路
と、 前記冗長列切替信号に応じて、前記正規データ入出力線
と未接続であるＮ個の前記データバスのそれぞれを、前
記冗長列データ入出力線のいずれか１本と接続する冗長
列データ線切替回路を含む、請求項７記載の半導体記憶
装置。 - 【請求項１２】 前記冗長列回路は、第５複数個の前記
冗長列データ入出力線を有し、 前記第５複数個は、Ｎ個（Ｎ：自然数）であり、 前記正規データ線シフト回路は、正規データ入出力線と
前記データバスとの間に直列に接続されるＮ個のシフト
ユニット回路を含み、 前記シフトユニット回路は、 前記正規データ入出力線側に設けられるＬ個の入力ノー
ドと、 前記入力ノードのそれぞれに対応して設けられるシフト
スイッチと、 前記シフト設定信号に応じて前記シフトスイッチのうち
の１個をシフト指定するデコード回路と、 前記データバス側に設けられ、前記シフトスイッチを介
して前記入力ノードと接続される前記Ｍ個の出力ノード
とを有し、 前記シフト指定された第ｉ番目（ｉ：１〜Ｌの自然数）
のシフトスイッチは、 第１番目から第（ｉ−１）番目までの入力ノードを、前
記第１番目から前記第（ｉ−１）番目までの出力ノード
にそれぞれ接続するとともに、第（ｉ＋１）番目から前
記第Ｌ番目までの入力ノードを、前記第ｉ番目から第
（Ｌ−１）番目までの出力ノードにそれぞれ接続し、 直列に接続される第１番目の前記シフトユニット回路の
入力ノードは、前記正規データ入出力線とそれぞれ接続
され、第Ｎ番目の前記シフトユニット回路の出力ノード
は、前記データバスとそれぞれ接続され、 冗長列データ線切替回路は、 Ｎ個の前記冗長列データ入出力線のそれぞれに対して設
けられる前記冗長列接続ユニットを含み、 前記冗長列接続ユニットは、前記冗長列切替信号に応じ
て、対応する前記冗長列データ入出力線と、第（Ｌ−
Ｎ）番目から第Ｌ番目の前記データバスのうちのいずれ
か１つとを選択的に接続する、請求項１１記載の半導体
記憶装置。 - 【請求項１３】 前記正規データ入出力線は、 前記読出動作に前記記憶データを伝達する正規読出デー
タ線と、 前記書込動作に前記記憶データを伝達する正規書込デー
タ線とを含み、 前記冗長列データ入出力線は、 前記読出動作に前記記憶データを伝達する冗長列読出デ
ータ線と、 前記書込動作に前記記憶データを伝達する冗長列書込デ
ータ線とを含み、 前記データ線接続回路は、互いに独立的に動作する、前
記読出動作時に使用する読出データ線接続回路および前
記記書込動作時に使用される書込データ接続回路を含
み、 前記冗長列制御回路は、前記データ線切替信号を前記読
出データ線接続回路と前記書込データ接続回路とに与え
る、請求項１１記載の半導体記憶装置。 - 【請求項１４】 前記冗長列制御回路は、 前記不良列アドレスごとに設けられ、前記不良列アドレ
スと前記列アドレス信号とを比較する列アドレス比較回
路と、 それぞれの不良列アドレスに対応する前記データ線切替
信号を格納するデータ線切替信号格納回路と、 前記列アドレス比較回路の比較結果に応じて、前記列ア
ドレスと一致した前記不良列アドレスに対応する前記デ
ータ線切替信号を、前記データ線切替信号格納回路から
選択的に読出すデータ線切替信号発生回路とを有する、
請求項７記載の半導体記憶装置。 - 【請求項１５】 前記冗長列制御回路は、前記不良列ア
ドレスの属する前記メモリセルブロックと前記列アドレ
ス信号に対応する前記メモリセルブロックとが一致した
場合に、メモリセルブロック一致信号を活性化するメモ
リセルブロック一致判定回路をさらに含み、 前記列アドレス比較回路は、前記メモリセルブロック一
致信号と外部から与えられる冗長列テスト信号とのいず
れか一方の活性化に応じて活性化される、請求項１４記
載の半導体記憶装置。 - 【請求項１６】 行アドレス信号と列アドレス信号とに
応じて、記憶データの読出動作もしくは書込動作を行な
う半導体記憶装置であって、 行列状に配置される正規メモリセルを有するメモリセル
アレイを備え、 前記メモリセルアレイは、第１複数個の行と第２複数個
の列とに配置されるメモリセルブロックに分割され、か
つ、第３複数個の前記正規メモリセルの列ごとに設けら
れ、列方向に隣り合う前記第１複数個の前記メモリセル
ブロックに対して共通に合計で第４複数個配置される正
規データ入出力線を含み、 前記メモリセルブロックに対して共通に前記第４複数個
設けられ、読出あるいは書込される前記記憶データを伝
達するデータバスと、 列方向に隣り合う前記第１複数個の前記メモリセルブロ
ックに対して共通に設けられた冗長行回路とをさらに備
え、 前記冗長行回路は、 行列状に配置される予備記憶素子と、 前記第３複数個の前記予備記憶素子の列ごとに配置され
る冗長行データ入出力線とを有し、 前記行アドレス信号と予め設定された複数の前記正規メ
モリセル中における不良アドレス行とが一致した場合
に、行置換指示信号を発生する冗長行制御回路と、 前記行置換指示信号に応じて、前記正規デ−タ入出力線
と対応する前記冗長行データ入出力線とのいずれか一方
を選択する第１のデータ線接続切替回路と、 行方向に隣り合う前記第２複数個の前記メモリセルブロ
ックに対して共通に設けられた冗長列回路とをさらに備
え、 前記冗長列回路は、 行列状に配置される予備メモリセルと、 前記第３複数個の予備メモリセルの列ごとに配置される
冗長列データ入出力線とを有し、 前記列アドレス信号と予め設定された複数の前記正規メ
モリセル中における不良アドレス列とが一致した場合
に、前記不良アドレス列に対応して設定されるデータ線
切替信号を発生する冗長列制御回路と、 前記データ線切替信号に応じて、前記第１のデータ線接
続切替回路によって選択された前記第４複数個のデータ
入出力線と前記冗長列データ入出力線とのうちの前記第
４複数個のデータ入出力線を、選択的に前記データバス
と接続する第２のデータ線接続回路とをさらに備える、
半導体記憶装置。 - 【請求項１７】 前記正規データ入出力線は、 前記読出動作に前記記憶データを伝達する正規読出デー
タ線と、 前記書込動作に前記記憶データを伝達する正規書込デー
タ線とを含み、 前記冗長行データ入出力線は、 前記読出動作に前記記憶データを伝達する冗長行読出デ
ータ線と、 前記書込動作に前記記憶データを伝達する冗長行書込デ
ータ線とを含み、 前記冗長列データ入出力線は、 前記読出動作に前記記憶データを伝達する冗長列読出デ
ータ線と、 前記書込動作に前記記憶データを伝達する冗長列書込デ
ータ線とを含み、 前記第１のデータ線接続回路は、互いに独立的に動作す
る、前記読出動作時に使用する読出データ線第１接続回
路および前記書込動作時に使用される書込データ線第１
接続回路を含み、 前記第２のデータ線接続回路は、互いに独立的に動作す
る、前記読出動作時に使用する読出データ線第２接続回
路および前記書込動作時に使用される書込データ線第２
接続回路を含み、 前記冗長列制御回路は、 前記読出動作時に冗長制御を行なう読出用冗長列制御回
路と、 前記書込動作時に冗長制御を行なう書込用冗長列制御回
路とを含む、請求項１６記載の半導体記憶装置。 - 【請求項１８】 前記書込用冗長制御回路は、書込動作
が指定された前記列アドレス信号と前記不良アドレス列
とが一致した場合に、前記不良アドレス列に対応して設
定される書込データ線切替信号を発生し、かつ、前記書
込データ線切替信号を保持するための書込データ線切替
信号ラッチ回路を有し、 前記書込データ線接続回路は、前記書込データ線切替信
号ラッチ回路の出力に応じて、前記書込データ線第１接
続切替回路によって選択される前記第４複数個の書込デ
ータ入出力線と前記冗長列書込データ入出力線とのうち
の前記第４複数個の書込データ入出力線を選択的に前記
データバスと接続する、請求項１７記載の半導体記憶装
置。 - 【請求項１９】 前記読出用冗長制御回路は、読出動作
が指定された前記列アドレス信号と前記不良アドレス列
とが一致した場合に、前記不良アドレス列に対応して設
定される読出データ線切替信号を発生し、かつ、前記読
出データ線切替信号を保持するための読出データ線切替
信号ラッチ回路を有し、 前記読出データ線接続回路は、前記読出データ線切替信
号ラッチ回路の出力に応じて、前記読出データ線第１接
続切替回路によって選択される前記第４複数個の読出デ
ータ入出力線と前記冗長列読出データ入出力線とのうち
の前記第４複数個の読出データ入出力線を選択的に前記
データバスと接続する請求項１７記載の半導体記憶装
置。
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