KR20140065320A - 리페어 제어 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

Abstract

리페어 제어 회로는 행 매칭부 및 열 매칭부를 포함한다. 행 매칭부는 불량 행 그룹들을 나타내는 불량 그룹 정보를 저장하고, 입력 행 어드레스 및 불량 그룹 정보에 기초하여 입력 행 어드레스를 포함하는 불량 행 그룹을 나타내는 그룹 매치 신호를 발생한다. 열 매칭부는 불량 메모리 셀들에 대한 불량 열 어드레스들을 저장하고, 입력 열 어드레스, 그룹 매치 신호 및 불량 열 어드레스들에 기초하여 리페어 동작의 수행 여부를 나타내는 리페어 제어 신호를 발생한다.

Description

리페어 제어 회로 및 이를 포함하는 반도체 메모리 장치{Repair control circuit and semiconductor memory device including the same}

본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 불량 메모리 셀들을 리던던시 메모리 셀들로 대체하기 위한 리페어 제어 회로 및 이를 포함하는 메모리 장치에 관한 것이다.

일반적으로 반도체 메모리 장치는 복수의 행들과 복수의 열들의 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함한다. 복수의 행들은 행 어드레스들이 각각 지정된 워드라인들에 상응하고 복수의 열들은 열 어드레스들이 각각 지정된 비트라인들에 상응할 수 있다. 반도체 메모리 장치는 메모리 셀들 중에서 불량 메모리 셀들이 발생한 경우 이를 대체하기 위한 리던던시 메모리 셀들을 포함하고 하나의 워드라인을 하나의 리던던시 워드라인으로 대체하는 행 리페어 동작 및/또는 하나의 비트라인을 리던던시 비트라인으로 대체하는 열 리페어 동작을 수행하도록 구현된다.

반도체 메모리 장치의 집적도가 증가하고 제조 공정이 미세화됨에 따라서 싱글 비트 불량률이 증대하고 있다. 싱글 비트 불량의 경우에 행 단위로 또는 열 단위로 리페어 동작을 수행하는 것은 리페어 자원의 낭비가 되고 메모리 장치의 집적도를 감소시키는 요인이 된다. 한편 비트 단위로 리페어 동작을 수행하기 위해서는 리페어 동작을 제어하기 위한 주변 회로의 면적이 현저하게 증가하는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 싱글 비트 불량에 대한 리페어 동작을 효율적으로 제어할 수 있는 리페어 제어 회로를 제공하는 것이다.

본 발명의 다른 목적은, 상기 리페어 제어 회로를 포함하여 싱글 비트 불량에 대한 리페어 동작을 효율적으로 수행할 수 있는 반도체 메모리 장치를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치의 리페어 동작을 제어하기 위한 리페어 제어 회로는, 행 매칭부 및 열 매칭부를 포함한다.

상기 행 매칭부는 복수의 워드라인들에 대한 행 어드레스들을 그룹화한 복수의 행 그룹들 중에서 불량 메모리 셀들에 대한 불량 행 어드레스들 중 적어도 하나를 포함하는 불량 행 그룹들을 나타내는 불량 그룹 정보를 저장하고, 입력 행 어드레스 및 상기 불량 그룹 정보에 기초하여 상기 입력 행 어드레스를 포함하는 불량 행 그룹을 나타내는 그룹 매치 신호를 발생한다. 상기 열 매칭부는 상기 불량 메모리 셀들에 대한 불량 열 어드레스들을 저장하고, 입력 열 어드레스, 상기 그룹 매치 신호 및 상기 불량 열 어드레스들에 기초하여 상기 리페어 동작의 수행 여부를 나타내는 리페어 제어 신호를 발생한다.

상기 행 매칭부는 상기 불량 행 그룹들을 나타내는 불량 그룹 어드레스들을 상기 불량 그룹 정보로서 저장할 수 있고, 상기 불량 그룹 어드레스들의 각각의 비트수는 상기 불량 행 어드레스들의 각각의 비트수보다 작을 수 있다.

상기 불량 그룹 어드레스들은 상기 불량 행 어드레스들을 해싱 함수(hashing function)를 이용하여 변환한 해싱 값들에 상응할 수 있다.

상기 불량 그룹 어드레스들은 상기 불량 행 어드레스들을 기준 값으로 나눈 나머지들을 그룹화하여 결정되고, 상기 기준 값은 메모리 셀 어레이에 포함되는 복수의 서브 어레이들의 각각의 워드라인들의 개수에 상응할 수 있다.

상기 각각의 서브 어레이의 경계 부분에 상응하는 행 그룹에 포함되는 워드라인의 개수는 상기 서브 어레이의 중심 부분에 상응하는 행 그룹에 포함되는 워드라인의 개수보다 작을 수 있다.

상기 행 매칭부는, 상기 불량 그룹 어드레스들을 저장하는 그룹 어드레스 저장부, 상기 입력 행 어드레스를 포함하는 행 그룹을 나타내는 입력 그룹 어드레스를 발생하는 어드레스 변환부, 및 상기 입력 그룹 어드레스를 상기 불량 그룹 어드레스들과 비교하여 상기 그룹 매치 신호를 발생하는 그룹 비교부를 포함할 수 있다.

상기 행 매칭부는 상기 행 그룹들에 각각 대응하는 복수의 그룹 비트들 중에서 상기 불량 행 그룹들에 각각 대응하는 일부 그룹 비트들을 제1 논리 값으로 기록하고 다른 그룹 비트들을 제2 논리 값으로 기록하여 상기 그룹 비트들을 상기 불량 그룹 정보로서 저장할 수 있다.

상기 행 매칭부는, 상기 그룹 비트들을 저장하는 블룸 필터 테이블, 상기 입력 행 어드레스를 포함하는 행 그룹을 나타내는 입력 그룹 어드레스를 발생하는 어드레스 변환부, 및 상기 블룸 필터 테이블로부터 상기 입력 그룹 어드레스에 대응하는 그룹 비트의 값을 추출하여 상기 그룹 매치 신호를 발생하는 신호 발생부를 포함할 수 있다.

상기 열 매칭부는, 상기 불량 열 어드레스들을 저장하고, 상기 그룹 매치 신호에 응답하여 상기 입력 행 어드레스를 포함하는 불량 행 그룹에 상응하는 상기 불량 열 어드레스들을 출력하는 열 어드레스 저장부, 및 상기 입력 열 어드레스를 상기 열 어드레스 저장부로부터 출력되는 상기 불량 열 어드레스들과 비교하여 상기 리페어 제어 신호를 발생하는 열 비교부를 포함할 수 있다.

상기 열 어드레스 저장부는 상기 불량 행 그룹들의 각각에 대하여 복수의 불량 열 어드레스들을 각각 저장하는 복수의 저장 유닛들을 포함하고, 상기 리페어 제어 신호는 상기 리페어 동작의 수행 여부 및 상기 리페어 동작이 수행되는 리던던시 메모리 셀들의 열 어드레스를 나타내는 복수의 비트 신호들을 포함할 수 있다.

상기 다른 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 메모리 장치는, 메모리 셀 어레이, 행 선택 회로, 열 선택 회로 및 리페어 제어 회로를 포함한다.

상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 노말 비트라인들에 결합된 복수의 메모리 셀들 및 상기 워드라인들과 하나 이상의 리던던시 비트라인들에 결합된 복수의 리던던시 메모리 셀들을 포함한다. 상기 행 선택 회로는 입력 행 어드레스에 기초하여 상기 워드라인들 중 하나를 선택한다. 상기 열 선택 회로는 입력 열 어드레스에 기초하여 상기 노말 비트라인들 중에서 하나를 선택하고, 리페어 동작시 리페어 제어 신호에 기초하여 상기 리던던시 비트라인들 중에서 하나를 선택한다. 상기 리페어 제어 회로는 상기 워드라인들에 대한 행 어드레스들을 그룹화한 복수의 행 그룹들 중에서 불량 메모리 셀들에 대한 불량 행 어드레스들 중 적어도 하나를 포함하는 불량 행 그룹들을 나타내는 불량 그룹 정보 및 상기 불량 메모리 셀들에 대한 불량 열 어드레스들을 저장하고, 상기 입력 행 어드레스, 상기 입력 열 어드레스, 상기 불량 그룹 정보 및 상기 불량 열 어드레스들에 기초하여 상기 리페어 제어 신호를 발생한다.

상기 리페어 제어 회로는, 상기 불량 그룹 정보를 저장하고, 상기 입력 행 어드레스 및 상기 불량 그룹 정보에 기초하여 상기 입력 행 어드레스를 포함하는 행 그룹의 불량 여부를 나타내는 그룹 매치 신호를 발생하는 행 매칭부, 및 상기 불량 열 어드레스들을 저장하고, 상기 입력 열 어드레스, 상기 그룹 매치 신호 및 상기 불량 열 어드레스들에 기초하여 상기 리페어 제어 신호를 발생하는 열 매칭부를 포함할 수 있다.

상기 행 매칭부는 상기 불량 행 그룹들을 나타내는 불량 그룹 어드레스들을 상기 불량 그룹 정보로서 저장하는 그룹 어드레스 저장부를 포함하고, 상기 불량 그룹 어드레스들의 각각의 비트수는 상기 불량 행 어드레스들의 각각의 비트수보다 작을 수 있다.

상기 행 매칭부는 상기 행 그룹들에 각각 대응하는 복수의 그룹 비트들 중에서 상기 불량 행 그룹들에 각각 대응하는 일부 비트들을 제1 논리 값으로 기록하고 다른 비트들을 제2 논리 값으로 기록하여 상기 그룹 비트들을 상기 불량 그룹 정보로서 저장하는 블룸 필터 테이블을 포함할 수 있다.

상기 행 매칭부는 상기 입력 행 어드레스를 포함하는 행 그룹을 나타내는 입력 그룹 어드레스를 발생하는 어드레스 변환부를 포함할 수 있다.

상기 반도체 메모리 장치는 상기 불량 그룹 정보 및 상기 불량 열 어드레스들을 저장하는 불휘발성 메모리를 더 포함하고, 상기 반도체 메모리 장치의 초기화 동작시 상기 불휘발성 메모리에 저장된 상기 불량 그룹 정보 및 상기 불량 열 어드레스들을 상기 리페어 제어 회로에 포함되는 휘발성 메모리로 로딩할 수 있다.

상기 반도체 메모리 장치는, 서로 다른 행 그룹들에 포함되고 서로 다른 노말 비트라인들에 결합된 상기 메모리 셀들을 하나의 리던던시 비트라인에 결합된 상기 리던던시 메모리 셀들로 대체할 수 있다.

본 발명의 실시예들에 따른 리페어 제어 회로 및 이를 포함하는 반도체 메모리 장치는, 그룹 단위로 리페어 동작을 수행함으로써 리페어 자원을 효율적으로 이용할 수 있다.

또한 본 발명의 실시예들에 따른 리페어 제어 회로 및 이를 포함하는 반도체 메모리 장치는, 그룹 단위로 리페어 동작을 수행하고 블룸 필터를 이용하여 리페어 제어 회로 및 반도체 메모리 장치의 점유 면적을 감소시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 리페어 제어 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치에서의 리페어 동작의 제어 방법을 나타내는 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 행 그룹들의 결정 방법을 나타내는 도면이다.
도 4는 도 3의 행 그룹들에 기초하여 불량 그룹 정보를 저장하는 방법을 설명하기 위한 도면이다.
도 5는 도 1의 리페어 제어 회로에 포함되는 행 매칭부의 일 예를 나타내는 도면이다.
도 6은 도 1의 리페어 제어 회로에 포함되는 열 매칭부의 일 예를 나타내는 도면이다.
도 7은 도 1의 반도체 메모리 장치에 포함되는 열 선택 회로의 일 예를 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 그룹 단위의 리페어 동작을 설명하기 위한 도면이다.
도 9는 도 1의 반도체 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 행 그룹들의 결정 방법을 나타내는 도면이다.
도 11은 워드라인들의 위치에 따른 불량 비트 카운트의 분포의 일 예를 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 행 그룹들의 결정 방법을 나타내는 도면이다.
도 13은 도 1의 리페어 제어 회로에 포함되는 행 매칭부의 일 예를 나타내는 도면이다.
도 14 및 15는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 도면들이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 리페어 제어 회로를 포함하는 반도체 메모리 장치를 나타내는 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(100), 행 선택 회로(RSEL)(200), 열 선택 회로(CSEL)(300) 및 리페어 제어 회로(400)를 포함할 수 있다.

메모리 셀 어레이(100)는 복수의 워드라인들(WL0~WLm)과 복수의 노말 비트라인들(BL0~BLn)에 결합된 복수의 메모리 셀들(MC) 및 워드라인들(WL0~WLm)과 하나 이상의 리던던시 비트라인들(RBL0, RBL1)에 결합된 복수의 리던던시 메모리 셀들(RC)을 포함한다. 메모리 셀들(MC) 및 리던던시 메모리 셀들(RC)은 워드라인들(WL0~WLm)을 공유하여 공통의 행 어드레스를 이용하여 액세스될 수 있다. 도 1에는 편의상 두 개의 리던던시 비트라인들(RBL0, RBL1)을 도시하였으나, 리던던시 비트라인들의 개수는 다양하게 변경될 수 있다.

행 선택 회로(200)는 입력 행 어드레스(IRADD)에 기초하여 워드라인들(WL0~WLm) 중 하나를 선택한다. 행 선택 회로(200)는 행 디코더, 워드라인 드라이버 회로 등을 포함할 수 있다. 열 선택 회로(300)는 노말 동작시 입력 열 어드레스(ICADD)에 기초하여 노말 비트라인들(BL0~BLn) 중에서 하나를 선택하고, 리페어 동작시 리페어 제어 신호(RCTR)에 기초하여 리던던시 비트라인들(RBL0, RBL1) 중에서 하나를 선택한다. 열 선택 회로(300)는 게이팅 회로, 열 디코더 등을 포함할 수 있다. 도 7을 참조하여 후술하는 바와 같이, 리페어 제어 신호(RCTR)는 리페어 동작의 수행 여부를 나타낼 수 있다. 즉 리페어 제어 신호(RCTR)는 노말 동작 또는 리페어 동작을 선택적으로 나타낼 수 있다.

리페어 제어 회로(400)는 워드라인들(WL0~WLm)에 대한 행 어드레스들을 그룹화한 복수의 행 그룹들 중에서 불량 메모리 셀들에 대한 불량 행 어드레스들 중 적어도 하나를 포함하는 불량 행 그룹들을 나타내는 불량 그룹 정보(FGI) 및 상기 불량 메모리 셀들에 대한 불량 열 어드레스들(FCA)을 저장한다. 리페어 제어 회로(400)는 입력 행 어드레스(IRADD), 입력 열 어드레스(ICADD), 불량 그룹 정보(FGI) 및 불량 열 어드레스들(FCA)에 기초하여 리페어 제어 신호(RCTR)를 발생한다.

도 1에 도시된 바와 같이, 리페어 제어 회로(400)는 행 매칭부(RMB)(500) 및 열 매칭부(CMB)를 포함할 수 있다. 행 매칭부(500)는 불량 그룹 정보(FGI)를 저장하고, 입력 행 어드레스(IRADD) 및 저장된 불량 그룹 정보(FGI)에 기초하여 입력 행 어드레스(IRADD)를 포함하는 행 그룹의 불량 여부를 나타내는 그룹 매치 신호(GMAT)를 발생한다. 열 매칭부(600)는 불량 열 어드레스들(FCA)을 저장하고, 입력 열 어드레스(ICADD), 그룹 매치 신호(GMAT) 및 저장된 불량 열 어드레스들(FCA)에 기초하여 리페어 제어 신호(RCTR)를 발생한다.

일 실시예에서, 도 1에 도시된 바와 같이, 반도체 메모리 장치(1000)는 불휘발성 메모리(NVM)(700)를 더 포함할 수 있다. 불휘발성 메모리(700)는 불량 그룹 정보(FGI) 및 불량 열 어드레스들(FCA)을 저장할 수 있다. 외부의 테스터를 이용한 반도체 메모리 장치(1000)의 테스트 과정을 통하여 불량 메모리 셀들에 대한 어드레스 정보를 검출하고 검출된 결과를 불량 그룹 정보(FGI) 및 불량 열 어드레스들(FCA)의 형태로 불휘발성 메모리(700)에 기록할 수 있다. 이 경우, 반도체 메모리 장치(1000)의 초기화 동작시 불휘발성 메모리(700)에 저장된 불량 그룹 정보(FGI) 및 불량 열 어드레스들(FCA)을 리페어 제어 회로(400)에 포함되는 휘발성 메모리로 로딩할 수 있다.

다른 실시예에서, 반도체 메모리 장치(1000)가 빌트-인 테스트 회로(BIST)를 포함하는 경우, 상기 빌트-인 테스트 회로를 이용한 테스트 과정을 통하여 불량 그룹 정보(FGI) 및 불량 열 어드레스들(FCA)이 리페어 제어 회로(400)로 제공될 수 있다. 이 경우 불휘발성 메모리(700)는 생략될 수 있다.

종래의 반도체 메모리 장치는 도 1에 도시된 바와 같이 열 단위로 리페어 자원을 구비하는 경우에 열 리페어 동작을 수행하도록 구현된다. 즉 하나의 노말 비트라인에 결합된 메모리 셀들 중에서 적어도 하나의 불량 메모리 셀이 발생한 경우에 해당 노말 비트라인을 하나의 리던던시 비트라인으로 대체한다. 이 경우, 불량 메모리 셀과 동일한 노말 비트라인에 결합된 많은 수의 정상 메모리 셀들이 리던던시 메모리 셀들로 함께 대체되어야 한다. 따라서 리페어 자원의 낭비가 심하고 많은 수의 리던던시 비트라인들이 요구되어 반도체 메모리 장치의 집적도가 감소된다.

또한 하나의 불량 메모리 셀을 하나의 리던던시 메모리 셀로 대체하는 비트 단위의 리페어 동작을 수행하는 경우에는 액세스되는 메모리 셀이 불량 메모리 셀에 해당하는지의 여부를 판별하기 위한 리페어 제어 회로의 점유 면적이 크게 증가하여 이 또한 반도체 메모리 장치의 집적도를 현저히 감소시킨다.

본 발명의 실시예들에 따라서 워드라인들을 복수의 행 그룹들로 그룹화하고 그룹 단위의 리페어 동작을 수행함으로써 리페어 자원을 효율적으로 이용하고, 리페어 제어 회로 및 이를 포함하는 반도체 메모리 장치의 점유 면적을 감소시킬 수 있다.

도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치에서의 리페어 동작의 제어 방법을 나타내는 흐름도이다.

도 2를 참조하면, 복수의 워드라인들에 대한 행 어드레스들을 복수의 행 그룹들로 그룹화한다(단계 S100). 상기 그룹화 방법은 반도체 메모리 장치(1000)의 시나리오(scenario)에 따라서 미리 결정될 수 있으며, 상기 그룹화 방법에 따라서 불량 그룹 정보(FGI)의 저장 포맷과 리페어 제어 회로(400)의 구성 및 동작이 결정될 수 있다.

리페어 제어 회로(400)는 불량 그룹 정보(FGI) 및 불량 열 어드레스들(FCA)을 저장한다(단계 S300). 전술한 바와 같이, 불량 그룹 정보(FGI) 및 불량 열 어드레스들(FCA)은 불휘발성 메모리(700)에 저장되어 전원이 차단되더라도 저장된 정보를 유지할 수 있다. 반도체 메모리 장치(1000)에 전원이 공급되면 초기화 과정이 수행되고, 이러한 초기화 과정 동안에 불휘발성 메모리(700)에 저장된 불량 그룹 정보(FGI) 및 불량 열 어드레스들(FCA)은 신속한 리페어 동작을 위하여 리페어 제어 회로(400)로 로딩될 수 있다.

리페어 제어 회로(400)는 입력 행 어드레스(IRADD) 및 입력 열 어드레스(ICADD)를 저장된 불량 그룹 정보(FGI) 및 불량 열 어드레스(FCA)와 비교하여 리페어 제어 신호(RCTR)를 발생한다(단계 S500). 상기 그룹화 방법 및 리페어 제어 신호(RCTR)의 발생에 관한 실시예들은 도 3 내지 13을 참조하여 후술한다.

반도체 메모리 장치(1000)는 입력 행 어드레스(IRADD), 입력 열 어드레스(ICADD) 및 리페어 제어 신호(RCTR)에 기초하여 메모리 셀(MC) 또는 리던던시 메모리 셀(RC)을 선택한다(단계 S700). 정상 메모리 셀에 대한 액세스의 경우에는, 행 선택 회로(200)는 입력 행 어드레스(IRADD)에 상응하는 하나의 워드라인을 선택하고 열 선택 회로(300)는 입력 열 어드레스(ICADD)에 상응하는 하나의 노말 비트라인을 선택함으로써 선택된 워드라인과 선택된 노말 비트라인에 결합된 메모리 셀에 대한 리드 동작 또는 라이트 동작이 수행된다. 불량 메모리 셀에 대한 액세스의 경우에는 열 선택 회로(300)는 리페어 제어 신호(RCTR)에 기초하여 노말 비트라인 대신에 리던던시 비트라인을 선택하고 불량 메모리 셀이 리던던시 메모리 셀로 대체된다.

이하 도 3 및 13을 참조하여 본 발명의 실시예들에 따른 리페어 제어 회로(400) 및 이를 포함하는 반도체 메모리 장치(1000)의 구성 및 동작을 더욱 상세히 설명한다.

도 3은 본 발명의 일 실시예에 따른 행 그룹들의 결정 방법을 나타내는 도면이다.

일 실시예에서, 전술한 행 그룹들은 해싱 함수를 이용하여 결정될 수 있다. 설명의 편의를 위하여 워드라인들에 대한 행 어드레스가 8비트이고 행 그룹들에 대한 그룹 어드레스가 4비트인 경우를 예로 들었으나, 행 어드레스의 비트수, 행 그룹들의 개수 및 그룹 어드레스의 비트수는 다양하게 변경될 수 있다.

도 3을 참조하면, 해싱 함수를 이용한 행 그룹들의 결정 방식은 해싱 로직(50)으로 표현될 수 있다. 예를 들어, 해싱 로직(50)은 복수의 배타적 논리합 게이트들(51, 52, 53, 54)을 포함할 수 있다. 배타적 논리합 게이트들(51, 52, 53, 54)은 행 어드레스의 8개 비트들(x0~x7) 중에서 각각 4개의 비트들에 대해 배타적 논리합 연산을 수행하여 그룹 어드레스의 비트들(y0~y3)을 제공한다. 결과적으로 각각의 8비트 행 어드레스는 각각의 4비트 그룹 어드레스로 변환되고, (00000000)부터 (11111111)까지의 2⁸(=512)개의 행 어드레스들이 (0000)부터 (1111)까지의 2⁴(=16)개의 그룹 어드레스들로 그룹화된다.

도 3에는 복수의 배타적 논리합 게이트들(exclusive OR logic gates)(51, 52, 53, 54)로 이루어진 해싱 로직(50)이 예시되어 있으나, 해싱 로직은 다양하게 결정될 수 있다. 예를 들어, 행 그룹들의 결정을 위한 해싱 함수로서 중간제곱 (mid-square) 함수, 제산 (division) 함수, 접지 folding) 함수, 기수변환(radix) 함수 또는 이들의 조합 등이 이용될 수 있다.

도 4는 도 3의 행 그룹들에 기초하여 불량 그룹 정보를 저장하는 방법을 설명하기 위한 도면이다.

도 4에는 5개의 불량 행 어드레스들을 각각 불량 행 그룹들을 나타내는 불량 그룹 어드레스들로 변환한 결과 및 행 그룹들을 나타내는 그룹 인덱스들을 각각 매핑시킨 그룹 비트들을 포함하는 블룸 필터 테이블이 도시되어 있다. 상기 그룹 비트들의 논리 값에 의해 불량 행 그룹들인지의 여부를 나타낼 수 있다.

불량 그룹 어드레스들은 상기 불량 행 어드레스들을 도 3에 예시한 바와 같은 해싱 함수(hashing function), 즉 해싱 로직(50)을 이용하여 변환한 해싱 값들에 상응하고, 불량 그룹 어드레스들의 각각의 비트수(예를 들어, 4)는 불량 행 어드레스들의 각각의 비트수(예를 들어, 8)보다 작게 된다. 전술한 불량 그룹 정보(FGI)는 이러한 불량 그룹 어드레스들에 상응할 수 있다.

한편 불량 그룹 정보(FGI)는 그룹 인덱스와 그룹 비트들을 매핑한 블룸 필터 테이블로 표현될 수도 있다. 복수의 그룹 비트들 중에서 불량 행 그룹들에 각각 대응하는 일부 그룹 비트들을 제1 논리 값으로 기록하고 다른 그룹 비트들을 제2 논리 값으로 기록한다. 도 4에 예시된 바와 같이, 불량 행 그룹들에 해당하는 그룹 인덱스 2, 3, 5, 6, 9의 그룹 비트들에는 논리 하이 값 "1"이 기록되고 나머지 그룹 비트들에는 논리 로우 값 "0"을 기록함으로써 불량 그룹 정보(FGI)를 나타낼 수 있다.

일 실시예에서, 도 5를 참조하여 후술하는 바와 같이, 리페어 제어 회로(400)의 행 매칭부(500)는 불량 그룹 어드레스들을 불량 그룹 정보(FGI)로서 저장할 수 있다. 다른 실시예에서, 도 13을 참조하여 후술하는 바와 같이, 리페어 제어 회로(400)의 행 매칭부(500)는 그룹 인덱스들에 각각 매핑된 그룹 비트들을 불량 그룹 정보(FGI)로서 저장할 수 있다.

도 5는 도 1의 리페어 제어 회로에 포함되는 행 매칭부의 일 예를 나타내는 도면이다.

도 5를 참조하면, 행 매칭부(500a)는 그룹 어드레스 저장부(520), 어드레스 변환부(540) 및 그룹 비교부(560)를 포함하여 구현될 수 있다.

그룹 어드레스 저장부(520)는 전술한 바와 같이 불량 행 어드레스보다 감소된 비트수를 갖는 불량 그룹 어드레스들(FGA0, FGA1)을 저장한다. 그룹 어드레스 저장부(520)는 불량 그룹 어드레스들(FGA0, FGA1)의 각각을 저장하는 복수의 저장 유닛들(521, 522)을 포함할 수 있다. 저장 유닛들의 개수는 다양하게 변경될 수 있으며, 일 실시예에서 저장 유닛들의 개수는 전술한 행 그룹의 결정 방식에 따른 전체 행 그룹들의 개수와 동일할 수 있다.

어드레스 변환부(540)는 입력 행 어드레스(IRADD)를 수신하여 입력 행 어드레스(IRADD)를 포함하는 행 그룹을 나타내는 입력 그룹 어드레스(IGADD)를 발생한다. 어드레스 변환부(540)는 전술한 바와 같이 불량 행 어드레스를 불량 그룹 어드레스로 변환하는 해싱 함수와 동일한 변환을 수행하는 해싱 로직(50)으로 구현된다.

그룹 비교부(560)는 입력 그룹 어드레스(IGADD)를 저장된 불량 그룹 어드레스들(FGA0, FGA1)과 비교하여 그룹 매치 신호(GMAT)를 발생한다. 그룹 비교부(560)는 불량 그룹 어드레스들(FGA0, FGA1)의 각각을 입력 그룹 어드레스(IGADD)와 비교하기 위한 복수의 비교 유닛들(561, 562)을 포함할 수 있다.

예를 들어, 제1 비교 유닛(561)은 제1 불량 그룹 어드레스(FGA0)와 입력 그룹 어드레스(IGADD)를 비트 단위로 비교하는 복수의 배타적 논리합 게이트들(61) 및 배타적 논리합 게이트들(61)의 출력들을 논리곱(AND) 연산하여 그룹 매치 신호(GMAT)의 제1 비트 신호(GMAT[0])를 발생하는 논리곱 게이트(62)를 포함할 수 있다. 제1 비트 신호(GMAT[0])는 제1 불량 그룹 어드레스(FGA0)와 입력 그룹 어드레스(IGADD)가 일치하는 경우에는 논리 하이 레벨로 활성화되고 불일치하는 경우에는 논리 로우 레벨로 비활성화될 수 있다. 마찬가지로, 제2 비교 유닛(562)은 제1 비교 유닛(561)과 동일한 구성을 가질 수 있으며, 제2 비교 유닛(562)은 제2 불량 그룹 어드레스(FGA1)와 입력 그룹 어드레스(IGADD)가 일치하는 경우에는 논리 하이 레벨로 활성화되고 불일치하는 경우에는 논리 로우 레벨로 비활성화되는 그룹 매치 신호(GMAT)의 제2 비트 신호(GMAT[1])를 발생할 수 있다.

이와 같은 방식으로, 그룹 매치 신호(GMAT)는 입력 행 어드레스(IRADD)를 포함하는 불량 행 그룹을 나타내는 복수의 비트 신호들(GMAT[0], GMAT[1])을 포함할 수 있다. 입력 행 어드레스(IRADD)가 어느 하나의 불량 행 그룹에 속하는 경우에는 비트 신호들(GMAT[0], GMAT[1]) 중 하나가 선택적으로 활성화되고, 입력 행 어드레스(IRADD)가 어느 불량 행 그룹에도 속하지 않는 경우에는 모든 비트 신호들(GMAT[0], GMAT[1])이 비활성화된다.

이와 같이, 행 어드레스들을 그룹화하여 불량 행 어드레스들 대신에 비트수가 감소된 불량 그룹 어드레스들을 저장하고, 저장된 불량 그룹 어드레스들을 입력 그룹 어드레스와 비교함으로써, 메모리 셀의 불량 정보를 저장하는 어드레스 저장부(520)와 그룹 비교부(560)의 점유 면적을 감소할 수 있다.

도 6은 도 1의 리페어 제어 회로에 포함되는 열 매칭부의 일 예를 나타내는 도면이다.

도 6을 참조하면, 열 매칭부(600a)는 열 어드레스 저장부(620) 및 열 비교부(640)를 포함하여 구현될 수 있다.

열 어드레스 저장부(640)는 불량 열 어드레스들(FCA00, FCA01, FCA0q, FCAk0, FCAk1, FCAkq)을 저장한다. 열 어드레스 저장부(640)는 불량 열 어드레스들(FCA00, FCA01, FCA0q, FCAk0, FCAk1, FCAkq)의 각각을 저장하기 위한 복수의 저장 유닛들(521, 522, 523, 524, 525, 526)을 포함할 수 있다. 열 어드레스 저장부(640)는 그룹 매치 신호(GMAT)에 응답하여 입력 행 어드레스(IRADD)를 포함하는 불량 행 그룹에 상응하는 불량 열 어드레스들을 출력한다.

예를 들어, 그룹 매치 신호(GMAT)의 제1 비트(GMAT[0])가 활성화된 경우에는 제1 행의 저장 유닛들(521, 522, 523)이 선택되어 이에 저장된 불량 열 어드레스들(FCA00, FCA01, FCA0q)이 출력되고, 그룹 매치 신호(GMAT)의 제k 비트(GMAT[k])가 활성화된 경우에는 제k 행의 저장 유닛들(524, 525, 526)이 선택되어 이에 저장된 불량 열 어드레스들(FCAk0, FCAk1, FCAkq)이 출력될 수 있다. 도 1의 메모리 셀 어레이(100)에 포함된 불량 메모리 셀들의 분포에 따라 저장 유닛들(521, 522, 523, 524, 525, 526)의 일부는 빈 상태일 수 있다.

열 비교부(640)는 입력 열 어드레스(ICADD)를 열 어드레스 저장부(620)로부터 출력되는 상기 불량 행 어드레스들과 비교하여 리페어 제어 신호(RCTR)를 발생한다.

열 비교부(640)는 불량 열 어드레스들의 각각을 입력 열 어드레스(ICADD)와 비교하기 위한 복수의 비교 유닛들(COM0, COM1, COMq)(641, 642, 643)을 포함할 수 있다. 예를 들어, 제1 비교 유닛(641)은 열 어드레스 저장부(620)의 제1 열로부터 출력되는 불량 열 어드레스들(FCA00, FCAk0) 중 하나와 입력 열 어드레스(ICADD)를 비교하여 양자가 일치하는 경우 활성화되는 리페어 제어 신호(RCTR)의 제1 비트(RCTR[0])를 발생한다. 마찬가지로, 제2 비교 유닛(642)은 열 어드레스 저장부(620)의 제2 열로부터 출력되는 불량 열 어드레스들(FCA01, FCAk1) 중 하나와 입력 열 어드레스(ICADD)를 비교하여 양자가 일치하는 경우 활성화되는 리페어 제어 신호(RCTR)의 제2 비트(RCTR[1])를 발생한다.

이와 같이, 리페어 제어 신호(RCTR)는 입력 행 어드레스(IRADD)를 포함하는 불량 행 그룹에 상응하는 불량 열 어드레스들 중 하나와 입력 열 어드레스(ICADD)가 일치하는지 여부를 나타내는 복수의 비트 신호들(RCTR[0]~RCTR[q])을 포함할 수 있다. 입력 열 어드레스(ICADD)가 열 어드레스 저장부(620)로부터 출력되는 어느 하나의 불량 열 어드레스와 일치하는 경우에는 비트 신호들(RCTR[0]~ RCTR[q]) 중 하나가 선택적으로 활성화되고, 입력 열 어드레스(IRADD)가 열 어드레스 저장부(620)로부터 출력되는 모든 불량 열 어드레스들과 일치하지 않는 경우에는 모든 비트 신호들(RCTR[0]~ RCTR[q])이 비활성화된다.

복수의 비트 신호들(RCTR[0]~ RCTR[q])을 포함하는 리페어 제어 신호(RCTR)는 리페어 동작의 수행 여부 및 리페어 동작이 수행되는 리던던시 메모리 셀들의 열 어드레스를 나타낼 수 있다. 모든 비트 신호들(RCTR[0]~ RCTR[q])이 비활성화되는 경우에는 리페어 동작이 수행되지 않음을 나타내고 비트 신호들(RCTR[0]~ RCTR[q]) 중 하나가 활성화되는 경우에는 리페어 동작이 수행됨을 나타낼 수 있다. 한편 도 7을 참조하여 후술하는 바와 같이, 비트 신호들(RCTR[0]~ RCTR[q])의 선택적인 활성화를 통하여 리페어 동작이 수행되는 리던던시 메모리 셀들의 열 어드레스, 즉 리던던시 비트라인을 지정할 수 있다.

도 7은 도 1의 반도체 메모리 장치에 포함되는 열 선택 회로의 일 예를 나타내는 도면이다.

도 7을 참조하면, 열 선택 회로(300a)는 노말 열 선택 회로(310), 리던던시 열 선택 회로(320) 및 논리 게이트(330)를 포함하여 구현될 수 있다.

논리 게이트(330)는 리페어 제어 신호(RCTR)에 포함되는 복수의 비트 신호들을 논리 연산하여 리페어 인에이블 신호(REN)를 발생할 수 있다. 예를 들어, 전술한 바와 같이 리페어 제어 신호(RCTR)의 비트 신호들 중 하나가 논리 하이 레벨로 활성화되는 되는 경우에는 리페어 동작이 수행됨을 나타내고, 리페어 제어 신호(RCTR)의 비트 신호들이 모두 논리 로우 레벨로 비활성화되는 경우에는 리페어 동작이 수행되지 않음을 나타낼 수 있다. 이 경우 논리 게이트(330)는 논리합(OR) 논리 게이트로 구현될 수 있다. 리페어 인에이블 신호(REN)가 논리 하이 레벨을 갖는 경우 리페어 동작이 수행됨을 나타내고 논리 로우 레벨을 갖는 경우 리페어 동작이 수행되지 않음을 나타낼 수 있다.

리페어 인에이블 신호(REN)가 논리 로우 레벨을 갖는 경우에는 리던던시 열 선택 회로(320)가 디스에이블되고 노말 열 선택 회로(310)가 인에이블되어 노말 동작이 수행된다. 노말 동작시 열 선택 회로(310)는 입력 행 어드레스(ICADD)에 상응하는 하나의 노말 비트라인을 선택한다. 리페어 인에이블 신호(REN)가 논리 하이 레벨을 갖는 경우에는 리던던시 열 선택 회로(320)가 인에이블되고 노말 열 선택 회로(310)가 디스에이블되어 리페어 동작이 수행된다. 리페어 동작시 열 선택 회로(310)는 노말 비트라인을 대체하도록 리페어 제어 신호(RCTR)에 상응하는 하나의 리던던시 비트라인을 선택한다.

도 8은 본 발명의 실시예들에 따른 그룹 단위의 리페어 동작을 설명하기 위한 도면이다.

도 8에는 설명의 편의상 제1 워드라인(WLa1)과 제2 워드라인(WLa2)을 포함하는 제1 불량 행 그룹(GROUPa)과 제3 워드라인(WLb1)과 제4 워드라인(WLb2)을 포함하는 제2 불량 행 그룹(GROUPb)이 도시되어 있다. 워드라인들의 그룹화 방식에 따라서, 제1 워드라인(WLa1)과 제2 워드라인(WLa2) 사이에 또는 제3 워드라인(WLb1)과 제4 워드라인(WLb2) 사이에 다른 행 그룹의 워드라인이 위치할 수 있다.

전술한 바와 같이, 제1 불량 그룹(GROUPa)에 상응하는 불량 그룹 어드레스와 제1 불량 그룹(GROUPa)의 불량 메모리 셀들(A, C, D, F)이 결합된 노말 비트라인들(BL0, BL2, BL3)에 상응하는 3개의 불량 행 어드레스들이 리페어 제어 회로(400)에 저장된다. 또한, 제2 불량 그룹(GROUPb)에 상응하는 불량 그룹 어드레스와 제2 불량 그룹(GROUPb)의 불량 메모리 셀들(G, J, K)이 결합된 노말 비트라인들(BL1, BL3, BL4)에 상응하는 3개의 불량 행 어드레스들이 리페어 제어 회로(400)에 저장된다.

리페어 동작은 다음과 같이 그룹 단위로 수행된다. 제1 불량 그룹(GROUPa)의 리페어 동작의 경우에, 제1 워드라인(WLa1)과 제2 워드라인(WLa2)에 대한 행 어드레스들이 동일한 불량 행 그룹 어드레스로 변환되기 때문에, 제1 불량 그룹(GROUPa) 및 제1 노말 비트라인(BL0)에 속하는 불량 메모리 셀(A)과 정상 메모리 셀(B)은 함께 제1 리던던시 비트라인(RBL0)의 리던던시 메모리 셀로 대체된다. 마찬가지로 제3 노말 비트라인(BL2)에 결합된 메모리 셀들(C, D)은 제2 리던던시 비트라인(RBL1)의 리던던시 메모리 셀로 대체되고, 제4 노말 비트라인(BL3)에 결합된 메모리 셀들(E, F)은 제3 리던던시 비트라인(RBL2)의 리던던시 메모리 셀로 대체된다.

제2 불량 그룹(GROUPb)의 리페어 동작의 경우에 제2 불량 그룹(GROUPb) 및 제2 노말 비트라인(BL1)에 속하는 불량 메모리 셀(G)과 정상 메모리 셀(H)은 함께 제1 리던던시 비트라인(RBL0)의 리던던시 메모리 셀로 대체된다. 마찬가지로 제4 노말 비트라인(BL3)에 결합된 메모리 셀들(I, J)은 제2 리던던시 비트라인(RBL1)의 리던던시 메모리 셀로 대체되고, 제5 노말 비트라인(BL4)에 결합된 메모리 셀들(K, L)은 제3 리던던시 비트라인(RBL2)의 리던던시 메모리 셀로 대체된다.

결과적으로 서로 다른 행 그룹들에 포함되고 서로 다른 노말 비트라인들에 결합된 노말 메모리 셀들을 하나의 리던던시 비트라인에 결합된 상기 리던던시 메모리 셀들로 대체할 수 있다. 예를 들어, 제1 리던던시 비트라인에 결합된 리던던시 메모리 셀들은, 제1 불량 그룹(GROUPa)의 제1 노말 비트라인(BL0)에 결합된 메모리 셀들(A, B)과 제2 불량 그룹(GROUPb)의 제2 노말 비트라인(BL10)에 결합된 메모리 셀들(G, H)을 대체할 수 있다.

이와 같은 그룹 단위의 리페어 동작을 통하여 리페어 자원을 효율적으로 이용함으로써 반도체 메모리 장치의 집적도를 향상시킬 수 있다.

도 9는 도 1의 반도체 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.

도 9를 참조하면, 메모리 셀 어레이(100a)는 복수의 서브 어레이들(101, 102, 103)을 포함할 수 있고, 서브 어레이들(101, 102, 103) 사이의 경계 영역에는 비트라인 센스 앰프 회로(BLSA)가 배치될 수 있다. 서브 어레이들(101, 102, 103)의 각각은 동일한 개수의 워드라인들을 포함한다. 예를 들어, 서브 어레이들(101, 102, 103)의 각각은 도 9에 도시된 바와 같이 512개의 워드라인들을 포함할 수 있다. 이러한 메모리 셀 어레이(100a)의 레이아웃의 경우에는 서브 어레이 내의 위치가 동일한 경우 동일한 특성을 갖는 것을 고려하여, 행 그룹들은 행 어드레스들을 기준 값으로 나눈 나머지들을 그룹화하여 결정될 수 있다.

도 10은 본 발명의 일 실시예에 따른 행 그룹들의 결정 방법을 나타내는 도면이다.

도 10을 참조하면, 행 어드레스들을 기준 값(예를 들어, 512)으로 나눈 나머지들을 동일한 개수로 균일하게 그룹화하여 행 그룹들을 결정할 수 있다. 행 그룹들의 각각은 예를 들어 64개의 워드라인들에 상응하는 행 어드레스들을 포함한다. 도 10에는 제1 행 그룹(GROUP0) 내지 제8 행 그룹(GROUP7)에 대한 그룹 어드레스들과 그룹 비트들이 예시되어 있다. 그룹 비트들의 논리 값을 참조하면, 제3 행 그룹(GROUP2), 제4 행 그룹(GROUP3), 제6 행 그룹(GROUP5) 및 제7 행 그룹(GROUP6)이 각각 적어도 하나의 불량 메모리 셀을 포함하는 불량 행 그룹들에 해당한다. 전술한 바와 같이 불량 행 그룹들의 불량 그룹 어드레스들(010, 011, 101, 110)이 불량 그룹 정보(FGI)로서 리페어 제어 회로(400)에 저장될 수도 있고, 그룹 비트들이 불량 그룹 정보(FGI)로서 블룸 필터 테이블에 저장될 수도 있다.

도 11은 워드라인들의 위치에 따른 불량 비트 카운트의 분포의 일 예를 나타내는 도면이고, 도 12는 본 발명의 일 실시예에 따른 행 그룹들의 결정 방법을 나타내는 도면이다.

도 11을 참조하면, 서브 어레이의 경계 부분으로 갈수록 하나의 워드라인에 포함되는 불량 메모리 셀의 개수, 즉 불량 비트 카운트가 증가하는 것을 알 수 있다. 이 경우에는, 도 12에 예시된 바와 같이, 각각의 서브 어레이의 경계 부분에 상응하는 행 그룹에 포함되는 워드라인의 개수가 서브 어레이의 중심 부분에 상응하는 행 그룹에 포함되는 워드라인의 개수보다 작게 되도록 행 그룹들을 결정할 수 있다.

예를 들어, 서브 어레이의 경계 부분에 상응하는 행 그룹들(GROUP0, GROUP1, GROUP2, GROUP5, GROUP6, GROUP7)은 각각 하나의 워드라인을 포함하고, 서브 어레이의 중심 부분에 상응하는 행 그룹들(GROUP3, GROUP4)은 각각 253개의 워드라인들을 포함하도록 나머지들을 그룹화할 수 있다. 이와 같이, 불량 메모리 셀의 발생 확률이 높은 행 그룹에는 상대적으로 많은 리페어 자원을 할당함으로써 효율적인 리페어 동작을 수행할 수 있다.

도 13은 도 1의 리페어 제어 회로에 포함되는 행 매칭부의 일 예를 나타내는 도면이다.

도 13에는 블룸 필터의 구성을 이용한 행 매칭부(500b)가 도시되어 있다. 도 13을 참조하면, 행 매칭부(500b)는 어드레스 변환부(540), 블룸 필터 테이블(570) 및 신호 발생부(590)를 포함하여 구현될 수 있다.

블룸 필터 테이블(570)은 도 4를 참조하여 설명한 바와 같이 각각의 그룹 인덱스들에 매핑된 그룹 비트들을 저장한다. 행 그룹들에 각각 대응하는 복수의 그룹 비트들 중에서 불량 행 그룹들에 각각 대응하는 일부 그룹 비트들(그룹 인덱스: 0, 3, 4, 6, 7)을 제1 논리 값(예를 들어, "1")으로 기록하고 다른 그룹 비트들(그룹 인덱스: 1, 2, 5)을 제2 논리 값(예를 들어, "0")으로 기록하여 상기 그룹 비트들을 불량 그룹 정보(FGI)로서 저장할 수 있다.

어드레스 변환부(540)는 N 비트의 입력 행 어드레스(IRADD)를 포함하는 행 그룹을 나타내는 M 비트의 입력 그룹 어드레스(IGADD)를 발생한다. 행 어드레스의 그룹화에 따라서 입력 그룹 어드레스(IGADD)의 비트수 M은 입력 행 어드레스(IRADD)의 비트수 N보다 작도록 변환된다.

신호 발생부(590)는 블룸 필터 테이블(570)로부터 입력 그룹 어드레스(IGADD)에 대응하는 그룹 비트의 값을 추출하여 전술한 바와 같은 그룹 매치 신호(GMAT)를 발생한다. 예를 들어, 블룸 필터 테이블(570)은 입력 그룹 어드레스(IGADD)에 상응하는 그룹 비트의 논리 값이 불량 행 그룹임을 나타내는 경우에 활성화되는 히트 신호(HTB)를 발생할 수 있다. 그룹 매치 신호(GMAT)는 도 5 및 6을 참조하여 전술한 바와 같이 입력 행 어드레스(IRADD)를 포함하는 불량 행 그룹을 나타내는 복수의 비트 신호들(GMAT[0]~GMAT[k])을 포함할 수 있다. 신호 발생기(590)는 히트 신호(HTB)가 활성화된 경우에 그룹 매치 신호(GMAT)의 복수의 비트 신호들(GMAT[0]~GMAT[k]) 중 입력 그룹 어드레스(IGADD)에 상응하는 비트 신호를 활성화할 수 있다.

이와 같이, 행 어드레스들을 그룹화하여 작은 개수의 그룹 비트들을 불량 그룹 정보(FGI)로서 저장하고 이용함으로써 반도체 메모리 장치의 수율 및 집적도를 증가시키고 효율적인 리페어 동작을 수행할 수 있다.

도 14 및 15는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 도면들이다.

도 14를 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(11) 및 반도체 메모리 장치(12)를 포함한다. 메모리 콘트롤러(11)로부터의 어드레스(ADD) 및 코맨드(CMD)에 기초하여 반도체 메모리 장치(12)의 리드 동작 또는 라이트 동작이 수행되고, 리드 데이터 또는 라이트 데이터가 전송될 수 있다.

리페어 제어 회로(400)가 반도체 메모리 장치(1000) 내에 포함되는 도 1의 실시예와는 다르게, 도 14의 리페어 제어 회로(RCC)(400)는 메모리 콘트롤러(11) 내에 포함될 수 있다. 이 경우, 메모리 콘트롤러(11)는 리페어 제어 신호(RCTR)를 이용하여 반도체 메모리 장치(12) 내에 구비된 리던던시 메모리 셀들을 액세스할 수 있다.

도 15를 참조하면, 메모리 시스템(20)은 메모리 콘트롤러(21) 및 메모리 모듈(22)을 포함한다. 메모리 모듈(22)은 복수의 메모리 칩들(MEM)(23)과 이들의 각각에 대한 액세스를 제어하는 모듈 허브(24) 또는 버퍼 칩을 포함한다. 전술한 실시예들과 다르게, 도 15의 리페어 제어 회로(RCC)(400)는 모듈 허브(24)에 포함될 수 있다. 이 경우, 메모리 콘트롤러(21) 또는 모듈 허브(24)는 리페어 제어 신호(RCTR)를 이용하여 메모리 칩들(23) 내에 구비된 리던던시 메모리 셀들을 액세스할 수 있다.

도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 16을 참조하면, 모바일 시스템(1100)은 어플리케이션 프로세서(1110), 통신(Connectivity)부(1120), 사용자 인터페이스(1130), 불휘발성 메모리 장치(1140), 반도체 메모리 장치(1150) 및 파워 서플라이(1160)를 포함한다. 실시예에 따라, 모바일 시스템(1100)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(1110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(1120)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1120)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1120)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

메모리 장치(1150)는 어플리케이션 프로세서(1110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 장치(1150)는 본 발명의 실시예들에 따른 리페어 제어 회로(400)를 포함할 수 있다. 리페어 제어 회로(400)는 도 1을 참조하여 설명한 바와 같이 행 매칭부(RMB)(500) 및 열 매칭부(CMB)를 포함할 수 있다. 행 매칭부(500)는 불량 그룹 정보(FGI)를 저장하고, 입력 행 어드레스(IRADD) 및 저장된 불량 그룹 정보(FGI)에 기초하여 입력 행 어드레스(IRADD)를 포함하는 행 그룹의 불량 여부를 나타내는 그룹 매치 신호(GMAT)를 발생한다. 열 매칭부(600)는 불량 열 어드레스들(FCA)을 저장하고, 입력 열 어드레스(ICADD), 그룹 매치 신호(GMAT) 및 저장된 불량 열 어드레스들(FCA)에 기초하여 리페어 제어 신호(RCTR)를 발생한다.

예를 들어, 반도체 메모리 장치(1150)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리 또는 임의이 휘발성 메모리 장치일 수 있다. 불휘발성 메모리 장치(1140)는 모바일 시스템(1100)을 부팅하기 위한 부트 코드를 저장할 수 있다. 예를 들어, 불휘발성 메모리 장치(1140)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(1130)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1160)는 모바일 시스템(1100)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1100)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(1100) 또는 모바일 시스템(1100)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 17을 참조하면, 컴퓨팅 시스템(1200)은 프로세서(1210), 입출력 허브(1220), 입출력 컨트롤러 허브(1230), 적어도 하나의 메모리 모듈(1240) 및 그래픽 카드(1250)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1200)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(1210)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1210)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 112에는 하나의 프로세서(1210)를 포함하는 컴퓨팅 시스템(1200)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1200)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(1210)는 메모리 모듈(1240)의 동작을 제어하는 메모리 컨트롤러(1211)를 포함할 수 있다. 프로세서(1210)에 포함된 메모리 컨트롤러(1211)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1211)와 메모리 모듈(1240) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1240)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1211)는 입출력 허브(1220) 내에 위치할 수 있다. 메모리 컨트롤러(1211)를 포함하는 입출력 허브(1220)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(1240)은 메모리 컨트롤러(1211)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 본 발명의 실시예들에 따른 리페어 제어 회로는 전술한 바와 같이 메모리 콘트롤러(1211) 내에 포함되거나 각각의 메모리 모듈(1240)의 버퍼 칩에 포함될 수도 있다. 또한 본 발명의 실시예들에 따른 리페어 제어 회로는 메모리 모듈(1240)에 포함된 복수의 반도체 메모리 장치들마다 각각 포함될 수도 있다. 입출력 허브(1220)는 그래픽 카드(1250)와 같은 장치들과 프로세서(1210) 사이의 데이터 전송을 관리할 수 있다.

입출력 허브(1220)는 다양한 방식의 인터페이스를 통하여 프로세서(1210)에 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 프로세서(1210)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 17에는 하나의 입출력 허브(1220)를 포함하는 컴퓨팅 시스템(1200)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1200)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(1220)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1220)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(1250)는 AGP 또는 PCIe를 통하여 입출력 허브(1220)와 연결될 수 있다. 그래픽 카드(1250)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1250)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1220)는, 입출력 허브(1220)의 외부에 위치한 그래픽 카드(1250)와 함께, 또는 그래픽 카드(1250) 대신에 입출력 허브(1220)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1220)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1220)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(1230)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1230)는 내부 버스를 통하여 입출력 허브(1220)와 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 입출력 컨트롤러 허브(1230)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(1230)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1230)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(1210), 입출력 허브(1220) 및 입출력 컨트롤러 허브(1230)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1210), 입출력 허브(1220) 또는 입출력 컨트롤러 허브(1230) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

본 발명은 리페어 동작이 필요한 임의의 반도체 메모리 장치 및 이를 포함하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

1. 반도체 메모리 장치의 리페어 동작을 제어하기 위한 리페어 제어 회로로서,
   복수의 워드라인들에 대한 행 어드레스들을 그룹화한 복수의 행 그룹들 중에서 불량 메모리 셀들에 대한 불량 행 어드레스들 중 적어도 하나를 포함하는 불량 행 그룹들을 나타내는 불량 그룹 정보를 저장하고, 입력 행 어드레스 및 상기 불량 그룹 정보에 기초하여 상기 입력 행 어드레스를 포함하는 불량 행 그룹을 나타내는 그룹 매치 신호를 발생하는 행 매칭부; 및
   상기 불량 메모리 셀들에 대한 불량 열 어드레스들을 저장하고, 입력 열 어드레스, 상기 그룹 매치 신호 및 상기 불량 열 어드레스들에 기초하여 상기 리페어 동작의 수행 여부를 나타내는 리페어 제어 신호를 발생하는 열 매칭부를 포함하는 반도체 메모리 장치의 리페어 제어 회로.
2. 제1 항에 있어서,
   상기 행 매칭부는 상기 불량 행 그룹들을 나타내는 불량 그룹 어드레스들을 상기 불량 그룹 정보로서 저장하고,
   상기 불량 그룹 어드레스들의 각각의 비트수는 상기 불량 행 어드레스들의 각각의 비트수보다 작은 것을 특징으로 하는 반도체 메모리 장치의 리페어 제어 회로.
3. 제2 항에 있어서,
   상기 불량 그룹 어드레스들은 상기 불량 행 어드레스들을 해싱 함수(hashing function)를 이용하여 변환한 해싱 값들에 상응하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 제어 회로.
4. 제2 항에 있어서,
   상기 불량 그룹 어드레스들은 상기 불량 행 어드레스들을 기준 값으로 나눈 나머지들을 그룹화하여 결정되고,
   상기 기준 값은 메모리 셀 어레이에 포함되는 복수의 서브 어레이들의 각각의 워드라인들의 개수에 상응하고,
   상기 각각의 서브 어레이의 경계 부분에 상응하는 행 그룹에 포함되는 워드라인의 개수는 상기 서브 어레이의 중심 부분에 상응하는 행 그룹에 포함되는 워드라인의 개수보다 작은 것을 특징으로 하는 반도체 메모리 장치의 리페어 제어 회로.
5. 제2 항에 있어서, 상기 행 매칭부는,
   상기 불량 그룹 어드레스들을 저장하는 그룹 어드레스 저장부;
   상기 입력 행 어드레스를 포함하는 행 그룹을 나타내는 입력 그룹 어드레스를 발생하는 어드레스 변환부; 및
   상기 입력 그룹 어드레스를 상기 불량 그룹 어드레스들과 비교하여 상기 그룹 매치 신호를 발생하는 그룹 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 제어 회로.
6. 제1 항에 있어서,
   상기 행 매칭부는 상기 행 그룹들에 각각 대응하는 복수의 그룹 비트들 중에서 상기 불량 행 그룹들에 각각 대응하는 일부 그룹 비트들을 제1 논리 값으로 기록하고 다른 그룹 비트들을 제2 논리 값으로 기록하여 상기 그룹 비트들을 상기 불량 그룹 정보로서 저장하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 제어 회로.
7. 제7 항에 있어서, 상기 행 매칭부는,
   상기 그룹 비트들을 저장하는 블룸 필터 테이블;
   상기 입력 행 어드레스를 포함하는 행 그룹을 나타내는 입력 그룹 어드레스를 발생하는 어드레스 변환부; 및
   상기 블룸 필터 테이블로부터 상기 입력 그룹 어드레스에 대응하는 그룹 비트의 값을 추출하여 상기 그룹 매치 신호를 발생하는 신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 제어 회로.
8. 제1 항에 있어서, 상기 열 매칭부는,
   상기 불량 열 어드레스들을 저장하고, 상기 그룹 매치 신호에 응답하여 상기 입력 행 어드레스를 포함하는 불량 행 그룹에 상응하는 상기 불량 열 어드레스들을 출력하는 열 어드레스 저장부; 및
   상기 입력 열 어드레스를 상기 열 어드레스 저장부로부터 출력되는 상기 불량 열 어드레스들과 비교하여 상기 리페어 제어 신호를 발생하는 열 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 제어 회로.
9. 복수의 워드라인들과 복수의 노말 비트라인들에 결합된 복수의 메모리 셀들 및 상기 워드라인들과 하나 이상의 리던던시 비트라인들에 결합된 복수의 리던던시 메모리 셀들을 포함하는 메모리 셀 어레이;
   입력 행 어드레스에 기초하여 상기 워드라인들 중 하나를 선택하는 행 선택 회로;
   입력 열 어드레스에 기초하여 상기 노말 비트라인들 중에서 하나를 선택하고, 리페어 동작시 리페어 제어 신호에 기초하여 상기 리던던시 비트라인들 중에서 하나를 선택하는 열 선택 회로; 및
   상기 워드라인들에 대한 행 어드레스들을 그룹화한 복수의 행 그룹들 중에서 불량 메모리 셀들에 대한 불량 행 어드레스들 중 적어도 하나를 포함하는 불량 행 그룹들을 나타내는 불량 그룹 정보 및 상기 불량 메모리 셀들에 대한 불량 열 어드레스들을 저장하고, 상기 입력 행 어드레스, 상기 입력 열 어드레스, 상기 불량 그룹 정보 및 상기 불량 열 어드레스들에 기초하여 상기 리페어 제어 신호를 발생하는 리페어 제어 회로를 포함하는 반도체 메모리 장치.
10. 제9 항에 있어서,
    서로 다른 행 그룹들에 포함되고 서로 다른 노말 비트라인들에 결합된 상기메모리 셀들을 하나의 리던던시 비트라인에 결합된 상기 리던던시 메모리 셀들로 대체하는 것을 특징으로 하는 반도체 메모리 장치.

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