JP6202972B2 - メモリシステム及びそれの読み出し校正方法 - Google Patents

Description

本発明は、半導体メモリ装置に係り、さらに具体的には、不揮発性メモリ装置を含むメモリシステムに関する。

半導体メモリは、一般的に、衛星から消費者電子技術までの範囲に属するマイクロプロセッサに基づいたアプリケーション及びコンピュータのようなデジタルロジック設計の最も必須的なマイクロ電子素子である。したがって、高集積度と高速な動作速度のための縮小（ｓｃａｌｉｎｇ）を通じて得られるプロセスの向上及び技術開発を含んだ半導体メモリの製造技術の進歩は、他のデジタルロジック系列の性能基準を確立するのに役立つ。

半導体メモリ装置は、大きく、揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、ロジック情報は、スタティックＲＡＭの場合、双安定フリップフロップのロジック状態を設定することにより、またはダイナミックランダムアクセスメモリの場合、キャパシタの充電を通じて格納される。揮発性半導体メモリ装置の場合、電源が印加される間、データが格納されて読み出され、電源が遮断されれば、データを失う。

ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＰＲＡＭなどのような不揮発性半導体メモリ装置は、電源が遮断されてもデータを格納することができる。不揮発性メモリのデータ格納状態は、使用される製造技術によって永久的、または再プログラム可能である。不揮発性半導体メモリ装置は、コンピュータ、航空電子工学、通信、消費者電子技術産業のような広い範囲の応用で、プログラム及びマイクロコードの格納のために使用されている。高速で、再プログラム可能な不揮発性メモリを要求するシステムで、不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置でも使用可能である。さらに、応用指向の仕事のためのパフォーマンスを最適化させるためにいくつかの追加のロジック回路を含む特定のメモリ構造が開発されている。

不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ、及びＥＰＲＯＭは、システム自体で消去と書き込みが自由ではなくて、一般ユーザが記憶内容を更新することは容易ではない。これに対し、ＥＥＰＲＯＭ、ＰＲＡＭなどの不揮発性半導体メモリ装置は、電気的に消去と書き込みが可能なので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡大している。

米国特許出願公開第２０１１／０２２２３４２号明細書 米国特許出願公開第２０１０／００８８５７４号明細書 米国特許出願公開第２０１０／０３２２００７号明細書 米国特許出願公開第２０１０／００１００４０号明細書 米国特許出願公開第２０１０／００６２７１５号明細書 米国特許出願公開第２０１０／０１９９０８１号明細書 米国特許出願公開第２０１０／０３０９２３７号明細書 米国特許出願公開第２０１０／０３１５３２５号明細書 米国特許第７５２９１２４号明細書 米国特許第６８５８９０６号明細書 米国特許出願公開第２００４／０１６９２３８号明細書 米国特許出願公開第２００６／０１８０８５１号明細書 韓国特許第６７３０２０号明細書

本発明の目的は、ホストのタイムアウトを防止することができるメモリシステムを提供することにある。

本発明の一特徴は、セルあたりｍビットのデータが格納されるメモリブロックで構成された第１メモリ領域とセルあたりｎビットのデータが格納されるメモリブロックで構成された第２メモリ領域とを含む不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されたメモリ制御器とを含み、読み出し動作の時に選択された前記第２メモリ領域のメモリブロックが読み出し校正動作の対象として決められた場合、前記メモリ制御器は、前記読み出し校正動作の対象となる第２メモリ領域のメモリブロックの有効データのすべてが前記第１メモリ領域のメモリブロックのうちの少なくとも一つ以上のメモリブロックにプログラムされる時、前記第２メモリ領域のメモリブロックに対する読み出し校正動作を完了したと処理するメモリシステムを提供することにある。

例示的な実施形態において、前記メモリ制御器は、ホストの書き込み要請の時に前記読み出し校正動作の少なくとも一部を実行する。
例示的な実施形態において、前記メモリ制御器は、ホストによって要請された書き込み動作が完了した後、前記読み出し校正動作の少なくとも一部を実行する。
例示的な実施形態において、前記読み出し校正動作の対象となる前記第２メモリ領域のメモリブロックの有効データのうち、前記要請された書き込み動作の時、移動するデータの量は、ホストによって要請された書き込み動作が完了した後、前記ホストのタイムアウト区間のうち、残った時間を考慮して決められる。
例示的な実施形態において、書き込み動作が要請される時、前記読み出し校正動作の対象となる前記第２メモリ領域のメモリブロックの有効データのうち、前記第１メモリ領域の一つのメモリブロックの格納容量に対応するデータは、前記第１メモリ領域のメモリブロックに移動する。

例示的な実施形態において、前記少なくとも一つ以上のメモリブロックに格納されたデータは、前記メモリ制御器のバックグラウンド動作の時に前記第２メモリ領域のメモリブロックのうちの一つのメモリブロックに移動する。
例示的な実施形態において、前記少なくとも一つ以上のメモリブロックのうち、空の格納空間を有するメモリブロックを除いた残りのメモリブロックに格納されたデータは、前記メモリ制御器のバックグラウンド動作の時、前記第１メモリ領域のメモリブロックのうちデータで完全に満たされたメモリブロックのデータと共に前記第２メモリ領域のメモリブロックのうちで選択されたメモリブロックに移動し、前記第２メモリ領域の選択されたメモリブロックは、オープンワードラインを含まない。
例示的な実施形態において、前記ｍビットのデータは、１ビットのデータであり、前記ｎビットのデータは、３ビットのデータである。

例示的な実施形態において、前記メモリ制御器は、読み出し動作の時、読み出し校正動作の対象として決められた前記第２メモリ領域のメモリブロックを示すキュー情報を格納するバッファメモリを含む。
例示的な実施形態において、書き込み動作が要請されるたびに、前記メモリ制御器は、ホストのタイムアウト条件を回避するように、前記バッファメモリのキュー情報に対応する前記第２メモリ領域のメモリブロックに対する前記読み出し校正動作を時分割方式で行う。
例示的な実施形態において、前記読み出し校正動作の対象となる前記第２メモリ領域のメモリブロックの有効データのうち、前記第１メモリ領域の一つのメモリブロックの格納容量に対応するデータは、前記書き込み動作が要請された時、前記第１メモリ領域のメモリブロックに移動する。

例示的な実施形態において、前記メモリ制御器は、前記第２メモリ領域のメモリブロックに読み出されたデータの訂正できないエラーに対するソフトウェアエラー訂正動作を実行し、前記第２メモリ領域のメモリブロックに読み出されたデータのエラーがソフトウェアエラー訂正を通じて訂正される時、前記キュー情報を前記バッファメモリに格納する。
例示的な実施形態において、前記メモリ制御器は、前記第２メモリ領域のメモリブロックに読み出されたデータが訂正できない場合、読み出しリトライ動作を実行し、前記読み出しリトライ動作を通じて前記第２メモリ領域のメモリブロックに読み出されたデータが訂正可能である時、前記キュー情報を前記バッファメモリに格納する。
例示的な実施形態において、前記メモリ制御器は、前記第２メモリ領域のメモリブロックに読み出されたデータのエラービットの数が基準を超えた時、前記キュー情報を前記バッファメモリに格納する。

本発明の別の特徴は、セルあたりｍビットのデータが格納される第１メモリブロックとセルあたりｎビットのデータが格納される第２メモリブロックとを含む不揮発性メモリ装置を制御するメモリ制御器の読み出し校正方法を提供する。読み出し校正方法は、読み出し校正動作の対象となる第２メモリブロックが存在するか否かを判別し、読み校正動作の対象となる第２メモリブロックが存在する場合、前記第２メモリブロックの有効なデータを前記第１メモリブロックのうちの少なくとも一つ以上のメモリブロックにプログラムすることによって、前記読み出し校正動作を完了したと処理することを含む。

例示的な実施形態において、読み出し校正動作の対象となる第２メモリブロックに対する読み出し校正動作は、ホストのタイムアウト条件を回避するように時分割方式で実行される。
例示的な実施形態において、前記読み出し校正動作の少なくとも一部は、書き込み動作が要請される時に実行される。
例示的な実施形態において、前記読み出し校正動作の少なくとも一部は、ホストによって要請された書き込み動作が完了した後に実行される。

例示的な実施形態において、読み出し校正動作の対象となる前記第２メモリブロックの有効データのうち、ホストによって要請された書き込み動作の時移動されるデータの量は、前記書き込み動作が完了した後、前記ホストのタイムアウト区間のうち、残った時間を考慮して決められる。
例示的な実施形態において、読み出し校正動作の対象となる前記第２メモリブロックの有効データのうち、第１メモリブロックの格納容量に対応するデータは、書き込み動作が要請される時、前記第１メモリブロックに移動する。
例示的な実施形態において、前記少なくとも一つ以上のメモリブロックに格納されたデータは、前記メモリ制御器のガーベッジコレクションの動作の時に前記第２メモリブロックのうちの一つのメモリブロックに移動する。

例示的な実施形態において、前記少なくとも一つ以上のメモリブロックのうち、空の格納空間を有するメモリブロックを除いた残りのメモリブロックに格納されたデータは、前記メモリ制御器のガーベッジコレクションの動作の時に前記第１メモリブロックのうち、データで完全に満たされたメモリブロックのデータと共に前記第２メモリブロックのうち選択されたメモリブロックに移動し、選択された前記第２メモリブロックは、オープンワードラインを含まない。
例示的な実施形態において、前記ｍビットのデータは、１ビットのデータであり、前記ｎビットのデータは、３ビットのデータである。
例示的な実施形態において、前記メモリ制御器から提供されるデータは、バッファプログラム動作により前記第１メモリブロックに格納され、前記第１メモリブロックに格納されたデータは、メインプログラム動作により前記第２メモリブロックに格納される。

本発明のもう一つの特徴は、セルあたりｍビットのデータが格納される第１メモリブロックとセルあたりｎビットのデータが格納される第２メモリブロックとを含む不揮発性メモリ装置を制御するメモリ制御器の動作方法を提供する。動作方法は、第２メモリブロックから読み出されたデータのエラーが読み出し校正動作を決めるための基準を超えた時に、前記第２メモリブロックが読み出し校正動作の対象であることを示すキュー情報を格納し、ホストの要請の時、前記キュー情報に基づいて、読み出し校正動作の対象となる第２メモリブロックが存在するか否かを判別し、読み出し校正動作の対象となる第２メモリブロックが存在する時、前記第２メモリブロックの有効なデータを前記第１メモリブロックのうちの少なくとも一つ以上のメモリブロックにプログラムし、ガーベッジコレクションの際、前記少なくとも一つ以上のメモリブロックに格納されたデータを前記第２メモリブロックのうちの一つのメモリブロックにプログラムすることを含み、前記読み出し校正動作は、前記第２メモリブロックの有効なデータを前記第１メモリブロックのうちの少なくとも一つ以上のメモリブロックにプログラムすることによって完了したと処理される。

例示的な実施形態において、読み出し校正動作の対象となる第２メモリブロックが存在するか否かを判別するのは、ホストの書き込み要請の時に行われる。
例示的な実施形態において、前記少なくとも一つ以上のメモリブロックのうち、空の格納空間を有するメモリブロックを除いた残りのメモリブロックに格納されたデータは、前記ガーベッジコレクションの際、前記第１メモリブロックのうちデータで完全に満たされたメモリブロックのデータと共に前記第２メモリブロックのうち選択されたメモリブロックに移動し、前記第２メモリブロックの選択されたメモリブロックは、オープンワードラインを含まない。
例示的な実施形態において、前記ｍビットのデータは、１ビットのデータであり、前記ｎビットのデータは、３ビットのデータである。
例示的な実施形態において、前記第２メモリブロックから読み出されたデータは、ＬＳＢページデータ、ＣＳＢページデータ、またはＭＳＢページデータである。

本発明によれば、ホストのタイムアウトを防止すると共に、ＴＬＣブロックでオープンワードラインが発生することを防止することができる。

本発明に係る再プログラミング方式により実行されるメインプログラム動作を示す図である。 本発明の例示的な実施形態に係るメモリシステムを概略的に示すブロック図である。 図２に示したメモリ制御器を概略的に示すブロック図である。 図２に示した不揮発性メモリ装置を概略的に示すブロック図である。 図４に示したメモリセルアレイを概略的に示すブロック図である。 本発明の例示的な実施形態に係るマルチビットメモリ装置の第１及び第２メモリ領域に対する様々な組み合わせを説明するための図である。 本発明の例示的な実施形態に係るマルチビットメモリ装置の第１及び第２メモリ領域に対する様々な組み合わせを説明するための図である。 本発明の例示的な実施形態に係るマルチビットメモリ装置の第１及び第２メモリ領域に対する様々な組み合わせを説明するための図である。 本発明の例示的な実施形態に係るマルチビットメモリ装置の第１及び第２メモリ領域に対する様々な組み合わせを説明するための図である。 本発明の例示的な実施形態に係るメモリシステムの読み出し方法を示すフローチャートである。 本発明の例示的な実施形態に係る読み出し校正動作を示す図である。 本発明の例示的な実施形態に係る読み出し校正動作を示す図である。 読み出し校正動作によって生成されたＳＬＣブロックのデータがＴＬＣブロックに格納される例を示す図である。 本発明の別の例示的な実施形態に係るメモリシステムの読み出し方法を示すフローチャートである。 本発明のさらに別の例示的な実施形態に係るメモリシステムの読み出し方法を示すフローチャートである。 本発明の例示的な実施形態に係るメモリシステムの読み出し校正方法を示すブロック図である。 本発明の実施形態に係るコンピューティングシステムを概略的に示すブロック図である。 本発明の実施形態に係る半導体ドライブを概略的に示すブロック図である。 図１４に示した半導体ドライブを利用したストレージを概略的に示すブロック図である。 図１４に示した半導体ドライブを利用したストレージサーバを概略的に示すブロック図である。 本発明に係るＭｏｖｉＮＡＮＤを概略的に示すブロック図である。 本発明に係る通信装置を概略的に示すブロック図である。 本発明の実施形態に係る半導体ドライブが適用されるシステムを概略的に示す図である。 本発明の実施形態に係るメモリカードを概略的に示すブロック図である。 本発明の実施形態に係るデジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）を概略的に示すブロック図である。 図２１のメモリカードが使用される様々な応用分野を示す図である。

本発明の利点及び特徴、そしてそれを達成する方法は、添付の図面とともに実施形態を通じて詳細に説明される。しかし、本発明は、ここに説明される実施形態に限定されず、他の形態への具体化も可能である。本実施形態は、本発明が属する技術分野における通常の知識を有する者に本発明の技術的思想を容易に実施できる程度に詳細に説明するためだけに提供されるものである。
図面において、本発明の実施形態は、図示された特定の形態に限定されず、明確性のために誇張されている。また、明細書の全体にわたって同一の参照番号として表示された部分は、同一の構成要素を示す。

本明細書で「及び／または」という表現は、前後に並べた構成要素の中で少なくとも一つを含む意味として使われる。また、「接続される／結合される」という表現は、他の構成要素に直接接続するか、または他の構成要素を介して間接的に接続されることを含む意味として使われる。本明細書で、単数として使われた用語は、それについての単数であることを示す明白な背景に関する言及がない限り、複数も含むものである。また、本明細書で使われる「含む」に言及された構成要素、段階、動作及び素子は、１つまたはそれ以上の他の構成要素、段階、動作、素子及び装置の存在または付加を意味する。

各メモリセルに格納されるデータビットの数が増加するにつれて（または、一つのワードラインに対応するページ（または、ページデータ）の数が増加するにつれて）、様々なプログラミング技術が提案されている。例えば、オンチップバッファプログラム方法は、マルチビットメモリ装置を含むメモリシステムに適用されている。オンチップバッファプログラム方法が使われることによって、メモリシステムのメモリ制御器内に備えられたバッファメモリのサイズを減らすことが可能である。オンチップバッファプログラム方法は、メモリ制御器のバッファメモリに一時格納されたデータをマルチビットメモリ装置の第１メモリ領域にプログラムすることと、マルチビットメモリ装置の第１メモリ領域に格納されたデータをマルチビットメモリ装置の第２メモリ領域にプログラムすることとを含む。バッファメモリに一時格納されたデータをマルチビットメモリ装置の第１メモリ領域にプログラムする動作を“バッファプログラム動作”といい、マルチビットメモリ装置の第１メモリ領域に格納されたデータをマルチビットメモリ装置の第２メモリ領域にプログラムする動作を“メインプログラム動作”という。すなわち、オンチップバッファプログラム方法は、バッファプログラム動作とメインプログラム動作とを含む。マルチビットメモリ装置は、第１及び第２メモリ領域の以外のメモリ領域をさらに含むことができる。

例えば、バッファプログラム動作は、第１メモリ領域に対する最小プログラム単位に対応するデータがメモリ制御器のバッファメモリに集められる時に行われ、メインプログラム動作は、第２メモリ領域に対する最小プログラム単位に対応するデータがマルチビットメモリ装置の第１メモリ領域に集められる時、または第１メモリ領域の使用可能な格納空間が不足する時に行われる。ここで、第１メモリ領域の最小プログラム単位に対応するデータは、１ページのデータであり、第２メモリ領域の最小プログラム単位に対応するデータは、複数のページのデータである。複数のページの数は、セルあたりのビット数に応じて決められる。例えば、セルあたりのビット数が３の場合、第２メモリ領域に対する最小プログラム単位に対応するデータは、３ページのデータである。第１及び第２メモリ領域の各々に対する最小プログラム単位はここに開示されたことに限定されない。上述の説明によると、第１メモリ領域の最小プログラム単位に対応するデータがバッファメモリに集められるたびに、バッファメモリのデータがマルチビットメモリ装置の第１メモリ領域にプログラムされ、その結果、バッファメモリのサイズを小さくすることが可能である。

オンチップバッファプログラム方法を採用するメモリシステムにおいて、メインプログラム動作は、様々なプログラミング方式を用いて実行される。例えば、メインプログラム動作は、再プログラム方式に基づいて行われる。以下、再プログラム方式を用いたメインプログラム動作を図１を参照して詳細に説明する。
図１は、本発明に係る再プログラミング方式により実行されるメインプログラム動作を示す図である。図１は、３ビットデータ（または、ＬＳＢページのデータ、ＣＳＢページのデータ、ＭＳＢページのデータで構成される３ページのデータ）が再プログラム方式によってプログラムされる例を示す。しかし、再プログラム方式は３ビットデータに限定されない。再プログラム方式は、第１プログラム段階、第２プログラム段階、及び第３プログラム段階を含み、これは、以下詳細に説明する。

第１プログラム段階は、各メモリセルが８つの状態Ｅ、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ１６、Ｐ１７のうち３ビットのデータに対応する状態を有するように行われる。８つの状態Ｅ、Ｐ１１〜Ｐ１７は、図１に示すように、読み出しマージンなしに互いに隣接することができる。すなわち、第１プログラム段階では、３ビットのデータが概略的にプログラムされる。ここで、３ビットのデータは、バッファプログラム動作により、第１メモリ領域にプログラムされたデータであり、第１プログラム段階で、第１メモリ領域から読み出される。

例示的な実施形態において、第１プログラミング段階は、プログラムループの繰り返しの時にプログラム電圧が一定の増加分だけ増加する増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）技術に基づいて行われる。
例示的な実施形態において、第１プログラミング段階は検証動作を含む。検証動作の時、少なくとも一つのプログラム状態のみに対して検証動作を実行することができる。例えば、第１プログラミング段階で、プログラム状態Ｐ１２、Ｐ１４、Ｐ１６の検証動作が実行される一方、プログラム状態Ｐ１１、Ｐ１３、Ｐ１５、Ｐ１７の検証動作は実行されない。つまり、プログラム状態Ｐ１２、Ｐ１４、Ｐ１６が検証パスされれば、第１プログラミング段階は終了する。

第２プログラミング段階は、第１プログラミング段階を通じて形成された概略的な状態（ｒｏｕｇｈ ｓｔａｔｅｓ）Ｐ１１〜Ｐ１７をより細密な状態Ｐ２１〜Ｐ２７に再プログラムするために行われる。ここで、状態Ｐ２１〜Ｐ２７は、図１に示すように、所定の読み出しマージンを有するように隣接することができる。つまり、第２プログラミング段階では、第１プログラミング段階でプログラムされた３ビットのデータが再プログラムされる。上述のように、第２プログラミング段階で使われる３ビットのデータは、第１プログラミング段階で使われたものと同様であり、第１メモリ領域から再び読み出される。図１に示すように、第１プログラミング段階の状態Ｐ１１は、第２プログラミング段階の状態Ｐ２１に再プログラムされる。これは、第２プログラミング段階の状態Ｐ２１に対応する閾値電圧のばらつきが第１プログラミング段階の状態Ｐ１１に対応する閾値電圧のばらつきより狭く形成されるようにする。すなわち、第２プログラミング段階の状態Ｐ２１を検証するための検証電圧ＶＲ２１は、第１プログラミング段階の状態Ｐ１１を検証するための検証電圧ＶＲ１１より高い。

例示的な実施形態において、第２プログラミング段階は、ＩＳＰＰ技術に基づいて行われる。
例示的な実施形態において、第２プログラミング段階は、検証動作を含む。検証動作はすべてのプログラム状態に対して行われる。すべてのプログラム状態Ｐ２１〜Ｐ２７が検証パスされれば、第２プログラミング段階は終了する。

第３プログラム段階は、第２プログラミング段階でプログラムされた状態Ｐ２１〜Ｐ２７をより細密な状態Ｐ３１〜Ｐ３７に再プログラムするために行われる。
ここで、状態Ｐ３１〜Ｐ３７は、図１に示すように、第２プログラミング段階の読み出しマージンより大きい読み出しマージンを有するように隣接することができる。すなわち、第３プログラム段階では、第２プログラミング段階でプログラムされた３ビットのデータが再プログラムされる。上述のように、第３プログラム段階で使われる３ビットのデータは、第１及び第２プログラミング段階で使われたものと同様であり、第１メモリ領域から再び読み出される。第３プログラミング段階が行われることによって、第２プログラミング段階の状態Ｐ２１は、第３プログラム段階の状態Ｐ３１に再プログラムされる。これは、第３プログラム段階の状態Ｐ３１に対応する閾値電圧のばらつきが第２プログラミング段階の状態Ｐ２１に対応する閾値電圧のばらつきより狭くする。すなわち、第３プログラム段階の状態３１を検証するための検証電圧ＶＲ３１が第２プログラミング段階の状態Ｐ２１を検証するための検証電圧ＶＲ２１より高い。

例示的な実施形態において、第３プログラム段階は、ＩＳＰＰ技術に基づいて行われる。
例示的な実施形態において、第３プログラム段階では、すべてのプログラム状態に対して検証動作が実行される。すべてのプログラム状態Ｐ３１〜Ｐ３７が検証パスされれば、第３プログラム段階は終了する。

本発明は、第１プログラミング段階で、３ビットのデータがプログラムされることに限定されない。本発明の第１プログラミング段階で、２ビットのデータがプログラムされることも可能である。２ビットのデータに対する第１プログラミング段階が完了した後、１ビットのデータをプログラムするために、第２プログラミング段階を行うことができる。その後、目標閾値電圧のばらつきを得るための第３プログラミング段階を行うことができる。上述のプログラムの方法は、特許文献１に掲載されている。

図１に示した３ビットプログラム動作が３ステップ再プログラミング方式によって実行される例を説明した。しかし、本発明は、３ビットプログラム動作が３ステップ再プログラミングによって実行されることに限定されない。本発明に係る再プログラミング方式により実行されるプログラム動作は、格納されるデータ値に対応する閾値電圧のばらつきの幅を狭くするため（または、閾値電圧のばらつきを正確に制御するため）の３つのプログラミング段階で構成することができる。

図２は、本発明の例示的な実施形態に係るメモリシステムを概略的に示すブロック図である。
図２を参照すると、本発明の実施形態に係るメモリシステム１０００は、メモリ制御器１２００と、マルチビットメモリ装置として不揮発性メモリ装置１４００とを含む。メモリ制御器１２００は、外部（例えば、ホスト）からの要請（例えば、書き込み要請、読み出し要請等）に応答して不揮発性メモリ装置１４００を制御する。メモリ制御器１２００は、外部からの要請なしに内部的な要請（例えば、サドンパワーオフ（Ｓｕｄｄｅｎ Ｐｏｗｅｒ Ｏｆｆ）に係る動作、ウエアレベリング動作、読み出し校正（ｒｅａｄ ｒｅｃｌａｉｍ）動作など）に応じて不揮発性メモリ装置１４００を制御する。メモリ制御器１２００の内部的な要請に対応する動作は、ホストからの要請が処理された後、ホストのタイムアウト区間内で行われる。または、メモリ制御器１２００の内部的な要請に対応する動作は、メモリ制御器１２００の遊休時間に行われる。不揮発性メモリ装置１４００は、メモリ制御器１２００の制御に応答して動作し、データの情報を格納する一種の格納媒体として使用される。格納媒体は、一つ以上のメモリチップで構成することができる。不揮発性メモリ装置１４００とメモリ制御器１２００は、一つ以上のチャネルを介して通信する。不揮発性メモリ装置１４００は、例えば、ＮＡＮＤフラッシュメモリ装置を含む。

メモリシステム１０００は、上述のオンチップバッファプログラム（ＯＢＰ）技術を使用する。以下で説明するように、不揮発性メモリ装置１４００は、第１メモリ領域と第２メモリ領域とを有するメモリセルアレイを含む。例示的な実施形態において、第１メモリ領域は、セルあたり１ビットのデータを格納するメモリブロックで構成され、第２メモリ領域は、セル当たり３ビットのデータを格納するメモリブロックで構成される。第１メモリ領域及び第２メモリ領域の各々のセルあたりのビット数は、ここに開示されたものに限定されない。例えば、第１メモリ領域のセルあたりのビット数は、第２メモリ領域のセルあたりのビット数より少ない。メモリ制御器１２００は、第２メモリ領域に含まれたメモリブロックのうちのいずれか一つのメモリブロックから読み出されたデータのエラービットの数が基準を超えたか否かに応じて読み出し校正動作（ｒｅａｄ ｒｅｃｌａｉｍ ｏｐｅｒａｔｉｏｎ）を実行する。本発明の読み出し校正動作によると、第２メモリ領域に含まれたメモリブロックに格納されたデータは、第２メモリ領域に含まれたメモリブロックに移動されるのではなく、第１メモリ領域に格納されたメモリブロックに移動する。本発明の場合、第２メモリ領域に含まれたメモリブロックに格納されたデータのすべてが第１メモリ領域に含まれたメモリブロックに移動すれば、第２メモリ領域に含まれたメモリブロックに係る読み出し校正動作は終了する。これは以後詳細に説明する。

図３は、図２に示したメモリ制御器を概略的に示すブロック図である。図３を参照すると、メモリ制御器１２００は、第１インターフェースとして、ホストインターフェース１２１０と、第２インターフェースとしてメモリインターフェース１２２０と、中央処理装置１２３０と、バッファメモリ１２４０と、ＥＣＣ回路１２５０とを含む。

ホストインターフェース１２１０は、外部（または、ホスト）とインターフェースするように構成される。メモリインターフェース１２２０は、図２に示した不揮発性メモリ装置１４００とインターフェースするように構成される。ＣＰＵ１２３０は、メモリ制御器１２００の全体的な動作を制御するように構成される。例えば、ＣＰＵ１２３０は、フラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ：ＦＴＬ）のようなファームウェアを運用するように構成される。ＦＴＬは、様々な機能を実行する。例えば、ＦＴＬは、アドレスマッピング動作、読み出し校正動作、エラー訂正動作などを実行する様々な階層を含む。バッファメモリ１２４０は、ホストインターフェース１２１０を通じて外部に伝達されるデータを一時的に格納するために使用される。バッファメモリ１２４０は、メモリインターフェース１２２０を通じて不揮発性メモリ装置１４００から伝達されるデータを一時的に格納するために使用される。バッファメモリ１２４０は、不揮発性メモリ装置１４００を制御するために必要な情報（例えば、読み出し校正動作を必要とするソースメモリブロックを示す情報、アドレスマッピング情報など）を格納するために使用される。例えば、バッファメモリ１２４０は、ＤＲＡＭ、ＳＲＡＭ、またはＤＲＡＭとＳＲＡＭの組み合わせで構成することができる。しかし、バッファメモリ１２４０として使用されるメモリ装置は、ここに開示されたものに限定されない。ＥＣＣ回路１２５０は、不揮発性メモリ装置１４００に格納されるデータを符号化するように、そして不揮発性メモリ装置１４００から読み出されたデータを復号化するように構成される。

例示的な実施形態において、メモリ制御器１２００は、図示しないが、不揮発性メモリ装置１４００に格納されるデータをランダム化するように、不揮発性メモリ装置１４００から読み出されたデータをランダム化しないように構成されたランダマイザをさらに含む。ランダマイザの一例が特許文献２に掲載されている。

例示的な実施形態において、ホストインターフェース１２１０は、コンピュータバス標準、ストレージバス標準、ｉＦＣＰＰｅｒｉｐｈｅｒａｌバス標準などのうちの一つ以上の組み合わせで構成することができる。コンピュータバス標準（ｃｏｍｐｕｔｅｒ ｂｕｓ ｓｔａｎｄａｒｄｓ）は、Ｓ−１００ｂｕｓ、Ｍｂｕｓ、Ｓｍｂｕｓ、Ｑ−Ｂｕｓ、ＩＳＡ、Ｚｏｒｒｏ ＩＩ、Ｚｏｒｒｏ ＩＩＩ、ＣＡＭＡＣ、ＦＡＳＴＢＵＳ、ＬＰＣ、ＥＩＳＡ、ＶＭＥ、ＶＸＩ、ＮｕＢｕｓ、ＴＵＲＢＯｃｈａｎｎｅｌ、ＭＣＡ、Ｓｂｕｓ、ＶＬＢ、ＰＣＩ、ＰＸＩ、ＨＰ ＧＳＣｂｕｓ、ＣｏｒｅＣｏｎｎｅｃｔ、ＩｎｆｉｎｉＢａｎｄ、ＵＰＡ、ＰＣＩ−Ｘ、ＡＧＰ、ＰＣＩｅ、Ｉｎｔｅｌ ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ、Ｈｙｐｅｒ Ｔｒａｎｓｐｏｒｔなどを含む。ストレージバス標準（Ｓｔｏｒａｇｅ ｂｕｓ ｓｔａｎｄａｒｄｓ）は、ＳＴ−５０６、ＥＳＤＩ、ＳＭＤ、Ｐａｒａｌｌｅｌ ＡＴＡ、ＤＭＡ、ＳＳＡ、ＨＩＰＰＩ、ＵＳＢ ＭＳＣ、ＦｉｒｅＷｉｒｅ（１３９４）、Ｓｅｒｉａｌ ＡＴＡ、ｅＳＡＴＡ、ＳＣＳＩ、Ｐａｒａｌｌｅｌ ＳＣＳＩ、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ、Ｆｉｂｒｅ Ｃｈａｎｎｅｌ、ｉＳＣＳＩ、ＳＡＳ、ＲａｐｉｄＩＯ、ＦＣＩＰなどを含む。ｉＦＣＰＰｅｒｉｐｈｅｒａｌバス標準（ｉＦＣＰＰｅｒｉｐｈｅｒａｌ ｂｕｓ ｓｔａｎｄａｒｄｓ）は、Ａｐｐｌｅ Ｄｅｓｋｔｏｐ Ｂｕｓ、ＨＩＬ、ＭＩＤＩ、Ｍｕｌｔｉｂｕｓ、ＲＳ−２３２、ＤＭＸ５１２−Ａ、ＥＩＡ／ＲＳ−４２２、ＩＥＥＥ−１２８４、ＵＮＩ／Ｏ、１−Ｗｉｒｅ、Ｉ２Ｃ、ＳＰＩ、ＥＩＡ／ＲＳ−４８５、ＵＳＢ、Ｃａｍｅｒａ Ｌｉｎｋ、Ｅｘｔｅｒｎａｌ ＰＣＩｅ、Ｌｉｇｈｔ Ｐｅａｋ、Ｍｕｌｔｉｄｒｏｐ Ｂｕｓなどを含む。

図４は、図２に示した不揮発性メモリ装置を概略的に示すブロック図である。
不揮発性メモリ装置１４００は、例えば、ＮＡＮＤフラッシュメモリ装置である。しかし、本発明は、ＮＡＮＤフラッシュメモリ装置に限定されない。例えば、不揮発性メモリ装置１４００は、ＮＯＲフラッシュメモリ装置、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置、ＰＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）装置、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置、ＳＴＴ−ＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などで構成することができる。また、本発明の不揮発性メモリ装置１４００は、３次元アレイ構造を有するように実現することができる。３次元アレイ構造を有する不揮発性メモリ装置は、垂直ＮＡＮＤフラッシュメモリ装置と呼ばれる。本発明は、電荷格納層が伝導性の浮遊ゲートで構成されたフラッシュメモリ装置だけではなく、電荷格納層が絶縁膜で構成されるチャージトラップ型フラッシュ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ、“ＣＴＦ”という）メモリ装置にも適用可能である。

図４を参照すると、不揮発性メモリ装置１４００は、メモリセルアレイ１４１０と、アドレスデコーダ１４２０と、電圧発生器１４３０と、制御ロジック１４４０と、ページバッファ回路１４５０と、入出力インターフェース１４６０とを含む。
メモリセルアレイ１４１０は、行（例えば、ワードライン）と、列（例えば、ビットライン）との交差領域に配列されたメモリセルを含む。メモリセルの各々は、１ビットのデータまたはマルチビットのデータを格納する。アドレスデコーダ１４２０は、制御ロジック１４４０によって制御され、メモリセルアレイ１４１０の行（例えば、ワードライン、ストリング選択ライン、接地選択ライン、共通ソースラインなど）の選択及び駆動を行う。電圧発生器１４３０は、制御ロジック１４４０によって制御され、各動作に必要な電圧（例えば、高電圧、プログラム電圧、読み出し電圧、検証電圧、消去電圧、パス電圧、バルク電圧など）を発生する。電圧発生器１４３０によって生成された電圧は、アドレスデコーダ１４２０を通じてメモリセルアレイ１４１０に提供される。制御ロジック１４４０は、不揮発性メモリ装置１４００の全体的な動作を制御するように構成される。

ページバッファ回路１４５０は、制御ロジック１４４０によって制御され、メモリセルアレイ１４１０からデータを読み出すように、またはプログラムデータによってメモリセルアレイ１４１０の列（例えば、ビットライン）を駆動するように構成される。ページバッファ回路１４５０は、ビットライン又はビットライン対に各々対応する複数のページバッファで構成される。ページバッファの各々は、複数のラッチを含む。入出力インターフェース１４６０は、制御ロジック１４４０によって制御され、外部（例えば、図２のメモリ制御器１２１０）とインターフェースするように構成される。図示しないが、入出力インターフェース１４６０は、ページバッファを選択するための列選択器、データが入力される入力バッファ、データを出力する出力バッファなどを含む。

図５は、図４に示したメモリセルアレイを概略的に示すブロック図である。
図５を参照すると、メモリセルアレイ１４１０は、複数のメモリブロックで構成され、複数のメモリブロックは、第１メモリ領域１４１１と第２メモリ領域１４１２とに区分される。ここで、第１及び第２メモリ領域１４１１、１４１２の区分は物理的なものではなく、論理的に行われる。第１及び第２メモリ領域１４１１、１４１２の区分は、論理的に可変可能である。つまり、第１及び第２メモリ領域１４１１、１４１２の物理的なサイズがメモリ制御器１２００の制御の下に論理的に可変可能である。第１メモリ領域１４１１に属するメモリブロックは、第２メモリ領域１４１２に属するメモリブロックとは異なる方法でプログラムされる。例えば、第１メモリ領域１４１１に属するメモリブロックは、単一ビットプログラム方法（または、ＳＬＣプログラム方式という）に基づいてプログラムされ、第２メモリ領域１４１２に属するメモリブロックは、マルチビットプログラム方法（または、ＭＬＣ／ＴＬＣプログラム方式という）（例えば、上述の３ステップ再プログラム方式）に基づいてプログラムされる。つまり、第１メモリ領域１４１１に属するメモリセルの各々は、１ビットのデータを格納し、第２メモリ領域１４１２に属するメモリセルの各々は、Ｍビットデータ（Ｍは３以上の整数）を格納する。また、第１メモリ領域１４１１に属するメモリセルの各々は、第２メモリ領域１４１２に属するメモリセルの各々に格納されるデータビットの数より少ない数のデータビットを格納する。ここで、第１メモリ領域１４１１に属するメモリセルの各々が１ビットのデータを格納することに限定されない。例えば、第１メモリ領域１４１１に属するメモリセルの各々に格納されるビットの数は、第２メモリ領域１４１２に属するメモリセルの各々に格納されるビットの数より少ない。

上述のように、メモリ制御器１２００から提供されるデータは、バッファのプログラム動作を通じて、第１メモリ領域１４１１にプログラムされる。メインプログラム動作に必要なデータは、第１メモリ領域１４１１から読み出され、読み出されたデータは、メインプログラム動作を通じて第２メモリ領域１４１２にプログラムされる。

図６Ａ〜図６Ｄは、本発明の例示的な実施形態に係るマルチビットメモリ装置の第１及び第２メモリ領域に対する様々な組み合わせを説明するための図である。図面において、“ＢＰ”は、第１メモリ領域１４１１に対するバッファプログラミングを示し、“ＭＰ”は、第２メモリ領域１４１２に対するメインプログラミングを示す。
上述のように、マルチビットメモリ装置１４００は、第１メモリ領域１４１１と第２メモリ領域１４１２とを含む。ここで、第１メモリ領域１４１１と第２メモリ領域１４１２は、マルチビットメモリ装置１４００のメモリセルアレイを構成する。図示しないが、メモリセルアレイは、より多くの領域（例えば、メタ領域、予備領域など）を含む。メモリセルアレイのメモリ領域は物理的に区分されず、論理的に区分される。これは、メモリ制御器１２００のアドレスマッピングに基づいて、メモリ領域が定義されることを意味する。

図６Ａを参照すると、セル当たり３ビットのデータを格納するマルチビットメモリ装置の場合、第１メモリ領域１４１１は、１ビットのデータを各々格納するメモリセルのメモリブロックで構成し、第２メモリ領域１４１２は、３ビットのデータを各々格納するメモリセルのメモリブロックで構成することができる。この場合、バッファプログラミングは、ＳＬＣプログラム方式に基づいて行われる。メインプログラミングは、上述のＭＬＣ／ＴＬＣプログラム方法によって行われる。

図６Ｂを参照すると、セル当たり４ビットのデータを格納するマルチビットメモリ装置の場合、第１メモリ領域１４１１は、１ビットのデータを各々格納するメモリセルのメモリブロックで構成し、第２メモリ領域１４１２は、４ビットのデータを各々格納するメモリセルのメモリブロックで構成することができる。この場合、バッファプログラミングは、ＳＬＣプログラム方式に基づいて行われる。メインプログラミングは、上述のＭＬＣ／ＴＬＣプログラムの方法に基づいて行われる。

図６Ｃを参照すると、セル当たり３ビットのデータを格納するマルチビットメモリ装置の場合、第１メモリ領域１４１１は、２ビットのデータを各々格納するメモリセルのメモリブロックで構成し、第２メモリ領域１２１２は、３ビットのデータを各々格納するメモリセルのメモリブロックで構成することができる。この場合、バッファプログラミングは、一般的な、または、上述のＭＬＣプログラム方式に基づいて行われる。メインプログラミングは、上述のＭＬＣ／ＴＬＣプログラム方法（例えば、再プログラム方式）に基づいて行われる。

図６Ｄを参照すると、セル当たり４ビットのデータを格納するマルチビットメモリ装置の場合、第１メモリ領域１４１１は、２ビットのデータを各々格納するメモリセルのメモリブロックで構成し、第２メモリ領域１４１２は、４ビットのデータを各々格納するメモリセルのメモリブロックで構成することができる。この場合、バッファのプログラミングは、一般的な、または、上述のＭＬＣプログラム方式に基づいて行われる。メインプログラミングは、上述のＭＬＣ／ＴＬＣプログラム方法（例えば、再プログラム方式）に基づいて行われる。

例示的な実施例において、図６Ａ〜図６Ｄに示した第１及び第２メモリ領域１４１１、１４１２の定義がここに開示されたものに限定されない。例えば、メモリシステムに含まれる格納媒体が複数のマルチビットメモリ装置で構成される場合、各マルチビットメモリ装置は、メモリセルアレイが第１及び第２メモリ領域１４１１、１４１２に区分されるように構成することができる。別の例として、１つまたはそれより多くのマルチビットメモリ装置のメモリセルアレイの各々は、第１メモリ領域１４１１として使用されるように構成することができる。残りのマルチビットメモリ装置のメモリセルアレイの各々は、第２メモリ領域１４１２として使用されるように構成することができる。

図７は、本発明の例示的な実施形態に係るメモリシステムの読み出し方法を示すフローチャートである。以下、本発明の例示的な実施形態に係るメモリシステムの読み出し方法を参照の図面に基づいて詳細に説明する。まず、第１メモリ領域１４１１は、セルあたり１ビットのデータが格納されるメモリブロック（以下、ＳＬＣブロックという）で構成され、第２メモリ領域１４１２は、セル当たり３ビットのデータが格納されるメモリブロック（以下、ＴＬＣブロックという）で構成されると仮定する。

Ｓ１１０段階において、メモリ制御器１２００は、外部装置（例えば、ホスト）からの読み出し要請が入力される。Ｓ１２０段階において、メモリ制御器１２００は、読み出し要請されたデータが出力されるように不揮発性メモリ装置１４００を制御する。読み出し要請されたデータは、例えば、第２メモリ領域１４１２のＴＬＣブロックに格納されたデータである。または、読み出し要請されたデータは、第１メモリ領域１４１１のＳＬＣブロックに格納されたデータである。例示的な実施形態において、読み出し要請されたデータは、第２メモリ領域１４１２のＴＬＣブロックに格納されたデータである。

Ｓ１３０段階において、不揮発性メモリ装置１４００から出力されるデータがメモリ制御器１２００のバッファメモリ１２４０に伝送される間、メモリ制御器１２００のＥＣＣ回路１２５０は、不揮発性メモリ装置１４００から出力されるデータのエラー検出動作を実行する。この時、不揮発性メモリ装置１４００から出力されるデータは、メモリ制御器１２００のバッファメモリ１２４０に一時格納される。

Ｓ１４０段階において、不揮発性メモリ装置１４００から出力されるデータのエラーが訂正可能であるか否か決められる。もし、不揮発性メモリ装置１４００から出力されるデータのエラーが訂正可能であると判断されれば、Ｓ１５０段階に進行する。Ｓ１５０段階において、不揮発性メモリ装置１４００から出力されるデータのエラーが訂正される。Ｓ１６０段階において、バッファメモリ１２４０に格納された訂正されたデータは、読み出し要請されたデータとして外部装置に伝送される。その後、読み出し方法は終了する。

Ｓ１４０段階に戻って、もし不揮発性メモリ装置１４００から出力されるデータのエラーが訂正できないと判断されれば、又は不揮発性メモリ装置１４００から出力されるデータから出力されたエラービットの数が基準（例えば、ＥＣＣ回路１２５０の許容可能なエラービット数）を超えた場合、Ｓ１７０段階に進む。Ｓ１７０段階において、メモリ制御器１２００は、ソフトウェア方式で不揮発性メモリ装置１４００から出力されるデータのエラー検出訂正動作を実行する。ソフトウェア方式を用いたエラー検出訂正動作は、例えば、ＦＴＬによって行われる。Ｓ１８０段階において、不揮発性メモリ装置１４００から出力されるデータが訂正されたか否か決められる。たとえ不揮発性メモリ装置１４００から出力されるデータに含まれるエラービットの数がＥＣＣ回路１２５０の許容可能なエラービット数を超過しても、ソフトウェア方式を用いたエラー検出訂正動作を通じて不揮発性メモリ装置１４００から出力されるデータのエラーを訂正することができる。

不揮発性メモリ装置１４００から出力されるデータが訂正されていないと判断されれば、Ｓ１９０段階に進む。Ｓ１９０段階において、メモリ制御器１２００は、外部装置によって要請された読み出し動作をフェイルとして処理する。その後、読み出し方法は終了する。例えば、読み出しフェイルフラグが生成される。読み出しフェイルフラグの生成による手続きは多様に決定され得る。以後、方法は終了する。

不揮発性メモリ装置１４００から出力されるデータが訂正されたと判断されれば、Ｓ２００段階に進む。Ｓ２００段階において、メモリ制御器１２００は、バッファメモリ１２４０に格納された訂正されたデータを読み出し要請されたデータとして外部装置に伝送する。この時、読み出し要請されたデータが格納されたＴＬＣブロックが読み出し校正動作を必要とするメモリブロックであることを示す情報がＣＰＵ１２３０の制御の下にキュー（ｑｕｅｕｅ）に格納される。以後、読み出し方法は終了する。

例示的な実施形態において、キューは、バッファメモリ１２４０の一部として構成され、キューに格納された情報は、ＣＰＵ１２３０によって参照される。キューに格納された情報は、周期的に、または一定の時間に不揮発性メモリ装置１４００に格納される。これは、突然の電源遮断によってバッファメモリ１２４０、またはキューに格納された情報が失われることを防止するために行われる。キューに格納された情報に基づいて、ＴＬＣブロックに対する読み出し校正動作が実行され、これは以後詳細に説明する。

図８Ａ及び図８Ｂは、本発明の例示的な実施形態に係る読み出し校正動作を示す図である。
メモリセルの閾値電圧のばらつきは、様々な原因（例えば、温度変化、読み出し動作の繰り返し等）により移動することがある。閾値電圧のばらつきの移動は、メモリセルから読み出されたページのデータでエラービットが発生するようにする。例えば、閾値電圧のばらつきの移動は、エラービットの数を増加させる。特に、セル当たり３ビットのデータが格納されるＴＬＣブロックの場合、閾値電圧のばらつきの移動は、エラービットの数をさらに増加させる。したがって、読み出されたデータの整合性を確保するために読み出し校正動作を実行することができる。読み出し校正動作は、訂正できないと判断されたページのデータを含んだＴＬＣブロックの有効データを新しいブロックに移動させる動作を意味する。または、読み出し校正動作は、エラービットの数が今後増加する可能性が高いページのデータを含んだＴＬＣブロックの有効データを新しいブロックに移動させる動作を意味する。読み出し校正動作は、ページのデータが格納されたメモリセルの閾値電圧のばらつきの移動が隣接したメモリセルにも影響を与えるため行われる。

図８Ａを参照すると、ＣＰＵ１２３０は、キューに格納された情報に基づいて、ＦＴＬの読み出し校正動作の対象ブロックであるＴＬＣブロックを選択する。例えば、選択されたＴＬＣブロックは６４個のワードラインを含むと仮定する。つまり、１９２個のページのデータが１つのＴＬＣブロックに格納される。選択されたＴＬＣブロックに格納された１９２個のページのデータが全部有効な場合、選択されたＴＬＣブロックに格納された１９２個のページのデータを移動するための３つのＳＬＣブロックが要求される。読み出し校正動作を実行するために選択されたＴＬＣブロックから６４個のページのデータが読み出され、読み出された６４個のページのデータは、メモリ制御器１２００のＥＣＣ回路１２５０を通じて第１メモリ領域１４１１の一つのＳＬＣブロックＳＢ０に格納される。次に、読み出し校正動作を実行するために選択されたＴＬＣブロックから６４個のページのデータが読み出され、読み出された６４個のページのデータは、メモリ制御器１２００のＥＣＣ回路１２５０を通じて第１メモリ領域１４１１のＳＬＣブロックＳＢ１に格納される。最後に、読み出し校正動作を実行するために選択されたＴＬＣブロックから６４個のページのデータが読み出され、読み出された６４個のページのデータは、メモリ制御器１２００のＥＣＣ回路１２５０を通じて第１メモリ領域１４１１の一つのＳＬＣブロックＳＢ２に格納される。

図８Ｂを参照すると、選択されたＴＬＣブロックに格納された１９２個のページのうち１５０個のページのデータが有効な場合、選択されたＴＬＣブロックに格納された１５０個のページのデータを移動するための３つのＳＬＣブロックが要求される。読み出し校正動作を実行するために選択されたＴＬＣブロックから６４個のページのデータが読み出され、読み出された６４個のページのデータは、メモリ制御器１２００のＥＣＣ回路１２５０を通じて第１メモリ領域１４１１の一つのＳＬＣブロックＳＢ０に格納される。次に、読み出し校正動作を実行するために選択されたＴＬＣブロックから６４個のページのデータが読み出され、読み出された６４個のページのデータは、メモリ制御器１２００のＥＣＣ回路１２５０を通じて第１メモリ領域１４１１のＳＬＣブロックＳＢ１に格納される。最後に、読み出し校正動作を実行するために選択されたＴＬＣブロックから２２個のページのデータが読み出され、読み出された２２個のページのデータは、メモリ制御器１２００のＥＣＣ回路１２５０を通じて第１メモリ領域１４１１の一つのＳＬＣブロックＳＢ２に格納される。
ＴＬＣブロックに格納された有効なページのデータのすべてが、第１メモリ領域１４１１に移動すれば、ＣＰＵ１２３０は、ＴＬＣブロックに対するＦＴＬの読み出し校正動作を完了したと処理する。例えば、キューに格納された情報（読み出し校正動作の対象ブロック）が変更される。

上述のように、本発明の読み出し校正動作によると、読み出し校正動作の対象ブロックであるＴＬＣブロックの有効ページのデータは、第２メモリ領域１４１２のＴＬＣブロックではなく、第１メモリ領域１４１１のＳＬＣブロックに移動する。第１メモリ領域１４１１のＳＬＣブロックへのデータの移動が完了すると、ＴＬＣブロックに対する読み出し校正動作が完了したと処理される。すなわち、本発明の読み出し校正動作の時、読み出し校正動作の対象ブロックであるＴＬＣブロックの有効ページのデータは、第２メモリブロック１４１２のＴＬＣブロックに移動しない。

例示的な実施形態において、読み出し校正動作の対象ブロックであるＴＬＣブロックの有効ページのデータは、時分割方式で、第１メモリ領域１４１１のＳＬＣブロックに移動する。例えば、読み出し校正動作の対象ブロックであるＴＬＣブロックの有効ページのデータの一部（例えば、一つのＳＬＣブロックのサイズに対応する有効ページのデータ）が一つのＳＬＣブロックに移動する。これは、他のページの読み出しまたは書き込み動作がホストによって要請されるたびに読み出しまたは書き込み動作が完了した後にタイムアウト時間内で行うことができる。ＴＬＣブロックの有効ページのデータのすべてがＳＬＣブロックに移動する時、ＴＬＣブロックに対する読み出し校正動作は完了する。

例示的な実施形態において、読み出し校正動作の対象ブロックであるＴＬＣブロックの有効ページのデータが移動する第１メモリ領域１４１１のＳＬＣブロックの数は、ホストのタイムアウト間隔を考慮して決めることができる。例えば、ホストの書き込み要請が処理された後、タイムアウト区間の残った時間を考慮して、第１メモリ領域１４１１のＳＬＣブロックの数を決めることができる。ホストの書き込み要請の時、決められたＳＬＣブロックに読み出し校正動作の対象ブロックであるＴＬＣブロックのデータが移動する。

ＴＬＣブロックからＳＬＣブロックに移動したデータは、メインプログラム動作を通じて第２メモリ領域１４１２に格納される。これらの動作は、ガーベッジコレクション動作の間行うことができる。これは、図９を参照して詳細に説明する。
図９は、読み出し校正動作を通じて生成されたＳＬＣブロックのデータがＴＬＣブロックに格納される例を示す図である。

上述のように、本発明の読み出し校正動作は、ＴＬＣブロックの有効ページのデータが第１メモリ領域１４１１のＳＬＣブロックに移動する時に完了する。ＴＬＣブロックの有効ページの数に応じてＳＬＣブロックのうちの一つは、空の格納空間を含む。例えば、図８Ｂ及び図９を参照すると、選択されたＴＬＣブロックに格納された１９２個のページのうちで１５０個のページのデータが有効な場合、選択されたＴＬＣブロックに格納された１５０個のページのデータを移動するために３つのＳＬＣブロックが要求され、一つのＳＬＣブロック（例えば、ＳＢ２）は空の格納空間を含む。空の格納空間を含むＳＬＣブロックＳＢ２を除いた残りのＳＬＣブロックＳＢ０、ＳＢ１のデータは、ガーベッジコレクションの動作の時にデータで完全に満たされた他のＳＬＣブロック（例えば、ＳＢ３）のデータと共に特定のＴＬＣブロックに格納される。ＳＬＣブロックのデータが上述のような方法でＴＬＣブロックに格納されれば、ＴＬＣブロックは完全にデータで満たされる。すなわち、ＴＬＣブロックのすべてのワードラインがクローズされる。これは、ＴＬＣブロックがオープンワードラインを含まないことを意味する。一方、選択されたＴＬＣブロックに格納された１５０個のページのデータが格納されたＳＬＣブロックＳＢ０、ＳＢ１、ＳＢ２のデータが特定のＴＬＣブロックに格納される場合、特定のＴＬＣブロックには、空の格納空間が存在する。これは、特定のＴＬＣブロックがオープンワードラインを含むことを意味する。

ここで、ｎ番目のワードラインＷＬｎに接続されたメモリセルに対する３ステップ再プログラム動作が完了した一方、隣接した上位ワードライン（例えば、ｎ＋１番目のワードラインＷＬｎ＋１）に接続されたメモリセルに対する３ステップ再プログラム動作のうち、第３プログラミング段階が実行されない場合、ｎ番目のワードラインＷＬｎをオープンワードラインという。オープンワードラインに接続されたメモリセルの目標閾値電圧のばらつきは、隣接した上位ワードラインに接続されたメモリセルに対する３ステップ再プログラム動作が完了した時に形成される。もし、隣接した上位ワードラインに接続されたメモリセルに対する３ステップ再プログラム動作が完了しない場合、オープンワードラインに接続されたメモリセルの目標閾値電圧のばらつきが正常に形成されない。例えば、オープンワードラインに接続されたメモリセルは、隣接した上位ワードラインに接続されたメモリセルによって生じるカップリングを十分に受けず、その結果、オープンワードラインに接続されたメモリセルの目標閾値電圧のばらつきが正常に形成されない。このような場合、オープンワードラインに接続されたメモリセルから読み出されたデータは訂正不可能な確率が高くなる。

したがって、空の格納空間を含んだＳＬＣブロックＳＢ２を除いた残りのＳＬＣブロックＳＢ０、ＳＢ１のデータをガーベッジコレクション動作の時、データで完全に満たされた他のＳＬＣブロック（例えば、ＳＢ３）のデータと共に、特定のＴＬＣブロックに格納することによって、特定のＴＬＣブロックでオープンワードラインが生じるのを防止することができる。
例示的な実施形態において、空の格納空間を有するＳＬＣブロックＳＢ２のデータは、空の格納空間を有する他のＳＬＣブロックのデータと共に他のＳＬＣブロックに、またはＴＬＣブロックに移動することができる。

図１０は、本発明の別の例示的な実施形態に係るメモリシステムの読み出し方法を示すフローチャートである。以下、本発明の例示的な実施形態に係るメモリシステムの読み出し方法を、参照の図面に基づいて詳細に説明する。まず、第１メモリ領域１４１１は、セルあたり１ビットのデータが格納されるメモリブロック（以下、ＳＬＣブロックという）で構成され、第２メモリ領域１４１２は、セル当たり３ビットのデータが格納されるメモリブロック（以下、ＴＬＣブロックという）で構成されると仮定する。

Ｓ３１０段階において、メモリ制御器１２００は、外部装置（例えば、ホスト）からの読み出し要請が入力される。Ｓ３２０段階において、メモリ制御器１２００は、読み出し要請されたデータが出力されるように不揮発性メモリ装置１４００を制御する。読み出し要請されたデータは、例えば、第２メモリ領域１４１２のＴＬＣブロックに格納されたデータである。または、読み出し要請されたデータは、第１メモリ領域１４１１のＳＬＣブロックに格納されたデータである。例示的な実施形態において、読み出し要請されたデータは、第２メモリ領域１４１２のＴＬＣブロックに格納されたデータである。

Ｓ３３０段階において、不揮発性メモリ装置１４００から出力されるデータが、メモリ制御器１２００のバッファメモリ１２４０に伝送される間、メモリ制御器１２００のＥＣＣ回路１２５０は、不揮発性メモリ装置１４００から出力されるデータに対するエラー検出動作を実行する。この時、不揮発性メモリ装置１４００から出力されるデータは、メモリ制御器１２００のバッファメモリ１２４０に一時格納される。

Ｓ３４０段階において、不揮発性メモリ装置１４００から出力されるデータのエラーが訂正可能であるか否かが決められる。もし、不揮発性メモリ装置１４００から出力されるデータのエラーが訂正可能であると判断されれば、Ｓ３５０段階に進む。Ｓ３５０段階において、不揮発性メモリ装置１４００から出力されるデータのエラーが訂正される。Ｓ３６０段階において、バッファメモリ１２４０に格納された訂正されたデータは、読み出し要請されたデータとして外部装置に伝送される。その後、読み出し方法は終了する。

Ｓ３４０段階に戻って、もし不揮発性メモリ装置１４００から出力されるデータのエラーが訂正できないと判断されるか、又は不揮発性メモリ装置１４００から出力されるデータから出力されたエラービットの数が基準（例えば、ＥＣＣ回路１２５０の許容可能なエラービット数、許容可能なエラービット数より少ないエラービット数など）を超えた場合、Ｓ３７０段階に進む。Ｓ３７０段階において、読み出しリトライ動作が行われる。読み出しリトライ動作は、読み出し電圧が決められた回数内で変化する状態で読み出し動作をリトライする動作を意味する。読み出しリトライ動作の一例が特許文献３に掲載されている。読み出し電圧が変化するたびに読み出されたデータがエラー訂正可能であるか否かが判別される。読み出しリトライ動作を通じて読み出されたデータがエラー訂正できない場合、Ｓ３８０段階に進む。Ｓ３８０段階において、読み出しフェイルフラグが生成される。読み出しフェイルフラグの生成による手続きは多様に決定され得る。以後、方法は終了する。

読み出しリトライ動作を通じて読み出されたデータがエラー訂正可能な場合、Ｓ３９０段階に進む。Ｓ３９０段階において、不揮発性メモリ装置１４００から出力されたデータが格納された第２メモリ領域１４１２のＴＬＣブロックが読み出し校正動作の対象ブロックであることを示す情報がキューに格納される。上述のように、キューは、バッファメモリ１２４０の一部として構成され、キューに格納された情報は、ＣＰＵ１２３０によって参照される。キューに格納される情報は、周期的に、または一定の時間に不揮発性メモリ装置１４００に格納される。これは、突然の電源遮断によってバッファメモリ１２４０、またはキューに格納された情報が失われることを防止するために行われる。キューに格納された情報に基づいて、ＴＬＣブロックの読み出し校正動作が実行され、これは以後詳細に説明する。

不揮発性メモリ装置１４００から出力されたデータが格納された第２メモリ領域１４１２のＴＬＣブロックが読み出し校正動作の対象ブロックであることを示す情報がキューに格納された後、Ｓ３５０段階に進む。Ｓ３５０段階において、不揮発性メモリ装置１４００から出力されるデータのエラーが訂正される。Ｓ３６０段階において、バッファメモリ１２４０に格納された訂正されたデータは、読み出し要請されたデータとして外部装置に伝送される。以後、読み出し方法は終了する。
メモリ制御器１２００は、キューに格納された情報に基づいて、読み出し校正動作を実行し、これは図８Ａ、図８Ｂ、及び図９での説明と同様に行われる。

図１１は、本発明のさらに別の例示的な実施形態に係るメモリシステムの読み出し方法を示すフローチャートである。以下、本発明の例示的な実施形態に係るメモリシステムの読み出し方法を、参照の図面に基づいて詳細に説明する。まず、第１メモリ領域１４１１は、セルあたり１ビットのデータが格納されるメモリブロック（以下、ＳＬＣブロックという）で構成され、第２メモリ領域１４１２は、セル当たり３ビットのデータが格納されるメモリブロック（以下、ＴＬＣブロックという）で構成されると仮定する。

Ｓ４１０段階において、メモリ制御器１２００は、外部装置（例えば、ホスト）からの読み出し要請が入力される。Ｓ４２０段階において、メモリ制御器１２００は、読み出し要請されたデータが出力されるように不揮発性メモリ装置１４００を制御する。読み出し要請されたデータは、例えば、第２メモリ領域１４１２のＴＬＣブロックに格納されたデータである。または、読み出し要請されたデータは、第１メモリ領域１４１１のＳＬＣブロックに格納されたデータである。例示的な実施形態において、読み出し要請されたデータは、第２メモリ領域１４１２のＴＬＣブロックに格納されたデータである。

Ｓ４３０段階において、不揮発性メモリ装置１４００から出力されるデータが、メモリ制御器１２００のバッファメモリ１２４０に伝送される間、メモリ制御器１２００のＥＣＣ回路１２５０は、不揮発性メモリ装置１４００から出力されるデータに対するエラー検出動作を実行する。この時、不揮発性メモリ装置１４００から出力されるデータは、メモリ制御器１２００のバッファメモリ１２４０に一時格納される。

Ｓ４４０段階において、不揮発性メモリ装置１４００から出力されるデータに含まれたエラービットの数が基準以下であるか否かが決められる。ここで、基準は、ＥＣＣ回路１２５０の許容可能なエラービット数、許容可能なエラービット数より少ないエラービット数などである。もし、不揮発性メモリ装置１４００から出力されるデータに含まれたエラービットの数が基準以上であると判断されれば、Ｓ４５０段階に進む。Ｓ４５０段階において、不揮発性メモリ装置１４００から出力されたデータが格納された第２メモリ領域１４１２のＴＬＣブロックが読み出し校正動作の対象ブロックであることを示す情報がキューに格納される。上述のように、キューは、バッファメモリ１２４０の一部として構成され、キューに格納された情報は、ＣＰＵ１２３０によって参照される。キューに格納される情報は、周期的に、または一定の時間に不揮発性メモリ装置１４００に格納される。これは、突然の電源遮断によってバッファメモリ１２４０、またはキューに格納された情報が失われることを防止するために行われる。キューに格納された情報に基づいて、ＴＬＣブロックの読み出し校正動作が実行され、これは以後詳細に説明する。

不揮発性メモリ装置１４００から出力されたデータが格納された第２メモリ領域１４１２のＴＬＣブロックが読み出し校正動作の対象ブロックであることを示す情報がキューに格納された後、Ｓ４６０段階に進む。Ｓ４６０段階において、不揮発性メモリ装置１４００から出力されるデータのエラーが訂正される。Ｓ４７０段階において、バッファメモリ１２４０に格納された訂正されたデータは、読み出し要請されたデータとして外部装置に伝送される。以後、読み出し方法は終了する。
メモリ制御器１２００は、キューに格納された情報に基づいて、読み出し校正動作を実行し、これは図８Ａ、８ｂ、及び図９での説明と同様に行われる。

図１２は、本発明の例示的な実施形態に係るメモリシステムの読み出し校正方法を示すブロック図である。
図１２を参照すると、読み出し校正動作は、読み出し動作の時、読み出しフェイルされる可能性が高いページのデータを含んだＴＬＣブロックの有効なデータを新しいブロックに移動させる動作として、データの整合性を確保するために行われる。本発明では、特に、読み出し校正動作の対象ブロックとして決められたＴＬＣブロックを示す情報がキューに格納される。ホストからの要請（例えば、書き込み要請）の時、例えば、要請された動作が完了し、キューに格納された情報に基づいてＴＬＣブロックの有効なページのデータのうちの一部（または、すべて）がＳＬＣブロックに移動する。ＳＬＣブロックへのデータ移動は、ＥＣＣ回路１２５０の符号化及びバッファプログラミングを通じて行われる。

例示的な実施形態において、ホスト要請の時、ＳＬＣブロックに移動するデータの量は、ホストのタイムアウト区間を考慮して決めることができる。例えば、ＳＬＣブロックに移動するデータの量は、一つのＳＬＣブロックの格納容量に対応する。または、ＳＬＣブロックに移動するデータの量は、二つのＳＬＣブロックの格納容量の合計に対応する。しかし、本発明は、ここに開示されたものに限定されない。したがって、要請された動作及びＳＬＣブロックへのデータの移動は、ホストのタイムアウト区間内で行われる。

読み出し校正動作の対象ブロックとして決められたＴＬＣブロックの有効なページのデータがすべてＳＬＣブロックに移動すれば、図１２に示すように、ＴＬＣブロックと関連した読み出し校正動作は完了したと処理される。以後、ＳＬＣブロックに格納されたデータは、読み出し校正動作ではなく、ガーベッジコレクション動作または他の動作の時、メインプログラム動作によりＴＬＣブロックに格納される。図９を参照して説明したように、読み出し校正動作を通じてプログラムされたＳＬＣブロックのうちの一つが空の格納空間を含む場合、空の格納空間を含むＳＬＣブロックを除いた残りのＳＬＣブロックのデータは、他のＳＬＣブロックのデータと共にメインプログラム動作によりＴＬＣブロックに格納される。
したがって、本発明の読み出し校正動作は、ホストのタイムアウト条件を満たしながら実行することができる。また、本発明のメモリシステムは、ＴＬＣブロックにオープンワードラインが生成されることを防止することができる。

図１３は、本発明の実施形態に係るコンピューティングシステムを概略的に示すブロック図である。コンピューティングシステムは、処理ユニット２１０１と、ユーザインターフェース２２０２と、ベースバンドチップセット（ｂａｓｅ ｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム２３０３と、メモリ制御器２４０４と、格納媒体２５０５とを含む。

メモリ制御器２４０４は、図２に示したものと実質的に同一に構成され、格納媒体２５０５は、図４に示した不揮発性メモリ装置で構成される。例えば、メモリ制御器２４０４は、読み出し校正動作の対象ブロックであるＴＬＣブロックを、キューを利用して管理し、特定の時間（例えば、ホストの書き込み要請の時）に、キューに格納された情報に基づいてＴＬＣブロックを選択し、選択されたＴＬＣブロックの有効なページのデータが格納媒体２５０５の不揮発性メモリ装置に含まれたＳＬＣブロックに移動するように格納媒体２５０５を制御する。メモリ制御器２４０４は、選択されたＴＬＣブロックの有効なページのデータが格納媒体２５０５の不揮発性メモリ装置に含まれたＳＬＣブロックに移動する時、選択されたＴＬＣブロックの読み出し校正動作を完了したと処理する。

格納媒体２５０５には、処理ユニット２１０１によって処理された／処理されるＮビットのデータ（Ｎは１以上の整数）がメモリ制御器２４０４を通じて格納される。コンピューティングシステムがモバイル装置の場合、コンピューティングシステムの動作電圧を供給するためのバッテリー２６０６がさらに提供される。図示しないが、本発明に係るコンピューティングシステムは、アプリケーションチップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどをさらに提供することができる。

図１４は、本発明の実施形態に係る半導体ドライブを概略的に示すブロック図である。
図１４を参照すると、半導体ドライブ４０００（ＳＳＤ）は、格納媒体４１００と、制御器４２００とを含む。格納媒体４１００は、複数のチャンネルＣＨ０〜ＣＨｎ１を通じて制御器４２００と接続する。各チャンネルには、複数の不揮発性メモリが共通に接続するようになる。制御器４２００は、図２に示したものと実質的に同一に構成され、格納媒体４１００の不揮発性メモリ装置の各々は、図４に示した不揮発性メモリ装置と実質的に同一に構成される。例えば、制御器４２００は、読み出し校正動作の対象ブロックであるＴＬＣブロックを、キューを利用して管理し、特定の時間（例えば、ホストの書き込み要請の時）に、キューに格納された情報に基づいてＴＬＣブロックを選択し、選択されたＴＬＣブロックの有効なページのデータが格納媒体４１００の不揮発性メモリ装置に含まれたＳＬＣブロックに移動するように格納媒体４１００を制御する。制御器４２００は、選択されたＴＬＣブロックの有効なページのデータが格納媒体４１００の不揮発性メモリ装置に含まれたＳＬＣブロックに移動する時、選択されたＴＬＣブロックに対する読み出し校正動作を完了したと処理する。

図１５は、図１４に示した半導体ドライブを利用したストレージを概略的に示すブロック図であり、図１６は、図１４に示した半導体ドライブを利用したストレージサーバを概略的に示すブロック図である。
本発明の実施形態に係る半導体ドライブ４０００は、ストレージを構成するために使用することができる。図１５に示すように、ストレージは、図１４での説明と実質的に同一に構成される複数の半導体ドライブを含む。本発明の実施形態に係る半導体ドライブ４０００は、ストレージサーバを構成するために使用することができる。図１６に示すように、ストレージサーバは、図１４での説明と実質的に同一に構成される複数の半導体ドライブ４０００と、サーバ４０００Ａとを含む。また、この分野でよく知られているＲＡＩＤ制御器４０００Ｂをストレージサーバに提供することができることを容易に理解することができる。

図１７は、本発明に係るＭｏｖｉＮＡＮＤを概略的に示すブロック図である。図１７を参照すると、ＭｏｖｉＮＡＮＤ５０００は、少なくとも一つのＮＡＮＤフラッシュメモリ装置５１００と、制御器５２００とを含むことができる。ＭｏｖｉＮＡＮＤ５０００は、ＭＭＣ４．４（言い換えれば、ｅＭＭＣ）規格をサポートする。

ＮＡＮＤフラッシュメモリ装置５１００は、ＳＤＲ（Ｓｉｎｇ Ｄａｔａ Ｒａｔｅ）ＮＡＮＤまたはＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＮＡＮＤになることができる。例示的な実施形態において、ＮＡＮＤフラッシュメモリ装置５１００は、単品のＮＡＮＤフラッシュメモリ装置を含むことができる。ここで、単品のＮＡＮＤフラッシュメモリ装置、一つのパッケージ（例えば、ＦＢＧＡ、Ｆｉｎｅ−ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に積層されて実現され得る。単品のＮＡＮＤフラッシュメモリ装置の各々は、図４に示したものと実質的に同一に構成され、制御器５２００は、図２に示したものと実質的に同一に動作する。例えば、メモリ制御器５２００は、読み出し校正動作の対象ブロックであるＴＬＣブロックをキューを用いて管理し、特定の時間（例えば、ホストの書き込み要請の時）に、キューに格納された情報に基づいてＴＬＣブロックを選択し、選択されたＴＬＣブロックの有効なページのデータがＳＬＣブロックに移動するようにＮＡＮＤフラッシュメモリ装置５１００を制御する。メモリ制御器５２００は、選択されたＴＬＣブロックの有効なページのデータがＮＡＮＤフラッシュメモリ装置５１００に含まれたＳＬＣブロックに移動する時、選択されたＴＬＣブロックに対する読み出し校正動作を完了したと処理する。

メモリ制御器５２００は、複数のチャネルを通じてフラッシュメモリ装置５１００に接続する。制御器５２００は、少なくとも一つの制御器コア５２１０と、ホストインターフェース５２２０と、ＮＡＮＤインターフェース５２３０とを含む。少なくとも一つの制御器コア５２１０は、ＭｏｖｉＮＡＮＤ３０００の全体的な動作を制御する。ホストインターフェース５２２０は、制御器５２１０とホストのインターフェイシングを実行する。ＮＡＮＤインターフェース５２３０は、ＮＡＮＤフラッシュメモリ装置５１００と制御器５２００のインターフェイシングを実行する。例示的な実施形態において、ホストインターフェース５２２０は、並列インターフェース（例えば、ＭＭＣインターフェース）になることができる。別の実施形態において、ＭｏｖｉＮＡＮＤ５０００のホストインターフェース５２２０は、直列インターフェース（例えば、ＵＨＳ−ＩＩ、ＵＦＳインターフェース）になることができる。

ＭｏｖｉＮＡＮＤ５０００は、ホストから電源電圧Ｖｃｃ、Ｖｃｃｑが提供される。ここで、第１電源電圧（Ｖｃｃ：３．３Ｖ）は、ＮＡＮＤフラッシュメモリ装置５１００とＮＡＮＤインターフェース５２３０に提供され、第２電源電圧（Ｖｃｃｑ：１．８Ｖ／３．３Ｖ）は、制御器５２００に提供される。例示的な実施形態において、ＭｏｖｉＮＡＮＤ５０００は、外部の高電圧Ｖｐｐが選択的に提供され得る。
本発明に係るＭｏｖｉＮＡＮＤ５０００は、大容量のデータの格納に有利であるだけでなく、向上した読み出し動作特性を有する。本発明の実施形態に係るＭｏｖｉＮＡＮＤ５０００は、小型及び低電力が要求されるモバイル製品（例えば、ＧＡＬＡＸＹ Ｓ、ＧＡＬＡＸＹ Ｎｏｔｅ、ｉＰｈｏｎｅなど）に応用可能である。

図１８は、本発明に係る通信装置を概略的に示すブロック図である。図１８を参照すると、モバイル装置６０００は、通信ユニット６１００と、制御器６２００と、メモリユニット６３００と、ディスプレイユニット６４００と、タッチスクリーンユニット６５００と、オーディオユニット６６００とを含む。メモリユニット６３００は、少なくとも一つのＤＲＡＭ６３１０と、少なくとも一つのＯｎｅＮＡＮＤ６３２０と、少なくとも一つのＭｏｖｉＮＡＮＤ６３３０とを含む。
モバイル装置に関するより詳細な説明は、特許文献４、５、６、７及び８に記載されている。

図１９は、本発明の実施形態に係る半導体ドライブが適用されるシステムを概略的に示す図である。
図１９に示すように、本発明の実施形態に係る半導体ドライブは、メールサーバ８１００にも適用可能である。

図２０は、本発明の実施形態に係るメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）を概略的に示すブロック図である。
メモリカードは、例えば、ＭＭＣカード、ＳＤカード、マルチユース（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマートカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカードなどになることができる。

図２０を参照すると、メモリカードは、外部とのインターフェースを実行するインターフェース部９２２１と、バッファメモリを有し、メモリカードの動作を制御する制御器９２２２と、１つ以上の不揮発性メモリ装置９２０７とを含む。
制御器９２２２は、プロセッサとして、不揮発性メモリ装置９２０７のライト動作及びリード動作を制御することができる。具体的に、制御器９２２２は、データバスＤＡＴＡとアドレスバスＡＤＤＲＥＳＳとを通じて不揮発性メモリ装置９２０７及びインターフェース部９２２１とカップリングされている。インターフェース部９２２１は、ホストとメモリカードとの間のデータ交換を実行するためのカードプロトコル（例えば、ＳＤ／ＭＭＣ）を通じてホストとインターフェイシングする。

制御器９２２２は、図２に示したものと実質的に同一に構成され、不揮発性メモリ装置９２０７は、図４に示した不揮発性メモリ装置と実質的に同一に構成される。例えば、制御器９２２２は、読み出し校正動作の対象ブロックであるＴＬＣブロックを、キューを利用して管理し、特定の時間（例えば、ホストの書き込み要請の時）に、キューに格納された情報に基づいてＴＬＣブロックを選択し、選択されたＴＬＣブロックの有効なページのデータが不揮発性メモリ装置９２０７に含まれたＳＬＣブロックに移動するように不揮発性メモリ装置９２０７を制御する。制御器９２２２は、選択されたＴＬＣブロックの有効なページのデータが不揮発性メモリ装置９２０７に含まれたＳＬＣブロックに移動する時、選択されたＴＬＣブロックに対する読み出し校正動作を完了したと処理する。

図２１は、本発明の実施形態に係るデジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）を概略的に示すブロック図である。
図２１を参照すると、デジタルスチルカメラは、ボディ９３０１と、スロット９３０２と、レンズ９３０３と、ディスプレイ部９３０８と、シャッターボタン９３１２と、ストローブ（ｓｔｒｏｂｅ）９３１８などを含む。特に、スロット９３０８には、メモリカード９３３１を挿入することができ、メモリカード９３３１は、図１で説明したメモリ制御器と不揮発性メモリ装置とを含む。例えば、メモリ制御器は、読み出し校正動作の対象ブロックであるＴＬＣブロックを、キューを利用して管理し、特定の時間（例えば、ホストの書き込み要請の時）に、キューに格納された情報に基づいてＴＬＣブロックを選択し、選択されたＴＬＣブロックの有効なページのデータが不揮発性メモリ装置に含まれたＳＬＣブロックに移動するように不揮発性メモリ装置を制御する。メモリ制御器は、選択されたＴＬＣブロックの有効なページのデータが不揮発性メモリ装置に含まれたＳＬＣブロックに移動する時、選択されたＴＬＣブロックに対する読み出し校正動作を完了したと処理する。

メモリカード９３３１が接触型（ｃｏｎｔａｃｔ ｔｙｐｅ）の場合、メモリカード９３３１がスロット９３０８に挿入される時、メモリカード９３３１と回路基板上の特定の電気回路が電気的に接触することになる。メモリカード９３３１が、非接触型（ｎｏｎｃｏｎｔａｃｔ ｔｙｐｅ）の場合、無線信号を通じてメモリカード９３３１がアクセスされる。

図２２は、図２１のメモリカードが使用される様々な応用分野を示す図である。
図２２を参照すると、メモリカード９３３１は、ビデオカメラ（ＶＣ）、テレビ（ＴＶ）、オーディオ装置（ＡＤ）、ゲーム装置（ＧＭ）、電子音楽装置（ＥＭＤ）、携帯電話（ＨＰ）、コンピュータ（ＣＰ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ボイスレコーダ（ｖｏｉｃｅ ｒｅｃｏｒｄｅｒ）（ＶＲ）、ＰＣカード（ＰＣＣ）などに使用することができる。
本発明の実施形態において、メモリセルは、可変抵抗メモリセルで構成することができ、例示的な可変抵抗メモリセル及びそれを含むメモリ装置は、特許文献９に掲載されている。

本発明の別の実施形態において、メモリセルは、電荷格納層を有する多様なセル構造のうちの一つを使用して実現することができる。電荷格納層を有するセル構造は、電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層で積層されるスタックフラッシュ構造、ソース／ドレインがないフラッシュ構造、ピンタイプフラッシュ構造などを含む。
電荷格納層として電荷トラップフラッシュ構造を有するメモリ装置が、特許文献１０、１１、１２に各々掲載されている。ソース／ドレインがないフラッシュ構造は、特許文献１３に掲載されている。

本発明に係るフラッシュメモリ装置及び／またはメモリ制御器は、多様な形態のパッケージを利用して実装することができる。例えば、本発明に係るフラッシュメモリ装置及び／またはメモリ制御器は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを利用して実装することができる。

本発明の範囲又は技術的思想を逸脱せずに本発明の構造を多様に修正又は変更可能であることはこの分野に熟練している者に自明である。上述の内容を考慮する時、本発明の修正及び変更が添付の特許請求の範囲及びその均等物の範疇内に属すれば、本発明はこの発明の変更及び修正を含むと見なす。

１０００ メモリシステム
１２００ メモリ制御器
１２１０ ホストインターフェース
１２２０ メモリインターフェース
１２３０ ＣＰＵ
１２４０ バッファメモリ
１２５０ ＥＣＣ回路
１４００ 不揮発性メモリ装置
１４１０ メモリセルアレイ
１４１１ 第１メモリ領域
１４１２ 第２メモリ領域
１４２０ アドレスデコーダ
１４３０ 電圧発生器
１４４０ 制御ロジック
１４５０ ページバッファ回路
１４６０ 入出力インターフェース

Claims (30)

1. ３ビットデータを格納する複数の第１メモリメモリセル及び１ビットデータを格納する複数の第２メモリセルを含む不揮発性メモリ装置と、
   読出し動作、プログラム動作、及び再プログラム動作を遂行するために前記不揮発性メモリ装置を制御する制御器と、を含み、
   前記制御器は、エラー訂正された（ＥＣＣ（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｏｎ）−ｐｅｒｆｏｒｍｅｄ）第１データを生成するために前記第１データに対するＥＣＣ動作を遂行するように構成され、
   前記第１データは、第１電圧レベルで前記複数の第１メモリセルの第１部分から読み出され、
   前記エラー訂正された第１データのエラービットの数が前記ＥＣＣ動作によって修正可能な閾値（ｔｈｒｅｓｈｏｌｄ）を超過する時、前記制御器は、エラー訂正された第２データを生成するために第２データに対するリードリトライ（ｒｅａｄ ｒｅｔｒｙ）動作及びＥＣＣ動作を遂行するように構成され、
   前記リードリトライ動作は、第２電圧レベルで前記複数の第１メモリセルの前記第１部分に格納された前記第２データを読み出すことを含み、
   ここで、前記第２電圧レベルは、前記第１電圧レベルと異なり、
   前記第２データは、前記複数の第１メモリセルの前記第１部分から読み出され、
   前記制御器は、前記エラー訂正された第１データ及び前記エラー訂正された第２データのうちのいずれか１つを有する第１ページデータを前記不揮発性メモリ装置に出力するように構成され、
   前記不揮発性メモリ装置は、前記複数の第２メモリセルの第１部分に前記第１ページデータをプログラムするように構成され、
   前記不揮発性メモリ装置は、前記複数の第２メモリセルの前記第１部分で前記プログラムされた第１ページデータを読み出すように構成され、
   前記不揮発性メモリ装置は、前記複数の第２メモリセルの前記第１部分から第１時間に読み出された前記プログラムされた第１ページデータを前記複数の第１メモリセルの第２部分にプログラムするように構成され、
   前記不揮発性メモリ装置は、前記複数の第２メモリセルの前記第１部分から第２時間に読み出された前記プログラムされた第１ページデータを前記複数の第１メモリセルの前記第２部分に再プログラムするように構成されるメモリシステム。
2. 前記第１時間は、前記第２時間と異なる請求項１に記載のメモリシステム。
3. 前記制御器は、前記第１ページデータに対する前記ＥＣＣ動作を遂行せずに、前記複数の第２メモリセルの前記第１部分から前記第１時間に読み出された前記第１ページデータを前記複数の第１メモリセルの前記第２部分にプログラムするように構成される請求項１に記載のメモリシステム。
4. 前記制御器は、前記複数の第１メモリセルの前記第１部分から読み出された第３データに対する前記リードリトライ動作及び前記ＥＣＣ動作を遂行するように構成される請求項１に記載のメモリシステム。
5. 前記制御器は、前記複数の第１メモリセルの前記第２部分から読み出された第３データに対する前記ＥＣＣ動作を遂行するように構成される請求項１に記載のメモリシステム。
6. 前記複数の第１メモリセルの前記第１部分及び前記複数の第１メモリセルの前記第２部分は、同一のメモリブロックに含まれる請求項５に記載のメモリシステム。
7. 前記第３データは、第２ページデータに含まれ、
   前記第２ページデータは、前記制御器から前記不揮発性メモリ装置に出力される請求項５に記載のメモリシステム。
8. 前記第１ページデータ及び前記第２ページデータの各々は、有効なページデータである請求項７に記載のメモリシステム。
9. 前記制御器が外部装置による要請を処理した後に、前記制御器は、前記複数の第２メモリセルの前記第１部分で前記第１ページデータを読み出し書き込むように構成される請求項１に記載のメモリシステム。
10. 前記第１ページデータ及び前記第２ページデータは、事前に決定された時間周期内に前記制御器から前記不揮発性メモリ装置に出力される請求項７に記載のメモリシステム。
11. 前記不揮発性メモリ装置は、垂直またはスタック型３次元アレイ構造（ｖｅｒｔｉｃａｌ ｏｒ ｓｔａｃｋ−ｔｙｐｅ ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）を有するメモリセルアレイを含む請求項１に記載のメモリシステム。
12. 複数の第１メモリブロックに形成され、セル当たり１ビットデータを格納するように構成されたフラッシュメモリセルの第１グループと、
    複数の第２メモリブロックに形成され、セル当たり３ビットデータを格納するように構成されたフラッシュメモリセルの第２グループと、
    を含む不揮発性メモリ装置と、
    前記不揮発性メモリ装置を制御するように構成されたメモリ制御器と、を含み、
    前記メモリ制御器は、前記複数の第２メモリブロックのうちのいずれか１つに格納された有効なデータを前記複数の第１メモリブロックのうちの１つ以上のメモリブロックに伝送するためのリードリクレイム（ｒｅａｄ ｒｅｃｌａｉｍ）動作を遂行するように構成され、
    前記リードリクレイム動作は、第１時間に前記有効なデータの第１部分に対して遂行され、前記第１時間と異なる第２時間に前記有効なデータの第２部分に対して遂行され、
    前記メモリ制御器は、前記複数の第１メモリブロックのうちの前記１つ以上のメモリブロックから読み出された前記有効なデータの第３部分を前記複数の第２メモリブロックの前記いずれか１つと異なる前記複数の第２メモリブロックのうちのいずれか１つに伝送するように１つ以上のプログラム動作を遂行するように構成されるメモリシステム。
13. 前記メモリ制御器は、前記有効なデータに対するＥＣＣ動作を遂行せずに、前記有効なデータの前記第３部分を前記複数の第２メモリブロックのうちの他の１つに伝送するように前記１つ以上のプログラム動作を遂行するように構成される請求項１２に記載のメモリシステム。
14. 前記１つ以上のプログラム動作の各々は、３段階プログラミング動作である請求項１２に記載のメモリシステム。
15. 前記３段階プログラミング動作は、第１プログラム段階及び前記第１プログラム段階の後に発生する第２プログラム段階を含み、
    前記第２プログラム段階に対応する第２閾値電圧幅は、前記第１プログラム段階に対応する第１閾値電圧幅より狭い請求項１４に記載のメモリシステム。
16. 前記リードリクレイム動作は、前記有効なデータの少なくとも一部に対するリードリトライ動作を含む請求項１２に記載のメモリシステム。
17. 前記リードリクレイム動作は、第１時間周期及び第２時間周期の間に遂行され、
    前記第１時間周期及び前記第２時間周期は、互いに分離される請求項１６に記載のメモリシステム。
18. 前記不揮発性メモリ装置は、垂直またはスタック型３次元アレイ構造を有するメモリセルアレイを含む請求項１２に記載のメモリシステム。
19. ３ビットデータを格納する複数の第１メモリメモリセル及び１ビットデータを格納する複数の第２メモリセルを有する不揮発性メモリ装置及び前記不揮発性メモリ装置を制御する制御器を含む不揮発性メモリシステムの動作方法において、
    第１電圧レベルで、前記複数の第１メモリセルの第１部分から第１データを読み出す段階と、
    エラー訂正された第１データを生成するために前記第１データに対するＥＣＣ（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｔｉｏｎ）動作を遂行する段階と、
    前記エラー訂正された第１データのエラービットの個数が前記ＥＣＣ動作によって訂正可能な閾値を超過する時、第２電圧レベルで、前記複数の第１メモリセルの前記第１部分から第２データを読み出す段階と、
    エラー訂正された第２データを生成するために前記第２データに対するＥＣＣ動作を遂行する段階と、
    前記エラー訂正された第１データ及び前記エラー訂正された第２データのうちのいずれか１つを有する第１ページデータを前記不揮発性メモリ装置に出力する段階と、
    前記複数の第２メモリセルの第１部分に前記第１ページデータをプログラムする段階と、
    第１時間に前記複数の第２メモリセルの前記第１部分から前記プログラムされたページデータを読み出す段階と、
    前記第１時間に読み出された前記プログラムされた第１ページデータを前記複数の第１メモリセルの第２部分にプログラムする段階と、
    第２時間に前記複数の第２メモリセルの前記第１部分から前記プログラムされた第１ページデータを読み出す段階と、
    前記第２時間に読み出された前記プログラムされた第１ページデータを前記複数の第１メモリセルの前記第２部分に再プログラムする段階と、を含む方法。
20. 前記複数の第２メモリセルの前記第２部分に前記第１ページデータをプログラムする段階は、前記第１ページデータに対するＥＣＣ動作無しで遂行される請求項１９に記載の方法。
21. 前記複数の第１メモリセルの第３部分から読み出された第３データに対するＥＣＣ動作を遂行する段階をさらに含み、
    前記第３データは、第２ページデータに含まれ、
    前記第２ページデータは、前記制御器から前記不揮発性メモリ装置に出力され、
    前記第１ページデータ及び前記第２ページデータは、事前に決定された時間周期内に前記制御器から前記不揮発性メモリ装置に出力される請求項１９に記載の方法。
22. 前記制御器が外部装置の要請を処理した後に、前記第１ページデータ及び前記第２ページデータは、前記制御器から前記不揮発性メモリ装置に出力される請求項２１に記載の方法。
23. 前記不揮発性メモリ装置は、垂直またはスタック型３次元アレイ構造を有するメモリセルアレイを含む請求項１９に記載の方法。
24. ３ビットデータを格納する複数の第１メモリメモリセル及び１ビットデータを格納する複数の第２メモリセルを含むメモリセルアレイを含み、前記メモリセルアレイは、垂直またはスタック型３次元アレイ構造である不揮発性メモリ装置と、
    読出し動作、プログラム動作、及び再プログラム動作を遂行するために前記不揮発性メモリ装置を制御する制御器と、を含み、
    前記制御器は、エラー訂正された第１データを生成するために前記第１データに対するＥＣＣ動作を遂行するように構成され、
    前記第１データは、第１電圧レベルで前記複数の第１メモリセルの第１部分から読み出され、
    前記エラー訂正された第１データのエラービットの個数が前記ＥＣＣ動作によって訂正可能な閾値を超過する時、前記制御器は、エラー訂正された第２データを生成するためにリードリトライ動作及びＥＣＣ動作を遂行するように構成され、
    前記リードリトライ動作は、前記第１電圧レベルと異なる第２電圧レベルで前記複数の第１メモリセルの前記第１部分に格納された第２データを読み出すことを含み、
    前記第２データは、前記複数の第１メモリセルの前記第１部分から読み出され、
    前記制御器は、前記エラー訂正された第１データ及び前記エラー訂正された第２データのうちのいずれか１つを含む第１ページデータを前記不揮発性メモリ装置に出力するように構成され、
    前記不揮発性メモリ装置は、前記複数の第２メモリセルの第１部分に前記第１ページデータをプログラムするように構成され、
    前記不揮発性メモリ装置は、前記複数の第２メモリセルの前記第１部分から前記プログラムされた第１ページデータを読み出すように構成され、
    前記不揮発性メモリ装置は、第１時間で前記複数の第２メモリセルの前記第１部分から読み出された前記プログラムされた第１ページデータを前記複数の第１メモリセルの第２部分にプログラムするように構成され、
    前記不揮発性メモリ装置は、第２時間で前記複数の第２メモリセルの前記第１部分から読み出された前記プログラムされた第１ページデータを前記複数の第１メモリセルの前記第２部分に再プログラムするように構成され、
    前記第１時間は、前記第２時間と異なるメモリシステム。
25. 前記制御器は、前記第１ページデータに対する前記ＥＣＣ動作を遂行せずに、前記第１時間に前記複数の第２メモリセルの前記第１部分から読み出された前記第１ページデータを前記複数の第１メモリセルの前記第２部分にプログラムするように構成される請求項２４に記載のメモリシステム。
26. 前記制御器は、前記複数の第１メモリセルの前記第１部分から読み出された第３データに対する前記リードリトライ動作及び前記ＥＣＣ動作を遂行するように構成される請求項２４に記載のメモリシステム。
27. 前記制御器は、前記複数の第１メモリセルの前記第２部分から読み出された第３データに対する前記ＥＣＣ動作を遂行するように構成される請求項２４に記載のメモリシステム。
28. 前記複数の第１メモリセルの前記第１部分と前記複数の第１メモリセルの前記第２部分とは、同一のメモリブロックに含まれる請求項２７に記載のメモリシステム。
29. 前記第３データは、第２ページデータに含まれ、
    前記第２ページデータは、前記制御器から前記不揮発性メモリ装置に出力される請求項２７に記載のメモリシステム。
30. 前記第１ページデータ及び前記第２ページデータの各々は、有効なページデータである請求項２９に記載のメモリシステム。

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