KR100673020B1 - 전계효과 소오스/드레인 영역을 가지는 반도체 장치 - Google Patents

전계효과 소오스/드레인 영역을 가지는 반도체 장치 Download PDF

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Abstract

이 장치는 반도체 기판과, 상기 반도체 기판에 정의된 활성영역과 상기 활성영역의 상부를 가로지르는 게이트 전극을 포함한다. 상기 게이트 전극 양측의 활성영역에 소오스/드레인 영역이 정의된다. 상기 소오스/드레인 영역들 중 적어도 하나는 상기 게이트의 프린지 필드에 의해 생성되는 전계효과 소오스/드레인 영역(field effect source/drain region)이다. 전계효과 소오스/드레인 영역이 아닌 다른 소오스/드레인은 기판과 다른 도전형의 불순층인 PN접합 소오스/드레인 영역이다. 트랜지스터의 소오스/드레인 영역 중 적어도 하나는 PN접합 소오스/드레인 영역이 아닌 전계효과 소오스/드레인 영역으로 형성함으로써 단채널 효과를 억제할 수 있고, 트랜지스터의 소오스/드레인 영역 모두가 전계효과 소오스/드레인 영역인 경우 단채널 효과가 전혀 없는 반도체 장치를 제공할 수 있다.
전계효과, 프린지 필드, 비휘발성

Description

전계효과 소오스/드레인 영역을 가지는 반도체 장치{SEMICONDUCTOR HAVING A FIELD EFFCET SOURCE/DRAIN REGION}
도 1a 종래의 반도체 장치를 나타낸 등가회로도.
도 1b는 종래의 반도체 장치의 단면도.
도 2 및 도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 단면도.
도 4a는 본 발명의 제 1 실시예에 따른 반도체 장치의 등가회로도.
도 4b는 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도.
도 4c는 제 1 실시예의 변형예에 따른 반도체 장치의 단면도.
도 5a는 본 발명의 제 2 실시예에 따른 반도체 장치의 등가회로도.
도 5b는 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도.
도 5c는 제 2 실시예의 변형예에 따른 반도체 장치의 단면도.
도 6a는 본 발명의 제 3 실시예에 따른 반도체 장치의 등가회로도.
도 6b는 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도.
도 6c는 제 3 실시예의 변형예에 따른 반도체 장치의 단면도.
도 7a는 본 발명의 제 4 실시예에 따른 반도체 장치의 등가회로도.
도 7b는 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도.
도 7c는 제 4 실시예의 변형예에 따른 반도체 장치의 단면도.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 게이트 전극에 인가되는 전압에 의해 프린지 필드가 유도되고, 상기 게이트 전극의 프린지 필드에 의해 생성되는 소오스/드레인 영역을 가지는 반도체 장치에 관한 것이다.
반도체 장치의 고집적화에 따라 트랜지스터의 채널 길이가 축소되고 있으며, 이에 따라 단채널 효과가 극심해진다. 특히, 수십 나노 크기로 트랜지스터의 게이트 선폭이 축소되면서 단채널 효과는 더욱 더 극심해져 문턱전압의 변화를 가져온다. 상기 단채널 효과를 극복하기 위하여 헤일로(halo)구조의 접합 구조가 제안되었으나, 이 구조는 온-전류의 감소 및 접합 누설 전류가 증가하는 문제가 있다.
트랜지스터의 단채널 효과 및 이를 극복하기 위해 제안된 헤일로 접합 구조는 상술한 문제로 인하여 서브-나노 스케일의 플래시 기억장치에 적용하는데 어려움이 있다.
도 1a은 종래 기술에 따른 낸드형 플래시 기억 장치의 기억 셀을 나타낸 등가회로도이고, 도 1b는 상기 기억 셀의 비트라인 방향 단면도이다.
도 1a 및 도 1b를 참조하면, 종래의 플래시 기억 장치는 복수개의 셀 스트링으로 구성된다. 각각의 셀 스트링은 접지 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 복수개의 기억 셀 트랜지스터들이 연결된 구조를 가진다. 기억 셀은 상 기 접지 선택 트랜지스터들의 게이트 전극이 연결된 접지 선택 라인(GSL)과 상기 스트링 선택 트랜지스터들이 연결된 스트링 선택 라인(SSL)을 포함하고, 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL) 사이에 상기 기억 셀 트랜지스터들의 게이트 전극이 연결된 복수개의 워드라인들(WLn)이 배치된다. 상기 접지 선택 트랜지스터의 소오스 영역들은 연결되어 공통 소오스 라인(CSL)을 구성하고, 상기 스트링 선택 트랜지스터들의 드레인 영역은 비트라인(BLn)에 연결된다. 상기 비트라인(BLn)은 상기 워드라인들(WLn)과 교차하여 상기 스트링 선택 트랜지스터의 드레인 영역에 연결된다.
도 1b에 도시된 것과 같이, 상기 워드라인들(WL), 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)은 반도체 기판(10)에 정의된 활성영역 상에 배치된다. 상기 워드라인들(WLn) 사이의 활성영역에 셀 소오스/드레인 영역(12w)이 형성되어 있고, 상기 접지 선택 라인(GSL) 양측의 활성영역과 상기 스트링 선택 라인(SSL) 양측의 활성영역에 각각 선택 트랜지스터의 소오스/드레인 영역(12g, 12s)이 형성되어 있다. 상기 워드라인들(WLn)과 기판 사이에는 저장 영역(14)이 개재된다. 상기 저장 영역(14)은 전기적으로 절연된 부유 게이트, 전하저장절연층, 나노 크리스탈 도전체 등으로 셀 트랜지스터의 종류에 따라 선택될 수 있다.
도시된 것과 같이 종래의 반도체 장치의 소오스/드레인 영역들(12g, 12w, 12s)은 기판과 다른 도전형의 불순물이 주입된 PN접합 구조로 형성된다. 또한, 높은 전압이 소오스/드레인 영역에 인가되기 때문에 항복전압이 높은 접합 구조로 형성한다.
도 2에 도시된 것과 같이, 종래에는 소오스/드레인 구조를 이중확산드레인(DDD; Double Diffused Drain) 구조로 형성하여 높은 항복전압과 낮은 접합 누설전류를 실현하였다. 낸드형 플래시 기억 장치에서 프로그램 동작시 선택 워드라인에 18 볼트의 기입 전압이 인가되면, 선택 워드라인에 연결된 비선택 기억 셀의 채널 및 소오스/드레인 영역은 약 8 볼트 정도로 셀프 부스팅된다. 따라서, 상기 기판과 소오스/드레인 영역의 접합의 항복 전압이 8 볼트 이상되도록 소오스/드레인 접합 구조는 고농도 확산층(16)과 저농도 확산층(18)으로 구성된 DDD구조로 형성한다. DDD구조의 접합은 누설전류(IL) 줄일 수 있는 장점이 있으나, 게이트 전극(WL)과 확산층의 중첩으로 인한 드레인 유기 장벽 감소(DIBL; Drain Induced Barrier Lowering)와 저농도 확산층 채택으로 인한 펀치 쓰루 등의 단채널 효과를 유발한다. 상기 단채널 효과를 인하여 기억 셀 트랜지스터의 서브 쓰레숄드 누설의 증가 및 서브 쓰레숄드 스윙의 열화를 일으켜 문턱전압의 산포가 증가된다.
본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 채널길이가 축소되어도 단채널 효과가 일어나지 않는 구조의 소오스/드레인 영역을 가지는 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 단채널 효과가 일어나지 않는 구조의 소오스/드레인 영역을 가지는 비휘발성 기억 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 게이트의 프린지 필드에 의해 생성되는 소오스/드레인 영역을 가지는 반도체 장치를 제공한다. 이 장치는 반도체 기판과, 상기 반도체 기판에 정의된 활성영역과 상기 활성영역의 상부를 가로지르는 게이트 전극을 포함한다. 상기 게이트 전극 양측의 활성영역에 소오스/드레인 영역이 정의된다. 상기 소오스/드레인 영역들 중 적어도 하나는 상기 게이트의 프린지 필드에 의해 생성되는 전계효과 소오스/드레인 영역(field effect source/drain region)이다. 전계효과 소오스/드레인 영역이 아닌 다른 소오스/드레인은 기판과 다른 도전형의 불순층인 PN접합 소오스/드레인 영역이다.
상기 게이트 전극에 전압이 인가될 때 프린지 필드가 유도되며, 상기 소오스/드레인 영역은 상기 프린지 필드에 의해 활성영역의 표면에 형성되는 반전층이다. 본 발명은 온 전류를 높이기 위하여 상기 활성영역의 표면은 전하 이동도가 강화된 층으로 형성할 수 있다. 예컨대, 상기 활성영역의 표면은 도우핑 농도가 낮거나 도우핑되지 않은 반도체층이거나, 스트레인드 실리콘 층 등으로 형성될 수 있다.
상기 게이트 전극과 상기 활성영역 사이에 전하저장층이 개재된 비휘발성 기억 장치에도 본 발명은 적용될 수 있다. 예컨대, 상기 비휘발성 기억 장치는 반도체 기판과 상기 반도체 기판에 정의된 활성영역과, 상기 활성영역에 배치된 접지 선택 트랜지스터 및 스트링 선택 트랜지스를 포함한다. 상기 접지 선택 트랜지스터와 상기 스트링 선택 트랜지스터 사이에 복수개의 셀 트랜지스터들을 배치된다. 상기 셀 트랜지스터들의 소오스 영역들 및 드레인 영역들 중 적어도 하나는 게이트 전극의 프린지 필드에 의해 생성되는 전계효과 소오스/드레인 영역(field effect source/drain region)일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 단면도이다.
도 3을 참조하면, 본 발명에 따른 반도체 장치는 기판과 다른 도전형의 확산층으로 이루어진 PN접합 소오스/드레인 영역을 가지지 않는다. 게이트 전극(Wn-1, Wn+1)에 인가하는 전압에 의해 프린지 필드가 유도되고, 상기 프린지 필드에 의해 기판의 표면에 형성된 반전층(66)이 소오스/드레인 영역의 역할을 한다. 이 구조에 따르면, 접합 누설이 전혀 없기 때문에 기입/소거 장애(program/erase disturbance) 특성이 향상되고, 단채널 효과도 없기 때문에 DDD구조와 같은 확산 구조의 변경이 필요없어 트랜지스터의 축소도 용이하다.
도 4a는 본 발명의 제 1 실시예에 따른 낸드형 비휘발성 기억 장치의 등가회 로도이고, 도 4b는 제 1 실시예에 따른 낸드형 비휘발성 기억 장치의 비트라인 방향 단면도이다.
도 4a를 참조하면, 제 1 실시예에 따른 비휘발성 기억 장치의 셀 스트링은 접지 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 복수개의 기억 셀 트랜지스터가 연결된 구조를 가진다. 종래의 낸드형 비휘발성 기억 장치와 달리, 상기 기억 셀 트랜지스터들 사이에는 PN접합 구조의 소오스/드레인 영역이 형성되지 않는다.
제 1 실시예에 따른 기억 셀 어레이는 상기 접지 선택 트랜지스터들의 게이트 전극이 연결된 접지 선택 라인(GSL)과 상기 스트링 선택 트랜지스터들의 게이트 전극이 연결된 스트링 선택 라인(SSL)이 평행하게 배치되고, 상기 접지 선택 라인(SSL)과 상기 스트링 선택 라인(GSL) 사이에 상기 셀 트랜지스터들의 게이트 전극이 연결된 복수개의 워드라인들(WLn)이 평행하게 배치된다. 상기 접지 선택 트랜지스터들의 소오스 영역이 연결된 공통 소오스 라인(CSL)이 상기 워드라인(WLn)과 평행하게 배치되고, 상기 스트링 선택 트랜지스터의 드레인 영역에 연결된 비트라인(BLn)이 상기 워드라인들(WLn)과 교차하여 배치된다.
도 4b를 참조하면, 상기 접지 선택 트랜지스터, 상기 스트링 선택 트랜지스터 및 상기 셀 트랜지스터들은 반도체 기판(50)에 정의된 활성영역에 형성된다. 상기 접지 선택 라인(GSL), 상기 스트링 선택 라인(SSL) 및 상기 워드라인들(WLn)은 상기 활성영역의 상부를 가로질러 형성된다. 상기 비트라인(BLn)은 비트라인 콘택(DC)을 통하여 상기 스트링 선택 라인(SSL)의 일측에 형성된 소오스/드레인 영역에 접속된다. 상기 워드라인들(WLn)은 게이트 전극과 활성영역 사이에 개재된 전하저장층(64)을 포함한다. 상기 전하저장층(64)는 플로팅 게이트일 수도 있고, 소노스(SONOS) 장치인 경우 전하저장절연층일 수 있다. 이 밖에도 상기 전하저장층(64)은 반도체 또는 금속 나노 크리스탈일 수도 있다.
상기 접지 선택 라인(GSL) 양측의 활성영역에 형성된 소오스/드레인 영역(62g)와 상기 스트링 선택 라인(SSL) 양측의 활성영역에 형성된 소오스/드레인 영역(62s)은 기판에 대하여 반대 도전형의 확산층으로 이루어진 PN접합 구조의 소오스/드레인 영역이다. 이에 반해, 상기 워드라인들(WLn) 사이의 소오스/드레인 영역은 PN접합 구조가 이니고, 인접한 워드라인에 인가되는 전압에 의해 유도된 프린지 필드에 의하여 상기 활성영역에 생성된 반전층으로 이루어진 전계효과 소오스/드레인 영역이다. 본 발명에서 트랜지스터의 채널 및 소오스/드레인 영역이 형성되는 부분의 활성영역은 전하의 이동도가 강화된 층으로 형성하여, 전계효과 소오스/드레인 영역을 채택함으로 인해 온 전류가 낮아지는 것을 보상할 수 있다.
도 4c는 본 발명의 제 1 실시예의 변형례를 나타낸 단면도이다.
도 4c를 참조하면, 상기 반도체 기판(50)의 표면에 전하의 이동도가 강화된 층(mobility enhanced layer; 52)이 형성되어 있다. 상기 이동도 강화층은 약 1015/㎤ ~ 1016/㎤ 이하의 낮은 도우핑 농도를 가지는 층으로써, 저농도의 반도체 기판 또는 반도체 기판(50) 상에 형성된 진성 반도체 에피택시얼층 또는 스트레인드 실리콘층으로 형성될 수 있다.
도 5a는 본 발명의 제 2 실시예에 따른 낸드형 비휘발성 기억 장치의 등가회로도이고, 도 5b는 제 2 실시예에 따른 낸드형 비휘발성 기억 장치의 비트라인 방향 단면도이다.
도 5a를 참조하면, 제 2 실시예에 따른 비휘발성 기억 장치는 워드라인(WLn)과 접지 선택 라인(GSL), 그리고 워드라인(WLn)과 스트링 선택 라인(SSL) 사이에 채널 반전을 위한 더미 워드라인인 반전 게이트 라인(CWL)이 상기 워드라인(WLn)과 평행하게 배치된다. 상기 반전 게이트 라인(CWL)이 형성됨으로써 상기 워드라인(WLn)과 상기 접지 선택 라인(GSL), 그리고 상기 워드라인(WLn)과 상기 스트링 선택 라인(SSL) 사이에 PN접합 소오스/드레인 영역이 형성되지 않아도 된다. 상기 반전 게이트 라인(CWL)은 가장 바깥쪽에 배치되는 워드라인(WLn)에 인가되는 전압과 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)에 인가되는 전압 사이의 전압 쉴드 역할을 하여 용량성 결합(capacitive coupling)을 낮출 수 있다.
도 5b를 참조하면, 제 1 실시예와 마찬가지로, 접지 선택 라인(GSL)과 스트링 선택 라인(SSL)이 활성영역을 가로지르고, 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL) 사이에 복수개의 평행한 워드라인들(WLn)이 배치된다. 상기 접지 선택 라인(GSL)과 첫번째 워드라인(WL0) 사이에 워드라인과 평행한 반전 게이트 라인(CWL)이 배치되고, 마지막 워드라인(WL31)과 상기 스트링 선택 라인(SSL) 사이에 워드라인과 평행한 반전 게이트 라인(CWL)이 배치된다.
상기 워드라인들(WLn) 사이의 활성영역과 상기 반전 게이트 라인들(CWL) 사이의 활성영역에는 PN접합 소오스/드레인 영역이 형성되지 않고, 인접한 워드라인 또는 반전 게이트 라인에 전압이 인가될 때 전계효과 소오스/드레인 영역이 형성된다. 접지 선택 트랜지스터와 스트링 선택 트랜지스터의 소오스/드레인 영역 중 상기 전계효과 소오스/드레인 영역이 형성되지 않은 다른 소오스/드레인 영역(62g, 62s)은 PN접합 소오스/드레인 영역이다.
도 5c는 본 발명의 제 2 실시예의 변형례를 나타낸 단면도이다.
도 5c를 참조하면, 상기 반도체 기판(50)의 표면에 전하의 이동도가 강화된 층(mobility enhanced layer; 52)이 형성되어 있다. 상기 이동도 강화층은 약 1015/㎤ ~ 1016/㎤ 이하의 낮은 도우핑 농도를 가지는 층으로써, 저농도의 반도체 기판 또는 반도체 기판(50) 상에 형성된 진성 반도체 에피택시얼층 또는 스트레인드 실리콘층으로 형성될 수 있다.
도 6a는 본 발명의 제 3 실시예에 따른 낸드형 비휘발성 기억 장치의 등가회로도이고, 도 6b는 제 3 실시예에 따른 낸드형 비휘발성 기억 장치의 비트라인 방향 단면도이다.
도 6a를 참조하면, 본 발명에 따른 낸드형 비휘발성 기억 장치의 기억 셀 트랜지스터는 적어도 하나의 전계효과 소오스/드레인 영역을 가질 수 있다. 예컨대, 도시된 것과 같이 기억 셀 트랜지스터의 소오스/드레인 영역 중 하나는 전계효과 소오스/드레인 영역이고, 다른 하나는 PN접합 소오스/드레인 영역일 수 있다. 제 3 실시예에 따른 비휘발성 기억 장치는 접지 선택 트랜지스터와 스트링 선택 트랜지스터의 소오스/드레인 영역들은 모두 PN접합 소오스/드레인 영역이고, 기억 셀 트 랜지스터의 소오스/드레인 영역들 중 하나는 PN 접합 소오스/드레인 영역이고 다른 하나는 전계효과 소오스/드레인 영역이다.
도 6b에 도시된 것과 같이, 반도체 기판(50) 상에 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 배치되고, 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL) 사이에 복수개의 워드라인들(WLn)이 배치된다. 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 양측의 활성영역에는 PN접합 소오스/드레인 영역(62s, 62g)가 형성되고, 상기 워드라인들(WLn) 사이의 활성영역에는 PN접합 소오스/드레인 영역(62w) 및 전계효과 소오스/드레인이 번갈아 형성된다. 따라서, 워드라인들(WLn) 양측의 활성영역 가운데 하나에만 불순물이 주입된 PN접합 소오스/드레인 영역(62w)이 형성되고, 다른 하나에는 PN접합 소오스/드레인 영역(62w)이 형성되지 않고 인접한 게이트 전극에 인가되는 전압의 프린지 필드에 의해 전계효과 소오스/드레인 영역이 생성된다. 제 3 실시예에서와 같이 기억 셀 트랜지스터의 소오스/드레인 영역 가운데 적어도 하나에만 전계효과 소오스/드레인 영역을 형성하더라도 단채널 효과를 억제할 수 있는 구조가 될 수 있다.
도 6c는 제 3 실시예의 변형례를 나타낸 단면도이다.
도 6c를 참조하면, 상기 반도체 기판(50)의 표면에 전하의 이동도가 강화된 층(mobility enhanced layer; 52)이 형성되어 있다. 상기 이동도 강화층은 약 1015/㎤ ~ 1016/㎤ 이하의 낮은 도우핑 농도를 가지는 층으로써, 저농도의 반도체 기판 또는 반도체 기판(50) 상에 형성된 진성 반도체 에피택시얼층 또는 스트레인드 실 리콘층으로 형성될 수 있다.
도 7a는 본 발명의 제 4 실시예에 따른 낸드형 비휘발성 기억 장치의 등가회로도이고, 도 7b는 제 4 실시예에 따른 낸드형 비휘발성 기억 장치의 비트라인 방향 단면도이다.
도 7a를 참조하면, 제 4 실시예에 따른 낸드형 비휘발성 기억 장치는 기억 셀 트랜지스터의 소오스/드레인 영역 중 적어도 하나는 전계효과 소오스/드레인 영역이고, 접지 선택 트랜지스터 및 기억 셀 트랜지스터 사이와, 스트링 선택 트랜지스터와 기억 셀 트랜지스터 사이에 채널 반전을 위한 반전 게이트 라인(CWL)이 배치된다.
도 7b를 참조하면, 첫번째 워드라인(WL0)와 접지 선택 라인(GSL) 사이와, 마지막 워드라인(WL31)과 스트링 선택 라인(SSL) 사이에 채널 반전을 위한 반전 게이트 라인(CWL)이 워드라인들(WLn)과 평행하게 배치된다. 상기 반전 게이트 라인들(CWL) 및 상기 워드라들(WLn) 양측의 활성영역 중 하나에는 PN접합 소오스/드레인 영역(62s, 62w, 62g)이 형성되고, 다른 하나에는 PN접합 소오스/드레인 영역이 형성되지 않고 전계효과 소오스/드레인이 형성된다. 즉, PN접합 소오스/드레인 영역은 반전 게이트 라인들(CWL)과 워드라인들(WLn) 사이의 활성영역에 하나 건너 하나씩 형성될 수 있다. 도면에서 상기 반전 게이트라인(CWL)과 상기 선택 트랜지스터들(GSL, SSL) 사이에 PN접합 소오스/드레인 영역이 형성되는 것으로 도시되어 있으나, 상기 PN접합 소오스/드레인 영역은 상기 반전 게이트 라인(CWL)의 다른 편 활성영역에 형성될 수도 있다.
도 7c는 제 4 실시예의 변형례를 나타낸 단면도이다.
도 7c를 참조하면, 상기 반도체 기판(50)의 표면에 전하의 이동도가 강화된 층(mobility enhanced layer; 52)이 형성되어 있다. 상기 이동도 강화층은 약 1015/㎤ ~ 1016/㎤ 이하의 낮은 도우핑 농도를 가지는 층으로써, 저농도의 반도체 기판 또는 반도체 기판(50) 상에 형성된 진성 반도체 에피택시얼층 또는 스트레인드 실리콘층으로 형성될 수 있다.
이상의 실시예들에서 기억 셀 트랜지스터의 소오스/드레인 영역들은 모두 전계효과 소오스/드레인 영역이거나, 적어도 어느 하나의 소오스/드레인 영역이 전계효과 소오스/드레인 영역으로 설명되었으나, 본 발명의 실시예에 따른 낸드형 비휘발성 기억 장치의 셀 어레이에 정의된 소오스/드레인 영역들 가운데 적어도 하나가 전계효과 소오스/드레인 영역으로 형성되는 범위까지 본 발명의 범위가 확장될 수 있다.
상술한 것과 같이 본 발명에 따르면, 트랜지스터의 소오스/드레인 영역 중 적어도 하나는 PN접합 소오스/드레인 영역이 아닌 전계효과 소오스/드레인 영역으로 형성함으로써 단채널 효과를 억제할 수 있고, 트랜지스터의 소오스/드레인 영역 모두가 전계효과 소오스/드레인 영역인 경우 단채널 효과가 전혀 없는 반도체 장치를 제공할 수 있다.
낸드형 비휘발성 기억 장치에서 접합 누설로 인해 기입/소거 장애 (program/erase disturbance)가 발생할 수 있으나, 본 발명에 따르는 경우 접합 누설이 없는 전계효과 소오스/드레인을 기억 셀 트랜지스터에 채택하여 기입/소거 장애가 없는 낸드형 비휘발성 기억 장치를 제공할 수 있다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판에 정의된 활성영역;
    상기 활성영역의 상부를 가로지르는 게이트 전극;
    상기 게이트 전극 양측의 활성영역에 정의되는 소오스/드레인 영역들을 포함하되, 상기 소오스/드레인 영역들 중 적어도 하나는 상기 게이트의 프린지 필드에 의해 생성되는 전계효과 소오스/드레인 영역(field effect source/drain region)인 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 소오스/드레인 영역들 중 하나는 전계효과 소오스/드레인 영역이고, 다른 하나는 PN접합 소오스/드레인 영역인 것을 특징으로 하는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 반도체 기판의 표면은 전하 이동도가 강화된 층(mobility ehanced layer)인 것을 특징으로 하는 반도체 장치.
  4. 청구항 3에 있어서,
    상기 전하 이동도가 강화된 층은 도우핑되지 않은 반도체층인 것을 특징으로 하는 반도체 장치.
  5. 청구항 3에 있어서,
    상기 전하 이동도가 강화된 층은 스트레인드 실리콘층인 것을 특징으로 하는 반도체 장치.
  6. 청구항 1에 있어서,
    상기 게이트 전극과 상기 기판 사이에 개재된 전하저장층을 더 포함하되,
    상기 전하저장층은 부유 게이트, 전하트랩절연층 및 나노 크리스탈 도전층 가운데 선택된 하나인 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판;
    상기 반도체 기판에 정의된 활성영역;
    상기 활성영역에 배치된 접지 선택 트랜지스터 및 스트링 선택 트랜지스터; 및
    상기 접지 선택 트랜지스터와 상기 스트링 선택 트랜지스터 사이에 배치된 복수개의 셀 트랜지스터들을 포함하되,
    상기 셀 트랜지스터들의 소오스 영역들 및 드레인 영역들 중 적어도 하나는 게이트 전극의 프린지 필드에 의해 생성되는 전계효과 소오스/드레인 영역(field effect source/drain region)인 것을 특징으로 하는 반도체 장치.
  8. 청구항 7에 있어서,
    상기 반도체 기판의 표면은 전하 이동도가 강화된 층(mobility ehanced layer)인 것을 특징으로 하는 반도체 장치.
  9. 청구항 8에 있어서,
    상기 전하 이동도가 강화된 층은 도우핑되지 않은 반도체층인 것을 특징으로 하는 반도체 장치.
  10. 청구항 8에 있어서,
    상기 전하 이동도가 강화된 층은 스트레인드 실리콘층인 것을 특징으로 하는 반도체 장치.
  11. 청구항 7에 있어서,
    상기 셀 트랜지스터의 게이트 전극과 상기 기판 사이에 개재된 전하저장층을 더 포함하되, 상기 전하저장층은 부유 게이트, 전하트랩절연층 및 나노 크리스탈 도전층 가운데 선택된 하나인 것을 특징으로 하는 반도체 장치.
  12. 청구항 7에 있어서,
    상기 활성영역들을 가로지르며, 상기 접지 선택 트랜지스터의 게이트 전극 및 상기 스트링 선택 트랜지스터의 게이트 전극에 각각 연결된 접지 선택 라인 및 스트링 선택 라인; 및
    상기 접지 선택 라인 및 상기 스트링 선택 라인 사이에 배치되어 각각의 셀 트랜지스터의 게이트 전극에 연결되며 상기 활성영역들을 가로지르는 복수개의 워드라인을 더 포함하되,
    상기 워드라인들 사이의 활성영역에 정의된 소오스/드레인 영역들은 인접한 게이트 전극의 프린지 필드에 의해 생성되는 전계효과 소오스/드레인 영역(field effect source/drain region)인 것을 특징으로 하는 반도체 장치.
  13. 청구항 12에 있어서,
    상기 워드라인 및 상기 접지 선택 라인 사이의 소오스/드레인 영역과, 상기 워드라인 및 상기 스트링 선택 라인 사이의 소오스/드레인 영역은 PN접합 소오스/드레인 영역인 것을 특징으로 하는 반도체 장치.
  14. 청구항 12에 있어서,
    상기 스트링 선택 라인 및 상기 워드라인 사이와, 상기 접지 선택 라인 및 상기 워드라인 사이에 배치되어 상기 활성영역을 가로지르는 반전 게이트 라인들을 더 포함하되,
    상기 반전 게이트 라인들 양측의 활성영역에 정의된 소오스/드레인 영역들은 인접한 게이트 전극 및 인접한 반전 게이트 라인의 프린지 필드에 의해 생성되는 전계효과 소오스/드레인 영역(field effect source/drain region)인 것을 특징으로 하는 반도체 장치.
  15. 청구항 12에 있어서,
    상기 활성영역의 표면은 도우핑되지 않은 반도체층 또는 스트레인드 실리콘층인 것을 특징으로 하는 반도체 장치.
  16. 청구항 7에 있어서,
    상기 활성영역들을 가로지르며, 상기 접지 선택 트랜지스터의 게이트 전극 및 상기 스트링 선택 트랜지스터의 게이트 전극에 각각 연결된 접지 선택 라인 및 스트링 선택 라인; 및
    상기 접지 선택 라인 및 상기 스트링 선택 라인 사이에 배치되어 각각의 셀 트랜지스터의 게이트 전극에 연결되며 상기 활성영역들을 가로지르는 복수개의 워드라인을 더 포함하되,
    각각의 셀 트랜지스터의 소오스/드레인 영역들 중 하나는 인접한 게이트 전극의 프린지 필드에 의해 생성되는 전계효과 소오스/드레인 영역이고, 다른 하나는 PN접합 소오스/드레인 영역인 것을 특징으로 하는 반도체 장치.
  17. 청구항 16에 있어서,
    상기 워드라인 및 상기 접지 선택 라인 사이의 소오스/드레인 영역과, 상기 워드라인 및 상기 스트링 선택 라인 사이의 소오스/드레인 영역은 PN접합 소오스/드레인 영역인 것을 특징으로 하는 반도체 장치.
  18. 청구항 16에 있어서,
    상기 스트링 선택 라인 및 상기 워드라인 사이와, 상기 접지 선택 라인 및 상기 워드라인 사이에 배치되어 상기 활성영역을 가로지르는 반전 게이트 라인들을 더 포함하되,
    상기 반전 게이트 라인들 양측의 활성영역에 정의된 소오스/드레인 영역들 중 하나는 인접한 게이트 전극 및 인접한 반전 게이트 라인의 프린지 필드에 의해 생성되는 전계효과 소오스/드레인 영역(field effect source/drain region)이고, 다른 하나는 PN접합 소오스/드레인 영역인 것을 특징으로 하는 반도체 장치.
  19. 청구항 18에 있어서,
    상기 스트링 선택 라인 및 상기 반전 게이트 라인 사이의 소오스/드레인 영역과, 상기 접지 선택 라인 및 상기 반전 게이트 라인 사이의 소오스/드레인 영역은 PN접합 소오스/드레인 영역인 것을 특징으로 하는 반도체 장치.
  20. 청구항 16에 있어서,
    상기 활성영역의 표면은 도우핑되지 않은 반도체층 또는 스트레인드 실리콘층인 것을 특징으로 하는 반도체 장치.
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