KR20110055178A - 플래시 메모리 장치 및 그것을 포함한 메모리 시스템 - Google Patents

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KR20110055178A
KR20110055178A KR1020090112095A KR20090112095A KR20110055178A KR 20110055178 A KR20110055178 A KR 20110055178A KR 1020090112095 A KR1020090112095 A KR 1020090112095A KR 20090112095 A KR20090112095 A KR 20090112095A KR 20110055178 A KR20110055178 A KR 20110055178A
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Abstract

여기에 제공되는 플래시 메모리 장치는 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 그리고 상기 메모리 셀들의 상태들이 행과 열 방향들로 랜덤화되도록 상기 메모리 셀 어레이에 프로그램될 데이터의 랜덤 시퀀스를 발생하는 랜덤 시퀀스 발생 회로를 포함한다.

Description

플래시 메모리 장치 및 그것을 포함한 메모리 시스템{FLASH MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단의 열화 또는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모 리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
본 발명의 일 특징은 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 그리고 상기 메모리 셀들의 상태들이 행 및 열 방향들로 랜덤화되도록 상기 메모리 셀 어레이에 프로그램될 데이터의 랜덤 시퀀스를 발생하는 랜덤 시퀀스 발생 회로를 포함하는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 특징은 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 스트링 방향의 랜덤화를 위한 제 1 시드값에 응답하여 제 1 랜덤 시퀀스를 발생하도록 구성된 제 1 랜덤 시퀀스 발생기와; 페이지 방향의 랜덤화를 위한 제 2 시드값에 응답하여 제 2 랜덤 시퀀스를 발생하도록 구성된 제 2 랜덤 시퀀스 발생기와; 그리고 상기 제 1 및 제 2 랜덤 시퀀스들을 논리적으로 조합하도록 구성된 논리 유니트를 포함하며, 상기 메모리 셀 어레이에 프로그램될 데이터는 상기 논리 유니트의 출력에 따라 랜덤화되는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 예시적인 실시예에 따르면, 메모리 셀들의 상태들을 행 방향뿐만 아니라 열 방향으로 랜덤화시키는 것이 가능하다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
이하, 예시적인 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 플래시 메모리 장치는, 예를 들면, 낸드 플래시 메모리 장치이다. 플래시 메모리 장치는 행들(워드 라인들:WL)과 열들(비트 라인들:BL)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(100)를 포함한다. 각 메모리 셀은 1-비트 데이터 또는 M-비트(멀티-비트) 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀 또는 가변 저항 소자를 갖는 메모리 셀로 구현될 수 있다. 메모리 셀 어레이(100)는 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 3차원 어레이 구조라고 불림)를 갖도록 구현될 것이다.
행 선택 회로(200)는 제어 로직(300)에 의해서 제어되며, 메모리 셀 어레이(100)의 행들에 대한 선택 및 구동 동작들을 수행하도록 구성된다. 제어 로직(300)은 플래시 메모리 장치의 동작을 전반적으로 제어하도록 구성된다. 페이지 버퍼 회로(400)는 제어 로직(300)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 쓰기 드라이버로서 동작한다. 예를 들면, 읽기 동작 동안, 페이지 버퍼 회로(400)는 선택된 행의 메모리 셀들로부터 데이터를 감지하는 감지 증폭기로서 동작한다. 프로그램 동작 동안, 페이지 버퍼 회로(400)는 프로그램 데이터에 따라 선택된 행의 메모리 셀들을 구동하는 쓰기 드라이버로서 동작한다. 페이지 버퍼 회로(400)는 비트 라인들에 또는 비트 라인 쌍들에 각각 대응하는 페이지 버퍼들을 포함한다. 메모리 셀들 각각이 멀티-비트 데이터를 저장하는 경우, 페이지 버퍼 회로(400)의 각 페이지 버퍼는 2개 또는 그 보다 많은 래치들을 갖도록 구성될 것이다.
계속해서 도 1을 참조하면, 열 선택 회로(500)는 제어 로직(300)에 의해서 제어되며, 읽기/프로그램 동작시 열들(또는 페이지 버퍼들)을 정해진 단위로 순차적으로 선택한다. 데이터 랜덤화 및 디랜덤화 회로(600)는 제어 로직(300)의 제어에 따라 입출력 인터페이스(700)를 통해 전달되는 데이터(즉, 프로그램될 데이터)를 랜덤화시키도록 구성된다. 데이터 랜덤화 및 디랜덤화 회로(600)는 제어 로직(300)의 제어에 따라 열 선택 회로(500)를 통해 전달되는 페이지 버퍼 회로(400)의 데이터를 디-랜덤화시키도록 구성된다. 본 발명의 예시적인 실시예에 따른 데이터 랜덤화 및 디-랜덤화 회로(600)는 메모리 셀 어레이(100)에 저장되는 데이터의 랜덤화가 스트링 방향(또는, 열 방향)과 워드 라인 방향(또는, 행 방향)으로 모두 행해지도록 프로그램될 데이터를 랜덤화시킨다. 이는 이후 상세히 설명될 것이다.
이러한 데이터 랜덤화 방식에 의하면, 향 방향에 속한 메모리 셀들(즉, 각 워드 라인에 연결된 메모리 셀들)의 상태들이 균일하게 분포될 뿐만 아니라, 열 방향에 속한 메모리 셀들(즉, 각 스트링에 속한 메모리 셀들)의 상태들 역시 균일하게 분포될 것이다. 각 스트링에 속한 메모리 셀들의 상태들이 균일하게 분포됨에 따라, 읽기 동작시 읽기 마진이 향상될 수 있다. 읽기 동작시 선택된 메모리 셀을 통해 흐르는 셀 전류는 선택된 메모리 셀과 비트 라인 사이에 위치한 메모리 셀들(상위 메모리 셀들)의 상태들(이하, 백 패턴(back pattern)이라 칭함)에 영향을 받 을 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
예를 들면, 각 메모리 셀이 4개의 상태들 즉, 소거 상태(E) 및 프로그램 상태들(P1, P2, P3) 중 어느 하나를 갖고, 선택된 워드 라인에 연결된 각 스트링의 선택된 메모리 셀들이 제 1 프로그램 상태(P1)를 갖고 각 스트링의 선택된 메모리 셀들에 대한 백 패턴이 서로 다르다고 가정하자. 이러한 가정에 따르면, 백 패턴을 구성하는 메모리 셀들의 채널들을 통해 흐르는 전류는 각 스트링에서 서로 다를 것이다. 이는 각 스트링의 선택된 메모리 셀들이 동일한 상태를 갖더라도 선택된 메모리 셀들을 통해 흐르는 셀 전류가 서로 다름을 의미한다. 또한, 선택된 메모리 셀들이 겪는 공통 소오스 라인 노이즈 역시 서로 다를 것이다. 메모리 셀의 문턱 전압은 읽기 동작시 백 패턴 및 노이즈로 인해 프로그램된 상태의 문턱 전압보다 높아지거나 낮아질 수 있다. 결과적으로, 읽기 동작시 문턱 전압 산포가 넓어지며, 이는 읽기 마진의 감소를 초래할 것이다. 하지만, 행 방향뿐만 아니라 열 방향(스트링 방향)으로 데이터 랜덤화가 수행되기 때문에, 열 방향에 속한 메모리 셀들의 상태들이 균일하게 분포될 것이다. 이는 백 패턴이 각 스트링에서 동일하게/유사하게 형성될 수 있음을 의미한다. 그러한 까닭에, 읽기 마진을 향상시키는 것이 가능하다.
도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 메모리 셀 어레이(100)의 예시적인 구조들이 설명될 것이다. 일례로서, 메모리 셀 어레이(100)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에 있어서, 메모리 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들(예를 들면, 1KB의 비트 라인들)에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 공통 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.
예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링(111)을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.
오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 공통 워드 라인에 속하면 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 공통 워드 라인에 속하면 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다. 데이터는 다른 블록들로 프로그램될 수 있고 다른 메모리 블록들로부터 읽혀질 수 있다. 이러한 동작은 동시에 수행될 수 있다.
도 3은 본 발명의 예시적인 실시예에 따른 도 1에 도시된 데이터 랜덤화 및 디-랜덤화 회로를 개략적으로 보여주는 블록도이고, 도 4는 도 3에 도시된 제 1 랜덤 시퀀스 발생기(622)의 동작을 설명하기 위한 타이밍도이며, 도 5는 도 3에 도시된 제 2 랜덤 시퀀스 발생기(624)의 동작을 설명하기 위한 타이밍도이다.
먼저 도 3을 참조하면, 데이터 랜덤화 및 디-랜덤화 회로(600)는 랜덤 시퀀스 발생 유니트(620)와 제 1 및 제 2 XOR 유니트들(640, 660)을 포함할 것이다. 랜덤 시퀀스 발생 유니트(620)는 시드값들(Seed_S, Seed_P)에 의거하여 랜덤 시퀀스(RS)를 발생하도록 구성될 것이다. 랜덤 시퀀스(RS)는 제 1 및 제 2 XOR 유니트들(640, 660)으로 제공될 것이다. 제 1 XOR 유니트(640)는 프로그램 동작시 입력되는 데이터와 랜덤 시퀀스(RS)를 조합하고, 랜덤화된 데이터로서 조합된 데이터를 열 게이트 회로(500)로 출력할 것이다. 제 2 XOR 유니트(660)는 읽기 동작시 열 게이트 회로(500)를 통해 전달되는 읽혀진 데이터와 랜덤 시퀀스(RS)를 조합하고, 디-랜덤화된 데이터로서 조합된 데이터를 입출력 인터페이스(700)로 출력할 것이다.
랜덤 시퀀스 발생 유니트(620)는 제 1 랜덤 시퀀스 발생기(622), 제 2 랜덤 시퀀스 발생기(624), 그리고 XOR 유니트(626)를 포함할 것이다. 제 1 랜덤 시퀀스 발생기(622)는 시드값(Seed_S)를 입력받고, 도 1의 제어 로직(500)으로부터 제공되는 클록 신호(CLK_S)의 토글에 따라 랜덤 시퀀스(RS_S)를 발생할 것이다. 제 1 랜덤 시퀀스 발생기(622)의 시드값(Seed_S)으로서, 예를 들면, 선택된 워드 라인을 포함하는 메모리 블록을 지정하기 위한 어드레스, 상수값, 또는 그와 같은 것이 사용될 것이다. 클록 신호(CLK_S)는, 도 4에 도시된 바와 같이, 선택된 워드 라인 즉, 선택된 페이지 어드레스에 대응하는 수만큼 토글할 것이다. 마지막으로 토글된 클록 신호(CLK_S)에 의해서 생성된 랜덤 시퀀스(RS_S)는 XOR 유니트(626)으로 제공될 것이다. 도 4에서, 점선으로 표기된 랜덤 시퀀스는 마지막으로 생성된 랜덤 시퀀스(RS_S)일 것이다.
여기서, 하나의 메모리 블록이 64개의 워드 라인들을 포함하고 각 메모리 셀이 2-비트 데이터를 저장한다고 가정하면, 도 4에 도시된 바와 같이, 클록 신호(CLK_S)는 선택된 페이지(예를 들면, 두 번째 페이지)에 대응하는 수(예를 들면, 2)만큼 토글될 것이다. 시드값(Seed_S)이 블록 어드레스로 설정됨은 각 메모리 블록의 시드값(Seed_S)이 블록 마다 다르게 설정됨을 의미한다. 이에 반해서, 시드값(Seed_S)이 상수값으로 설정됨은 각 메모리 블록의 시드값(Seed_S)이 모든 메모리 블록들에 동일하게 지정됨을 의미한다.
제 2 랜덤 시퀀스 발생기(624)는 시드값(Seed_P)를 입력받고, 도 5에 도시된 바와 같이, 도 1의 제어 로직(500)으로부터 제공되는 클록 신호(CLK_P)의 토글에 따라 랜덤 시퀀스(RS_P)를 발생할 것이다. 시드값(Seed_P)으로서, 예를 들면, 페이지를 지정하기 위한 페이지 어드레스가 사용될 것이다. 제 2 랜덤 시퀀스 발생기(624)에 의해서 생성된 랜덤 시퀀스(RS_P)는 XOR 유니트(626)으로 제공될 것이다. 클록 신호(CLK_P)는 프로그램될 데이터가 모두 로딩될 때까지 토글될 것이다. 예를 들면, 512B-데이터를 로드하는 경우, 클록 신호(CLK_P)는 512번 토글될 것이다.
예시적인 실시예에 있어서, 제 1 및 제 2 랜덤 시퀀스 발생기들(622, 624)과 XOR 유니트들(또는, 논리 유니트)(626, 640)는 메모리 셀들의 상태들이 행과 열 방 향들로 랜덤화되도록 메모리 셀 어레이에 프로그램될 데이터를 랜덤화하는 데이터 랜덤화 회로를 구성할 것이다. 제 1 및 제 2 랜덤 시퀀스 발생기들(622, 624)과 XOR 유니트들(626, 660)는 데이터 디-랜덤화 회로를 구성할 것이다.
도 6은 도 3에 도시된 랜덤 시퀀스 발생 유니트의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 제 1 랜덤 시퀀스 발생기(622)는 제 2 랜덤 시퀀스 발생기(624)가 랜덤 시퀀스(RS_P)를 생성하기 이전에 랜덤 시퀀스(RS_S)를 생성할 것이다. 랜덤 시퀀스(RS_P)는 XOR 유니트(626)에 의해서 랜덤 시퀀스(RS_S)와 조합될 것이다. 랜덤 시퀀스(RS_P)의 값이 클록 신호(CLK_P)의 토글에 따라 변화되는 동안, 도 6에 도시된 바와 같이, 랜덤 시퀀스(RS_S)의 값은 그대로 유지될 것이다.
도 7은 도 3에 도시된 제 1/2 랜덤 시퀀스 발생기를 보여주는 회로도이다. 도 7을 참조하면, 제 1/2 랜덤 시퀀스 발생기(622/624)는 하나의 쉬프트 레지스터와 XOR 유니트로 구성된 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register:LFSR)를 사용한다. 하지만, 제 1/2 랜덤 시퀀스 발생기(622/624)가 PN 시퀀스 발생기, CRC 발생기, 또는 그와 같은 것으로 구현될 수 있음은 잘 이해될 것이다. 제 1/2 랜덤 시퀀스 발생기(622/624)는 시드값에 따라 랜덤 시퀀스(RS_S/P)를 발생한다. 예시적인 실시예에 있어서, 랜덤 시퀀스(RS_S/P)는 1-비트 데이터일 것이다. 랜덤 시퀀스(RS_S/P)는 도 1에 도시된 제어 로직(300)으로부터 제공되는 클록 신호(CLK_S/P)의 토글에 따라 생성되며, 도 3의 XOR 유니트(626)로 제공될 것이다.
도 8은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이다. 이하, 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
프로그램 동작이 개시되면, S100 단계에서, 명령 및 어드레스가 플래시 메모리 장치에 제공될 것이다. 어드레스는 메모리 블록을 선택하기 위한 블록 어드레스와 메모리 블록에 속한 워드 라인들 즉, 페이지들을 선택하기 위한 페이지 어드레스를 포함할 것이다. 일단 명령 및 어드레스가 플래시 메모리 장치에 제공되면, S110 단계에서, 제 1 랜덤 시퀀스 발생기(622)는 제어 로직(300)의 제어에 따라 제 1 랜덤 시퀀스(RS_S)를 발생할 것이다. 제 1 랜덤 시퀀스 발생기(622)에는, 예를 들면, 시드값으로서 블록 어드레스가 제공될 것이다. 하지만, 제 1 랜덤 시퀀스 발생기(622)에 시드값으로서 상수값이 제공될 수 있음은 잘 이해될 것이다. 제 1 랜덤 시퀀스 발생기(622)는 제어 로직(300)으로부터 제공되는 클록 신호(CLK_S)의 토글에 따라 랜덤 시퀀스(RS_S)를 발생할 것이다. 클록 신호(CLK_S)는 프로그램될 페이지를 지정하기 위한 페이지 어드레스만큼 토글될 것이다. 그렇게 생성된 제 1 랜덤 시퀀스(RS_S)는 XOR 유니트(626)로 제공될 것이다.
S120 단계에서, 제 2 랜덤 시퀀스 발생기(624)는 제어 로직(300)의 제어에 따라 제 2 랜덤 시퀀스(RS_P)를 발생할 것이다. 제 2 랜덤 시퀀스 발생기(624)에는, 예를 들면, 시드값으로서 페이지 어드레스가 제공될 것이다. 제 2 랜덤 시퀀스 발생기(624)는 제어 로직(300)으로부터 제공되는 클록 신호(CLK_P)의 토글에 따라 랜덤 시퀀스(RS_P)를 발생할 것이다. 클록 신호(CLK_S)는 프로그램될 페이지를 지 정하기 위한 페이지 어드레스만큼 토글될 것이다. 그렇게 생성된 제 2 랜덤 시퀀스(RS_P)는 XOR 유니트(626)로 제공될 것이다. 제 2 랜덤 시퀀스(RS_P)는 XOR 유니트(626)에 의해서 제 1 랜덤 시퀀스(RS_S)와 논리적으로 조합될 것이다. 앞서 언급된 바와 같이, 제 1 랜덤 시퀀스(RS_S)는 제 2 랜덤 시퀀스(RS_P)가 클록 신호(CLK_P)의 토글에 따라 변화되는 동안 그대로 유지될 것이다. XOR 유니트(626)에 의해서 조합된 결과(RS)는 XOR 유니트(640)로 제공될 것이다.
S130 단계에서, 프로그램될 데이터는 제 1 및 제 2 랜덤 시퀀스들(RS_S, RS_P)에 의거하여 랜덤화될 것이다. 좀 더 구체적으로 설명하면, 프로그램될 데이터는 입출력 인터페이스(700)를 통해 XOR 유니트(640)에 제공될 것이다. 이때, 제 1 및 제 2 랜덤 시퀀스들(RS_S, RS_P)이 XOR 유니트(626)에 의해서 논리적으로 조합된 결과 즉, 랜덤 시퀀스(RS)가 XOR 유니트(640)에 제공될 것이다. 프로그램될 데이터는 제 1 및 제 2 랜덤 시퀀스들(RS_S, RS_P)이 XOR 유니트(626)에 의해서 논리적으로 조합된 결과 즉, 랜덤 시퀀스(RS)에 따라 XOR 유니트(640)에 의해서 랜덤화될 것이다. 이때, 프로그램될 데이터의 랜덤화는 행(페이지) 방향과 열(스트링) 방향으로 행해질 것이다. 상술한 데이터 랜덤화 과정은 프로그램될 데이터가 모두 로드될 때까지 행해질 것이다. 랜덤화된 데이터는 열 선택 회로(500)를 통해 페이지 버퍼 회로(400)로 전송될 것이다.
프로그램될 데이터가 모두 로드되면, S140 단계에서, 랜덤화된 데이터는 선택된 페이지에 속하는 메모리 셀들에 프로그램될 것이다. S150 단계에서, 선택된 페이지에 속하는 메모리 셀들이 요구되는 상태들을 갖도록 프로그램되었는 지의 여 부가 판별될 것이다. 선택된 페이지에 속하는 메모리 셀들이 요구되는 상태들을 갖도록 프로그램되지 않은 경우, 절차는 S140 단계로 진행할 것이다. 이에 반해서, 선택된 페이지에 속하는 메모리 셀들이 요구되는 상태들을 갖도록 프로그램된 경우, 절차는 종료될 것이다.
앞서 설명된 바와 같이, 프로그램될 데이터는 열 방향(스트링 방향)의 랜덤화를 위한 제 1 랜덤 시퀀스(RS_S)와 행 방향(페이지 방향)의 랜덤화를 위한 제 2 랜덤 시퀀스(RS_P)에 의해서 랜덤화될 것이다. 행 방향뿐만 아니라 열 방향으로 데이터 랜덤화가 수행되기 때문에, 열 방향에 속한 메모리 셀들의 상태들이 균일하게 분포될 것이다. 이는 백 패턴이 각 스트링에서 동일하게/유사하게 형성될 수 있음을 의미한다. 그러한 까닭에, 읽기 마진을 향상시키는 것이 가능하다.
도 9는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 동작을 설명하기 위한 흐름도이다. 이하, 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
읽기 동작이 개시되면, S210 단계에서, 명령 및 어드레스가 플래시 메모리 장치에 제공될 것이다. 어드레스는 메모리 블록을 선택하기 위한 블록 어드레스와 메모리 블록에 속한 워드 라인들 즉, 페이지들을 선택하기 위한 페이지 어드레스를 포함할 것이다. 일단 명령 및 어드레스가 플래시 메모리 장치에 제공되면, S210 단계에서, 입력된 어드레스에 대응하는 페이지로부터 데이터가 페이지 버퍼 회로(400)에 의해서 감지될 것이다.
S220 단계에서, 제 1 랜덤 시퀀스 발생기(622)는 제어 로직(300)의 제어에 따라 제 1 랜덤 시퀀스(RS_S)를 발생할 것이다. S230 단계에서, 제 2 랜덤 시퀀스 발생기(624)는 제어 로직(300)의 제어에 따라 제 2 랜덤 시퀀스(RS_P)를 발생할 것이다. 제 1 및 제 2 랜덤 시퀀스들(RS_S, RS_P)을 발생하는 동작들은 도 8에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 앞서 설명된 바와 같이, 제 2 랜덤 시퀀스(RS_P)는 XOR 유니트(626)에 의해서 제 1 랜덤 시퀀스(RS_S)와 논리적으로 조합될 것이다. XOR 유니트(626)에 의해서 조합된 결과(RS)는 XOR 유니트(640)로 제공될 것이다. S240 단계에서, 감지된 데이터는 제 1 및 제 2 랜덤 시퀀스들(RS_S, RS_P)에 따라 XOR 유니트(660)에 의해서 디-랜덤화될 것이다. S250 단계에서, 디-랜덤화된 데이터는 외부로 출력될 것이다.
도 10은 본 발명의 다른 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 10을 참조하면, 본 발명의 다른 예시적인 실시예에 따른 플래시 메모리 장치는, 예를 들면, 낸드 플래시 메모리 장치이다. 플래시 메모리 장치는 행들(워드 라인들:WL)과 열들(비트 라인들:BL)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(810)를 포함한다. 각 메모리 셀은 1-비트 데이터 또는 M-비트(멀티-비트) 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀 또는 가변 저항 소자를 갖는 메모리 셀로 구현될 수 있다. 메모리 셀 어레이(810)는 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 3차원 어레이 구조라고 불림)를 갖도록 구 현될 것이다.
행 선택 회로(820)는 제어 로직(830)에 의해서 제어되며, 메모리 셀 어레이(810)의 행들에 대한 선택 및 구동 동작들을 수행하도록 구성된다. 제어 로직(830)은 플래시 메모리 장치의 동작을 전반적으로 제어하도록 구성된다. 페이지 버퍼 회로(840)는 제어 로직(830)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 쓰기 드라이버로서 동작한다. 예를 들면, 읽기 동작 동안, 페이지 버퍼 회로(840)는 선택된 행의 메모리 셀들로부터 데이터를 감지하는 감지 증폭기로서 동작한다. 프로그램 동작 동안, 페이지 버퍼 회로(840)는 프로그램 데이터에 따라 선택된 행의 메모리 셀들을 구동하는 쓰기 드라이버로서 동작한다. 페이지 버퍼 회로(840)는 비트 라인들에 또는 비트 라인 쌍들에 각각 대응하는 페이지 버퍼들을 포함한다. 메모리 셀들 각각이 멀티-비트 데이터를 저장하는 경우, 페이지 버퍼 회로(840)의 각 페이지 버퍼는 2개 또는 그 보다 많은 래치들을 갖도록 구성될 것이다.
계속해서 도 10을 참조하면, 열 선택 회로(850)는 제어 로직(830)에 의해서 제어되며, 읽기/프로그램 동작시 열들(또는 페이지 버퍼들)을 정해진 단위로 순차적으로 선택한다. 입출력 인터페이스(860)는 열 선택 회로(850)를 통해 전달되는 페이지 버퍼 회로(840)의 데이터를 외부(예를 들면, 메모리 제어기)로 출력한다. 랜덤 시퀀스 발생 유니트(870)는 제어 로직(830)에 의해서 제어되며, 랜덤 시퀀스(Random Sequence Data: RSD)를 순차적으로 발생한다. 도 10에 도시된 랜덤 시퀀스 발생 유니트(860)는 도 3에 도시된 것(620)과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략될 것이다. 멀티플렉서(880)는 제어 로직(830)의 제어에 응답하여 동작한다. 멀티플렉서(880)는 프로그램 동작의 데이터 로딩 구간 동안 입출력 인터페이스(860)의 출력을 열 선택 회로(850)로 전달한다. 데이터 로딩 구간이 완료되면, 멀티플렉서(880)는 랜덤 시퀀스 발생 유니트(870)의 출력을 열 선택 회로(850)로 전달한다.
페이지 버퍼 회로(840)는 데이터 로딩 구간 동안 프로그램 데이터를 입력받고 데이터 로딩 구간이 완료된 후 랜덤 시퀀스를 입력받도록 구성된다. 이는 페이지 버퍼 회로(840)의 각 페이지 버퍼는 프로그램 데이터를 저장하는 래치와 랜덤 시퀀스를 저장하는 래치를 포함함을 의미한다. 페이지 버퍼 회로(840)는 제어 로직(830)의 제어에 따라 입력된 프로그램 데이터 및 랜덤 시퀀스 데이터에 대한 비트-와이즈 XOR 연산(bit-wise XOR operation)을 수행하며, 그 결과 프로그램 데이터가 랜덤화된다. 페이지 버퍼 회로(840)의 각 페이지 버퍼는 랜덤화된 데이터를 저장하는 래치를 더 포함할 것이다. 또는, 페이지 버퍼 회로(840)의 각 페이지 버퍼는 랜덤화된 데이터가 프로그램 데이터를 저장하는 래치에 저장되도록 구성될 수도 있다. 이를 위해서 각 페이지 버퍼는 XOR 연산과 같은 논리적인 기능을 수행하도록 구성될 것이다.
프로그램 동작과 마찬가지로, 각 페이지 버퍼의 비트-와이즈 XOR 연산은 읽기 동작이 수행될 때 역시 수행될 것이다. 데이터가 감지되는 동안, 페이지 버퍼 회로(840)에는 랜덤 시퀀스 발생 유니트(870)에 의해서 생성된 랜덤 시퀀스가 로드된다. 데이터 감지 동작이 완료되면, 페이지 버퍼 회로(840)는 제어 로직(830)의 제어에 따라 감지된 데이터 및 랜덤 시퀀스 데이터에 대한 비트-와이즈 XOR 연산을 수행하며, 그 결과 감지된 데이터가 디-랜덤화된다(또는, 본래의 데이터로 복원된다). 디-랜덤화된 데이터는 입출력 인터페이스(860)를 통해 외부로 출력될 것이다.
도 1에서 설명된 것과 마찬가지로, 랜덤 시퀀스 발생 유니트(870)에 의해서 생성된 랜덤 시퀀스(RS)에 따라 프로그램 데이터가 행 및 열 방향들로 랜덤화될 것이다. 다시 말해서, 데이터 랜덤화를 행해는 위치에 관계없이 본 발명에 따른 랜덤 시퀀스 생성 방식을 통해 프로그램 데이터를 행 및 열 방향들로 랜덤화하는 것이 가능하다.
도 11은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 집적 회로 카드를 개략적으로 보여주는 블록도이다.
도 11을 참조하면, 집적 회로 카드(예를 들면, 스마트카드)는 불 휘발성 메모리 장치(1000)와 제어기(2000)를 포함한다. 불 휘발성 메모리 장치(1000)는 도 1 또는 도 10에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 제어기(2000)는 불 휘발성 메모리 장치(1000)를 제어하며, CPU(2100), ROM(2200), RAM(2300), 그리고 입출력 인터페이스(2400)를 포함한다. CPU(2100)는 ROM(2200)에 저장되는 다양한 프로그램들에 의거하여 집적 회로 카드의 동작을 전반적으로 제어하며, 입출력 인터페이스(2400)는 외부와의 인터페이스를 제공한다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그 리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템이 도 12에 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템은 버스(3001)에 전기적으로 연결된 마이크로프로세서(3100), 사용자 인터페이스(3200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(3300), 메모리 제어기(3400), 그리고 저장 매체로서 플래시 메모리 장치(3500)를 포함한다. 플래시 메모리 장치(3500)는 도 1 또는 10에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(3500)에는 마이크로프로세서(3100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(3400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(3600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 반도체 드라이브/디스크(Solid State Drive/Disk: SSD)를 구성할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 보여주 는 블록도이다.
도 13을 참조하면, 메모리 시스템은 제어기(4100)와 불 휘발성 메모리 장치(4200)를 포함할 것이다. 제어기(4100)는 불 휘발성 메모리 장치(4200)를 제어하도록 구성될 것이다. 특히, 제어기(4100)는 불 휘발성 메모리 장치(4200)에 저장될 데이터를 랜덤화하도록 구성될 것이다. 이를 위해서 제어기(4100)에는 랜덤 시퀀스 발생 유니트(4110)가 제공되며, 랜덤 시퀀스 발생 유니트(4110)는 도 3에 도시된 것(620)과 실질적으로 동일할 것이다. 여기서, 랜덤 시퀀스 발생 유니트(4110)에 제공되는 어드레스는 호스트에서 제공되는 논리적인 어드레스 또는 제어기(4100)에 의해서 생성되는 물리적인 어드레스일 것이다. 비록 도면에는 도시되지 않았지만, 제어기(4100)가 호스트와의 인터페이스를 제공하는 호스트 인터페이스, 불 휘발성 메모리 장치(4200)와의 인터페이스를 제공하는 메모리 인터페이스, 버퍼 메모리, ECC, 프로세싱 유니트, 롬, 등을 더 포함할 수 있음은 잘 이해될 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.
도 3은 본 발명의 예시적인 실시예에 따른 도 1에 도시된 데이터 랜덤화 및 디-랜덤화 회로를 개략적으로 보여주는 블록도이다.
도 4는 도 3에 도시된 제 1 랜덤 시퀀스 발생기(622)의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 3에 도시된 제 2 랜덤 시퀀스 발생기(624)의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 3에 도시된 랜덤 시퀀스 발생 유니트의 동작을 설명하기 위한 도면이다.
도 7은 도 3에 도시된 제 1/2 랜덤 시퀀스 발생기를 보여주는 회로도이다.
도 8은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 흐름도이다.
도 8은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 동작을 설명하기 위한 흐름도이다.
도 10은 본 발명의 다른 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 11은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 집적 회로 카드를 개략적으로 보여주는 블록도이다.
도 12는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 13은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.

Claims (10)

  1. 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와; 그리고
    상기 메모리 셀들의 상태들이 행 및 열 방향들로 랜덤화되도록 상기 메모리 셀 어레이에 프로그램될 데이터의 랜덤 시퀀스를 발생하는 랜덤 시퀀스 발생 회로를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 랜덤 시퀀스 발생 회로는 열 방향의 랜덤화를 위한 제 1 시드값과 행 방향의 랜덤화를 위한 제 2 시드값에 의거하여 상기 랜덤 시퀀스를 발생하도록 구성된 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 랜덤화 스퀀스 발생 회로는 상기 제 1 시드값에 따라 제 1 랜덤 시퀀스를 발생하도록 그리고 상기 제 2 시드값에 따라 제 2 랜덤 시퀀스를 발생하도록 구성되며, 상기 메모리 셀 어레이에 프로그램될 데이터는 상기 제 1 및 제 2 랜덤 시퀀스들에 의거하여 랜덤화되되, 상기 제 1 랜덤 시퀀스는 상기 제 2 랜덤 시퀀스에 앞서 생성되는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 랜덤 시퀀스의 값은 상기 제 2 랜덤 시퀀스가 변화되는 동안 변화되지 않으며, 상기 메모리 셀 어레이에 프로그램될 데이터는 상기 제 1 랜덤 시퀀스와 상기 제 2 랜덤 시퀀스의 배타적 오어 연산에 의해서 생성된 랜덤 시퀀스에 따라 랜덤화되는 플래시 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제 1 시드값은 블록 어드레스와 상수값 중 어느 하나이고, 상기 제 2 시드값은 페이지 어드레스인 플래시 메모리 장치.
  6. 행들과 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이와;
    스트링 방향의 랜덤화를 위한 제 1 시드값에 응답하여 제 1 랜덤 시퀀스를 발생하도록 구성된 제 1 랜덤 시퀀스 발생기와;
    페이지 방향의 랜덤화를 위한 제 2 시드값에 응답하여 제 2 랜덤 시퀀스를 발생하도록 구성된 제 2 랜덤 시퀀스 발생기와; 그리고
    상기 제 1 및 제 2 랜덤 시퀀스들을 논리적으로 조합하도록 구성된 논리 유니트를 포함하며,
    상기 메모리 셀 어레이에 프로그램될 데이터는 상기 논리 유니트의 출력에 따라 랜덤화되는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 시드값은 블록 어드레스와 상수값 중 어느 하나이고, 상기 제 2 시드값은 페이지 어드레스인 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 랜덤 시퀀스 발생기는 제 1 클록 신호에 응답하여 동작하고, 상기 제 2 랜덤 시퀀스 발생기는 제 2 클록 신호에 응답하여 동작하되, 상기 제 1 클록 신호는 상기 페이지 어드레스만큼 토글되고, 상기 제 2 클록 신호는 상기 제 1 클록 신호의 토글이 종료된 후 토글되는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 2 클록 신호의 토글에 따라 상기 제 2 랜덤 시퀀스가 변화되는 동안, 상기 제 1 클록 신호의 마지막 토글에 따라 생성된 상기 제 1 랜덤 시퀀스의 값은 변화되지 않는 플래시 메모리 장치.
  10. 제 6 항에 있어서,
    상기 메모리 셀들의 상태들이 상기 스트링 및 페이지 방향들로 랜덤화될 때, 선택된 메모리 셀들의 백 패턴들에 속한 메모리 셀들의 상태들이 균일하게 분포되는 플래시 메모리 장치.
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