KR20100111990A - 플래시 메모리 장치 및 그것의 데이터 랜덤화 방법 - Google Patents

플래시 메모리 장치 및 그것의 데이터 랜덤화 방법 Download PDF

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KR20100111990A
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Abstract

여기에 제공되는 플래시 메모리 장치의 동작 방법은 페이지 버퍼 회로에 프로그램 데이터를 로드하고; 상기 프로그램 데이터가 로드된 후, 상기 페이지 버퍼 회로에 제 1 랜덤 시퀀스 데이터를 로드하고; 상기 프로그램 데이터 및 상기 제 1 랜덤 시퀀스 데이터에 대한 상기 페이지 버퍼 회로의 비트-와이즈 배타적오아 연산을 수행하고; 상기 비트-와이즈 배타적오아 연산을 통해 랜덤화된(randomized) 데이터를 메모리 셀 어레이에 프로그램하는 것을 포함한다.

Description

플래시 메모리 장치 및 그것의 데이터 랜덤화 방법{FLASH MEMORY DEVICE AND DATA RANDOMIZING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단의 열화 또는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모 리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다.
본 발명의 목적은 산포들의 신뢰도를 향상시킬 수 있는 플래시 메모리 장치 및 그것의 데이터 랜덤화 방법을 제공하는 것이다.
예시적인 실시예의 일 특징은 메모리 셀 어레이 및 페이지 버퍼 회로를 포함하는 플래시 메모리 장치의 동작 방법을 제공하는 것이며, 동작 방법은 상기 페이지 버퍼 회로에 프로그램 데이터를 로드하고, 상기 프로그램 데이터가 로드된 후, 상기 페이지 버퍼 회로에 제 1 랜덤 시퀀스 데이터를 로드하고, 상기 프로그램 데이터 및 상기 제 1 랜덤 시퀀스 데이터에 대한 상기 페이지 버퍼 회로의 비트-와이즈 배타적오아 연산을 수행하고, 상기 비트-와이즈 배타적오아 연산을 통해 랜덤화된(randomized) 데이터를 상기 메모리 셀 어레이에 프로그램하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 제 1 랜덤 시퀀스 데이터는 상기 프로그램 데이터의 어드레스를 시드값으로 사용하여 생성된다.
예시적인 실시예에 있어서, 상기 동작 방법은 상기 메모리 셀 어레이로부터 데이터를 감지하고, 상기 데이터를 감지하는 동안, 상기 페이지 버퍼 회로에 제 2 랜덤 시퀀스 데이터를 로드하고, 상기 감지된 데이터 및 상기 제 2 랜덤 시퀀스 데 이터에 대한 상기 페이지 버퍼 회로의 비트-와이즈 배타적오아 연산을 수행하고, 상기 비트-와이즈 배타적오아 연산을 통해 디-랜덤화된(de-randomized) 데이터를 외부로 출력하는 것을 더 포함한다.
예시적인 실시예에 있어서, 상기 제 2 랜덤 시퀀스 데이터는 상기 감지된 데이터의 어드레스를 시드값으로 사용하여 생성된다.
예시적인 실시예에 있어서, 상기 프로그램 데이터는 페이지 카피백 프로그램 동작시 입력되는 랜덤 데이터이다.
예시적인 실시예의 다른 특징은 데이터 정보를 저장하는 메모리 셀 어레이와; 랜덤 시퀀스 데이터를 발생하도록 구성된 랜덤 시퀀스 발생 회로와; 상기 메모리 셀 어레이에 프로그램될 데이터를 저장하도록 구성된 페이지 버퍼 회로와; 그리고 상기 랜덤 시퀀스 발생 회로와 상기 페이지 버퍼 회로를 제어하도록 구성된 제어 로직을 포함하며, 상기 제어 로직은 상기 페이지 버퍼 회로에 상기 프로그램될 데이터가 로드된 후 상기 랜덤 시퀀스 데이터가 상기 페이지 버퍼 회로에 로드되도록 상기 페이지 버퍼 회로 및 상기 랜덤 시퀀스 발생 회로를 제어하며; 그리고 상기 제어 로직은 상기 로드된 랜덤 시퀀스 데이터에 의거하여 상기 로드된 데이터가 랜덤화되는 비트-와이즈 배타적오어(XOR) 연산을 수행하도록 상기 페이지 버퍼 회로를 제어하는 플래시 메모리 장치를 제공하는 것이다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이로부터 데이터가 상기 페이지 버퍼 회로에 의해서 감지되는 동안, 상기 제어 로직은 상기 랜덤 시퀀스 데이터가 상기 페이지 버퍼 회로에 로드되도록 상기 페이지 버퍼 회로 및 상기 랜덤 시 퀀스 발생 회로를 제어한다.
예시적인 실시예에 있어서, 상기 제어 로직은 상기 로드된 랜덤 시퀀스 데이터에 의거하여 상기 감지된 데이터가 디-랜덤화되는 비트-와이즈 배타적오어(XOR) 연산을 수행하도록 상기 페이지 버퍼 회로를 제어한다.
예시적인 실시예에 있어서, 상기 플래시 메모리 장치는 상기 제어 로직의 제어에 응답하여 상기 프로그램될 데이터를 또는 상기 랜덤 시퀀스 데이터를 상기 페이지 버퍼 회로로 전송하는 멀티플레서를 더 포함한다.
예시적인 실시예에 있어서, 상기 페이지 버퍼 회로는 복수의 페이지 버퍼들을 포함하며, 상기 복수의 페이지 버퍼들 각각은 상기 프로그램될 데이터를 저장하기 위한 제 1 래치 및 상기 랜덤 시퀀스 데이터를 저장하기 위한 제 2 래치를 포함하되, 상기 비트-와이즈 배타적오어 연산을 통해 얻어진 랜덤화된/디-랜덤화된 데이터는 제 3 래치에 저장되거나 상기 제 1 래치에 저장된다.
예시적인 실시예에 따르면, 페이지 버퍼 회로 내에서 데이터를 랜덤화시키거나 디-랜덤화시키는 것이 가능하다.
이하, 예시적인 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 1은 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 플래시 메모리 장치는, 예를 들면, 낸드 플래시 메모리 장 치이다. 플래시 메모리 장치는 행들(워드 라인들:WL)과 열들(비트 라인들:BL)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(100)를 포함한다. 각 메모리 셀은 1-비트 데이터 또는 M-비트(멀티-비트) 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀 또는 가변 저항 소자를 갖는 메모리 셀로 구현될 수 있다. 메모리 셀 어레이(100)는 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 3차원 어레이 구조라고 불림)를 갖도록 구현될 것이다.
행 선택 회로(200)는 제어 로직(300)에 의해서 제어되며, 메모리 셀 어레이(100)의 행들에 대한 선택 및 구동 동작들을 수행하도록 구성된다. 제어 로직(300)은 플래시 메모리 장치의 동작을 전반적으로 제어하도록 구성된다. 페이지 버퍼 회로(400)는 제어 로직(300)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 쓰기 드라이버로서 동작한다. 예를 들면, 읽기 동작 동안, 페이지 버퍼 회로(400)는 선택된 행의 메모리 셀들로부터 데이터를 감지하는 감지 증폭기로서 동작한다. 프로그램 동작 동안, 페이지 버퍼 회로(400)는 프로그램 데이터에 따라 선택된 행의 메모리 셀들을 구동하는 쓰기 드라이버로서 동작한다. 페이지 버퍼 회로(400)는 비트 라인들에 또는 비트 라인 쌍들에 각각 대응하는 페이지 버퍼들을 포함한다. 메모리 셀들 각각이 멀티-비트 데이터를 저장하는 경우, 페이지 버퍼 회로(400)의 각 페이지 버퍼는 2개 또는 그 보다 많은 래치들을 갖도록 구성될 것이다.
계속해서 도 1을 참조하면, 열 선택 회로(500)는 제어 로직(300)에 의해서 제어되며, 읽기/프로그램 동작시 열들(또는 페이지 버퍼들)을 정해진 단위로 순차적으로 선택한다. 입출력 인터페이스(600)는 열 선택 회로(500)를 통해 전달되는 페이지 버퍼 회로(400)의 데이터를 외부(예를 들면, 메모리 제어기)로 출력한다. 랜덤 시퀀스 발생 회로(700)는 제어 로직(300)에 의해서 제어되며, 시드값을 이용하여 랜덤 시퀀스 데이터(Random Sequence Data: RSD)를 순차적으로 발생한다. 여기서, 랜덤 시퀀스 데이터는 1-비트 데이터일 것이다. 하지만, 랜덤 시퀀스 데이터가 1-비트 데이터에 국한되지 않음은 잘 이해될 것이다. 멀티플렉서(800)는 제어 로직(300)의 제어에 응답하여 동작한다. 멀티플렉서(800)는 프로그램 동작의 데이터 로딩 구간 동안 입출력 인터페이스(600)의 출력을 열 선택 회로(500)로 전달한다. 데이터 로딩 구간이 완료되면, 멀티플렉서(800)는 랜덤 시퀀스 발생 회로(700)의 출력을 열 선택 회로(700)로 전달한다.
여기서, 1-비트 랜덤 시퀀스 데이터는 열 선택 회로(500)에 의해서 선택된 일군의 페이지 버퍼들에 공통으로 제공될 것이다. 데이터 로딩 구간 동안, 그러한 페이지 버퍼들에는 입/출력 인터페이스(600)로부터 제공되는 데이터 비트들이 각각 제공될 것이다.
페이지 버퍼 회로(400)는 데이터 로딩 구간 동안 프로그램 데이터를 입력받고 데이터 로딩 구간이 완료된 후 랜덤 시퀀스 데이터를 입력받도록 구성된다. 이는 페이지 버퍼 회로(400)의 각 페이지 버퍼는 프로그램 데이터를 저장하는 래치와 랜덤 시퀀스 데이터를 저장하는 래치를 포함함을 의미한다. 페이지 버퍼 회로(400) 는 제어 로직(300)의 제어에 따라 입력된 프로그램 데이터 및 랜덤 시퀀스 데이터에 대한 비트-와이즈 XOR 연산(bit-wise XOR operation)을 수행하며, 그 결과 프로그램 데이터가 랜덤화된다. 페이지 버퍼 회로(400)의 각 페이지 버퍼는 랜덤화된 데이터를 저장하는 래치를 더 포함할 것이다. 또는, 페이지 버퍼 회로(400)의 각 페이지 버퍼는 랜덤화된 데이터가 프로그램 데이터를 저장하는 래치에 저장되도록 구성될 수도 있다. 이를 위해서 각 페이지 버퍼는 XOR 연산과 같은 논리적인 기능을 수행하도록 구성될 것이다.
프로그램 동작과 마찬가지로, 각 페이지 버퍼의 비트-와이즈 XOR 연산은 읽기 동작이 수행될 때 역시 수행될 것이다. 데이터가 감지되는 동안, 페이지 버퍼 회로(400)에는 랜덤 시퀀스 데이터가 로드된다. 데이터 감지 동작이 완료되면, 페이지 버퍼 회로(400)는 제어 로직(300)의 제어에 따라 감지된 데이터 및 랜덤 시퀀스 데이터에 대한 비트-와이즈 XOR 연산을 수행하며, 그 결과 감지된 데이터가 디-랜덤화된다(또는, 본래의 데이터로 복원된다).
예시적인 실시예에 따른 플래시 메모리 장치는 프로그램 데이터를 랜덤화시키도록 구성될 것이다. 프로그램 데이터의 랜덤화는 플래시 메모리 장치의 외부에서 행해지는 것이 아니라 페이지 버퍼 회로(400) 내에서 행해질 것이다. 이는 데이터가 입/출력되는 경로 상에서 데이터 랜덤화/디-랜덤화가 행해지는 것이 아님을 의미한다. 이는 이후 상세히 설명될 것이다.
도 2는 도 1에 도시된 랜덤 시퀀스 발생 회로의 예를 보여주는 회로도이다. 도 2를 참조하면, 랜덤 시퀀스 발생 회로(700)는 하나의 쉬프트 레지스터와 XOR 유 니트로 구성된 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register:LFSR)를 사용한다. 하지만, 랜덤 시퀀스 발생 회로(700)가 PN 시퀀스 발생기, CRC 발생기, 또는 그와 같은 것으로 구현될 수 있음은 잘 이해될 것이다. 랜덤 시퀀스 발생 회로(700)는 시드값으로서 페이지 어드레스를 이용하여 랜덤 시퀀스 데이터(RSD)를 발생한다. 예시적인 실시예에 있어서, 랜덤 시퀀스 데이터(RSD)는 1-비트 데이터일 것이다. 랜덤 시퀀스 데이터(RSD)는 제어 로직(300)으로부터 제공되는 클록 신호(CLK)의 토글에 따라 생성될 것이다.
도 3은 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이고, 도 4는 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 동작 동안 데이터 흐름을 보여주는 도면이다. 이하, 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
직렬 데이터 입력 명령(80h)이 플래시 메모리 장치에 입력된 후, 어드레스(행 어드레스와 열 어드레스를 포함함)와 프로그램 데이터가 정해진 타이밍에 따라 플래시 메모리 장치로 전달된다(도 4에서, ① 참조). 프로그램 데이터는 제어 로직(300)의 제어 하에 입/출력 인터페이스(600), 멀티플렉서(800), 그리고 열 선택 회로(500)를 통해 페이지 버퍼 회로(400)에 로드된다. 프로그램 데이터의 로딩이 완료되면, 프로그램 확인 명령(10h)이 플래시 메모리 장치에 입력될 것이다.
프로그램 확인 명령(10h)이 입력되면, 제어 로직(300)은 입력된 어드레스 중 페이지 어드레스를 시드값으로서 이용하여 랜덤 시퀀스 데이터를 생성하도록 랜덤 시퀀스 발생 회로(700)를 제어할 것이다. 랜덤 시퀀스 발생 회로(700)에 의해서 생성된 랜덤 시퀀스 데이터는 제어 로직(300)의 제어 하에 멀티플렉서(800) 및 열 선택 회로(500)를 통해 페이지 버퍼 회로(400)에 로드된다(도 4에서, ② 참조). 결과적으로, 페이지 버퍼 회로(400)의 각 페이지 버퍼에는 프로그램 데이터와 랜덤 시퀀스 데이터가 로드될 것이다. 앞서 설명된 바와 같이, 페이지 버퍼 회로(400)의 각 페이지 버퍼는 프로그램 데이터와 랜덤 시퀀스 데이터를 저장하기 위한 래치들을 포함할 것이다.
일단 페이지 버퍼 회로(400)의 각 페이지 버퍼에 프로그램 데이터와 랜덤 시퀀스 데이터가 로드되면, 제어 로직(300)은 랜덤 시퀀스 데이터에 따라 프로그램 데이터가 랜덤화되도록 페이지 버퍼 회로(400)를 제어할 것이다(도 4에서, ③ 참조). 이는 페이지 버퍼 회로(400) 내에서 비트-와이즈 XOR 연산이 수행됨을 의미한다. 즉, 프로그램 데이터가 랜덤화된다. 이후, 랜덤화된 데이터는 제어 로직(300)의 제어 하에 잘 알려진 방식에 따라 메모리 셀 어레이(100)에 프로그램될 것이다(도 4에서, ④ 참조).
도 5는 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이고, 도 6은 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 동작 동안 데이터 흐름을 보여주는 도면이다. 이하, 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
읽기 동작이 개시되면, '00h' 명령, 어드레스, 그리고 '30h' 명령이 플래시 메모리 장치에 정해진 타이밍에 따라 순차적으로 전달된다. 일단 '30h' 명령이 플 래시 메모리 장치에 입력되면, 페이지 버퍼 회로(400)는 제어 로직(300)의 제어에 따라 메모리 셀 어레이(100)로부터 데이터를 감지 및 래치한다(도 6에서, ① 참조). 데이터 감지 및 래치가 행해지는 동안, 제어 로직(300)은 입력된 어드레스 중 페이지 어드레스를 시드값으로서 이용하여 랜덤 시퀀스 데이터를 생성하도록 랜덤 시퀀스 발생 회로(700)를 제어할 것이다. 랜덤 시퀀스 발생 회로(700)에 의해서 생성된 랜덤 시퀀스 데이터는 제어 로직(300)의 제어 하에 멀티플렉서(800) 및 열 선택 회로(500)를 통해 페이지 버퍼 회로(400)에 로드된다(도 6에서, ① 참조).
일단 데이터 감지 래치가 완료되면, 제어 로직(300)은 각 페이지 버퍼에 저장된 감지된 데이터와 랜덤 시퀀스 데이터에 대해 비트-와이즈 XOR 연산을 수행하도록 페이지 버퍼 회로(400)를 제어할 것이다. 감지된 데이터는 비트-와이즈 XOR 연산을 통해 본래의 데이터 즉, 랜덤화되기 이전의 데이터로 복원될 것이다(도 6에서, ② 참조). 이후, 페이지 버퍼 회로(400)에 저장된 데이터(즉, 디-랜덤화된 데이터)는, 잘 알려진 바와 같이, 열 선택 회로(500) 및 입/출력 인터페이스(600)를 통해 외부로 출력될 것이다(도 6에서, ③ 참조).
도 7은 예시적인 실시예에 따른 플래시 메모리 장치의 페이지 카피백 프로그램 동작을 설명하기 위한 타이밍도이고, 도 8은 예시적인 실시예에 따른 플래시 메모리 장치의 페이지 카피백 프로그램 동작 동안 데이터 흐름을 보여주는 도면이다. 이하, 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
페이지 카피백 프로그램 동작이 개시되면, '00h' 명령, 어드레스, 그리고 '35h' 명령이 플래시 메모리 장치에 정해진 타이밍에 따라 순차적으로 전달된다. 일단 '30h' 명령이 플래시 메모리 장치에 입력되면, 페이지 버퍼 회로(400)는 제어 로직(300)의 제어에 따라 메모리 셀 어레이(100)의 소오스 페이지로부터 데이터를 감지 및 래치한다(도 8에서, ① 참조). 데이터 감지 및 래치가 행해지는 동안, 제어 로직(300)은 입력된 어드레스 중 페이지 어드레스(소오스 페이지 어드레스)를 시드값으로서 이용하여 랜덤 시퀀스 데이터를 생성하도록 랜덤 시퀀스 발생 회로(700)를 제어할 것이다. 랜덤 시퀀스 발생 회로(700)에 의해서 생성된 랜덤 시퀀스 데이터는 제어 로직(300)의 제어 하에 멀티플렉서(800) 및 열 선택 회로(500)를 통해 페이지 버퍼 회로(400)에 로드된다(도 8에서, ① 참조).
일단 데이터 감지 래치가 완료되면, 제어 로직(300)은 각 페이지 버퍼에 저장된 감지된 데이터와 랜덤 시퀀스 데이터에 대해 비트-와이즈 XOR 연산을 수행하도록 페이지 버퍼 회로(400)를 제어할 것이다. 감지된 데이터는 비트-와이즈 XOR 연산을 통해 본래의 데이터 즉, 랜덤화되기 이전의 데이터로 복원될 것이다(도 8에서, ② 참조). 이후, 페이지 버퍼 회로(400)에 저장된 데이터(즉, 디-랜덤화된 데이터)는, 잘 알려진 바와 같이, 열 선택 회로(500) 및 입/출력 인터페이스(600)를 통해 외부로 출력될 것이다(도 8에서, ③ 참조).
잘 알려진 바와 같이, 외부로 출력된 데이터에 대한 에러 검출 및 정정 동작이 수행될 것이다. 만약 데이터로부터 에러가 검출되면, 검출된 에러는 정정하고 정정된 데이터는 랜덤 데이터 입력 과정을 통해 플래시 메모리 장치에 제공될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
85h 명령이 플래시 메모리 장치에 입력됨에 따라, 어드레스와 정정된 데이터가 정해진 타이밍에 따라 플래시 메모리 장치로 전달된다(도 8에서, ④ 참조). 정정된 데이터 즉, 랜덤 데이터는 제어 로직(300)의 제어하에 입/출력 인터페이스(600), 멀티플렉서(800), 그리고 열 선택 회로(500)를 통해 페이지 버퍼 회로(400)에 로드된다. 프로그램 데이터의 로딩이 완료되면, 프로그램 확인 명령(10h)이 플래시 메모리 장치에 입력될 것이다.
프로그램 확인 명령(10h)이 입력되면, 제어 로직(300)은 입력된 어드레스 중 페이지 어드레스(목표 페이지 어드레스)를 시드값으로서 이용하여 랜덤 시퀀스 데이터를 순차적으로 생성하도록 랜덤 시퀀스 발생 회로(700)를 제어할 것이다. 랜덤 시퀀스 발생 회로(700)에 의해서 생성된 랜덤 시퀀스 데이터는 제어 로직(300)의 제어 하에 멀티플렉서(800) 및 열 선택 회로(500)를 통해 페이지 버퍼 회로(400)에 로드된다(도 8에서, ⑤ 참조). 결과적으로, 페이지 버퍼 회로(400)의 각 페이지 버퍼에는 프로그램 데이터(소오스 페이지로부터 읽혀진 데이터 또는 랜덤 데이터로 일부 갱신된 소오스 페이지로부터 읽혀진 데이터)와 랜덤 시퀀스 데이터가 로드될 것이다.
일단 페이지 버퍼 회로(400)의 각 페이지 버퍼에 프로그램 데이터와 랜덤 시퀀스 데이터가 로드되면, 제어 로직(300)은 랜덤 시퀀스 데이터에 의거하여 프로그램 데이터가 랜덤화되도록 페이지 버퍼 회로(400)를 제어할 것이다(도 8에서, ⑥ 참조). 이는 페이지 버퍼 회로(400) 내에서 비트-와이즈 XOR 연산이 수행됨을 의미한다. 즉, 프로그램 데이터가 랜덤화된다. 이후, 랜덤화된 데이터는 제어 로 직(300)의 제어하에 잘 알려진 방식에 따라 메모리 셀 어레이(100)의 목표 페이지에 프로그램될 것이다(도 8에서, ⑦ 참조).
랜덤 데이터 입력을 갖는 페이지 카피백 프로그램 동작과 달리, 플래시 메모리 장치는 랜덤 데이터 입력 없이 페이지 카피백 프로그램 동작을 수행할 수 있다. 이러한 경우, 소오스 페이지에 대한 읽기 동작이 수행되면, 외부로부터 목표 페이지에 대한 어드레스가 입력된다. 입력된 어드레스 중 페이지 어드레스(목표 페이지 어드레스)에 의거하여 랜덤 시퀀스 데이터가 생성되고, 생성된 랜덤 시퀀스 데이터와 읽혀진 데이터에 대한 비트-와이즈 XOR 연산이 수행되며, 비트-와이즈 XOR 연산을 통해 랜덤화된 데이터는 목표 페이지에 프로그램될 것이다.
도 9는 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 집적 회로 카드를 개략적으로 보여주는 블록도이다.
도 9를 참조하면, 집적 회로 카드(예를 들면, 스마트카드)는 불 휘발성 메모리 장치(1000)와 제어기(2000)를 포함한다. 불 휘발성 메모리 장치(1000)는 도 1에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 제어기(2000)는 불 휘발성 메모리 장치(1000)를 제어하며, CPU(2100), ROM(2200), RAM(2300), 그리고 입출력 인터페이스(2400)를 포함한다. CPU(2100)는 ROM(2200)에 저장되는 다양한 프로그램들에 의거하여 집적 회로 카드의 동작을 전반적으로 제어하며, 입출력 인터페이스(2400)는 외부와의 인터페이스를 제공한다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그 리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 예시적인 실시예들에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템이 도 10에 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템은 버스(3001)에 전기적으로 연결된 마이크로프로세서(3100), 사용자 인터페이스(3200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(3300), 메모리 제어기(3400), 그리고 저장 매체로서 플래시 메모리 장치(3500)를 포함한다. 플래시 메모리 장치(3500)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(3500)에는 마이크로프로세서(3100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(3400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(3600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 반도체 드라이브/디스크(Solid State Drive/Disk: SSD)를 구성할 수 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형 태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 1은 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 랜덤 시퀀스 발생 회로의 예를 보여주는 회로도이다.
도 3은 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다.
도 4는 예시적인 실시예에 따른 플래시 메모리 장치의 프로그램 동작 동안 데이터 흐름을 보여주는 도면이다.
도 5는 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 6은 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 동작 동안 데이터 흐름을 보여주는 도면이다.
도 7은 예시적인 실시예에 따른 플래시 메모리 장치의 페이지 카피백 프로그램 동작을 설명하기 위한 타이밍도이다.
도 8은 예시적인 실시예에 따른 플래시 메모리 장치의 페이지 카피백 프로그램 동작 동안 데이터 흐름을 보여주는 도면이다.
도 9는 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 집적 회로 카드를 개략적으로 보여주는 블록도이다.
도 10은 예시적인 실시예들에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

Claims (10)

  1. 메모리 셀 어레이 및 페이지 버퍼 회로를 포함하는 플래시 메모리 장치의 동작 방법에 있어서:
    상기 페이지 버퍼 회로에 프로그램 데이터를 로드하고,
    상기 프로그램 데이터가 로드된 후, 상기 페이지 버퍼 회로에 제 1 랜덤 시퀀스 데이터를 로드하고,
    상기 프로그램 데이터 및 상기 제 1 랜덤 시퀀스 데이터에 대한 상기 페이지 버퍼 회로의 비트-와이즈 배타적오아 연산을 수행하고,
    상기 비트-와이즈 배타적오아 연산을 통해 랜덤화된(randomized) 데이터를 상기 메모리 셀 어레이에 프로그램하는 것을 포함하는 특징으로 하는 플래시 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 랜덤 시퀀스 데이터는 상기 프로그램 데이터의 어드레스를 시드값으로 사용하여 생성되는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  3. 제 1 항에 있어서,
    상기 메모리 셀 어레이로부터 데이터를 감지하고,
    상기 데이터를 감지하는 동안, 상기 페이지 버퍼 회로에 제 2 랜덤 시퀀스 데이터를 로드하고,
    상기 감지된 데이터 및 상기 제 2 랜덤 시퀀스 데이터에 대한 상기 페이지 버퍼 회로의 비트-와이즈 배타적오아 연산을 수행하고,
    상기 비트-와이즈 배타적오아 연산을 통해 디-랜덤화된(de-randomized) 데이터를 외부로 출력하는 것을 더 포함하는 특징으로 하는 플래시 메모리 장치의 동작 방법.
  4. 제 3 항에 있어서,
    상기 제 2 랜덤 시퀀스 데이터는 상기 감지된 데이터의 어드레스를 시드값으로 사용하여 생성되는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  5. 제 3 항에 있어서,
    상기 프로그램 데이터는 페이지 카피백 프로그램 동작시 입력되는 랜덤 데이터인 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
  6. 데이터 정보를 저장하는 메모리 셀 어레이와;
    랜덤 시퀀스 데이터를 발생하도록 구성된 랜덤 시퀀스 발생 회로와;
    상기 메모리 셀 어레이에 프로그램될 데이터를 저장하도록 구성된 페이지 버퍼 회로와; 그리고
    상기 랜덤 시퀀스 발생 회로와 상기 페이지 버퍼 회로를 제어하도록 구성된 제어 로직을 포함하며,
    상기 제어 로직은 상기 페이지 버퍼 회로에 상기 프로그램될 데이터가 로드된 후 상기 랜덤 시퀀스 데이터가 상기 페이지 버퍼 회로에 로드되도록 상기 페이지 버퍼 회로 및 상기 랜덤 시퀀스 발생 회로를 제어하며; 그리고 상기 제어 로직은 상기 로드된 랜덤 시퀀스 데이터에 의거하여 상기 로드된 데이터가 랜덤화되는 비트-와이즈 배타적오어(XOR) 연산을 수행하도록 상기 페이지 버퍼 회로를 제어하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 메모리 셀 어레이로부터 데이터가 상기 페이지 버퍼 회로에 의해서 감지되는 동안, 상기 제어 로직은 상기 랜덤 시퀀스 데이터가 상기 페이지 버퍼 회로에 로드되도록 상기 페이지 버퍼 회로 및 상기 랜덤 시퀀스 발생 회로를 제어하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은 상기 로드된 랜덤 시퀀스 데이터에 의거하여 상기 감지된 데이터가 디-랜덤화되는 비트-와이즈 배타적오어(XOR) 연산을 수행하도록 상기 페이지 버퍼 회로를 제어하는 플래시 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제어 로직의 제어에 응답하여 상기 프로그램될 데이터를 또는 상기 랜덤 시퀀스 데이터를 상기 페이지 버퍼 회로로 전송하는 멀티플레서를 더 포함하는 플래시 메모리 장치.
  10. 제 7 항에 있어서,
    상기 페이지 버퍼 회로는 복수의 페이지 버퍼들을 포함하며, 상기 복수의 페이지 버퍼들 각각은 상기 프로그램될 데이터를 저장하기 위한 제 1 래치 및 상기 랜덤 시퀀스 데이터를 저장하기 위한 제 2 래치를 포함하되, 상기 비트-와이즈 배타적오어 연산을 통해 얻어진 랜덤화된/디-랜덤화된 데이터는 제 3 래치에 저장되거나 상기 제 1 래치에 저장되는 플래시 메모리 장치.
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