JP2012133877A - 初期シード生成方法とそれを利用するフラッシュメモリ装置及びメモリシステム - Google Patents

Abstract

【課題】信頼性を向上させることができるフラッシュメモリ装置及びそれを含むメモリシステムが提供される。
【解決手段】ここに提供されるフラッシュメモリ装置は行と列に配列されたメモリセルのアレイと、前記アレイに格納されるデータをランダム化するように構成されたランダム化及びデランダム化回路と、を含み、前記ランダム化及びデランダム化回路は前記アレイに格納されるデータがランダムデータであるか否かにしたがって前記ランダムデータに対応する初期シードを生成し、前記初期シードに基づいてランダムシークェンスを発生し、前記ランダムシークェンスに基づいて前記ランダムデータをランダム化させる。
【選択図】図１

Description

本発明は半導体メモリ装置に関し、より具体的にはフラッシュメモリ装置及びメモリシステムに関する。

フラッシュメモリ装置は、複数のメモリ領域が１回のプログラム動作に消去又はプログラムされる一種のＥＥＰＲＯＭである。一般的なＥＥＰＲＯＭは、単なる１つのメモリ領域が１回に消去又はプログラムできるようにし、これはフラッシュメモリ装置を使用するシステムが、同時に他のメモリ領域に対して読出し又は書込みの時より早くて効果的な速度にフラッシュメモリ装置が動作できることを意味する。フラッシュメモリ及びＥＥＰＲＯＭの全ての形態は、データを格納するのに使用される電荷格納手段の劣化又は電荷格納手段を囲んでいる絶縁膜の摩滅によって、特定回数の消去動作の後に摩滅される。

フラッシュメモリ装置は、シリコンチップに格納された情報を維持するのに電源を必要としない方法としてシリコンチップ上に情報を格納する。これは仮にチップに供給される電源が遮断されれば、電源の消耗無しで情報が維持されることを意味する。加えて、フラッシュメモリ装置は、物理的な衝撃抵抗性及び速い読出しアクセス時間を提供する。このような特徴のため、フラッシュメモリ装置は、バッテリーによって電源が供給される装置の格納装置として一般的に使用されている。

米国特許登録第７，５２９，１２４号公報 米国特許登録第６，８５８，９０６号公報 米国特許公開第２００４−０１６９２３８号公報 米国特許公開第２００６−０１８０８５１号公報 韓国特許登録第１０−６７３０２０号公報

本発明の目的は、信頼性を向上させることができるフラッシュメモリ装置及びそれを含むメモリシステムを提供することにある。

本発明の実施形態は、オフセットアドレスに基づいて生成される初期シードにしたがって実行されるランダムデータに対するランダム化方法及び装置を提供する。

本発明の一実施形態によれば、メモリを制御する方法は、データアクセスがランダムであるか否かを判別し、仮にデータアクセスがランダムでなければ、第１シードに基づいて第１ランダムシークェンスデータを発生し、前記第１ランダムシークェンスデータを前記メモリから読み出されたデータ、又は前記メモリに書き込まれるデータと組合せ（mix）、仮にデータアクセスがランダムであれば、前記第１シードから第２シードを生成し、前記第２シードに基づいて第２ランダムシークェンスデータを発生し、前記第２ランダムシークェンスを前記メモリから読み出されたデータ、又は前記メモリに書き込まれるデータと組合せることを含む。

本発明の実施形態によれば、前記第１シードは行アドレス、ページアドレス、ブロック単位、又は制御単位の中でいずれか１つに基づく。前記データアクセスの列オフセット値が‘０’ではない時、データアクセスがランダムであることが決定され、前記データアクセスの列オフセット値が‘０’である時、データアクセスがランダムではないことが決定される。

本発明の実施形態によれば、前記第２ランダムシークェンスデータは１＋ｘ^ｋ−１＋ｘ^ｋの多項式を満足するランダムシークェンスデータであり、ｋは１１である。

本発明の実施形態によれば、メモリを制御する方法は第１セグメント用前記第１シード、中間セグメント用前記第２シード、前記第１又は第２シードに基づいて生成された第３セグメント用第３シードを利用することをさらに含む。

本発明の実施形態によれば、前記書き込まれるデータは入出力ピンを通じて入力され、前記組合されたデータはページバッファへ出力される。

本発明の実施形態によれば、メモリを制御する方法はオフセット値Ｎを受信し、Ｎはアクセスアドレスの列部分であり、前記アクセスアドレスに基づいて第１読出しデータをデランダム化する前にＭ個のランダムシークェンスデータを発生し、Ｍの最大値がＮであり、Ｎ番目ランダムシークェンスデータとの組合せによって前記第１読出しデータをデランダム化することを含む。

本発明の実施形態によれば、Ｍ＝Ｎである。
本発明の実施形態によれば、メモリを制御する方法はプリシフトされた出力を含むランダムシークェンスデータストリングパスを選択することによって、Ｍ個のランダムシークェンスデータを生成することを加速させることをさらに含む。

本発明の実施形態によれば、メモリを制御する方法はオフセット値Ｎを受信し、Ｎはアクセスアドレスの列位置であり、前記アクセスアドレスに基づいて第１読出しデータをデランダム化する前にＭ個のランダムシークェンスデータを発生し、Ｍは１から前記アクセスアドレスの列部分の最終より小さい範囲であり、Ｎ番目ランダムシークェンスデータとの組合せによって前記第１読出しデータをデランダム化することを含む。

本発明の実施形態によれば、メモリ装置はフラッシュメモリセルアレイと、第１シードに基づいて少なくとも１つのランダムシークェンスデータストリングを発生するように構成されたランダムシークェンスデータ発生器と、前記フラッシュメモリセルアレイに書き込まれるデータと前記ランダムシークェンスデータとを組合せるように構成されたランダム化回路と、前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたデランダム化回路と、前記フラッシュメモリセルアレイへのアクセスを制御するように、かつメモリアクセスモードに基づいて前記ランダムシークェンスデータ発生器を活性化させるように構成された制御回路と、を含み、前記ランダム化回路と前記デランダム化回路とはページバッファと入出力ピンとの間に配置される。

本発明の実施形態によれば、メモリアドレスの一部は第１モードで前記第１シードとして使用され、第２シードは第２モードで前記ランダムシークェンスデータ発生器によって生成される。前記ランダムシークェンスデータ発生器は、１＋ｘ^ｋ−１＋ｘ^ｋの多項式を満足するランダムシークェンスデータを発生するように構成される。

本発明の実施形態によれば、前記ランダムシークェンスデータ発生器は加速信号の受信の時、少なくとも１つのプリセットランダムシークェンスデータを出力するように構成される。

本発明の実施形態によれば、メモリシステムはフラッシュメモリセルアレイと、ランダムシークェンスデータを発生するように構成されたランダムシークェンス回路と、前記フラッシュメモリセルアレイに書き込まれるデータとランダムシークェンスデータとを組合せるように、かつ前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたミキサーとを含むメモリ装置と、前記ミキサーを通じる前記フラッシュメモリセルアレイへの書込み、かつ前記ミキサーを通じる前記フラッシュメモリセルアレイからの読出しを制御するように構成された制御回路とを含むメモリ制御器と、を含む。

本発明の実施形態によれば、メモリシステムはフラッシュメモリセルアレイと前記フラッシュメモリセルアレイとに書き込まれるデータとランダムシークェンスデータをと組合せるように、かつ前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたランダムシークェンス回路を含む少なくとも他の１つのメモリ装置をさらに含む。

本発明の実施形態によれば、メモリシステムは前記メモリ制御器が前記フラッシュメモリセルアレイからデータを読み出す時、エラー訂正機能を実行するように構成されたエラー制御回路をさらに含む。

本発明の実施形態によれば、前記フラッシュメモリセルアレイはマルチ−レベルセルタイプである。

本発明の実施形態によれば、前記メモリ装置はＳＳＤカード内に具現される。
本発明の実施形態によれば、前記メモリ装置と前記メモリ制御器はＳＳＤカード内に具現される。

本発明の実施形態によれば、メモリシステムは前記メモリカードと少なくとも他の１つのＳＳＤカードとを制御するように構成された処理装置をさらに含む。

本発明の実施形態によれば、メモリシステムは前記ＳＳＤカードを制御するように構成されたサーバーとパリティー管理機能を含む他の１つのＳＳＤカードを制御するように構成されたＲＡＩＤ制御器をさらに含む。

本発明の実施形態によれば、メモリシステムは複数のＳＳＤカードと通信するように構成されたホスト処理装置をさらに含む。

本発明の実施形態によれば、メモリシステムは前記ホスト処理装置と前記複数のＳＳＤカードとの間で無線通信するように構成された無線送受信機をさらに含む。

本発明の実施形態によれば、メモリシステムは複数の処理装置と前記複数のＳＳＤカードを連結するネットワークとをさらに含む。

本発明の実施形態によれば、メモリシステムはセルラーネットワークと通信するように構成されたセルラー送受信機をさらに含む。

本発明の実施形態によれば、メモリシステムはイメージをキャプチャするように構成されたイメージセンサーをさらに含む。

本発明の実施形態によれば、メモリ装置はフラッシュメモリセルアレイと、第１シードに基づいて少なくとも１つのランダムシークェンスデータストリングを発生するように構成されたランダムシークェンスデータ発生器と、前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたミキサーと、前記フラッシュメモリセルアレイへのアクセスを制御するように、かつメモリアクセスモードに基づいて前記ランダムシークェンスデータ発生器を活性化させるように構成された制御回路と、を含み、メモリアドレスの一部は第１モードで前記第１シードとして使用され、第２シードは第２モードで前記ランダムシークェンスデータ発生器によって生成される。

本発明の実施形態によれば、前記ミキサーは前記フラッシュメモリセルアレイに書き込まれるデータをランダムシークェンスデータとランダム化するようにさらに構成される。

本発明の実施形態によれば、前記ミキサーはページバッファを通じて前記フラッシュメモリセルアレイから読み出されたデータを受信するように構成され、前記デランダム化されたデータは入出力ピンを通じて出力される。

本発明の実施形態によれば、前記制御回路は前記第１シードに基づいて中間シードを発生するように構成され、ランダムシークェンスデータは前記中間シードに基づいて生成される。

本発明の実施形態によれば、前記フラッシュメモリセルアレイはマルチ−レベルセルタイプフラッシュを含み、前記ミキサーはビット単位にＸＯＲ動作によって多値データを組合せるように構成される。

本発明の例示的な実施形態によると、たとえランダムデータに対するアクセスが要請されても初期シード（又は、初期ランダムシークェンスデータ）を生成することによって、ランダム化されたデータをデランダム化させ、プログラムされるデータをランダム化させることが可能である。

本発明の例示的な実施形態によるフラッシュメモリ装置を概略的に示すブロック図である。 全ビットラインメモリ構造又はオッドイーブンメモリ構造のために図１に図示されたメモリセルアレイをメモリブロックに構成する例を示す図面である。 本発明の一実施形態による図１に図示されたランダム化及びデランダム化回路を概略的に示すブロック図である。 本発明の例示的な実施形態によるフラッシュメモリ装置の読出し動作を概略的に説明するためのタイミング図である。 本発明の他の例示的な実施形態によるフラッシュメモリ装置の読出し動作を概略的に説明するためのタイミング図である。 本発明の例示的な実施形態によるフラッシュメモリ装置の書込み動作を概略的に説明するためのタイミング図である。 本発明の他の実施形態による図１に図示されたランダム化及びデランダム化回路を概略的に示すブロック図である。 図７に図示された擬似ランダムシークェンス発生器を概略的に示すブロック図である。 図７に図示された擬似ランダムシークェンス発生器の多項式を利用して生成される初期シード値を示す図面である。 本発明のその他の実施形態による図１に図示されたランダム化及びデランダム化回路を概略的に示すブロック図である。 本発明の例示的な実施形態によるフラッシュメモリ装置のランダム化及びデランダム化方法を説明するためのフローチャートである。 本発明の例示的な実施形態によるフラッシュメモリ装置のランダム化及びデランダム化スキームを概略的に説明するための図面である。 本発明の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。 本発明の他の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。 本発明の例示的な実施形態による半導体ドライブを概略的に示すブロック図である。 図１４に図示された半導体ドライブを利用するストレージを概略的に示すブロック図である。 図１４に図示された半導体ドライブを利用するストレージサーバーを概略的に示すブロック図である。 本発明の例示的な実施形態によるシステムを概略的に示す図面である。 本発明の例示的な実施形態によるシステムを概略的に示す図面である。 本発明の例示的な実施形態によるシステムを概略的に示す図面である。 本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。 本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。 本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。 本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。 本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。

本発明の長所及び特徴、及びそれを達成する方法は添付される図面と共に詳細に後述されている実施形態を通じて説明される。しかし、本発明はここで説明される実施形態に限定されず他の形態に具体化できる。単に、本実施形態は、本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できるように詳細に説明するために提供される。

図面において、本発明の実施形態は図示された特定形態に制限されることではなく、説明を明確するために誇張されたことである。また、明細書全体にわたり同一の参照番号に表示された部分は、同一の構成要素を示す。

本明細書で‘及び／又は’という表現は、前後に並べた構成要素の中で少なくとも１つを含む意味に使用される。また、‘連結される／結合される’という表現は他の構成要素と直接的に連結されたか、或いは他の構成要素を通じて間接的に連結されることを含む意味に使用される。本明細書で単数形は文句で特別に言及しない限り複数形も含む。また、明細書で使用される‘含む’又は‘包含する’で言及された構成要素、段階、動作及び素子は１つ以上の他の構成要素、段階、動作、素子及び装置の存在又は追加を意味する。

以下、例示的な実施形態が参照図面に基づいて詳細に説明される。
図１は本発明の例示的な実施形態によるフラッシュメモリ装置を概略的に示すブロック図である。

図１を参照すれば、フラッシュメモリ装置は、例えば、ＮＡＮＤフラッシュメモリ装置である。しかし、本発明がフラッシュメモリ装置に制限されないことは理解できる。例えば、本発明は相変化メモリ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ： ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、抵抗変化メモリ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ（登録商標））、スピン注入磁化反転メモリ（Ｓｐｉｎ ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）、等のような不揮発性メモリ装置にも適用される。

フラッシュメモリ装置は、行（ワードライン：ＷＬ）と列（ビットライン：ＢＬ）とに配列されたメモリセルを有するメモリセルアレイ１００を含む。各メモリセルは、１−ビットデータ又はＭ−ビット（マルチ−ビット）データ（Ｍは２又はそれより大きい整数）を格納する。各メモリセルが１−ビットデータを格納する場合、メモリセルアレイ１００の各行に属するメモリセルはメモリ空間（ｍｅｍｏｒｙ ｓｐａｃｅ）を構成する。各メモリセルがＭ−ビットデータを格納する場合、メモリセルアレイ１００の各行に属するメモリセルは、複数のページに各々対応するメモリ空間を構成する。各メモリセルは、フローティングゲート又は電荷トラップ層のような電荷格納層を有するメモリセル又は可変抵抗素子を有するメモリセルで具現され得る。メモリセルアレイ１００は単層アレイ構造（ｓｉｎｇｌｅ−ｌａｙｅｒ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）（又は、２次元アレイ構造と称される）又は多層アレイ構造（ｍｕｌｔｉ−ｌａｙｅｒ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）（又は、垂直形又はスタック形３次元アレイ構造と称される）を有するように具現される。

行選択回路２００は、制御ロジック３００によって制御され、メモリセルアレイ１００の行に対する選択及び駆動動作を実行するように構成される。制御ロジック３００は、フラッシュメモリ装置の動作を全般的に制御するように構成される。ページバッファ回路４００は、制御ロジック３００によって制御され、動作モードにしたがって感知増幅器又は書込みドライバーとして動作する。例えば、読出し動作の間に、ページバッファ回路４００は選択された行のメモリセルからデータを感知する感知増幅器として動作する。プログラム動作の間に、ページバッファ回路４００はプログラムデータにしたがって選択された行のメモリセルを駆動する書込みドライバーとして動作する。ページバッファ回路４００は、ビットラインに又はビットライン対に各々対応するページバッファを含む。メモリセル各々がマルチ−ビットデータを格納する場合、ページバッファ回路４００の各ページバッファは２個又はそれより多いラッチを有するように構成される。

続いて、図１を参照すれば、列選択回路５００は制御ロジック３００によって制御され、読出し／プログラム動作の時、列（又はページバッファ）を定まれた単位に順次的に選択する。ランダム化及びデランダム化回路（ｒａｎｄｏｍｉｚｅｒ ａｎｄ ｄｅｒａｎｄｏｍｉｚｅｒ ｃｉｒｃｕｉｔ）６００は、制御ロジック３００の制御にしたがって入出力インターフェイス７００を通じて伝達されるデータ（即ち、プログラムされるデータ又は原本データ）をランダム化させるように構成される。ランダム化及びデランダム化回路６００は制御ロジック３００の制御にしたがって、列選択回路５００を通じて伝達されるページバッファ回路４００のデータ（即ち、ランダム化されたデータ）をデランダム化させるように構成される。本発明の例示的な実施形態によるランダム化及びデランダム化回路６００はフルページデータのみでなくフルページデータより量的に少ないランダムデータ（例えば、スペア領域のデータ、セクターデータ、セクターデータより大きくてページデータより小さいデータ、セクターデータより小さいデータ、等）に対するランダム化及びデランダム化動作を遂行するように構成される。これは以後に詳細に説明される。

メモリセルは、電荷格納手段に格納される電荷の量にしたがって、２Ｎ個の閾値電圧散布（Ｎはメモリセルに格納されたデータビットの数を示す）の中でいずれか１つを有する。メモリセルの閾値電圧（又は、閾値電圧散布）は、隣接するメモリセルの間に生じるカップリング（これはワードラインカップリングと称される）によって変化する。本発明のデータランダム化によれば、ワードラインカップリングによって生じるメモリセルの閾値電圧の変化を減らすことが可能である。言い換えれば、メモリセルの状態が均一に分布されるので、複数のメモリセルの間に生じるワードラインカップリングの程度がデータランダム化の以前と比較して見る時、相対的に緩和される。即ち、メモリセルの閾値電圧の変化が抑制される。これは読出しマージンの向上即ち、信頼性の向上を意味する。

一実施形態において、ランダム化及びデランダム化動作は選択的に遂行され得る。例えば、特定データに対するアクセス又は特定領域に対するアクセスが要請される時、ランダム化及びデランダム化回路６００はランダム化及びデランダム化動作を遂行されないように構成され得る。ランダム化及びデランダム化回路６００は、ランダム化動作の遂行無しで入出力インターフェイス７００を通じて入力されるデータをページバッファ回路４００へ伝達するように構成され得る。以後、ページバッファ回路４００にロードされたデータに対するランダム化は制御ロジック３００の制御の下にランダム化及びデランダム化回路６００を通じて遂行され得る。

図２は全ビットラインメモリ構造（ａｌｌ ｂｉｔ ｍｅｍｏｒｙ ｓｔｒｕｃｔｕｒｅ）又はオッドイーブンメモリ構造（ｏｄｄ−ｅｖｅｎ ｍｅｍｏｒｙ ｓｔｒｕｃｔｕｒｅ）に対する図１に図示されたメモリセルアレイをメモリブロックで構成する例を示す図面である。メモリセルアレイ１００の例示的な構造が説明される。一例として、メモリセルアレイ１００が１０２４個のメモリブロックに分けられたＮＡＮＤフラッシュメモリ装置が説明される。各メモリブロックに格納されたデータは同時に消去されるか、或いはメモリサブブロック単位に消去され得る。一実施形態において、メモリブロック又はメモリサブブロックは同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットライン（例えば、１ＫＢのビットライン）に各々対応する複数の列がある。全ビットライン（ａｌｌ ｂｉｔ ｌｉｎｅ：ＡＢＬ）構造と称される一実施形態において、メモリブロックの全ビットラインは読出し及びプログラム動作の間に同時に選択され得る。行選択回路２００によって選択されたワードラインに属し、全ビットラインと連結された格納素子は同時にプログラムされ得る。

例示的な実施形態において、同一の列に属する複数の格納素子はＮＡＮＤストリングを構成するように直列に連結される。ＮＡＮＤストリングの一端子は、ストリング選択ラインＳＳＬによって制御される選択トランジスターを通じて対応するビットラインに連結され、他の端子は接地選択ラインＧＳＬによって制御される選択トランジスターを通じて共通ソースラインＣＳＬに連結される。

オッドイーブン構造（ｏｄｄ−ｅｖｅｎ ａｒｃｈｉｔｅｃｔｕｒｅ）と称される他の例示的な実施形態において、ビットラインはイーブンビットラインＢＬｅとオッドビットラインＢＬｏとに区分される。オッド／イーブンビットライン構造において、選択されたワードラインに属し、オッドビットラインと連結された格納素子が第１時間にプログラムされる反面に、共通ワードラインに属すれば、イーブンビットラインと連結された格納素子は第２時間にプログラムされる。

図３は本発明の一実施形態による図１に図示されたランダム化及びデランダム化回路を概略的に示すブロック図である。

図３を参照すれば、本発明の一実施形態によるランダム化及びデランダム化回路６００はクロック発生器６１０、選択器６２０、擬似ランダムシークェンス発生器（Ｐｓｅｕｄｏ−Ｒａｎｄｏｍ Ｓｅｑｕｅｎｃｅ ｇｅｎｅｒａｔｏｒ）６３０、フリーラン検出器（ｆｒｅｅ−ｒｕｎ ｄｅｔｅｃｔｏｒ）６４０、及びミキサー６５０を包含する。ここで、クロック発生器６１０、選択器６２０、擬似ランダムシークェンス発生器６３０、及びフリーラン検出器６３０はミキサー６５０に提供されるランダムシークェンスデータＲＳＤを順次的に発生するランダムシークェンス発生ブロック６６０を構成する。順次的に生成されるランダムシークェンスデータのグループはランダムシークェンスＲＳを構成する。

クロック発生器６１０はクロック信号ＣＬＫを発生するように構成される。選択器６２０は選択信号でフリーラン検出器６４０から出力されるフリーラン信号ＦＲＳに応答して入力信号ＣＬＫ、ＲＥ／ＷＥの中で１つを選択する。例えば、フリーラン信号ＦＲＳが活性化される時、選択器６２０はクロック発生器６１０からのクロック信号ＣＬＫを出力信号として選択する。フリーラン信号ＦＲＳが非活性化される時、選択器６２０は読出し／書込み動作のデータ入力／出力の時にトグルされる読出し／書込みイネーブル信号ＲＥ／ＷＥを出力信号として選択する。選択器６２０によって選択された信号ＣＬＫ又はＲＥ／ＷＥはランダムシークェンスクロック信号ＣＬＫ＿ＲＳとして擬似ランダムシークェンス発生器６３０に提供される。擬似ランダムシークェンス発生器６３０は、ランダムシークェンスクロック信号ＣＬＫ＿ＲＳに応答して動作し、所定シードを利用してランダムシークェンスデータＲＳＤを順次的に発生する。ランダムシークェンスＲＳは、例えば、一連のデータビットで構成される。ランダムシークェンスＲＳの各データビットはランダムシークェンスデータとしてミキサー６５０に提供される。他の例として、ランダムシークェンスＲＳは一連のデータビットグループで構成され、各データビットグループは２又はそれより多いデータビットで構成され得る。

ここで、所定シードは、例えば、ページアドレスに基づいて決定され得る。言い換えれば、シードはページ単位に決定される。しかし、シードがブロック単位に決定できるのは容易に理解できる。即ち、シードは各ページに割当された固有の値を有する。又は、ページに各々対応する常数がシードとして各々使用され得る。又は、所定シードはページのセクター単位に決定され得る。しかし、シード決定方式がここに開示されたことに制限されないことは容易に理解できる。任意のページに対するアクセスが要請される時、シードはページアドレスを基準として擬似ランダムシークェンス発生器６３０に提供される。これは任意のページに対するアクセスが要請される時、一定な値を有するシードが擬似ランダムシークェンス発生器６３０に提供されることを意味する。以下、ミキサー６５０に提供される第１番目データを実質的にランダム化させるためのランダムシークェンスデータＲＳＤを‘初期ランダムシークェンスデータ（ｉｎｉｔｉａｌ ＲＳＤ）’と称する。そして、ミキサー６５０に提供される第１番目データの実質的なランダム化に必要である又は初期ランダムシークェンスデータを生成するのに必要であるシードを‘初期シード（ｉｎｉｔｉａｌ ｓｅｅｄ）’と称する。

例示的な実施形態において、擬似ランダムシークェンス発生器６３０は１つのシフトレジスターと１つ又はそれより多いＸＯＲロジックゲートとで構成された線型フィードバックシフトレジスター（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ：ＬＦＳＲ）で具現され得る。しかし、ランダムシークェンス発生回路６３０がＰＮ（Ｐｓｅｕｄｏ−ｒａｎｄｏｍ Ｎｕｍｂｅｒ）シークェンス発生器、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｏｄｅ）発生器、又はそのようなことで具現され得ることは容易に理解できる。

続いて、図３を参照すれば、フリーラン検出器６４０は列オフセット値に基づいてフリーラン信号（ｆｒｅｅ−ｒｕｎ ｓｉｇｎａｌ）ＦＲＳを発生する。例示的な実施形態において、列オフセット値はアクセス要請の時に提供される列アドレスの値である。列オフセット値は要請されたアクセスがフルページデータと関連した値であるか、或いはランダムデータと関連した値であるかにしたがって異なる。例えば、フルページデータに対する読出し／書込み動作が要求される時、列オフセット値は‘０’である。ランダムデータに対する読出し／書込み動作が要求される時、列オフセット値は‘０’より大きい。本発明の場合、アクセス要請にしたがってデータが読み出される位置即ち、アクセスポイントは列アドレスを通じて多様に決定される。例えば、ページデータの第１番目アクセスポイントは‘０’の値を有する列アドレスによって決定され、ページデータの残りのアクセスポイントは、‘０’より大きい値を有する列アドレスによって決定される。ここで、データが読み出される位置は、ページバッファ回路４００の列位置又は１つのページの列位置を包含する。同様に、アクセス要請にしたがってデータが格納される位置即ち、アクセスポイントは列アドレスを通じて多様に決定される。例えば、ページデータの第１番目アクセスポイントは‘０’の値を有する列アドレスによって決定され、ページデータの残りのアクセスポイントは‘０’より大きい値を有する列アドレスによって決定される。列オフセット値はまた‘オフセットアドレス’と称される。

フリーラン検出器６４０は、カウンター６４１と比較器６４２とを包含する。カウンター６４１は、例えば、クロック発生器６１０によって生成されるクロック信号ＣＬＫに同期されて動作する。比較器６４２はカウンター６４１のカウント値と列オフセット値とを比較し、比較結果にしたがってフリーラン信号ＦＲＳを発生する。例えば、フリーラン信号ＦＲＳはカウンター６４１の初期値と列オフセット値とが互に一致する時、非活性化される。フリーラン信号ＦＲＳはカウンター６４１の初期値と列オフセット値とが互に異なる時、活性化される。後者の場合、比較器６４２はカウンター６４１のカウント値が列オフセット値に到達する時、フリーラン信号ＦＲＳを非活性化させる。この時、カウンター６４１はフリーラン信号ＦＲＳの非活性化によって、動作しない。

カウンター６４１は読出し／書込み動作の時、列オフセット値が‘０’である時に動作しない。即ち、‘０’の列オフセット値がカウンター６４１の初期値‘０’と一致する時、カウンター６４１の動作は遂行されない。この時、フリーラン検出器６４０の比較器６４２はフリーラン信号ＦＲＳを非活性化させる。フリーラン信号ＦＲＳの非活性化は要請されたアクセスがフルページデータと関連されたことを意味する。この場合、データ入力／出力の時、トグルされる読出し／書込みイネーブル信号ＲＥ／ＷＥはランダムシークェンスクロック信号ＣＬＫ＿ＲＳとして選択器６２０を通じて擬似ランダムシークェンス発生器６３０に提供される。読出し／書込みイネーブル信号ＲＥ／ＷＥは、読出し／書込み要請の時、ミキサー６５０にデータを提供するためにトグルされる。

カウンター６４１は、読出し／書込み動作の時、列オフセット値が‘０’ではない時にカウント動作を遂行する。即ち、列オフセット値がカウンター６４１の初期値と一致しない時、カウンター６４１はクロック信号ＣＬＫに期されてカウント動作を遂行する。この時、フリーラン検出器６４０の比較器６４２はフリーラン信号ＦＲＳを活性化させる。フリーラン信号ＦＲＳの活性化は、要請されたアクセスがランダムデータと関連付けされたことを意味する。この場合、クロック発生器６１０によって生成されたクロック信号ＣＬＫは、ランダムシークェンスクロック信号ＣＬＫ＿ＲＳとして選択器６２０を通じて擬似ランダムシークェンス発生器６３０に提供される。クロック発生器６１０によって生成されたクロック信号ＣＬＫが、ランダムシークェンスクロック信号ＣＬＫ＿ＲＳとして選択器６２０を通じて擬似ランダムシークェンス発生器６３０に提供される間に、ミキサー６５０にはデータが提供されない。たとえミキサー６５０にはデータが提供されなくとも、擬似ランダムシークェンス発生器６３０はクロック発生器６１０から提供されるクロック信号ＣＬＫに同期されて、ランダムシークェンスデータを順次的に発生する。第１番目データの実質的なランダム化のための初期ランダムシークェンスデータを生成するための動作をフリーラン動作と称する。フリーラン検出器６４０は、カウント値が列オフセット値に到達する時、フリーラン信号ＦＲＳを非活性化させる。フリーラン信号ＦＲＳの状態が活性化状態から非活性化状態に遷移する時、データ入力／出力の時の読出し／書込みイネーブル信号ＲＥ／ＷＥはランダムシークェンスクロック信号ＣＬＫ＿ＲＳとして選択器６２０を通じて擬似ランダムシークェンス発生器６３０に提供される。この時、カウンターの動作はフリーラン信号ＦＲＳの非活性化にしたがって停止される。

ミキサー６５０は、ランダムシークェンスデータＲＳＤとデータ（又は、ランダムシークェンスとミキサー６５０に入力されたデータ）を論理的に組合せ（mix）、ランダム化された／デランダム化されたデータとして組合されたデータを出力する。例えば、読出し動作の時、ミキサー６５０は、列選択回路５００を通じて提供されるランダム化されたデータとランダムシークェンスデータＲＳＤを論理的に組合せ、デランダム化されたデータとして組合されたデータを入出力インターフェイス７００へ出力する。書込み動作の時、ミキサー６５０は入出力インターフェイス７００を通じて提供されるデータとランダムシークェンスデータＲＳＤを論理的に組合せ、ランダム化されたデータとして組合されたデータとを列選択回路５００へ出力する。ミキサー６５０にバイト単位のデータが提供される場合、ランダムシークェンスデータビットは、読み出された／プログラムされるデータビットと各々論理的に組合される。

ここで、フリーラン信号ＦＲＳは、要請されたアクセスがランダムデータアクセスであるか否かにしたがってアクティブ−ハイレベルとアクティブ−ローレベルとの中で１つを有する。

例示的な実施形態において、ミキサー６５０は、例えば、ＸＯＲロジックで構成される。しかし、ミキサー６５０の構成がここに開示されたことに制限されないことは容易に理解できる。また、フリーラン検出器６４０の構成がここに開示されたことに制限されないことは容易に理解できる。

図４は、本発明の例示的な実施形態によるフラッシュメモリ装置の読出し動作を概略的に説明するためのタイミング図である。以下、本発明の例示的な実施形態によるフラッシュメモリ装置の読出し動作が参照図面に基づいて詳細に説明される。

読出し動作は、一連の命令及びアドレスの入力によって遂行される。例えば、図４に示したように、第１命令００ｈ、アドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３、及び第２命令３０ｈがフラッシュメモリ装置に順次的に提供される。提供されたアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３は列アドレスＣ１Ｃ２と行アドレスＲ１Ｒ２Ｒ３とを包含する。列アドレスＣ１Ｃ２の値である列オフセット値が‘０’ではないと仮定する。列オフセット値が‘０’ではないので、初期ランダムシークェンスデータを生成するのに必要である初期シードは行アドレスＲ１Ｒ２Ｒ３にしたがって決定されるシード（又は、行アドレスＲ１Ｒ２Ｒ３に割当されたシード）を利用してランダムシークェンス発生ブロック６５０のフリーラン動作を通じて生成される。より具体的に説明すれば、次の通りである。しかし、１ページより小さい単位にランダム化を適用する場合は、列アドレスを参照することもできる。

第２命令３０ｈがフラッシュメモリ装置に提供されれば、ｔＲ時間の間に、ページバッファ回路４００は、制御ロジック３００の制御に応答してメモリセルアレイ１００からデータを読出す。図４に示したように、レディ／ビジー信号

はｔＲ時間の間にローレベルに維持される。これと同時に、フリーラン検出器６４０は列オフセット値が‘０’ではないので、フリーラン信号ＦＲＳを活性化させる。即ち、列オフセット値がカウンター６４１の初期値と一致しない時、フリーラン検出器６４０はフリーラン信号ＦＲＳを活性化させる。これは選択器６２０を通じてクロック発生器６１０によって生成されたクロック信号ＣＬＫが選択されることを意味する。クロック信号ＣＬＫはランダムシークェンスクロック信号ＣＬＫ＿ＲＳで擬似ランダムシークェンス発生器６３０に提供される。擬似ランダムシークェンス発生器６３０は、行アドレスＲ１Ｒ２Ｒ３にしたがって決定されるシードを利用してランダムシークェンスデータを生成する。即ち、初期ランダムシークェンスデータ（又は、初期シード）を生成するためのフリーラン動作が遂行される。カウンター６４１は第２命令３０ｈの入力の時、クロック信号ＣＬＫにしたがってカウントを始まる。

カウンター６４１のカウント値が列オフセット値に到達する時、フリーラン検出器６４０はフリーラン信号ＦＲＳを非活性化させる。フリーラン信号ＦＲＳが非活性化されることによって、擬似ランダムシークェンス発生器６３０のクロック信号供給は中断される。即ち、フリーラン動作が中止される。この時、擬似ランダムシークェンス発生器６３０は第１番目データのランダム化に必要である初期シードとして設定される。ｔＲ時間が経過した後、ページバッファ回路４００のデータ（即ち、ランダム化されたデータ）は、読出し／書込みイネーブル信号ＲＥ／ＷＥのトグルにしたがって列選択回路５００を通じてランダム化及びデランダム化回路６００に提供される。この時、擬似ランダムシークェンス発生器６３０は、読出し／書込みイネーブル信号ＲＥ／ＷＥのトグルに同期されてランダムシークェンスデータＲＳＤを順次的に生成する。ミキサー６５０は、初期ランダムシークェンスデータＲＳＤとアクセスポイントとして列アドレスＣ１Ｃ２によって選択されたデータとを論理的に組合せ、組合されたデータはデランダム化されたデータとして入出力インターフェイス７００を通じて外部へ出力される。デランダム化動作は、アクセス要請されたデータが全て出力される時まで遂行される。

ページバッファ回路４００に格納されたデータは、一連の命令とアドレスを利用して追加的に外部に提供され得る。キャッシュメモリ装置に順次的に提供される。この時、提供されたアドレスＣ１Ｃ２は、単なる列アドレスＣ１Ｃ２のみを包含する。列アドレスＣ１Ｃ２の値である列オフセット値が‘０’ではないと仮定する。列オフセット値が‘０’ではないので、初期ランダムシークェンスデータを生成するのに必要である初期シードは、以前に入力された行アドレスＲ１Ｒ２Ｒ３にしたがって決定されるシードを利用してランダムシークェンス発生ブロック６５０のフリーラン動作を通じて生成される。フリーラン動作を通じて初期ランダムシークェンスデータ（又は、初期シード）を生成する動作とデランダム化動作とは先に説明されたことと実質的に同一であり、それに対する説明は省略される。

図４に示したように、第２命令Ｅ０ｈが入力され、初期シードを生成するのに必要である所定時間が経過した後、データが出力される。初期シードを生成するのに掛かる時間（例えば、１３ｕｓ）はｔＲ時間（例えば、３０ｕｓ）より短い。

上述したように、たとえランダムデータに対するアクセス（又は、ランダムデータアクセス）が要請されてもオフセット値（又は、オフセットアドレス）を利用して初期シード（又は、初期ランダムシークェンスデータ）を生成することによって、ランダム化されたデータをデランダム化させることが可能である。

図５は、本発明の他の例示的な実施形態によるフラッシュメモリ装置の読出し動作を概略的に説明するためのタイミング図である。以下、発明の例示的な実施形態によるフラッシュメモリ装置の読出し動作が参照図面に基づいて詳細に説明される。

読出し動作は、一連の命令及びアドレスの入力によって遂行される。例えば、図５に示したように、第１命令００ｈ、アドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３、及び第２命令３０ｈがフラッシュメモリ装置に順次的に提供される。アドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３は、列アドレスＣ１Ｃ２と行アドレスＲ１Ｒ２Ｒ３とを包含する。列アドレスＣ１Ｃ２の値である列オフセット値が‘０’であると仮定する。列オフセット値が‘０’であるので、初期シードを生成するためのフリーラン動作は遂行されない。

第２命令３０ｈがフラッシュメモリ装置に提供されれば、ｔＲ時間の間に、ページバッファ回路４００は、制御ロジック３００の制御に応答してメモリセルアレイ１００からデータを読出す。図５に示したように、レディ／ビジー信号

はｔＲ時間の間にハイレベルに維持される。ランダム化及びデランダム化回路６００は、入力された行アドレスＲ１Ｒ２Ｒ３にしたがって決定されたシード（即ち、初期シード）を利用してランダムシークェンスデータＲＳＤを順次的に生成し、ランダムシークェンスデータＲＳＤとページバッファ回路４００によって読み出されたデータとを論理的に組合せる。組合されたデータはデランダム化されたデータで入出力インターフェイス７００を通じて外部へ出力される。

図６は、本発明の例示的な実施形態によるフラッシュメモリ装置の書込み動作を概略的に説明するためのタイミング図である。以下、発明の例示的な実施形態によるフラッシュメモリ装置の書込み動作が参照図面に基づいて詳細に説明される。

書込み動作は、一連の命令、データ、及びアドレスの入力によって遂行される。例えば、図６に示したように、第１命令８０ｈ、アドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３、データ、及び第２命令１０ｈがフラッシュメモリ装置に順次的に提供される。アドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３は列アドレスＣ１Ｃ２と行アドレスＲ１Ｒ２Ｒ３を包含する。列アドレスＣ１Ｃ２の値である列オフセット値が‘０’ではないと仮定する。列オフセット値が‘０’ではないので、初期ランダムシークェンスデータを生成するのに必要である初期シードは、行アドレスＲ１Ｒ２Ｒ３にしたがって決定されるシードを利用してランダムシークェンス発生ブロック６５０のフリーラン動作を通じて生成される。より具体的に説明すれば、次の通りである。

アドレスの入力が完了されれば、フリーラン検出器６４０は、列オフセット値にしたがってフリーラン信号ＦＲＳを発生する。列オフセット値が‘０’ではないので、フリーラン検出器６４０はフリーラン信号ＦＲＳを活性化させる。これは選択器６２０を通じてクロック発生器６１０によって生成されたクロック信号ＣＬＫが選択されたことを意味する。クロック信号ＣＬＫは、ランダムシークェンスクロック信号ＣＬＫ＿ＲＳとして擬似ランダムシークェンス発生器６３０に提供される。擬似ランダムシークェンス発生器６３０は行アドレスＲ１Ｒ２Ｒ３にしたがって決定されるシードを利用してランダムシークェンスデータＲＳＤを順次的に生成する。即ち、初期ランダムシークェンスデータ（又は、初期シード）を生成するためのフリーラン動作が遂行される。カウンター６４１のカウント値が列オフセット値に到達する時、フリーラン検出器６４０はフリーラン信号ＦＲＳを非活性化させる。フリーラン信号ＦＲＳが非活性化されることによって、擬似ランダムシークェンス発生器６３０へのクロック信号供給は中断される。即ち、フリーラン動作が中止される。この時、擬似ランダムシークェンス発生器６３０は、第１番目データのランダム化するのに必要である初期シードとして設定される。

例示的な実施形態において、書込み動作の時、カウンター６４１はアドレス入力に続いてカウントを始まる。

初期シードの生成が完了されれば、プログラムされるデータは読出し／書込みイネーブル信号ＲＥ／ＷＥのトグルにしたがってフラッシュメモリ装置の入出力インターフェイス７００を通じてランダム化及びデランダム化回路６００に順次的に提供される。この時、擬似ランダムシークェンス発生器６３０は読出し／書込みイネーブル信号ＲＥ／ＷＥのトグルに同期されてランダムシークェンスデータＲＳＤを順次的に生成する。ミキサー６５０は初期ランダムシークェンスデータと入出力インターフェイス７００を通じて提供されるデータとを論理的に組合せ、組合されたデータはランダム化されたデータで列選択回路５００を通じてページバッファ回路４００へ伝達される。ランダム化動作は、プログラムされるデータが全てページバッファ回路４００へ伝達される時まで遂行される。以後，第２命令１０ｈがフラッシュメモリ装置に提供されれば，図６に示したように、レディ／ビジー信号

はハイレベルからローレベルに遷移する。レディ／ビジー信号

のローレベル区間の間に、即ち、ｔＰＧＭ時間の間に，ページバッファ回路４００に格納されたデータ（即ち，ランダム化されたデータ）はメモリセルアレイ１００に格納される。

上述したように、たとえランダムデータに対するアクセス（即ち、ランダムデータアクセス）が要請されても列オフセット値としてオフセットアドレスを利用して初期シード（又は、初期ランダムシークェンスデータ）を生成することによってプログラムされるランダムデータをランダム化させることが可能である。

たとえ図面には図示していないが、書込み動作の時、列オフセット値が‘０’である場合、初期シードを生成するためのフリーラン動作は遂行されない。このような場合、データ及び第２命令１０ｈは、アドレス入力に続いて連続的にフラッシュメモリ装置に提供される。

例示的な実施形態において、初期シードを生成するのに掛かる時間は、列オフセット値に応じて異なる。したがって、図４で説明された読出し動作でデータを読み込む始点及び図６で説明された書込み動作でデータを提供する始点は、初期シードを生成するのに掛かる最大時間を基準として設定され得る。

図７は、本発明の他の実施形態による図１に図示されたランダム化及びデランダム化回路を概略的に示すブロック図である。

図７を参照すれば、本発明の他の実施形態によるランダム化及びデランダム化回路６００ａはクロック発生器６１０、選択器６２０、擬似ランダムシークェンス発生器（Ｐｓｅｕｄｏ−Ｒａｎｄｏｍ Ｓｅｑｕｅｎｃｅ ｇｅｎｅｒａｔｏｒ）６３０ａ、フリーラン検出器（ｆｒｅｅ−ｒｕｎｄｅｔｅｃｔｏｒ）６４０ａ、及びミキサー６５０を包含する。ここで、クロック発生器６１０、選択器６２０、及びミキサー６５０は、図３に図示されたことと実質的に同一であり、それに対する説明は省略される。

ランダム化及びデランダム化回路６００ａの擬似ランダムバイナリシークェンス６３０ａは、加速モードを示すフラッグ信号ＡＣＣ＿ＥＮにしたがって加速モードと正常モードとの中のいずれか１つで動作する。例えば、フラッグ信号ＡＣＣ＿ＥＮが活性化される時、擬似ランダムバイナリシークェンス６３０ａは、加速モードで動作する。フラッグ信号ＡＣＣ＿ＥＮが非活性化される時、擬似ランダムバイナリシークェンス６３０ａは正常モードで動作する。加速モードの時、複数のクロックサイクルを通じて生成されるランダムシークェンスデータが１回のクロックサイクルを通じて生成される。これは列オフセット値が‘０’ではない時、初期シードを生成するのに掛かる時間が短縮されることを意味する。

ここで、加速モードを示すフラッグ信号ＡＣＣ＿ＥＮの活性化及び非活性化は、フラッシュメモリ装置の調整情報（ｔｒｉｍ ｉｎｆｏｒｍａｔｉｏｎ）に基づいて決定され得る。又は、加速モードを示すフラッグ信号ＡＣＣ＿ＥＮの活性化及び非活性化は、フラッシュメモリ装置を制御する制御器によって決定され得る。しかし、フラッグ信号ＡＣＣ＿ＥＮの活性化及び非活性化がここに開示されたことに制限されないことは容易に理解できる。フラッグ信号の活性化と共に倍速情報もやはり決定される。

フリーラン検出器６４０ａは、カウンター６４１ａ、比較器６４２ａ、及び分周器６４３ａを含む。カウンター６４１ａは、クロック信号ＣＬＫに同期されて動作するように構成される。分周器６４３ａは、加速モードを示すフラッグ信号ＡＣＣ＿ＥＮに応答して動作し、列オフセット値をそのまま比較器６４２ａへ伝達するか、或いは列オフセット値を倍速情報Ｎに分かれて得た値を比較器６４２ａへ伝達する。例えば、フラッグ信号ＡＣＣ＿ＥＮが正常モードを示す時、分周器６４３ａは、変更無しで列オフセット値を分周器６４３ａへ伝達する。フラッグ信号ＡＣＣ＿ＥＮが加速モードを示す時、分周器６４３ａは倍速情報Ｎに列オフセット値を分け、結果値を比較器６４２ａへ伝達する。例えば、列オフセット値が‘１０００’であり、倍速情報がＮ倍速を示す時、分周器６４３ａの出力は１０００／Ｎの値になる。

比較器６４２ａは、カウンター６４１ａのカウント値と分周器６４３ａの出力を比較し、比較結果にしたがってフリーラン信号ＦＲＳを発生する。例えば、フリーラン信号ＦＲＳは、カウンター６４１の初期値と分周器６４３ａの出力とが互に一致する時、非活性化される。フリーラン信号ＦＲＳは、カウンター６４１ａの初期値と分周器６４３ａの出力とが互に異なる時に活性化される。後者の場合、比較器６４２ａは、カウンター６４１ａのカウント値が分周器６４３ａの出力値に到達する時にフリーラン信号ＦＲＳを非活性化させる。この時、カウンター６４１ａは、フリーラン信号ＦＲＳの非活性化にしたがって動作しない。

図８は、図７に図示された擬似ランダムシークェンス発生器を概略的に示すブロック図であり、図９は、図７に図示された擬似ランダムシークェンス発生器の多項式を利用して生成される初期シード値を示す図面である。

図８を参照すれば、擬似ランダムシークェンス発生器６３０ａは、ランダムシークェンスクロック信号ＣＬＫ＿ＲＳに応答して動作する複数のフリップフロップＦＦ０〜ＦＦ１０、フラッグ信号ＡＣＣ＿ＥＮに応答して動作する複数の選択器ＳＥＬ０〜ＳＥＬ１０、及び複数のＸＯＲロジック６３１、６３２、６３３、６３４を含み、示したように連結されている。図８に図示された擬似ランダムシークェンス発生器６３０ａは、Ｘ^１１＋Ｘ^１０＋１のような多項式を満足するように構成され、フラッグ信号ＡＣＣ＿ＥＮにしたがって正常モード又は加速モードで動作する。フラッグ信号ＡＣＣ＿ＥＮが正常モードを示すロー−レベル信号である時、フリップフロップＦＦ０〜ＦＦ１０の入力Ｄには対応する選択器ＳＥＬ０〜ＳＥＬ１０を通じて選択される正常−モード値Ｘ^１０＾Ｘ^０、Ｘ^１０〜Ｘ^１が各々提供される。このような場合、図９で、クロック信号ＣＬＫのトグルにしたがって列オフセット値が増加する時、初期シードもやはり順次的に生成される。例えば、列オフセット値が‘９’と仮定する。このような仮定の下でクロック信号ＣＬＫが９回トグルすれば、比較器６４２ａは分周器６４３ａの出力即ち、分周されない列オフセット値がカウンター６４１ａのカウント値と一致するので、フリーラン信号ＦＲＳを非活性化させる。この時、メモリの列オフセット値に対応する初期シードＸ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３＾Ｘ^４＾Ｘ^５＾Ｘ^６＾Ｘ^７＾Ｘ^８、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３＾Ｘ^４＾Ｘ^５＾Ｘ^６＾Ｘ^７、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３＾Ｘ^４＾Ｘ^５＾Ｘ^６、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３＾Ｘ^４＾Ｘ^５、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３＾Ｘ^４、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２、Ｘ^１０＾Ｘ^０＾Ｘ^１、Ｘ^１０＾Ｘ^０、Ｘ^１０、Ｘ^９が擬似ランダムシークェンス発生器６３０に設定される。

フラッグ信号ＡＣＣ＿ＥＮが加速モードを示すハイ−レベル信号である時、フリップフロップＦＦ０〜ＦＦ１０の入力Ｄには、対応する選択器ＳＥＬ０〜ＳＥＬ１０を通じて選択される加速−モード値Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２、Ｘ^１０＾Ｘ^０＾Ｘ^１、Ｘ^１０＾Ｘ^０、Ｘ^１０〜Ｘ^３が各々提供される。このような場合、クロック信号ＣＬＫのトグルにしたがって列オフセット値が３倍速に増加する時、図９の矢印に表示された初期シードが順次的に生成される。例えば、列オフセット値が‘９’と仮定する。このような仮定の下でクロック信号ＣＬＫが３回トグルされれば、比較器６４２ａは分周器６４３ａの出力即ち、分周された値（９／３＝３）がカウンター６４１ａのカウント値と一致するので、フリーラン信号ＦＲＳを非活性化させる。この時、メモリの列オフセット値に対応する初期シードＸ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３＾Ｘ^４＾Ｘ^５＾Ｘ^６＾Ｘ^７＾Ｘ^８、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３＾Ｘ^４＾Ｘ^５＾Ｘ^６＾Ｘ^７、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３＾Ｘ^４＾Ｘ^５＾Ｘ^６、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３＾Ｘ^４＾Ｘ^５、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３＾Ｘ^４、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２＾Ｘ^３、Ｘ^１０＾Ｘ^０＾Ｘ^１＾Ｘ^２、Ｘ^１０＾Ｘ^０＾Ｘ^１、Ｘ^１０＾Ｘ^０、Ｘ^１０、Ｘ^９が擬似ランダムシークェンス発生器６３０に設定される。

図８に図示された擬似ランダムシークェンス発生器６３０ａの構成は、倍速にしたがって多様に変更され得ることは容易に理解できる。図８に図示されたランダムシークェンス発生ブロックの場合、初期シード（又は、初期ランダムシークェンスデータ）を生成するのに必要である時間を短縮できる。

図１０は、本発明のその他の実施形態による擬似ランダムシークェンス発生器を概略的に示すブロック図である。

説明に先に、図１０に図示されたランダム化及びデランダム化回路６００ｂにおいて、図３に図示されたことと同一の機能を有する構成要素は、同一の参照番号に表記され、それに対する説明は省略される。

図１０を参照すれば、ランダム化及びデランダム化回路６００ｂは初期シード発生器６７０を包含する。初期シード発生器６７０は列オフセット値に基づいて初期シードを発生する。擬似ランダムシークェンス発生器６３０が、図９に図示された初期シードを発生するための多項式Ｘ^１１＋Ｘ^１０＋１にしたがって具現されると仮定する。このような仮定によれば、図９で分かるように、列オフセット値にしたがう擬似ランダムシークェンス発生器６３０の初期シード値を計算／予測することができる。したがって、初期シード発生器６７０は、計算された／予測された初期シード値が図９に図示された項にしたがって生成されるようにハードウェア的に具現される。擬似ランダムシークェンス発生器６１０と初期シード発生器６７０とはランダムシークェンスを発生するブロックを構成する。図１０に図示されたランダムシークェンス発生ブロックの場合、各列オフセット値に対応する初期シードを生成するか、或いは初期ランダムシークェンスデータ（ｉｎｉｔｉａｌ ＲＳＤ）を生成するのに必要とする時間を短縮できる。

図１０に図示されたランダム化及びデランダム化回路６００ｂは、上述した差異点を除外すれば、図４乃至図６で説明されたことと実質的に同様に動作し、それに対する説明は省略される。

例示的な実施形態において、擬似ランダムシークェンス発生器６３０に印加されるランダムシークェンスクロック信号ＣＬＫ＿ＲＳは、データ入力／出力の時にトグルされる読出し／書込みイネーブル信号である。又は、擬似ランダムシークェンス発生器６３０に印加されるランダムシークェンスクロック信号ＣＬＫ＿ＲＳは、データ入力／出力の時に生成されるクロック信号である。

図１１Ａは、本発明の例示的な実施形態によるフラッシュメモリ装置のランダム化及びデランダム化方法を説明するための流れ図であり、図１１Ｂは、本発明の例示的な実施形態によるフラッシュメモリ装置のランダム化及びデランダム化スキームを概略的に説明するための図面である。

先ず、Ｓ１００段階で、要請されたアクセスがランダムデータアクセスであるか否かが判別される。言い換えれば、データがアクセスポイントとしてメモリ空間（例えば、１つのページを構成するメモリセルで構成される）の開始点から格納されるか否かが判別される。仮に要請されたアクセスがランダムデータアクセスであると判別されれば（又は、データがアクセスポイントとしてメモリ空間の開始点を除外した残りのアクセスポイントの中で１つから格納されることと判別されれば）、手続はＳ１１０段階に進行する。Ｓ１１０段階で、シードを利用してランダムデータに対応する初期シード（又は、初期ランダムシークェンスデータＲＳＤ）が生成される。例えば、図１１Ｂに示したように、要請されたアクセスの列オフセット値が‘０’ではない場合、即ち、ｉ番目データＤｉからランダム化／デランダム化が遂行される場合、図３乃至図１０で説明された初期シード生成動作を通じて初期シードが生成される。初期シードが生成された後、Ｓ１２０段階で、そのように生成された初期シードを利用してランダムシークェンスＲＳＤｉ〜ＲＳＤｎ＋１が生成され、ランダムシークェンスＲＳＤｉ〜ＲＳＤｎ＋１を利用してランダム化／デランダム化動作が遂行される。ランダム化されたデータは、ページバッファ回路４００を通じてアレイ１００に格納される。デランダム化されたデータは、入出力インターフェイス７００を通じて外部（例えば、制御器）に提供される。以後の手続は終了される。

例示的な実施形態において、Ｓ１００段階とＳ１１０段階とはメモリ空間に格納されるデータをデランダム化するための初期シードを生成する方法を構成する。また、Ｓ１００段階とＳ１１０段階とはメモリ空間から読み出されるデータをデランダム化するための初期シードを生成する方法を構成する。

仮に要請されたアクセスがランダムデータアクセスではないと判別されれば、手続はＳ１３０段階に進行する。例えば、図１１Ｂに示したように、要請されたアクセスの列オフセット値が‘０’である場合、即ち、第１番目データＤ０からランダム化／デランダム化が遂行される場合、図３乃至図１０で説明された初期シード生成動作無しでページアドレスにしたがって決定されたシードに基づいてランダムシークェンスＲＳＤ０〜ＲＳＤｎ＋１が生成され、そのように生成されたランダムシークェンスＲＳＤ０〜ＲＳＤｎ＋１を利用してランダム化／デランダム化動作が遂行される。ランダム化されたデータはページバッファ回路４００を通じてアレイ１００に格納される。デランダム化されたデータは、入出力インターフェイス７００を通じて外部（例えば、制御器）に提供される。以後手続は終了される。

例示的な実施形態において、ミキサー６５０を通じて遂行されるランダム化／デランダム化はバイナリ単位に遂行されるのみでなくビット単位にＸＯＲ演算（ｂｉｔ−ｗｉｓｅ ＸＯＲ ｏｐｅｒａｔｉｏｎ）を通じて多値（ｍｕｌｔｉ−ｖａｌｕｅ）状態に対して遂行され得る。

図１２は、本発明の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。

図１２を参照すれば、メモリシステム３０００は少なくとも１つのフラッシュメモリ１０００と制御器２０００とを包含する。フラッシュメモリ１０００は、制御器２０００の制御の下で動作し、格納媒体として使用される。制御器２０００は、フラッシュメモリ１０００を制御するように構成される。フラッシュメモリ１０００は、ランダム化及びデランダム化回路１１００を包含する。図１２に図示されたフラッシュメモリ１０００は、図１に図示されたことと実質的に同様に構成され、それに対する説明は省略される。制御器２０００は、フラッシュメモリ１０００に格納されるデータをランダム化するように、かつランダム化されたデータにＥＣＣデータを付加するように構成される。

制御器２０００は、第１インターフェイス２１００、第２インターフェイス２２００、処理ユニット２３００、バッファメモリ２４００、及びＥＣＣブロック２５００を包含する。第１インターフェイス２１００は、外部（例えば、ホスト）とインターフェイスするように構成され、第２インターフェイス２２００は、フラッシュメモリ２２００とインターフェイスするように構成される。処理ユニット２３００は、制御器２０００の全般的な動作を制御するように構成される。バッファメモリ２４００は、フラッシュメモリ１０００に格納されるデータ又はフラッシュメモリ１０００から読み出されたデータを格納するように構成される。ＥＣＣブロック２５００は、バッファメモリ２４００から出力されるデータに基づいてＥＣＣデータを生成する。ＥＣＣブロック２６００は、ＥＣＣデータに基づいてフラッシュメモリ１０００から読み出されたデータに対するエラー検出及び訂正動作を遂行する。ＥＣＣデータは、フラッシュメモリ１０００に格納されるデータと同一のページに又はフラッシュメモリ１０００に格納されるデータと異なる領域に格納され得る。

図１２に図示されたメモリシステムの場合、書込み動作はフラッシュメモリ１０００に格納されるデータに基づいてＥＣＣデータを生成し、フラッシュメモリ１０００に格納されるデータをランダム化させることを包含する。読出し動作は、読み出されたデータをデランダム化させ、ＥＣＣデータに基づいてデランダム化されたデータに対するエラー検出及び訂正動作を遂行することを包含する。ＥＣＣに対するランダム化／デランダム化は選択的に遂行され得る。

例示的な実施形態において、第１インターフェイス２１００は、コンピューターバス標準、ストレージバス標準、ｉＦＣＰＰｅｒｉｐｈｅｒａｌバス標準、等の中で１つ又はそれ以上の組合せで構成され得る。コンピューターバス標準（ｃｏｍｐｕｔｅｒ ｂｕｓ ｓｔａｎｄａｒｄｓ）は、Ｓ−１００ ｂｕｓ、Ｍｂｕｓ、Ｓｍｂｕｓ、Ｑ−Ｂｕｓ、ＩＳＡ、Ｚｏｒｒｏ ＩＩ、Ｚｏｒｒｏ ＩＩＩ、ＣＡＭＡＣ、ＦＡＳＴＢＵＳ、ＬＰＣ、ＥＩＳＡ、ＶＭＥ、ＶＸＩ、ＮｕＢｕｓ、ＴＵＲＢＯｃｈａｎｎｅｌ、ＭＣＡ、Ｓｂｕｓ、ＶＬＢ、ＰＣＩ、ＰＸＩ、ＨＰ ＧＳＣ ｂｕｓ、ＣｏｒｅＣｏｎｎｅｃｔ、ＩｎｆｉｎｉＢａｎｄ、ＵＰＡ、ＰＣＩ−Ｘ、ＡＧＰ、ＰＣＩｅ、Ｉｎｔｅｌ ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ、Ｈｙｐｅｒ Ｔｒａｎｓｐｏｒｔ等を含む。ストレージバス標準（Ｓｔｏｒａｇｅ ｂｕｓ ｓｔａｎｄａｒｄｓ）は、ＳＴ−５０６、ＥＳＤＩ、ＳＭＤ、Ｐａｒａｌｌｅｌ ＡＴＡ、ＤＭＡ、ＳＳＡ、ＨＩＰＰＩ、ＵＳＢ ＭＳＣ、ＦｉｒｅＷｉｒｅ（１３９４）、Ｓｅｒｉａｌ ＡＴＡ、ｅＳＡＴＡ、ＳＣＳＩ、Ｐａｒａｌｌｅｌ ＳＣＳＩ、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ、Ｆｉｂｒｅ Ｃｈａｎｎｅｌ、ｉＳＣＳＩ、ＳＡＳ、ＲａｐｉｄＩＯ、ＦＣＩＰ等を含む。ｉＦＣＰＰｅｒｉｐｈｅｒａｌバス標準（ｉＦＣＰＰｅｒｉｐｈｅｒａｌ ｂｕｓ ｓｔａｎｄａｒｄｓ）は、Ａｐｐｌｅ Ｄｅｓｋｔｏｐ Ｂｕｓ、ＨＩＬ、ＭＩＤＩ、Ｍｕｌｔｉｂｕｓ、ＲＳ−２３２、ＤＭＸ５１２−Ａ、ＥＩＡ／ＲＳ−４２２、ＩＥＥＥ−１２８４、ＵＮＩ／Ｏ、１−Ｗｉｒｅ、Ｉ２Ｃ、ＳＰＩ、ＥＩＡ／ＲＳ−４８５、ＵＳＢ、Ｃａｍｅｒａ Ｌｉｎｋ、Ｅｘｔｅｒｎａｌ ＰＣＩｅ、Ｌｉｇｈｔ Ｐｅａｋ、Ｍｕｌｔｉｄｒｏｐ Ｂｕｓ等を含む。

図１３は、本発明の他の例示的な実施形態によるメモリシステムを概略的に示すブロック図である。

図１３を参照すれば、メモリシステム３０００ａは、少なくとも１つのフラッシュメモリ１０００ａと制御器２０００ａとを包含する。フラッシュメモリ１０００ａは、制御器２０００ａの制御の下で動作し、格納媒体として使用される。図１３に図示されたフラッシュメモリ１０００ａは、先に言及されたランダム化及びデランダム化回路を包含しないことである。制御器２０００ａは、フラッシュメモリ１０００ａを制御するように構成される。制御器２０００ａは、フラッシュメモリ１０００ａに格納されるデータをランダム化するように、かつランダム化されたデータにＥＣＣデータを付加するように構成される。制御器２０００ａは、フラッシュメモリ１０００ａから読み出されたランダム化されたデータのエラーに対する検出及び訂正動作を遂行し、ランダム化されたデータをデランダム化するように構成される。

制御器２０００ａは、第１インターフェイス２１００ａ、第２インターフェイス２２００ａ、処理ユニット２３００ａ、バッファメモリ２４００ａ、ＥＣＣブロック２５００ａ、及びランダム化／デランダム化ブロック２６００を包含する。図１３に図示された構成要素２１００ａ、２２００ａ、２３００ａ、２４００ａ、２５００ａは、下の差異点を除外すれば、図１２に図示されたことと実質的に同一であり、それに対する説明は省略される。

ランダム化及びデランダム化ブロック２６００は、バッファメモリ２４００ａから出力されるデータをランダム化するように、かつフラッシュメモリ１０００ａから読み出されたデータ（即ち、ランダム化されたデータ）をデランダム化するように構成される。ランダム化及びデランダム化ブロック２６００は、図３乃至図１０で説明された方式の中の１つにしたがってランダムデータに対するランダム化及びデランダム化動作を遂行し、それに対する説明は省略される。ＥＣＣブロック２６００は、ランダム化及びデランダム化ブロック２５００から出力されるランダム化されたデータに基づいてＥＣＣデータを生成する。ＥＣＣブロック２５００ａは、また、ＥＣＣデータに基づいてフラッシュメモリ１０００ａから読み出されたデータ即ち、ランダム化されたデータに対するエラー検出及び訂正動作を遂行する。ＥＣＣデータは、フラッシュメモリ１０００ａに格納されるデータと同一のページに又はフラッシュメモリ１０００ａに格納されるデータと他の領域に格納され得る。

図１３に図示されたメモリシステムの場合、書込み動作は、フラッシュメモリ１０００ａに格納されるデータをランダム化させ、ランダム化されたデータに基づいてＥＣＣデータを生成し、フラッシュメモリ１０００にＥＣＣデータとランダム化されたデータを格納することを包含する。又は、格納されるデータとＥＣＣデータを全てランダム化して格納することを包含する。読出し動作は、ＥＣＣデータに基づいて読み出されたデータ（即ち、ランダム化されたデータ）に対するエラー検出及び訂正動作を遂行し、読み出されたデータをランダム化させることを包含する。

図１４は、本発明の例示的な実施形態による半導体ドライブを概略的に示すブロック図である。

図１４を参照すれば、半導体ドライブ４０００ＳＳＤは、格納媒体４１００と制御器４２００とを包含する。格納媒体４１００は、複数のチャンネルを通じて制御器４２００と連結される。各チャンネルには複数の不揮発性メモリが共通に連結される。各不揮発性メモリは図１で説明されたフラッシュメモリに構成される。このような場合、制御器４２００は図１２に図示されたことと実質的に同様に構成される。即ち、データランダム化及びデランダム化は各不揮発性メモリ内で行われ、エラー検出及び訂正は制御器４２００内で遂行される。

又は、制御器４２００は、図１３で説明されたことと同様に構成される。このような場合、データランダム化及びデランダム化とエラー検出及び訂正は、制御器４２００内で遂行される。したがって、オフセットアドレスを参照してランダムデータのための初期シードを生成することが可能である。

図１５は、図１４に図示された半導体ドライブを利用するストレージを概略的に示すブロック図であり、図１６は、図１４に図示された半導体ドライブを利用するストレージサーバーを概略的に示すブロック図である。

本発明の例示的な実施形態による半導体ドライブ４０００は、ストレージを構成するのに使用され得る。図１５に示したように、ストレージは図１４で説明されたことと実質的に同様に構成される複数の半導体ドライブを包含する。本発明の例示的な実施形態による半導体ドライブ４０００は、ストレージサーバーを構成するのに使用され得る。図１６に示したように、ストレージサーバーは、図１４で説明されたことと実質的に同様に構成される複数の半導体ドライブ４０００及びストレージサーバーの全般的な動作を制御するためのサーバー４０００Ａを包含する。また、半導体ドライブ４０００に格納されたデータに対する欠陥をリペアするために適用されるパリティー方式によるパリティー管理のためのＲＡＩＤ制御器４０００Ｂがストレージサーバーに提供され得ることは容易に理解できる。

図１７乃至図１９は、本発明の例示的な実施形態によるシステムを概略的に示す図面である。

本発明の例示的な実施形態によるメモリ制御器及びフラッシュメモリ装置に構成される半導体ドライブがストレージに適用される場合、図１７に示したように、システム６０００は有線及び／又は無線でホストと通信するストレージ６１００を包含する。本発明の例示的な実施形態によるデータ格納装置を含む半導体ドライブがストレージサーバーに適用される場合、図１８に示したように、システム７０００は有線、及び／又は無線でホストと通信するストレージサーバー７１００、７２００を包含する。また、図１９に示したように、本発明の例示的な実施形態によるデータ格納装置を含む半導体ドライブはメールサーバー８１００にも適用され得る。メールサーバー８１００は、ＰＯＰ及びＳＭＴＰ方式に連結されたメールデーモンを通じて使用者メールプログラムと通信し、メールサーバー８１００はインターネット網を通じて通信する。

図２０乃至図２４は、本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。

図２０は、本発明の例示的な実施形態によるフラッシュメモリ装置が使用されるセルラーフォンシステム（ｃｅｌｌｕｌａｒ ｐｈｏｎｅ ｓｙｓｔｅｍ）を概略的に示すブロック図である。

図２０を参照すれば、携帯電話システムは、音を圧縮するか、或いは圧縮された音を復元する（ｃｏｍｐｒｅｓｓｉｏｎ ｏｒ ｄｅｃｏｍｐｒｅｓｓｉｏｎ）ＡＤＰＣＭコーデック回路９２０２、スピーカー（ｓｐｅａｋｅｒ）９２０３、マイクロフォン（ｍｉｃｒｏｐｈｏｎｅ）９２０４、デジタルデータを時分割マルチプレクシングするＴＤＭＡ回路９２０６、無線信号のキャリヤー周波数（ｃａｒｒｉｅｒ ｆｒｅｑｕｅｎｃｙ）をセッティングするＰＬＬ回路９２１０、無線信号を送信又は受信するためのＲＦ回路９２１１等を包含できる。

また、携帯電話システムは、様々な種類のメモリ装置を包含でき、例えば、携帯電話システムは不揮発性メモリ装置であるフラッシュメモリ装置９２０７、ＲＯＭ９２０８、ＳＲＡＭ９２０９を包含できる。携帯電話システムのメモリ装置９２０７で、例えば、図１で説明されたフラッシュ揮発性メモリ装置が使用される。即ち、ランダムデータのための初期シードを生成することが可能である。ＲＯＭ９２０８は、プログラムを格納でき、ＳＲＡＭ９２０９はシステムコントロールマイクロコンピューター９２１２のための作業領域として役割を果たすか、或いはデータを一時的に格納する。ここで、システムコントロールマイクロコンピューター９２１２はプロセッサーで、フラッシュメモリ装置９２０７の書込み動作及び読出し動作を制御することができる。

図２１は、本発明の例示的な実施形態によるフラッシュメモリ装置が使用されるメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）の例示的な図面である。メモリカードは例えば、ＭＭＣカード、ＳＤカード、マルチユーズ（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマートカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカード等であり得る。

図２１を参照すれば、メモリカードは、外部とのインターフェイスを遂行するインターフェイス部９２２１、バッファメモリを有し、メモリカードの動作を制御するコントローラ９２２２、本発明の実施形態によるフラッシュメモリ装置９２０７を少なくとも１つ包含できる。フラッシュメモリ装置９２０７は、ランダムデータのための初期シードを生成するように構成されたフラッシュメモリ装置に構成される。コントローラ９２２２はプロセッサーで、フラッシュメモリ装置９２０７の書込み動作及び読出し動作を制御できる。具体的に、制御器９２２２はデータバス（ＤＡＴＡ）とアドレスバス（ＡＤＤＲＥＳＳ）を通じて不揮発性メモリ装置９２０７、インターフェイス９２２１とカップリングされている。

図２２は、本発明の例示的な実施形態によるフラッシュメモリ装置が使用されるデジタルスチールカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）の例示的な図面である。

図２２を参照すれば、デジタルスチールカメラは、ボディー９３０１、スロット９３０２、レンズ９３０３、ディスプレイ部９３０８、シャッターボタン９３１２、ストロボ（ｓｔｒｏｂｅ）９３１８等を含む。特に、スロット９３０８にはメモリカード９３３１が挿入され得、メモリカード９３３１は、ランダムデータのための初期シードを生成することが可能であるように構成された本発明の実施形態によるフラッシュメモリ装置９２０７を少なくとも１つ包含できる。メモリカード９３３１が接触形（ｃｏｎｔａｃｔ ｔｙｐｅ）である場合、メモリカード９３３１がスロット９３０８に挿入される時、メモリカード９３３１と回路基板の上の特定電気回路が電気的に接触するようになる。メモリカード９３３１が非接触形（ｎｏｎーｃｏｎｔａｃｔ ｔｙｐｅ）である場合、無線信号を通じてメモリカード９３３１がアクセスされる。

図２３は、図２２のメモリカードが使用される多様なシステムを説明する例示的な図面である。

図２３を参照すれば、メモリカード２３３１は、（ａ）ビデオカメラ、（ｂ）テレビジョン、（ｃ）オーディオ装置、（ｄ）ゲーム装置、（ｅ）電子音楽装置、（ｆ）携帯電話、（ｇ）コンピューター、（ｈ）ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、（ｉ）ボイスレコーダー（ｖｏｉｃｅ ｒｅｃｏｒｄｅｒ）、（ｊ）ＰＣカード等に使用され得る。

図２４は、本発明の例示的な実施形態によるフラッシュメモリ装置が使用されるイメージセンサー（ｉｍａｇｅ ｓｅｎｓｏｒ）システムの例示的な図面である。

図２４を参照すれば、イメージセンサーシステムは、イメージセンサー９３３２、入出力装置９３３６、ＲＡＭ９３４８、ＣＰＵ９３４４、本発明の例示的な実施形態によるフラッシュメモリ装置９３５４等を包含できる。フラッシュメモリ装置９３５４は、ランダムデータのための初期シードを生成できるように構成される。各構成要素、即ち、イメージセンサー９３３２、入出力装置９３３６、ＲＡＭ９３４８、ＣＰＵ９３４４、フラッシュメモリ装置９３５４はバス９３５２を通じて互に通信する。イメージセンサー９３３２はフォトゲート、フォトダイオード等のようなフォトセンシング（ｐｈｏｔｏｓｅｎｓｉｎｇ）素子を包含できる。各々の構成要素は、プロセッサーと共に１つのチップで構成され得、プロセッサーと各々別個のチップで構成されることもあり得る。

本発明の例示的な実施形態において、メモリセルは可変抵抗メモリセルで構成され、例示的な可変抵抗メモリセル及びそれを含むメモリ装置が特許文献１に開示され、この出願のレファレンスとして包含される。

本発明の他の例示的な実施形態において、メモリセルは電荷格納層を有する多様なセル構造の中で１つを利用して具現され得る。電荷格納層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、複数のアレイが多層に積層されるスタックフラッシュ構造、ソース−ドレーンが無いフラッシュ構造、ピンタイプフラッシュ構造、等を包含する。

電荷格納層で電荷トラップフラッシュ構造を有するメモリ装置が特許文献２、特許文献３、及び特許文献４に各々開示され、この出願のレファレンスとして包含される。ソース／ドレーンが無いフラッシュ構造は特許文献５に開示され、この出願のレファレンスとして包含される。

本発明によるフラッシュメモリ装置及び／又はメモリ制御器は多様な形態のパッケージを利用して実装され得る。例えば、本発明によるフラッシュメモリ装置および／又はメモリコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のようなパッケージを利用して実装され得る。

本発明の範囲又は技術的思想を逸脱せずに本発明の構造が多様に修正や変更され得ることはこの分野に熟練された者に明確である。上述した内容を考慮して見る時、もし本発明の修正及び変更が下の請求項及び均等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと見なす。

１００・・・メモリーセルアレイ
２００・・・行選択回路
３００・・・制御ロジック
４００・・・ページバッファ回路
５００・・・列選択回路
６００・・・ランダム化及びデランダム化回路
７００・・・入出力インターフェイス回路

Claims (46)

1. メモリを制御する方法において、
   データアクセスがランダムであるか否かを判別し、
   仮にデータアクセスがランダムでなければ、第１シードに基づいて第１ランダムシークェンスデータを発生し、
   前記第１ランダムシークェンスデータを前記メモリから読み出されたデータ、又は前記メモリに書き込まれるデータと組合せ、
   仮にデータアクセスがランダムであれば、前記第１シードから第２シードを生成し、
   前記第２シードに基づいて第２ランダムシークェンスデータを発生し、
   前記第２ランダムシークェンスを前記メモリから読み出されたデータ、又は前記メモリに書き込まれるデータと組合せることを特徴とするメモリを制御する方法。
2. 前記第１シードは行アドレス、ページアドレス、ブロック単位、又は制御単位の中でいずれか１つに基づくことを特徴とする請求項１に記載のメモリを制御する方法。
3. 前記データアクセスの列オフセット値が‘０’ではない時、データアクセスがランダムであることが決定されることを特徴とする請求項１に記載のメモリを制御する方法。
4. 前記データアクセスの列オフセット値が‘０’である時、データアクセスがランダムではないことが決定されることを特徴とする請求項１に記載のメモリを制御する方法。
5. 前記第２ランダムシークェンスデータは、１＋ｘ^ｋ−１＋ｘ^ｋの多項式を満足するランダムシークェンスデータであることを特徴とする請求項１に記載のメモリを制御する方法。
6. 第１セグメント用前記第１シード、中間セグメント用前記第２シード、及び前記第１又は第２シードに基づいて生成された第３セグメント用第３シードを利用することをさらに含むことを特徴とする請求項１に記載のメモリを制御する方法。
7. 前記書き込まれるデータは入出力ピンを通じて入力され、前記組合されたデータはページバッファへ出力されることを特徴とする請求項１に記載のメモリを制御する方法。
8. 前記メモリから読出し前記第２ランダムシークェンスデータと組合された前記データは入出力ピンへ出力されることを特徴とする請求項１に記載のメモリを制御する方法。
9. メモリを制御する方法において、
   オフセット値Ｎを受信し、Ｎはアクセスアドレスの列部分であり、
   前記アクセスアドレスに基づいて第１読出しデータをデランダム化する前にＭ個のランダムシークェンスデータを発生し、Ｍの最大値がＮであり、
   Ｎ番目ランダムシークェンスデータとの組合せによって前記第１読出しデータをデランダム化することを含むことを特徴とするメモリを制御する方法。
10. Ｍ＝Ｎであることを特徴とする請求項９に記載のメモリを制御する方法。
11. Ｍ個のランダムシークェンスデータを生成することは、１＋ｘ^ｋ−１＋ｘ^ｋの多項式を満足するランダムシークェンスデータを含むことを特徴とする請求項９に記載のメモリを制御する方法。
12. Ｋ＝１１であることを特徴とする請求項１１に記載のメモリを制御する方法。
13. プリシフトされた出力を含むランダムシークェンスデータストリングパスを選択することによって、Ｍ個のランダムシークェンスデータを生成することを加速させることをさらに含むことを特徴とする請求項１１に記載のメモリを制御する方法。
14. メモリを制御する方法において、
    オフセット値Ｎを受信し、Ｎはアクセスアドレスの列位置であり、
    前記アクセスアドレスに基づいて第１読出しデータをデランダム化する前にＭ個のランダムシークェンスデータを発生し、Ｍは１から前記アクセスアドレスの列部分の最終より小さい範囲であり、
    Ｎ番目ランダムシークェンスデータとの組合せによって前記第１読出しデータをデランダム化することを含むことを特徴とするメモリを制御する方法。
15. 入出力ピンを通じてデランダム化された第１データを出力することをさらに含むことを特徴とする請求項１４に記載のメモリを制御する方法。
16. メモリを制御する方法において、
    オフセット値Ｎを受信し、
    所定値から増加されたカウントがＮに到達する時まで開始シードに基づいて少なくとも１つのランダムシークェンスデータを発生し、
    前記少なくとも１つのランダムシークェンスデータの中で１つを初期ランダムシークェンスデータとして決定し、
    前記初期ランダムシークェンスデータを利用して、前記メモリから読み出されたデータをデランダム化するか、或いは前記メモリに書き込まれるデータをランダム化することを特徴とするメモリを制御する方法。
17. 前記開始シードは、行アドレス、ページアドレス、ブロック単位、又はセクター単位の中の１つに基づくことを特徴とする請求項１６に記載のメモリを制御する方法。
18. 前記所定値は‘０’であることを特徴とする請求項１６に記載のメモリを制御する方法。
19. 前記少なくとも１つのランダムシークェンスデータは、１＋ｘ^ｋ−１＋ｘ^ｋの多項式を満足するランダムシークェンスデータを含むことを特徴とする請求項１６に記載のメモリを制御する方法。
20. 前記決定する段階は、前記少なくとも１つのランダムシークェンスデータの中で最後に生成されたランダムシークェンスデータを前記初期ランダムシークェンスデータとして決定することを含むことを特徴とする請求項１８に記載のメモリを制御する方法。
21. 前記デランダム化されたデータは入出力ピンへ出力されることを特徴とする請求項１８に記載のメモリを制御する方法。
22. 前記メモリに書き込まれる前記データは入出力ピンから入力され、前記ランダム化されたデータはページバッファへ出力されることを特徴とする請求項１８に記載のメモリを制御する方法。
23. プリシフトされた出力を含むランダムシークェンスデータストリングパスを選択することによって、前記少なくとも１つのランダムシークェンスデータの生成を加速させることをさらに含むことを特徴とする請求項１８に記載のメモリを制御する方法。
24. メモリ装置において、
    フラッシュメモリセルアレイと、
    第１シードに基づいて少なくとも１つのランダムシークェンスデータストリングを発生するように構成されたランダムシークェンスデータ発生器と、
    前記フラッシュメモリセルアレイに書き込まれるデータと前記ランダムシークェンスデータとを組合せるように構成されたランダム化回路と、
    前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたデランダム化回路と、
    前記フラッシュメモリセルアレイへのアクセスを制御するように、かつメモリアクセスモードに基づいて前記ランダムシークェンスデータ発生器を活性化させるように構成された制御回路と、を含み、
    前記ランダム化回路と前記デランダム化回路とはページバッファと入出力ピンとの間に配置されるメモリ装置。
25. メモリアドレスの一部は第１モードで前記第１シードとして使用され、第２シードは第２モードで前記ランダムシークェンスデータ発生器によって生成される請求項２４に記載のメモリ装置。
26. 前記ランダムシークェンスデータ発生器は、１＋ｘ^ｋ−１＋ｘ^ｋの多項式を満足するランダムシークェンスデータを発生するように構成され、ｋは整数である請求項２４に記載のメモリ装置。
27. 前記ランダムシークェンスデータ発生器は加速信号の受信の時、少なくとも１つのプリセットランダムシークェンスデータを出力するように構成された請求項２４に記載のメモリ装置。
28. メモリシステムにおいて、
    フラッシュメモリセルアレイと、ランダムシークェンスデータを発生するように構成されたランダムシークェンス回路と、前記フラッシュメモリセルアレイに書き込まれるデータとランダムシークェンスデータとを組合せるように、かつ前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたミキサーを含むメモリ装置と、
    前記ミキサーを通じる前記フラッシュメモリセルアレイへの書込み、及び前記ミキサーを通じる前記フラッシュメモリセルアレイからの読出しを制御するように構成された制御回路を含むメモリ制御器と、を含むメモリシステム。
29. フラッシュメモリセルアレイと前記フラッシュメモリセルアレイとに書き込まれるデータとランダムシークェンスデータとを組合せるように、かつ前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたランダムシークェンス回路を含む少なくとも他の１つのメモリ装置をさらに含む請求項２８に記載のメモリシステム。
30. 前記メモリ制御器は、前記フラッシュメモリセルアレイからデータを読み出す時、エラー訂正機能を実行するように構成されたエラー制御回路をさらに含む請求項２８に記載のメモリシステム。
31. 前記フラッシュメモリセルアレイはマルチ−レベルセルタイプである請求項２８に記載のメモリシステム。
32. 前記メモリ装置はＳＳＤカード内に具現される請求項２８に記載のメモリシステム。
33. 前記メモリ装置と前記メモリ制御器とはＳＳＤカード内に具現される請求項２８に記載のメモリシステム。
34. メモリカードと少なくとも他の１つのＳＳＤカードを制御するように構成された処理装置をさらに含む請求項３３に記載のメモリシステム。
35. 前記ＳＳＤカードを制御するように構成されたサーバーとパリティー管理機能を含む他の１つのＳＳＤカードを制御するように構成されたＲＡＩＤ制御器とをさらに含む請求項３３に記載のメモリシステム。
36. 複数のＳＳＤカードと通信するように構成されたホスト処理装置をさらに含む請求項３４に記載のメモリシステム。
37. 前記ホスト処理装置と前記複数のＳＳＤカードとの間で無線通信するように構成された無線送受信機をさらに含む請求項３６に記載のメモリシステム。
38. 複数の処理装置と前記複数のＳＳＤカードとを連結するネットワークをさらに含む請求項３４に記載のメモリシステム。
39. セルラーネットワークと通信するように構成されたセルラー送受信機をさらに含む請求項３３に記載のメモリシステム。
40. イメージをキャプチャするように構成されたイメージセンサーをさらに含む請求項３３に記載のメモリシステム。
41. メモリ装置において、
    フラッシュメモリセルアレイと、
    第１シードに基づいて少なくとも１つのランダムシークェンスデータストリングを発生するように構成されたランダムシークェンスデータ発生器と、
    前記フラッシュメモリセルアレイから読み出されたデータをデランダム化するように構成されたミキサーと、
    前記フラッシュメモリセルアレイへのアクセスを制御するように、かつメモリアクセスモードに基づいて前記ランダムシークェンスデータ発生器を活性化させるように構成された制御回路と、を含み、
    メモリアドレスの一部は第１モードで前記第１シードとして使用され、第２シードは第２モードで前記ランダムシークェンスデータ発生器によって生成されるメモリ装置。
42. 前記ミキサーは、前記フラッシュメモリセルアレイに書き込まれるデータをランダムシークェンスデータとランダム化するようにさらに構成される請求項４１に記載のメモリ装置。
43. 前記ミキサーは、ページバッファを通じて前記フラッシュメモリセルアレイから読み出されたデータを受信するように構成され、前記デランダム化されたデータは入出力ピンを通じて出力される請求項４１に記載のメモリ装置。
44. 前記制御回路は、前記第１シードに基づいて中間シードを発生するように構成されランダムシークェンスデータは前記中間シードに基づいて生成される請求項４１に記載のメモリ装置。
45. 前記フラッシュメモリセルアレイは、マルチ−レベルセルタイプフラッシュを含む請求項４１に記載のメモリ装置。
46. 前記ミキサーは、ビット単位にＸＯＲ動作によって多値データを組合せるように構成される請求項４５に記載のメモリ装置。