KR102319402B1 - 복수의 채널들을 통해 반도체 메모리 장치들을 제어하는 메모리 시스템 - Google Patents

복수의 채널들을 통해 반도체 메모리 장치들을 제어하는 메모리 시스템 Download PDF

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Abstract

본 발명의 실시 예에 따른 메모리 시스템은, 복수의 채널들에 연결되는 복수의 반도체 메모리 장치들, 복수의 채널들을 통해 반도체 메모리 장치들을 제어하도록 구성되는 컨트롤러를 포함한다. 컨트롤러는 제 1 반도체 메모리 장치에 프로그램 데이터를 기입하되, 프로그램 데이터의 기입이 페일될 때 제 1 반도체 메모리 장치와 상이한 채널에 연결된 제 2 반도체 메모리 장치의 페이지 버퍼에 프로그램 데이터를 임시 저장하도록 구성된다.

Description

복수의 채널들을 통해 반도체 메모리 장치들을 제어하는 메모리 시스템{MEMORY SYSTEM CONTROLLING SEMICONDUCTOR MEMORY DEVICES VIA PLURALITY OF CHANNELS}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 복수의 채널들을 통해 반도체 메모리 장치들을 제어하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
복수의 반도체 메모리 장치들이 제공될 수 있다. 이러한 반도체 메모리 장치들이 효율적으로 운영될 수 있도록 반도체 메모리 장치들은 복수의 채널들을 통해 제어될 수 있다.
본 발명의 실시 예는 향상된 동작 속도를 갖는 메모리 시스템을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 메모리 시스템은, 복수의 채널들; 상기 복수의 채널들에 연결되는 복수의 반도체 메모리 장치들; 및 상기 복수의 채널들을 통해 상기 복수의 반도체 메모리 장치들을 제어하도록 구성되는 컨트롤러를 포함한다. 상기 컨트롤러는 제 1 반도체 메모리 장치에 프로그램 데이터를 기입하되, 상기 프로그램 데이터의 기입이 페일될 때 상기 제 1 반도체 메모리 장치와 상이한 채널에 연결된 제 2 반도체 메모리 장치의 페이지 버퍼에 상기 프로그램 데이터를 임시 저장하도록 구성된다.
실시 예로서, 상기 컨트롤러는, 상기 복수의 채널들에 각각 연결되는 채널 제어부들; 및 상기 채널 제어부들을 연결하는 다이렉트 버스를 포함하되, 상기 채널 제어부들은 상기 다이렉트 버스를 통해 상호 통신하도록 구성될 수 있다.
본 발명의 다른 실시 예에 따른 메모리 시스템은, 복수의 채널들; 상기 복수의 채널들에 연결되는 복수의 반도체 메모리 장치들; 및 상기 복수의 채널들을 통해 상기 복수의 반도체 메모리 장치들을 제어하되, 로우 데이터를 랜더마이즈하여 랜덤 데이터를 생성하도록 구성되는 컨트롤러를 포함한다. 상기 컨트롤러는 제 1 반도체 메모리 장치에 상기 랜덤 데이터를 기입하되, 상기 랜덤 데이터의 기입이 페일될 때 상기 랜덤 데이터를 디랜더마이즈하고, 상기 디랜더마이즈된 데이터를 상기 제 1 반도체 메모리 장치와 상이한 채널에 연결된 제 2 반도체 메모리 장치의 페이지 버퍼에 임시 저장하도록 구성된다.
실시 예로서, 상기 컨트롤러는, 상기 복수의 채널들에 각각 대응하는 채널 제어부들; 및 상기 채널 제어부들을 연결하는 제 1 및 제 2 서브 다이렉트 버스들을 포함한다. 이때, 상기 채널 제어부들 각각은, 해당 채널에 연결되는 입출력 인터페이스, 그리고 상기 입출력 인터페이스에 연결되는 랜더마이저 및 디랜더마이저를 포함한다. 그리고, 상기 채널 제어부들의 디랜더마이저들은 상기 제 1 서브 다이렉트 버스를 통해 상기 채널 제어부들의 입출력 인터페이스들에 연결되고, 상기 채널 제어부들의 랜더마이저들은 상기 제 2 서브 다이렉트 버스를 통해 상기 입출력 인터페이스들에 연결될 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 시스템은, 복수의 채널들; 상기 복수의 채널들에 연결되는 복수의 반도체 메모리 장치들; 및 상기 복수의 채널들을 통해 상기 복수의 반도체 메모리 장치들을 제어하도록 구성되는 컨트롤러를 포함한다. 이때, 상기 컨트롤러는 상기 복수의 채널들에 각각 연결되는 채널 제어부들, 그리고 상기 채널 제어부들을 상호 연결하는 다이렉트 버스를 포함한다. 상기 채널 제어부들 각각은 해당 채널에 연결된 반도체 메모리 장치들에 데이터의 기입을 커맨드하고, 상기 기입이 페일될 때 상기 데이터와 관련하여 상기 다이렉트 버스를 통해 다른 채널 제어부와 통신하도록 구성된다.
본 발명의 실시 예에 따르면, 향상된 동작 속도를 갖는 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 도 1의 메모리 제어기 및 반도체 메모리 장치들을 보여주는 블록도이다.
도 4는 도 3의 채널 제어부들을 좀 더 구체적으로 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 6은 프로그램 데이터의 기입이 페일될 때 프로그램 데이터를 임시 저장하는 것을 설명하기 위한 도면이다.
도 7은 임시 저장된 프로그램 데이터가 다시 기입되는 일 실시 예를 설명하기 위한 도면이다.
도 8은 임시 저장된 프로그램 데이터가 다시 기입되는 다른 실시 예를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 채널 제어부들 및 다이렉트 버스를 보여주는 블록도이다.
도 10은 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 11은 프로그램 데이터의 기입이 페일될 때 로우 데이터를 임시 저장하는 것을 설명하기 위한 도면이다.
도 12는 임시 저장된 로우 데이터가 다시 기입되는 일 실시 예를 설명하기 위한 도면이다.
도 13은 임시 저장된 로우 데이터가 다시 기입되는 다른 실시 예를 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 2는 반도체 메모리 장치를 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템은 복수의 반도체 메모리 장치들(SMD11~SMD14, SMDk1~SMDk4) 및 컨트롤러(1000)를 포함한다.
복수의 반도체 메모리 장치들(SMD11~SMD14, SMDk1~SMDk4)은 제 1 내지 제 k 메모리 그룹들로 분할된다. 제 1 메모리 그룹은 반도체 메모리 장치들(SMD11~SMD14)을 포함한다. 제 k 메모리 그룹은 반도체 메모리 장치들(SMDk1~SMDk4)을 포함한다.
하나의 메모리 그룹의 반도체 메모리 장치들은 하나의 공통 채널을 통해 컨트롤러(1000)와 연결된다. 제 1 메모리 그룹의 반도체 메모리 장치들(SMD11~SMD14)은 제 1 채널(CH1)을 통해 컨트롤러(1000)와 연결된다. 제 k 메모리 그룹의 반도체 메모리 장치들(SMDk1~SMDk4)은 제 k 채널(CHk)을 통해 컨트롤러(1000)와 연결된다.
하나의 반도체 메모리 장치는 페이지 버퍼를 포함한다. 제 1 채널(CH1)의 제 1 내지 제 4 반도체 메모리 장치들(SMD11~SMD14)은 각각 제 1 내지 제 4 페이지 버퍼들(PB11~PB14)을 포함한다. 제 k 채널(CHk)의 제 1 내지 제 4 반도체 메모리 장치들(SMDk1~SMDk4)은 각각 제 1 내지 제 4 페이지 버퍼들(PBk1~PBk4)을 포함한다.
도 2를 참조하면, 하나의 반도체 메모리 장치(50)는 메모리 셀 어레이(100), 그리고 페이지 버퍼(140)를 포함하는 주변 회로(110)를 포함한다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL1~BLm)을 통해 페이지 버퍼(140)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들을 포함한다. 복수의 페이지들은 각각 워드 라인들(WL)에 연결된다. 각 페이지는 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
반도체 메모리 장치(50)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 반도체 메모리 장치(50)의 소거 동작은 메모리 블록 단위로 수행된다.
주변 회로(110)는 어드레스 디코더(120), 전압 발생기(130), 페이지 버퍼(140), 데이터 입출력 회로(150), 제어 로직(160), 그리고 검출기(170)를 포함한다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작하도록 구성된다.
어드레스 디코더(120)는 제어 로직(160)을 통해 어드레스(ADDR)를 수신한다. 반도체 메모리 장치(50)의 프로그램 동작은 워드 라인 단위로 수행된다. 프로그램 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 하나의 워드 라인을 선택한다. 이에 따라 하나의 페이지가 선택된다.
실시 예로서, 어드레스 디코더(120)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 포함할 수 있다.
전압 발생기(130)는 반도체 메모리 장치(50)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(130)는 제어 로직(160)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(130)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(130)에서 생성된 내부 전원 전압은 반도체 메모리 장치(50)의 동작 전압으로서 사용된다.
페이지 버퍼(140)는 제 1 내지 제 m 페이지 버퍼 회로들(PC1~PCm)을 포함한다. 제 1 내지 제 m 페이지 버퍼 회로들(PC1~PCm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼 회로들(PC1~PCm)은 데이터 라인들(DL)을 통해 데이터 입출력 회로(150)와 연결된다. 제 1 내지 제 m 페이지 버퍼 회로들(PC1~PCm)은 제어 로직(160)의 제어에 응답하여 동작한다.
프로그램 시에, 제 1 내지 제 m 페이지 버퍼 회로들(PC1~PCm)은 데이터 입출력 회로(150)을 통해 프로그램 데이터(DATA)를 수신한다. 제 1 내지 제 m 페이지 버퍼 회로들(PC1~PCm)은 프로그램 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 페이지에 전달할 것이다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 시에, 제 1 내지 제 m 페이지 버퍼 회로들(PC1~PCm)은 선택된 페이지로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
제어 로직(160)은 어드레스 디코더(120), 전압 발생기(130), 페이지 버퍼(140), 데이터 입출력 회로(150) 및 검출기(170)에 연결된다. 제어 로직(160)은 컨트롤러(1000)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(160)은 커맨드(CMD)에 응답하여 어드레스 디코더(120), 전압 발생기(130), 페이지 버퍼(140), 데이터 입출력 회로(150) 및 검출기(170)를 제어하도록 구성된다. 제어 로직(160)은 어드레스(ADDR)를 어드레스 디코더(120)에 전달한다.
검출기(170)는 페이지 버퍼(140) 및 제어 로직(160)에 연결된다. 검출기(170)는 제어 로직(160)의 제어에 응답하여 동작한다.
프로그램 검증 시 선택된 메모리 셀들로부터 읽어진 페이지 데이터는 제 1 내지 m 페이지 버퍼 회로들(PC1~PCm)에 임시 저장될 것이다. 제 1 내지 m 페이지 버퍼 회로들(PC1~PCm)은 제어 로직(160)의 제어에 응답하여, 페이지 데이터의 데이터 비트들이 프로그램 데이터(DATA)의 데이터 비트들과 서로 일치하는지 여부를 나타내는 패스/페일 비트들을 생성할 수 있다. 패스/페일 비트들은 선택된 메모리 셀들이 원하는 전압 상태에 도달하여 프로그램 동작이 완료되었는지 여부를 나타낼 것이다. 생성된 패스/페일 비트들은 검출기(170)에 전달된다.
검출기(170)는 패스/페일 비트들 중 프로그램 패스에 해당하는 데이터 비트들의 개수가 정해진 개수보다 클 때 감지 신호(DS)를 인에이블한다. 검출기(170)는 패스/페일 비트들 중 프로그램 패스에 해당하는 데이터 비트들의 개수가 정해진 개수보다 적거나 같을 때 감지 신호(DS)를 디스에이블한다.
제어 로직(160)은 감지 신호(DS)가 디스에이블될 때, 프로그램 동작을 재수행하도록 주변 회로(110)를 제어한다. 감지 신호(DS)가 인에이블될 때까지, 프로그램 및 프로그램 검증은 반복적으로 수행될 것이다. 프로그램 및 프로그램 검증이 하나의 프로그램 루프를 이룰 때, 복수의 프로그램 루프들이 수행될 수 있음이 이해될 것이다. 감지 신호(DS)가 인에이블되는 것은, 프로그램 동작이 완료되었음을 의미한다. 제어 로직(160)은 프로그램 패스(pass)를 나타내는 상태 신호(SF)를 출력할 것이다. 소정의 횟수의 프로그램 루프들이 수행되었음에도 감지 신호(DS)가 디스에이블될 때, 제어 로직(160)은 프로그램 페일(fail)을 나타내는 상태 신호(SF)를 출력할 수 있다. 상태 신호(SF)는 해당 채널(도 1의 CH 참조)을 통해 컨트롤러(1000)에 제공될 것이다.
실시 예로서, 반도체 메모리 장치(50)는 플래시 메모리 장치(Flash Memory Device)일 수 있다.
다시 도 1을 참조하면, 컨트롤러(1000)는 반도체 메모리 장치들(SMD11~SMD14, SMDk1~SMDk4)를 제어한다. 컨트롤러(1000)가 읽기를 커맨드할 때, 선택된 반도체 메모리 장치는 읽기 동작을 수행한다. 컨트롤러(1000)가 기입을 커맨드할 때, 선택된 반도체 메모리 장치는 프로그램 동작을 수행한다. 컨트롤러(1000)가 소거를 커맨드할 때, 선택된 반도체 메모리 장치는 소거 동작을 수행한다.
컨트롤러(1000)는 프로세서(1100), 버퍼 메모리(1200), 호스트 인터페이스(1300) 및 메모리 제어기(1400)를 포함한다.
프로세서(1100)는 메인 버스(1500)에 연결된다. 프로세서(1100)는 컨트롤러(1000)의 제반 동작을 제어하도록 구성된다. 프로세서(1100)는 플래시 변환 레이어(Flash Translation Layer)의 기능을 수행한다. 프로세서(1100)는 호스트(미도시)로부터 호스트 인터페이스(1300)를 통해 요청(request)을 수신하면 해당 요청에 대응하는 물리 블록 어드레스(Physical Block Address)를 생성할 수 있다.
프로세서(1100)는 요청에 포함된 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스로 변환할 것이다. 호스트로부터의 요청이 프로그램 요청일 때, 호스트로부터 프로그램 데이터가 추가적으로 더 수신될 것이다. 프로세서(1100)는 물리 블록 어드레스, 프로그램 데이터, 그리고 프로그램 요청에 대응하는 기입 커맨드를 버퍼 메모리(1200)에 저장할 것이다. 버퍼 메모리(1200)에 저장된 기입 커맨드, 물리 블록 어드레스 및 프로그램 데이터는 메모리 제어기(1400)에 의해 반도체 메모리 장치들(SMD11~SMD14, SMDk1~SMDk4) 중 선택된 반도체 메모리 장치에 전송될 것이다. 선택된 반도체 메모리 장치는 물리 블록 어드레스에 의해 특정될 수 있다. 기입 커맨드는 도 2의 커맨드(CMD)로서 제공된다. 물리 블록 어드레스는 도 2의 어드레스(ADDR)로서 제공된다. 프로그램 데이터는 도 2의 프로그램 데이터(DATA)로서 제공된다.
실시 예로서, 프로세서(1100)는 호스트로부터의 요청 없이, 자체적으로 기입 커맨드, 물리 블록 어드레스 및 프로그램 데이터를 생성하고, 그것을 반도체 메모리 장치들(SMD11~SMD14, SMDk1~SMDk4) 중 선택된 반도체 메모리 장치에 전송할 수 있다. 예를 들면, 프로세서(1100)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 위해 기입 커맨드, 물리 블록 어드레스 및 프로그램 데이터를 생성하고, 기입을 커맨드할 수 있다.
버퍼 메모리(1200)는 메인 버스(1500)에 연결된다. 버퍼 메모리(1200)는 프로세서(1100)의 제어에 응답하여 동작한다. 실시 예로서, 버퍼 메모리(1200)는 프로세서(1100)의 동작 메모리, 반도체 메모리 장치들(SMD11~SMD14, SMDk1~SMDk4) 및 호스트 사이의 캐시 메모리, 그리고 반도체 메모리 장치들(SMD11~SMD14, SMDk1~SMDk4) 및 호스트 사이의 데이터 버퍼 중 적어도 하나로서 이용될 수 있다.
호스트 인터페이스(1300)는 호스트 및 컨트롤러(1000) 사이의 통신을 수행하기 위한 프로토콜을 포함한다. 실시 예로서, 호스트 인터페이스(1300)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.
메모리 제어기(1400)는 메인 버스(1500)에 연결된다. 메모리 제어기(1400)는 프로세서(1100)의 제어에 따라 동작한다. 메모리 제어기(1400)는 제 1 내지 제 k 채널들(CH1~CHk)을 통해 반도체 메모리 장치들(SMD11~SMD14, SMDk1~SMDk4)을 제어하도록 구성된다. 메모리 제어기(1400)는 프로세서(1100)의 제어에 응답하여 버퍼 메모리(1200)에 저장된 기입 커맨드, 물리 블록 어드레스 및 프로그램 데이터를 반도체 메모리 장치들(SMD11~SMD14, SMDk1~SMDk4) 중 선택된 반도체 메모리 장치에 전송하여 기입을 커맨드한다.
본 발명의 실시 예에 따르면, 메모리 제어기(1400)는 반도체 메모리 장치에 프로그램 데이터를 기입하는 것이 페일될 때, 해당 반도체 메모리 장치와 다른 채널에 연결된 반도체 메모리 장치의 페이지 버퍼에 프로그램 데이터를 임시 저장하도록 구성된다. 이후, 프로세서(1100)에 의해 물리 블록 어드레스가 재생성되면, 메모리 제어기(1400)는 임시 저장된 프로그램 데이터를 회수하고, 회수된 프로그램 데이터를 재생성된 물리 블록 어드레스에 대응하는 반도체 메모리 장치에 기입한다.
도 3은 도 1의 메모리 제어기(1400) 및 반도체 메모리 장치들(SMD11~SMD14, SMDk1~SMDk4)을 보여주는 블록도이다.
도 3을 참조하면, 메모리 제어기(1400)는 제 1 내지 제 k 채널 제어부들(211~21k) 및 페일 제어부(230)를 포함한다.
제 1 내지 제 k 채널 제어부들(211~21k)은 각각 제 1 내지 제 k 채널들(CH1~CHk)에 연결된다. 제 1 내지 제 k 채널 제어부들(211~21k)은 메인 버스(1500)를 통해 버퍼 메모리(1200, 도 1 참조)와 통신할 수 있다. 제 1 내지 제 k 채널 제어부들(211~21k) 각각은 프로세서(1100)의 제어에 응답하여, 버퍼 메모리(1200)에 저장된 기입 커맨드, 물리 블록 어드레스 및 프로그램 데이터를 해당 채널을 통해 선택된 반도체 메모리 장치에 전송한다. 그리고, 각 채널 제어부는 해당 채널을 통해 수신되는 상태 신호(SF)에 따라 프로그램 데이터의 기입이 페일되었음을 페일 제어부(230) 및 프로세서(1100, 도 1 참조)에 알린다.
본 발명의 실시 예에 따르면, 제 1 내지 제 k 채널 제어부들(211~21k)을 상호 연결하도록 구성되는 다이렉트 버스(220)가 제공된다. 예를 들면, 다이렉트 버스(220)는 제 1 내지 제 k 채널 제어부들(211~21k)을 상호 연결하기 위한 복수의 라인들로서 정의될 수 있다.
제 1 내지 제 k 채널 제어부들(211~21k)은 페일 제어부(230)의 제어에 따라 다이렉트 버스(220)를 통해 프로그램 데이터를 통신할 수 있다.
페일 제어부(230)는 제 1 내지 제 k 채널 제어부들(211~21k)을 제어하도록 구성된다. 본 발명의 실시 예에 따르면, 페일 제어부(230)는 기입이 페일될 때 다이렉트 버스(220)를 통해 프로그램 데이터를 통신하도록 제 1 내지 제 k 채널 제어부들(211~21k)을 제어한다.
페일 제어부(230)는 각 채널 제어부를 통해 프로그램 데이터의 기입이 페일되었음을 인지한다. 반도체 메모리 장치에서 프로그램 데이터의 기입이 페일될 때, 페일 제어부(230)는 해당 반도체 메모리 장치의 페이지 버퍼에 남아있는 프로그램 데이터를 회수하기 위한 회수(retrieve) 커맨드를 전송하도록 해당 채널 제어부를 제어할 수 있다.
이후, 페일 제어부(230)는 프로그램 데이터의 기입이 페일된 반도체 메모리 장치와 상이한 채널에 연결된 반도체 메모리 장치를 선택하고, 선택된 반도체 메모리 장치에 프로그램 데이터를 임시 저장하도록 채널 제어부들(211~21k)을 제어한다. 페일 제어부(230)는 프로그램 데이터의 기입이 페일된 반도체 메모리 장치의 채널 제어부가 선택된 반도체 메모리 장치의 채널 제어부에 프로그램 데이터를 전송하도록 채널 제어부들(211~21k)을 제어할 것이다. 그리고, 페일 제어부(230)는 선택된 반도체 메모리 장치의 페이지 버퍼에 프로그램 데이터를 임시 저장하기 위한 캐쉬(cache) 커맨드, 그리고 프로그램 데이터를 전송하도록 선택된 반도체 메모리 장치의 채널 제어부를 제어할 것이다. 이와 관련하여, 페일 제어부(230)는 선택된 반도체 메모리 장치에 대한 정보를 저장할 것이다.
도 4는 도 3의 채널 제어부들(211~21k)을 좀 더 구체적으로 보여주는 블록도이다. 도 4에서, 제 1 채널 제어부(211)의 내부가 도시되고 나머지 채널 제어부들(212~21k)의 내부는 도시되지 않는다. 나머지 채널 제어부들(212~21k) 각각은 제 1 채널 제어부(211)의 내부와 마찬가지로 구성됨이 이해될 것이다.
도 4를 참조하면, 제 1 채널 제어부(211)는 읽기 DMA(Direct Memory Access)(311), 에러 정정 코드(Error Correcting Code, ECC)를 이용한 인코딩 블록(312), 입출력 인터페이스(313), 에러 정정 코드를 이용한 디코딩 블록(314), 및 쓰기 DMA(315)를 포함한다.
읽기 DMA(311)는 버퍼 메모리(1200, 도 1 참조)에 저장된 프로그램 데이터를 읽도록 구성된다. 읽기 DMA(311)는 읽어진 프로그램 데이터를 인코딩 블록(312)에 전달한다.
인코딩 블록(312)은 프로그램 데이터를 에러 정정 코드에 따라 인코딩하여 패리티 비트들을 생성하고, 생성된 패리티 비트들을 프로그램 데이터에 부가하여 가공된 프로그램 데이터를 생성하도록 구성된다. 인코딩 블록(312)은 가공된 프로그램 데이터를 입출력 인터페이스(313)에 전송한다.
에러 정정 코드로서 다양한 방식들이 이용될 수 있음이 이해될 것이다. 예를 들면, BCH 코드(Bose, Chaudhri, Hocquenghem Code), 리드 솔로몬 코드(Reed Solomon Code), 해밍 코드(Hamming code), LDPC 코드(low density parity check Code) 등 다양한 방식들의 에러 정정 코드들이 사용될 수 있음이 이해될 것이다.
입출력 인터페이스(313)는 인코딩 블록(312)으로부터 수신된 프로그램 데이터를 제 1 채널(CH1)을 통해 선택된 반도체 메모리 장치에 전송한다. 이때, 해당 기입 커맨드 및 물리 블록 어드레스가 더 전송될 수 있음이 이해될 것이다.
실시 예로서, 입출력 인터페이스(313)는 제 1 채널(CH1)의 반도체 메모리 장치들(SMD11~SMD14)과 통신하기 위한 프로토콜을 포함한다. 예를 들면, 입출력 인터페이스(313)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
또한, 입출력 인터페이스(313)는 반도체 메모리 장치들(SMD11~SMD14)로부터 읽어진 데이터를 제 1 채널(CH1)을 통해 수신한다.
디코딩 블록(314)은 입출력 인터페이스(313)를 통해 데이터가 수신될 때, 해당 데이터를 에러 정정 코드에 따라 디코딩하여 데이터에 포함된 에러를 검출 및 정정하도록 구성된다.
쓰기 DMA(315)는 디코딩 블록(314)으로부터의 데이터를 버퍼 메모리(1200)에 기입할 것이다.
입출력 인터페이스(313)는 다이렉트 버스(220)를 통해 다른 채널 제어부들(212~21k)의 입출력 인터페이스들과 연결되어 있다. 즉, 채널 제어부들(211~21k)은 다이렉트 버스(220)를 통해 상호 통신할 수 있다.
도 5는 본 발명의 실시 예에 따른 컨트롤러(1000)의 동작 방법을 보여주는 순서도이다.
도 1 및 도 5를 참조하면, S110단계에서, 컨트롤러(1000)는 선택된 채널의 선택된 반도체 메모리 장치에 프로그램 데이터를 기입한다.
S120단계에서, 컨트롤러(1000)는 프로그램 데이터의 기입이 페일되는지 여부를 판별한다. 기입이 페일된 반도체 메모리 장치로부터 상태 신호(SF, 도 2 참조)가 수신될 것이다. 상태 신호(SF)는 프로그램 데이터의 기입이 패스되는지, 아니면 프로그램 데이터의 기입이 페일되는지 여부를 나타낼 것이다.
S130단계에서, 컨트롤러(1000)는 다른 채널의 반도체 메모리 장치 내 페이지 버퍼에 프로그램 데이터를 임시 저장한다. 제 1 채널(CH1)의 제 1 반도체 메모리 장치(SMD11)에서 프로그램 데이터의 기입이 페일되었다고 가정한다. 컨트롤러(1000)는 다른 채널(예를 들면, CHk)의 반도체 메모리 장치(예를 들면, SMDk1) 내 페이지 버퍼(예를 들면, PBk1)에 프로그램 데이터를 임시 저장할 것이다. 제 1 채널(CH1)의 입출력 인터페이스(313, 도 4 참조)는 다이렉트 버스(220)를 통해 다른 채널의 입출력 인터페이스에 프로그램 데이터를 전송할 수 있다. 다른 채널의 입출력 인터페이스는 해당 반도체 메모리 장치 내 페이지 버퍼에 프로그램 데이터를 임시 저장할 것이다.
S140단계에서, 컨트롤러(1000)는 임시 저장된 프로그램 데이터를 해당 반도체 메모리 장치로부터 회수하고, 회수된 프로그램 데이터를 다시 기입한다.
프로그램 데이터의 기입이 페일될 때 다른 채널의 반도체 메모리 장치 내 페이지 버퍼에 프로그램 데이터를 임시 저장하는 기능이 제공되지 않는다고 가정한다. 해당 프로그램 데이터의 재기입을 위해, 프로그램 데이터는 버퍼 메모리(1200)에 다시 저장되어야 한다. 해당 반도체 메모리 장치의 페이지 버퍼에 남아있는 프로그램 데이터는 해당 채널(도 4의 CH1 참조), 입출력 인터페이스(도 4의 313 참조) 및 디코딩 블록(도 4의 314 참조)을 통해 쓰기 DMA(도 4의 315 참조)에 전달될 것이다. 쓰기 DMA는 버퍼 메모리(1200)에 프로그램 데이터를 기입하는 것을 프로세서(1100)에 문의하고, 문의 결과에 따라 프로그램 데이터를 버퍼 메모리(1200)에 기입할 것이다. 디코딩 블록을 거치는 것은 프로그램 데이터에 대해 에러 정정 코드를 이용한 디코딩이 수행되는 것을 의미한다. 쓰기 DMA가 버퍼 메모리(1200)에 프로그램 데이터를 기입하는 것은 프로세서(1100)가 기 수행하던 동작을 인터럽트 해야함을 의미한다.
이후 해당 프로그램 데이터는 버퍼 메모리(1200)로부터 읽기 DMA(도 4의 311 참조), 인코딩 블록(도 4의 312 참조), 입출력 인터페이스(도 4의 313 참조)에 전달되고, 기입될 것이다. 인코딩 블록을 거치는 것은 프로그램 데이터에 대해 에러 정정 코드를 이용한 디코딩이 수행되는 것을 의미한다.
이러한 일련의 동작들은 상대적으로 많은 소요 시간을 필요로 하며, 컨트롤러(1000)의 소모 전력 및 부하를 증가시킬 것이다. 프로세서(1100)의 동작에 대한 인터럽트의 횟수가 증가하는 것은 프로세서(1100)의 처리량(throughput)이 증가함을 의미한다.
본 발명의 실시 예에 따르면, 컨트롤러(1000)는 프로그램 데이터의 기입이 페일될 때 다른 반도체 메모리 장치 내 페이지 버퍼에 프로그램 데이터를 임시 저장한다. 프로그램 데이터를 버퍼 메모리(1200)로 전송하기 위한 시간, 소모 전력 및 부하는 감소할 것이다. 프로세서(1100)의 처리량은 감소할 것이다. 따라서, 향상된 동작 속도를 갖는 컨트롤러 및 그것을 포함하는 메모리 시스템이 제공된다.
도 6은 프로그램 데이터의 기입이 페일될 때 프로그램 데이터를 임시 저장하는 것을 설명하기 위한 도면이다. 도 6에서, 설명의 편의를 위해 제 1 내지 제 3 채널 제어부들(211~213)이 도시되며, 나머지 채널 제어부들(214~21k)은 생략된다. 도 6에서, 제 1 채널(CH1)의 제 1 반도체 메모리 장치(SMD11)에서 프로그램 데이터의 기입이 페일된다고 가정한다.
도 6을 참조하면, 제 1 입출력 인터페이스(313)는 페일 제어부(230, 도 3 참조)의 제어에 따라 제 1 반도체 메모리 장치(SMD11)로부터 제 1 채널(CH1)을 통해 프로그램 데이터를 회수한다. 예를 들면, 제 1 입출력 인터페이스(313)는 회수 커맨드를 제 1 반도체 메모리 장치(SMD11)에 전송하여 제 1 반도체 메모리 장치(SMD11)의 페이지 버퍼(PB11)에 남아있는 프로그램 데이터를 획득할 수 있다.
페일 제어부(230)는 제 1 채널(CH1)을 제외한 나머지 채널들(CH2~CHk) 중 하나에 연결된 반도체 메모리 장치를 선택한다. 제 2 채널(CH2)의 제 1 반도체 메모리 장치(SMD21)가 선택된다고 가정한다. 제 1 입출력 인터페이스(313)는 페일 제어부(230)의 제어에 따라 다이렉트 버스(220)를 통해 제 2 입출력 인터페이스(323)에 프로그램 데이터를 전송할 것이다. 제 2 입출력 인터페이스(323)는 페일 제어부(230)의 제어에 따라 제 2 채널(CH2)의 제 1 반도체 메모리 장치(SMD21)의 페이지 버퍼(PB21)에 프로그램 데이터를 임시 저장할 것이다.
즉, 프로그램 데이터의 기입이 페일될 때, 제 1 반도체 메모리 장치(SMD11)로부터 제 1 입출력 인터페이스(313)에 회수된 프로그램 데이터는 다이렉트 버스(220), 제 2 입출력 인터페이스(323), 및 제 2 채널(CH2)을 통해 제 1 반도체 메모리 장치(SMD21)의 페이지 버퍼(PB21)에 임시 저장된다(FL1 참조).
도 7은 임시 저장된 프로그램 데이터가 다시 기입되는 일 실시 예를 설명하기 위한 도면이다.
도 7을 참조하면, 재 기입을 위해 프로그램 데이터를 임시 저장하는 반도체 메모리 장치(SMD21)와 상이한 채널에 연결된 반도체 메모리 장치가 선택될 수 있다. 도 7을 참조한 설명에서, 제 3 채널(CH3)의 제 1 반도체 메모리 장치(SMD31)가 선택된다고 가정한다. 프로세서(1100, 도 1 참조)는 프로그램 데이터의 기입이 페일될 때 제 3 채널(CH3)의 제 1 반도체 메모리 장치(SMD31)를 가리키는 물리 블록 어드레스를 생성할 것이다. 페일 제어부(230, 도 3 참조)는 물리 블록 어드레스에 기초하여 프로그램 데이터가 제 3 채널(CH3)의 제 1 반도체 메모리 장치(SMD31)에 기입되도록 제 2 및 제 3 입출력 인터페이스들(323, 333)을 제어할 것이다.
제 2 입출력 인터페이스(323)는 페일 제어부(230)의 제어에 따라 제 1 반도체 메모리 장치(SMD21)로부터 제 2 채널(CH2)을 통해 프로그램 데이터를 회수한다. 그리고, 제 2 입출력 인터페이스(323)는 프로그램 데이터를 다이렉트 버스(220)를 통해 제 3 입출력 인터페이스(333)에 전송할 것이다. 제 3 입출력 인터페이스(333)는 프로그램 데이터를 제 3 채널(CH3)의 제 1 반도체 메모리 장치(SMD31)에 전송하여 기입을 커맨드할 것이다.
즉, 제 2 채널(CH2)의 제 1 반도체 메모리 장치(SMD21)로부터 제 2 입출력 인터페이스(323)에 회수된 프로그램 데이터는 다이렉트 버스(220), 제 3 입출력 인터페이스(333), 및 제 3 채널(CH3)을 통해 제 1 반도체 메모리 장치(SMD31)에 전달된다(FL2 참조).
도 8은 임시 저장된 프로그램 데이터가 다시 기입되는 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 재 기입을 위해 프로그램 데이터를 임시 저장하는 반도체 메모리 장치(SMD21)와 동일한 채널에 연결된 반도체 메모리 장치가 선택될 수 있다. 도 8을 참조한 설명에서, 제 2 채널(CH2)의 제 4 반도체 메모리 장치(SMD24)가 선택된다고 가정한다. 프로세서(1100, 도 1 참조)는 프로그램 데이터의 기입이 페일될 때 제 2 채널(CH2)의 제 4 반도체 메모리 장치(SMD24)를 가리키는 물리 블록 어드레스를 생성할 것이다. 페일 제어부(230, 도 3 참조)는 물리 블록 어드레스에 기초하여 프로그램 데이터가 제 2 채널(CH2)의 제 4 반도체 메모리 장치(SMD24)에 기입되도록 제 2 입출력 인터페이스(323)를 제어할 것이다.
한편, 제 4 반도체 메모리 장치(SMD24)는 제 1 반도체 메모리 장치(SMD21)와 동일한 채널(CH2)에 연결된다. 제 2 채널(CH2)을 통해 프로그램 데이터가 회수되는 데이터 플로우(flow)과 제 2 채널(CH2)을 통해 제 4 반도체 메모리 장치(SMD24)로 프로그램 데이터가 제공되는 데이터 플로우를 위한 데이터 버퍼가 요구된다. 본 발명의 실시 예에 따르면, 입출력 인터페이스들(313~333)은 각각 데이터 버퍼들(301~303)을 포함한다. 실시 예로서, 데이터 버퍼들(301~303) 각각은 쉬프트 레지스터일 수 있다.
제 2 입출력 인터페이스(323)는 페일 제어부(230)의 제어에 따라 제 1 반도체 메모리 장치(SMD21)로부터 제 2 채널(CH2)을 통해 프로그램 데이터를 회수한다. 회수되는 프로그램 데이터는 데이터 버퍼(302)에 버퍼링된다. 그리고, 제 2 입출력 인터페이스(323)는 버퍼링되는 프로그램 데이터를 제 2 채널(CH2)을 통해 제 4 반도체 메모리 장치(SMD24)에 전송하여 기입을 커맨드할 것이다(FL3 참조).
도 9는 본 발명의 다른 실시 예에 따른 채널 제어부들(420~4k0) 및 다이렉트 버스(520)를 보여주는 블록도이다. 도 9에서, 제 1 채널 제어부(410)의 내부가 도시되고 나머지 채널 제어부들(420~4k0)의 내부는 도시되지 않는다. 나머지 채널 제어부들(420~4k0) 각각은 제 1 채널 제어부(410)의 내부와 마찬가지로 구성됨이 이해될 것이다.
도 9를 참조하면, 2개의 서브 다이렉트 버스들(521, 522)이 제공된다. 서브 다이렉트 버스들(521, 522)은 다이렉트 버스(520)를 구성한다. 서브 다이렉트 버스들(521, 522)은 제 1 내지 제 k 채널 제어부들(420~4k0)을 상호 연결한다.
제 1 채널 제어부(410)는 읽기 DMA(411), 인코딩 블록(412), 입출력 인터페이스(413), 디코딩 블록(414), 쓰기 DMA(415), 랜더마이저(416), 및 디랜더마이저(417)를 포함한다.
입출력 인터페이스(413)는 입력 라인들(INL1)을 통해 제 1 서브 다이렉트 버스(521)에 연결된다. 입출력 인터페이스(413)는 출력 라인들(ONL1)을 통해 제 2 서브 다이렉트 버스(521)에 연결된다.
랜더마이저(416)는 인코딩 블록(412)과 입출력 인터페이스(413) 사이에 연결된다. 랜더마이저(416)는 인코딩 블록(412)으로부터 데이터를 수신한다. 랜더마이저(416)는 수신된 데이터를 랜더마이징한다. 랜더마이저(416)에 입력되는 데이터는 로우(raw) 데이터로서 정의될 수 있다. 랜더마이징된 데이터는 랜덤 데이터로서 정의될 수 있다. 입출력 인터페이스(413)는 랜덤 데이터를 수신할 것이다. 입출력 인터페이스(413)는 채널(CH1)과 랜덤 데이터를 통신할 것이다.
반도체 메모리 장치가 랜덤 데이터를 저장함으로써, 반도체 메모리 장치 내 메모리 셀들의 문턱 전압 산포는 개선되고, 따라서 반도체 메모리 장치의 신뢰성이 향상됨은 잘 알려져 있다.
실시 예로서, 랜더마이저(416)는 랜더마이징 시드(seed)와 로우 데이터를 연산함으로써 랜덤 데이터를 생성할 수 있다. 실시 예로서, 랜더마이징 시드는 반도체 메모리 장치 별로 상이할 수 있다. 실시 예로서, 랜더마이징 시드는 메모리 블록 별로 상이할 수 있다. 실시 예로서, 랜더마이징 시드는 페이지 별로 상이할 수 있다.
본 발명의 실시 예에 따르면, 랜더마이저(416)는 제 2 서브 다이렉트 버스(522)에 연결된다. 랜더마이저(416)는 제 2 서브 다이렉트 버스(522)를 통해 채널 제어부들(410~4k0)의 입출력 인터페이스들과 연결된다. 랜더마이저(416)는 읽기 DMA(411)로부터 로우 데이터를 수신할 수 있을 뿐만 아니라 제 2 서브 다이렉트 버스(522)를 통해 로우 데이터를 수신할 수 있다.
디랜더마이저(417)는 입출력 인터페이스(413)와 디코딩 블록(414) 사이에 연결된다. 디랜더마이저(417)는 입출력 인터페이스(413)를 통해 랜덤 데이터를 수신한다. 디랜더마이저(417)는 랜덤 데이터를 디랜더마이징하여 로우 데이터를 생성할 것이다. 생성된 로우 데이터는 쓰기 DMA(415)에 전달된다. 쓰기 DMA(415)에 전달된 로우 데이터는 버퍼 메모리(1200, 도 1 참조)에 제공될 것이다.
디랜더마이저(417)는 동일한 채널 제어부(410)의 랜더마이저(416)와 랜더마이징 시드를 공유할 것이다. 제 1 채널 제어부(410)의 랜더마이저(416)에 의해 생성된 랜덤 데이터는 제 1 채널 제어부(410)의 디랜더마이저(417)에 의해 디랜더마이징될 수 있다.
본 발명의 실시 예에 따르면, 디랜더마이저(416)는 제 1 서브 다이렉트 버스(521)에 연결된다. 디랜더마이저(416)는 제 1 서브 다이렉트 버스(521)를 통해 채널 제어부들(410~4k0)의 입출력 인터페이스들과 연결된다. 디랜더마이저(416)로부터 출력되는 로우 데이터는 디코딩 블록(414)으로 전달될 수 있을 뿐만 아니라 제 1 서브 다이렉트 버스(521)를 통해 전달될 수 있다.
도 9와 다른 실시 예로서, 랜더마이저(416)는 읽기 DMA(411) 및 인코딩 블록(412) 사이에 연결되고, 디랜더마이저(417)는 디코딩 블록(414) 및 쓰기 DMA(415) 사이에 연결될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 컨트롤러(1000)의 동작 방법을 보여주는 순서도이다.
도 1 및 도 10을 참조하면, S210단계에서, 컨트롤러(1000)는 로우 데이터를 랜더마이즈하여 제 1 랜덤 데이터를 생성한다. 그리고 S220단계에서, 컨트롤러(1000)는 선택된 채널의 선택된 반도체 메모리 장치에 제 1 랜덤 데이터를 기입한다.
S230단계에서, 컨트롤러(1000)는 제 1 랜덤 데이터의 기입이 페일되는지 여부를 판별한다. 만약 그렇다면, S240단계에서, 컨트롤러(1000)는 제 1 랜덤 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 로우 데이터에 해당할 것이다. 이어서 S250단계에서, 컨트롤러(1000)는 로우 데이터를 다른 채널의 반도체 메모리 장치 내 페이지 버퍼에 임시 저장한다. 즉, 로우 데이터는 버퍼 메모리(1200)에 다시 적재되지 않고, 다른 채널의 반도체 메모리 장치 내 페이지 버퍼에 임시 저장된다.
S260단계에서, 컨트롤러(1000)는 임시 저장된 로우 데이터를 다시 랜더마이즈하여 제 2 랜덤 데이터를 생성한다. 로우 데이터를 랜더마이징하는 것은 기입이 커맨드될 반도체 메모리 장치에 해당하는 채널 제어부에서 수행될 것이다. 이후 S270단계에서, 컨트롤러(1000)는 제 2 랜덤 데이터를 다시 기입한다.
도 11은 프로그램 데이터의 기입이 페일될 때 로우 데이터를 임시 저장하는 것을 설명하기 위한 도면이다. 도 11에서, 설명의 편의를 위해 제 1 내지 제 3 채널 제어부들(410~430)이 도시되며, 나머지 채널 제어부들(440~4k0)은 생략된다. 도 11에서, 제 1 채널(CH1)의 제 1 반도체 메모리 장치(SMD11)에서 랜덤 데이터의 기입이 페일된다고 가정한다.
도 11을 참조하면, 제 1 입출력 인터페이스(413)는 제 1 반도체 메모리 장치(SMD11)로부터 제 1 채널(CH1)을 통해 랜덤 데이터를 회수하고, 회수된 랜덤 데이터를 제 1 디랜더마이저(417)에 전송한다. 제 1 디랜더마이저(417)는 랜덤 데이터를 디랜더마이징하여 로우 데이터를 생성하고, 생성된 로우 데이터를 제 1 서브 다이렉트 버스(521)를 통해 전송한다.
제 2 입출력 인터페이스(423)는 제 1 서브 다이렉트 버스(521) 및 제 2 입력 라인들(INL2)을 통해 로우 데이터를 획득하고, 로우 데이터를 제 2 채널(CH2)을 통해 제 1 반도체 메모리 장치(SMD21)의 페이지 버퍼(PB21)에 임시 저장할 것이다.
즉, 제 1 반도체 메모리 장치(SMD11)에서 제 1 입출력 인터페이스(413)로 회수된 랜덤 데이터는 제 1 디랜더마이저(417)에 전달되고, 제 1 디랜더마이저(417)에 의해 생성된 로우 데이터는 제 1 서브 다이렉트 버스(521), 제 2 입출력 인터페이스(423), 제 2 채널(CH2)을 통해 제 1 반도체 메모리 장치(SMD21)의 페이지 버퍼(PB21)에 전달된다(FL5 참조).
도 12는 임시 저장된 로우 데이터가 다시 기입되는 일 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 재 기입 시 로우 데이터를 임시 저장하는 반도체 메모리 장치(SMD21)와 상이한 채널에 연결된 반도체 메모리 장치가 선택될 수 있다. 도 12를 참조한 설명에서, 제 3 채널(CH3)의 제 1 반도체 메모리 장치(SMD31)가 선택된다고 가정한다.
제 2 입출력 인터페이스(423)는 제 1 반도체 메모리 장치(SMD21)의 페이지 버퍼(PB21)로부터 제 2 채널(CH2)을 통해 로우 데이터를 회수하고, 회수된 로우 데이터를 제 2 출력 라인들(ONL2)을 통해 제 2 서브 다이렉트 버스(522)에 전송한다. 제 3 랜더마이저(436)는 제 2 서브 다이렉트 버스(522)를 통해 로우 데이터를 획득하고, 로우 데이터를 랜더마이징하여 랜덤 데이터를 생성한다. 제 3 입출력 인터페이스(433)는 랜덤 데이터를 제 3 채널(CH3)의 제 1 반도체 메모리 장치(SMD31)에 전송하여 기입을 커맨드할 것이다.
즉, 제 2 채널(CH2)의 제 1 반도체 메모리 장치(SMD21)로부터 제 2 입출력 인터페이스(423)에 회수된 로우 데이터는 제 2 출력 라인들(ONL2), 제 2 서브 다이렉트 버스(522)를 통해 제 2 랜더마이저(436)에 전달되고, 제 3 랜더마이저(436)에 의해 생성된 랜덤 데이터는 제 3 입출력 인터페이스(433) 및 제 3 채널(CH3)을 통해 제 1 반도체 메모리 장치(SMD31)에 전달된다(FL6 참조).
도 13은 임시 저장된 로우 데이터가 다시 기입되는 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 재 기입을 위해 로우 데이터를 임시 저장하는 반도체 메모리 장치(SMD21)와 동일한 채널에 연결된 반도체 메모리 장치가 선택될 수 있다. 도 13을 참조한 설명에서, 제 2 채널(CH2)의 제 4 반도체 메모리 장치(SMD24)가 선택된다고 가정한다.
제 4 반도체 메모리 장치(SMD24)는 제 1 반도체 메모리 장치(SMD21)와 동일한 채널(CH2)을 공유한다. 제 2 채널(CH2)을 통해 로우 데이터가 회수되는 데이터 플로우와 제 2 채널(CH2)을 통해 제 4 반도체 메모리 장치(SMD24)로 랜덤 데이터가 출력되는 데이터 플로우를 위한 데이터 버퍼가 요구될 수 있다. 본 발명의 실시 예에 따르면, 입출력 버퍼들(413~433)은 각각 데이터 버퍼들(401~403)을 포함한다. 실시 예로서, 데이터 버퍼들(401~403) 각각은 해당 입출력 인터페이스와 해당 랜더마이저 사이에 연결된 쉬프트 레지스터일 수 있다.
제 2 입출력 인터페이스(423)는 제 1 반도체 메모리 장치(SMD21)의 페이지 버퍼(PB21)로부터 제 2 채널(CH2)을 통해 로우 데이터를 회수하고, 회수된 로우 데이터를 데이터 버퍼(402)에 버퍼링한다. 제 2 랜더마이저(426)는 버퍼링된 로우 데이터를 획득 및 랜더마이징하여, 랜덤 데이터를 생성할 것이다. 제 2 입출력 인터페이스(423)는 랜덤 데이터를 제 2 채널(CH2)의 제 4 반도체 메모리 장치(SMD24)에 전송하여 랜덤 데이터의 기입을 커맨드할 것이다(FL7).
다른 실시 예로서, 제 2 입출력 인터페이스(423)는 제 1 반도체 메모리 장치(SMD21)의 페이지 버퍼(PB21)로부터 제 2 채널(CH2)을 통해 로우 데이터를 회수하고, 제 2 랜더마이저(426)는 회수된 로우 데이터를 랜더마이징하여, 랜덤 데이터를 생성할 수 있다. 생성된 랜덤 데이터는 데이터 버퍼(402)에 버퍼링된다. 제 2 입출력 인터페이스(423)는 버퍼링된 랜덤 데이터를 제 2 채널(CH2)의 제 4 반도체 메모리 장치(SMD24)에 전송하여 랜덤 데이터의 기입을 커맨드할 것이다.
본 발명의 실시 예에 따르면, 데이터의 기입이 페일된 반도체 메모리 장치와 다른 채널에 연결된 반도체 메모리 장치의 페이지 버퍼에 해당 데이터가 임시 저장된다. 기입의 페일이 발생될 때 해당 데이터를 버퍼 메모리로 전송하기 위한 시간, 소모 전력 및 부하는 감소할 것이다. 따라서, 향상된 동작 속도를 갖는 컨트롤러 및 그것을 포함하는 메모리 시스템이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 컨트롤러
1100: 프로세서
1200: 버퍼 메모리
1300: 호스트 인터페이스
1400: 메모리 제어기
SMD: 반도체 메모리 장치
211~21k, 410~4k0: 제 1 내지 제 k 채널 제어부들
220, 520: 다이렉트 버스
230: 페일 제어부

Claims (20)

  1. 복수의 채널들;
    상기 복수의 채널들에 연결되는 복수의 반도체 메모리 장치들; 및
    상기 복수의 채널들을 통해 상기 복수의 반도체 메모리 장치들을 제어하도록 구성되는 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 복수의 채널들 중 제 1 채널에 연결된 제 1 반도체 메모리 장치에 프로그램 데이터를 기입하되, 상기 프로그램 데이터의 기입이 페일되면, 상기 제 1 반도체 메모리 장치로부터 상기 제 1 채널을 통해 상기 프로그램 데이터를 회수하고, 상기 복수의 채널들 중 상기 제 1 채널과 상이한 제 2 채널에 연결된 제 2 반도체 메모리 장치의 페이지 버퍼에 상기 프로그램 데이터를 임시 저장하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는 상기 제 2 반도체 메모리 장치의 상기 페이지 버퍼로부터 상기 프로그램 데이터를 회수하고, 상기 복수의 반도체 메모리 장치들 중 어느 하나에 상기 프로그램 데이터를 재기입하는 메모리 시스템.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는,
    상기 복수의 채널들에 각각 연결되는 채널 제어부들; 및
    상기 채널 제어부들을 연결하는 다이렉트 버스를 포함하되,
    상기 채널 제어부들은 상기 다이렉트 버스를 통해 상호 통신하도록 구성되는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제 1 반도체 메모리 장치는 상기 복수의 채널들 중 제 1 채널에 연결되고,
    상기 제 2 반도체 메모리 장치는 상기 복수의 채널들 중 상기 제 1 채널과 상이한 제 2 채널에 연결되며,
    상기 제 1 채널의 채널 제어부는 상기 프로그램 데이터의 기입이 페일될 때, 상기 제 1 반도체 메모리 장치로부터 상기 제 1 채널을 통해 상기 프로그램 데이터를 회수하고, 상기 프로그램 데이터를 상기 다이렉트 버스를 통해 상기 제 2 채널의 채널 제어부에 제공하고,
    상기 제 2 채널의 상기 채널 제어부는 상기 프로그램 데이터를 상기 제 2 채널을 통해 상기 제 2 반도체 메모리 장치의 페이지 버퍼에 임시 저장하는 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 2 채널의 상기 채널 제어부는 상기 제 2 반도체 메모리 장치의 상기 페이지 버퍼로부터 상기 제 2 채널을 통해 상기 프로그램 데이터를 회수하고, 상기 프로그램 데이터를 상기 다이렉트 버스를 통해 상기 제 2 채널을 제외한 나머지 채널들 중 선택된 채널의 채널 제어부에 제공하고,
    상기 선택된 채널의 채널 제어부는 상기 프로그램 데이터를 해당 채널과 연결된 반도체 메모리 장치들 중 선택된 반도체 메모리 장치에 기입하는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 복수의 채널 제어부들 각각은 데이터 버퍼를 포함하며,
    상기 제 2 채널의 상기 채널 제어부는 상기 제 2 반도체 메모리 장치의 상기 페이지 버퍼로부터 상기 제 2 채널을 통해 상기 프로그램 데이터를 회수하고, 상기 프로그램 데이터를 해당 데이터 버퍼에 버퍼링하되,
    상기 제 2 채널의 상기 채널 제어부는 상기 제 2 채널과 연결된 반도체 메모리 장치들 중 선택된 반도체 메모리 장치에 상기 프로그램 데이터를 기입하는 메모리 시스템.
  8. 복수의 채널들;
    상기 복수의 채널들에 연결되는 복수의 반도체 메모리 장치들; 및
    상기 복수의 채널들을 통해 상기 복수의 반도체 메모리 장치들을 제어하되, 로우(raw) 데이터를 랜더마이즈(randomize)하여 랜덤 데이터를 생성하도록 구성되는 컨트롤러를 포함하며,
    상기 컨트롤러는 제 1 반도체 메모리 장치에 상기 랜덤 데이터를 기입하되, 상기 랜덤 데이터의 기입이 페일될 때 상기 랜덤 데이터를 디랜더마이즈(derandomize)하고, 상기 디랜더마이즈된 데이터를 상기 제 1 반도체 메모리 장치와 상이한 채널에 연결된 제 2 반도체 메모리 장치의 페이지 버퍼에 임시 저장하도록 구성되는 메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 컨트롤러는 상기 제 2 반도체 메모리 장치의 상기 페이지 버퍼로부터 상기 디랜더마이즈된 데이터를 회수하고, 상기 디랜더마이즈된 데이터를 랜더마이즈하여 제 2 랜덤 데이터를 생성하고, 상기 제 2 랜덤 데이터를 상기 복수의 반도체 메모리 장치들 중 어느 하나에 기입하는 메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제 1 반도체 메모리 장치는 상기 복수의 채널들 중 제 1 채널에 연결되고,
    상기 제 2 반도체 메모리 장치는 상기 복수의 채널들 중 상기 제 1 채널과 상이한 제 2 채널에 연결되며,
    상기 컨트롤러는 상기 랜덤 데이터의 기입이 페일될 때, 상기 제 1 반도체 메모리 장치로부터 상기 제 1 채널을 통해 상기 랜덤 데이터를 회수하여 디랜더마이즈하고, 상기 디랜더마이즈된 데이터를 상기 제 2 채널을 통해 상기 제 2 반도체 메모리 장치의 상기 페이지 버퍼에 임시 저장하는 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 컨트롤러는,
    상기 복수의 채널들에 각각 대응하는 채널 제어부들; 및
    상기 채널 제어부들을 연결하는 제 1 및 제 2 서브 다이렉트 버스들을 포함하며,
    상기 채널 제어부들 각각은, 해당 채널에 연결되는 입출력 인터페이스, 그리고 상기 입출력 인터페이스에 연결되는 랜더마이저 및 디랜더마이저를 포함하고,
    상기 채널 제어부들의 디랜더마이저들은 상기 제 1 서브 다이렉트 버스를 통해 상기 채널 제어부들의 입출력 인터페이스들에 연결되고, 상기 채널 제어부들의 랜더마이저들은 상기 제 2 서브 다이렉트 버스를 통해 상기 입출력 인터페이스들에 연결되는 메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 1 반도체 메모리 장치는 상기 복수의 채널들 중 제 1 채널에 연결되고,
    상기 제 2 반도체 메모리 장치는 상기 복수의 채널들 중 상기 제 1 채널과 상이한 제 2 채널에 연결되며,
    상기 제 1 채널의 입출력 인터페이스는 상기 랜덤 데이터의 기입이 페일될 때 상기 제 1 반도체 메모리 장치로부터 상기 제 1 채널을 통해 상기 랜덤 데이터를 회수하고, 상기 제 1 채널의 디랜더마이저는 회수된 상기 랜덤 데이터를 디랜더마이즈하여 상기 제 1 서브 다이렉트 버스를 통해 상기 제 2 채널의 입출력 인터페이스에 상기 디랜더마이즈된 데이터를 제공하고,
    상기 제 2 채널의 상기 입출력 인터페이스는 상기 디랜더마이즈된 데이터를 상기 제 2 채널을 통해 상기 제 2 반도체 메모리 장치의 페이지 버퍼에 임시 저장하는 메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 2 채널의 상기 입출력 인터페이스는 상기 제 2 반도체 메모리 장치의 상기 페이지 버퍼로부터 상기 제 2 채널을 통해 상기 디랜더마이즈된 데이터를 회수하고, 상기 디랜더마이즈된 데이터를 상기 제 2 서브 다이렉트 버스를 통해 상기 제 2 채널을 제외한 나머지 채널들 중 선택된 채널의 랜더마이저에 제공하고,
    상기 선택된 채널의 상기 랜더마이저는 상기 디랜더마이즈된 데이터를 랜더마이즈하여 제 2 랜덤 데이터를 생성하고, 상기 선택된 채널의 입출력 인터페이스는 상기 제 2 랜덤 데이터를 해당 채널과 연결된 반도체 메모리 장치들 중 선택된 반도체 메모리 장치에 기입하는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 2 채널의 상기 입출력 인터페이스는 데이터 버퍼를 포함하며,
    상기 제 2 채널의 상기 입출력 인터페이스는 상기 제 2 반도체 메모리 장치의 상기 페이지 버퍼로부터 상기 제 2 채널을 통해 상기 디랜더마이즈된 데이터를 회수하고,
    상기 제 2 채널의 랜더마이저는 상기 디랜더마이즈된 데이터를 랜더마이즈하여 제 2 랜덤 데이터를 생성하고,
    상기 제 2 채널의 상기 입출력 인터페이스는 상기 제 2 랜덤 데이터를 상기 제 2 채널과 연결된 반도체 메모리 장치들 중 선택된 반도체 메모리 장치에 기입하되,
    상기 데이터 버퍼는 상기 제 2 채널을 통해 통신되는 데이터를 버퍼링하는 메모리 시스템.
  15. 복수의 채널들;
    상기 복수의 채널들에 연결되는 복수의 반도체 메모리 장치들; 및
    상기 복수의 채널들을 통해 상기 복수의 반도체 메모리 장치들을 제어하도록 구성되는 컨트롤러를 포함하며,
    상기 컨트롤러는,
    상기 복수의 채널들에 각각 연결되는 채널 제어부들, 그리고 상기 채널 제어부들을 상호 연결하는 다이렉트 버스를 포함하며,
    상기 채널 제어부들 각각은 해당 채널에 연결된 반도체 메모리 장치들에 데이터의 기입을 커맨드하고, 상기 기입이 페일될 때 상기 데이터와 관련하여 상기 다이렉트 버스를 통해 다른(another) 채널 제어부와 통신하도록 구성되는 메모리 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 채널 제어부들 각각은, 상기 기입이 페일될 때 상기 데이터를 디랜더마이즈하고 상기 디랜더마이즈된 데이터를 상기 다이렉트 버스를 통해 상기 다른 채널 제어부에 전송하도록 구성되는 메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 다른 채널 제어부는 상기 디랜더마이즈된 데이터를 해당 채널에 연결된 반도체 메모리 장치들 중 하나 내 페이지 버퍼에 임시 저장하는 메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 채널 제어부들 각각은, 상기 기입이 페일될 때 상기 데이터를 상기 다이렉트 버스를 통해 상기 다른 채널 제어부에 전송하도록 구성되는 메모리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 다른 채널 제어부는 상기 데이터를 해당 채널에 연결된 반도체 메모리 장치들 중 하나 내 페이지 버퍼에 임시 저장하는 메모리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 컨트롤러는,
    플래시 변환 레이어(Flash Translation Layer)의 기능을 수행하는 프로세서; 및
    상기 프로세서의 제어에 따라 상기 기입이 페일될 때 상기 채널 제어부들을 제어하도록 구성되는 페일 제어부를 포함하는 메모리 시스템.
KR1020150092972A 2015-06-30 2015-06-30 복수의 채널들을 통해 반도체 메모리 장치들을 제어하는 메모리 시스템 KR102319402B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235242B2 (en) 2015-09-28 2019-03-19 Rambus Inc. Fault tolerant memory systems and components with interconnected and redundant data interfaces
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10460781B2 (en) * 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
KR102398186B1 (ko) 2017-07-03 2022-05-17 삼성전자주식회사 메모리 컨트롤러의 동작 방법 및 사용자 장치의 동작 방법
KR102447465B1 (ko) 2017-09-08 2022-09-27 삼성전자주식회사 호스트로부터의 읽기 요청에 대한 짧은 읽기 응답 시간을 제공하기 위해 내부 동작을 일시적으로 중단하는 스토리지 장치
KR102536637B1 (ko) * 2018-03-29 2023-05-26 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR102560251B1 (ko) * 2018-06-20 2023-07-26 삼성전자주식회사 반도체 장치 및 반도체 시스템
TWI718858B (zh) * 2020-02-03 2021-02-11 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
CN113035263B (zh) * 2021-04-14 2022-05-31 长鑫存储技术有限公司 含通道ecc的信号处理电路和存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080209110A1 (en) * 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method of page program operation for memory devices with mirror back-up of data
US20100287333A1 (en) * 2009-05-06 2010-11-11 Samsung Electronics Co., Ltd. Data storage device and related method of operation

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7433141B2 (en) * 2005-03-09 2008-10-07 Tandberg Data Corporation Data randomization for rewriting in recording/reproduction apparatus
KR100799688B1 (ko) * 2007-01-03 2008-02-01 삼성전자주식회사 백업 회로를 갖는 메모리 시스템 및 그것의 프로그램 방법
US7873803B2 (en) 2007-09-25 2011-01-18 Sandisk Corporation Nonvolatile memory with self recovery
KR101202738B1 (ko) * 2008-12-22 2012-11-20 한국전자통신연구원 멀티 채널 데이터 전송 장치
KR101179462B1 (ko) * 2010-11-30 2012-09-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템
US8751729B2 (en) * 2010-12-23 2014-06-10 Samsung Electronics Co., Ltd. Flash memory device and memory system including the same
KR101717081B1 (ko) * 2011-03-23 2017-03-28 삼성전자주식회사 비휘발성 램과 휘발성 램을 버퍼 메모리로 사용하는 저장 장치
JP2012226822A (ja) * 2011-04-15 2012-11-15 Samsung Electronics Co Ltd 不揮発性メモリ装置
KR20130060795A (ko) 2011-11-30 2013-06-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080209110A1 (en) * 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method of page program operation for memory devices with mirror back-up of data
US20100287333A1 (en) * 2009-05-06 2010-11-11 Samsung Electronics Co., Ltd. Data storage device and related method of operation

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