CN113035263B - 含通道ecc的信号处理电路和存储器 - Google Patents

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Abstract

本申请实施例提供一种含通道ECC的信号处理电路和存储器，其中，数据传输线路，包括：外部数据线，用于传输数据和ECC校验码；检错模块，用于对外部数据线中传输的数据进行检错和/或纠错，并输出纠正后的数据；判断模块，用于输出第一控制信号；统计模块，用于输出第二控制信号；数据缓冲模块，用于根据第一控制信号，将检错模块输出的纠正后的数据传输至全局数据线或将检错模块输出的纠正后的数据进行翻转后传输至全局数据线；写入模块，控制全局数据线中的数据传输至本地数据线，且基于第三控制信号，判断全局数据线中的数据传输至本地数据线的过程中是否进行数据翻转；本申请旨在降低信号处理电路的低功耗和提高数据存储的可靠性等。

Description

含通道ECC的信号处理电路和存储器
技术领域
本申请涉及半导体电路设计领域，特别涉及一种含通道ECC的信号处理电路和存储器。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)由于其存储密度高、传输速度快等特点，广泛应用于现代电子系统中。随着半导体技术的发展，DRAM技术越来越先进，存储单元的集成度越来越高；同时，各种不同的应用对DRAM的性能、功耗和可靠性等也都要求越来越高。
而现有具备通道检错纠错功能(linkError Correcting Code，linkECC)的存储器数据传输线路在功耗、可靠性等方面仍有改进空间，亟需设计一种能够降低数据传输功耗、提高存储可靠性的ECC存储器，进一步提高现有ECC存储器的综合性能，以面对各种不同应用场景的需求。
发明内容
本申请实施例提供一种含通道ECC的信号处理电路和存储器，以降低信号处理电路的低功耗和提高数据存储的可靠性等。
为解决上述技术问题，本申请实施例提供了一种含通道ECC的信号处理电路，用于向存储单元写入数据和读出数据，包括：外部数据线，用于传输数据和ECC校验码；检错模块，连接外部数据线，用于对外部数据线中传输的数据进行检错和/或纠错，并输出纠正后的数据；判断模块，与外部数据线、全局数据线连接，用于输出表征外部数据线当前传输的数据与全局数据线当前传输的数据的差异位数是否超过第一预设值的第一控制信号；统计模块，与外部数据线连接，用于输出第二控制信号，第二控制信号用于表征，外部数据线当前传输的数据中高电平数据所占位数是否超过第二预设值；数据缓冲模块，与检错模块、判断模块连接，用于根据第一控制信号，将检错模块输出的纠正后的数据传输至全局数据线或将检错模块输出的纠正后的数据进行翻转后传输至全局数据线；写入模块，连接在本地数据线和全局数据线之间，控制全局数据线中的数据传输至本地数据线，且基于第三控制信号，判断全局数据线中的数据传输至本地数据线的过程中是否进行数据翻转，其中，第三控制信号用于表征第一控制信号的值和第二控制信号的值是否相同。
与相关技术相比，通过对比外部数据线和全局数据线中的数据差异，获取第一控制信号，判断是否进行第一次数据翻转，以降低在数据传输过程中，传输数据线翻转，节省数据传输的功耗；通过对比外部数据线中低电平数据和高电平数据的数量，获取第二控制信号，通过第一控制信号和第二控制信号获取第三控制信号，来判断全局数据线传输至本地数据线是否需要进行第二次数据翻转，以保证数据存储和读出的可靠性；通过获取第二控制信号，判断在读出时是否需要第三次翻转，以保证读出的数据为原始写入存储器的数据；同时，因为使用了通道ECC，可以修复数据在传输过程中可能导致的数据错误，从而保证了数据存储的可靠性。
另外，判断模块包括：检测单元，连接外部数据线和全局数据线，并逐位检测外部数据线当前传输的数据与全局数据线当前传输的数据，若当前位外部数据线传输的数据与当前位全局数据线传输的数据不同，则生成第一子控制信号，若当前位外部数据线传输的数据与当前位全局数据线传输的数据相同，则生成第二子控制信号；获取单元，连接检测单元，用于获取第一子控制信号和第二子控制信号，若第一子控制信号个数超过第一预设值，则生成第一控制信号，第一预设值为第一子控制信号的数量与第二子控制信号的数量和的预设百分比。通过对比外部数据线和全局数据线中的数据差异，获取第一控制信号，判断是否进行第一次数据翻转，以避免在数据传输过程中，传输数据线翻转，节省数据传输的功耗。
另外，预设百分比为50％。
另外，第二预设值为外部数据线传输的数据的位数的50％。
另外，数据缓冲模块，包括：转换模块，用于根据第一控制信号，控制纠正后的数据传输至全局数据线时是否需要翻转；若差异位数超过第一预设值，则转换模块被配置为将纠正后的数据翻转后传输至全局数据线；若差异位数不超过第一预设值，则转换模块被配置为将纠正后的数据传输至全局数据线。
另外，转换模块包括：第三传输元件，一端通过反相器连接检错模块，另一端连接全局数据线；第四传输元件，一端连接检错模块，另一端连接全局数据线；第三传输元件和第四传输元件还用于接收第一控制信号，用于根据第一控制信号选择导通第三传输元件或第四传输元件。
另外，本地数据线包括互为差分数据传输线的第一本地数据线和第二本地数据线；全局数据线中的数据传输至本地数据线的过程中进行数据翻转，包括：写入模块被配置为将全局数据线中的数据翻转后传输至第一本地数据线，和/或写入模块被配置为将全局数据线中的数据传输至第二本地数据线。通过设置用于传输差分数据的第一本地数据线和第二本地数据线，保证本地数据线和全局数据线间数据翻转的稳定性。
另外，写入模块，包括：使能控制模块，用于接收第一控制信号和第二控制信号，并输出用于表征第一控制信号和第二控制信号是否相同的第三控制信号。
另外，使能控制模块还用于接收写使能信号，若写使能信号为有效电平，则输出用于表征第一控制信号和第二控制信号是否相同的第三控制信号。
另外，使能控制模块还用于，接收第一控制信号、第二控制信号和写使能信号的反相信号，若写使能信号为有效电平，则产生第四控制信号，第三控制信号和第四控制信号互为反相信号。
另外，写入模块，包括：包括第一MOS管、第二MOS管和第三MOS管的第一转换电路；第一MOS管的栅极接收第三控制信号，源极连接全局数据线，漏极连接第一本地数据线；第二MOS管的栅极连接全局数据线，漏极连接第二本地数据线，源极连接第三MOS管的漏极；第三MOS管的栅极接收第三控制信号，源极接地。
另外，写入模块，还包括：包括第四MOS管、第五MOS管和第六MOS管的第二转换电路；第四MOS管的栅极接收第四控制信号，源极连接全局数据线，漏极连接第二本地数据线，第三控制信号和第四控制信号互为反相信号；第五MOS管的栅极连接全局数据线，漏极连接第一本地数据线，源极连接第六MOS管的漏极；第六MOS管的栅极接收第四控制信号，源极接地。
另外，全局数据线包括互为差分数据传输线的第一全局数据线和第二全局数据线；写入模块包括：第一写入电路和第二写入电路；第一写入电路被配置为，控制第一全局数据线中的数据传输至第一本地数据线，或将第二全局数据线中的数据传输至第一本地数据线；第二写入电路被配置为，控制第一全局数据线中的数据传输至第二本地数据线，或将第二全局数据线中的数据传输至第二本地数据线。通过设置用于传输差分数据的第一全局数据线和第二全局数据线，保证第一本地数据线和第二本地数据线和第一全局数据线和第二全局数据线间数据翻转的稳定性。
另外，第一写入电路，包括：第一MOS管和第二MOS管；第一MOS管的栅极接收第三控制信号，源极连接第一全局数据线，漏极连接第一本地数据线；第二MOS管的栅极接收第四控制信号，源极连接第二全局数据线，漏极连接第一本地数据线；第三控制信号和第四控制信号互为反相信号。
另外，第二写入电路，包括：第三MOS管和第四MOS管；第三MOS管的栅极接收第四控制信号，源极连接第一全局数据线，漏极连接第二本地数据线，第三控制信号和第四控制信号互为反相信号；第四MOS管的栅极接收第三控制信号，源极连接第二全局数据线，漏极连接第二本地数据线。
另外，第二控制信号作为标记位数据存入存储单元中，以在读出数据的过程中，将第二控制信号读出；含通道ECC的信号处理电路还包括：编码模块，与读出模块、外部数据线连接，用于根据读出模块读出的数据生成ECC校验码，并传输至外部数据线；读出模块，用于根据读出的第二控制信号，控制本地数据线的数据向外传输时是否需要翻转；若高电平数据所占位数超过第二预设值，则读出模块被配置为将本地数据线中的数据的相反值最终传输至编码模块；若高电平数据所占位数不超过第二预设值，则读出模块被配置为将本地数据线中的数据最终传输至编码模块；通过第二控制信号和第三控制信号，使全局数据线到本地数据线的数据转换后，数据中的低电平数据的数量不低于高电平数据的数量，以保证数据读出的准确性。
另外，读出模块连接在本地数据线与全局数据线之间，用于根据第二控制信号，控制本地数据线和全局数据线之间的数据传输，若高电平数据所占位数超过第二预设值，则读出模块被配置为将本地数据线中的数据的相反值传输至全局数据线；若高电平数据所占位数不超过第二预设值，则读出模块被配置为将本地数据线中的数据传输至全局数据线。
另外，本地数据线包括互为差分数据传输线的第一本地数据线和第二本地数据线；将本地数据线中的数据翻转后传输至全局数据线，包括：读出模块被配置为将第一本地数据线中的数据的相反值传输至全局数据线，和/或读出模块被配置为将第二本地数据线中的数据传输至全局数据线。通过设置用于传输差分数据的第一本地数据线和第二本地数据线，保证本地数据线和全局数据线间数据翻转的稳定性。
另外，读出模块包括：第七MOS管、第八MOS管、第九MOS管、第十MOS管和第十一MOS管；第七MOS管的栅极连接第一本地数据线，漏极连接全局数据线，源极连接第九MOS管的漏极；第八MOS管的栅极连接第二本地数据线，漏极连接全局数据线，源极连接第十MOS管的漏极；第九MOS管的栅极接收第二控制信号，源极连接第十一MOS管的漏极；第十MOS管的栅极接收第五控制信号，源极连接第十一MOS管的漏极，第二控制信号和第五控制信号互为反相信号；第十一MOS管的栅极接收读使能信号，源极接地。
另外，读出模块连接全局数据线与编码模块，用于根据第二控制信号，控制全局数据线和外部数据线之间的数据传输，若高电平数据所占位数超过第二预设值，则读出模块被配置为将全局数据线中的数据翻转后传输至编码模块；若高电平数据所占位数不超过第二预设值，则读出模块被配置为将全局数据线中的数据传输至编码模块。
另外，读出模块包括：第一传输元件，一端通过反相器连接全局数据线，另一端连接编码模块；第二传输元件，一端连接全局数据线，另一端连接编码模块；第一传输元件和第二传输元件还用于接收第二控制信号，用于根据第二控制信号导通第一传输元件或第二传输元件。
本申请实施例还提供了一种存储器，包括上述含通道ECC的信号处理电路，还包括：存储单元，连接本地数据线，本地数据线用于向存储单元写入数据和读出数据。
与相关技术相比，通过对比外部数据线和全局数据线中的数据差异，获取第一控制信号，判断是否进行第一次数据翻转，以降低在数据传输过程中，传输数据线翻转，节省数据传输的功耗；通过对比外部数据线中低电平数据和高电平数据的数量，获取第二控制信号，通过第一控制信号和第二控制信号获取第三控制信号，来判断全局数据线传输至本地数据线是否需要进行第二次数据翻转，以保证数据存储和读出的可靠性；通过获取第二控制信号，判断在读出时是否需要第三次翻转，以保证读出的数据为原始写入存储器的数据；同时，因为使用了通道ECC，可以修复数据在传输过程中可能导致的数据错误，从而保证了数据存储的可靠性。
附图说明
图1为本发明一实施例提供的含通道ECC的信号处理电路的结构示意图；
图2为本发明一实施例提供的判断模块的结构示意图；
图3为本发明一实施例提供的转换模块的电路示意图；
图4为本发明一实施例提供的使能控制模块的电路示意图；
图5为本发明一实施例提供的第一转换电路的电路示意图；
图6为本发明一实施例提供的第二转换电路的电路示意图；
图7为本发明一实施例提供的对应于图1中读出模块的电路示意图；
图8为本发明一实施例提供的含通道ECC的信号处理电路的结构示意图；
图9为本发明一实施例提供的对应于图8中读出模块的电路示意图；
图10为本发明另一实施例提供的第一写入电路的电路示意图；
图11为本发明另一实施例提供的第二写入电路的电路示意图；
图12为本发明另一实施例提供的含通道ECC的信号处理电路的结构示意图；
图13为本发明另一实施例提供的对应于图12中读出模块的电路示意图；
图14为本发明另一实施例提供的含通道ECC的信号处理电路的结构示意图；
图15为本发明另一实施例提供的对应于图14中读出模块的电路示意图；
图16和图17为本发明又一实施例提供的存储器的结构示意图。
具体实施方式
随着技术的进步，存储器中存储单元的集成度越来越高，存储单元阵列中数据传输线路的长度越来越大，在向存储器的存储单元中写入数据和读出数据的过程中，耗电量越来越高；另外，申请人发现，DRAM(Dynamic Random Access Memory，DRAM)感测高电平的能力低于感测低电平的能力；同时，向DRAM的存储单元中存储高电平数据，相比于存储低电平数据的漏电情况更加严重。
为解决上述问题，本申请一实施例提供了一种含通道ECC的信号处理电路，用于向存储单元写入数据和读出数据，包括：外部数据线，用于传输数据和ECC校验码；检错模块，连接外部数据线，用于对外部数据线中传输的数据进行检错和/或纠错，并输出纠正后的数据；判断模块，与外部数据线、全局数据线连接，用于输出表征外部数据线当前传输的数据与全局数据线当前传输的数据的差异位数是否超过第一预设值的第一控制信号；统计模块，与外部数据线连接，用于输出第二控制信号，第二控制信号用于表征，外部数据线当前传输的数据中高电平数据所占位数是否超过第二预设值；数据缓冲模块，与检错模块、判断模块连接，用于根据第一控制信号，将检错模块输出的纠正后的数据传输至全局数据线或将检错模块输出的纠正后的数据进行翻转后传输至全局数据线；写入模块，连接在本地数据线和全局数据线之间，控制全局数据线中的数据传输至本地数据线，且基于第三控制信号，判断全局数据线中的数据传输至本地数据线的过程中是否进行数据翻转，其中，第三控制信号用于表征第一控制信号的值和第二控制信号的值是否相同。为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的含通道ECC的信号处理电路的结构示意图，图2为本实施例提供的判断模块的结构示意图，图3为本实施例提供的转换模块的电路示意图，图4为本实施例提供的使能控制模块的电路示意图，图5为本实施例提供的第一转换电路的电路示意图，图6为本实施例提供的第二转换电路的电路示意图，图7为本实施例提供的对应于图1中读出模块的电路示意图，图8为本实施例提供的含通道ECC的信号处理电路的结构示意图，图9为本实施例提供的对应于图8中读出模块的电路示意图；以下结合附图对本实施例提供的含通道ECC的信号处理电路作进一步详细说明。
参考图1，含通道ECC的信号处理电路100，用于向存储单元写入数据和读出数据，包括：
外部数据线DataBus，用于传输数据和ECC校验码。
需要说明的是，本实施例中提到的外部数据线DataBus仅是为了区分与全局数据线YIO并非同一传输线路，外部数据线DataBus中的“外部”是相对于全局数据线YIO和存储单元阵列的外部，并非芯片外部的数据线。
检错模块105，连接外部数据线DataBus，用于对外部数据线DataBus中传输的数据进行检错和/或纠错，并输出纠正后的数据。
在本实施例中，检错模块105具体为通道检错纠错模块(Link ECC)，Link ECC用于存储器和处理器之间传输数据的检错纠错。
具体地，在存储器向处理器中传输数据的过程中，当数据从存储器输出时，生成传输数据的ECC校验码，当传输数据传输至处理器，基于ECC校验码对传输数据进行检错纠错，进行检错纠错后，舍弃ECC校验码并输出纠正后的数据。在处理器向存储器中传输数据的过程中，当数据从处理器输出时，生成传输数据的ECC校验码，当传输数据传输至存储器，基于ECC校验码对传输数据进行检错纠错，进行检错纠错后，舍弃ECC校验码并输出纠正后的数据。
判断模块111，与外部数据线DataBus、全局数据线YIO连接，用于输出表征外部数据线DataBus当前传输的数据与全局数据线YIO当前传输的数据的差异位数是否超过第一预设值的第一控制信号。
具体地，参考图2，判断模块111包括：
检测单元201，连接外部数据线DataBus和全局数据线YIO，并逐位检测外部数据线DataBus当前传输的数据与全局数据线YIO当前传输的数据。若当前位外部传输线DataBus传输的数据与当前位全局数据线YIO传输的数据不同，则生成第一子控制信号；若当前位外部传输线DataBus传输的数据与当前位全局数据线YIO传输的数据相同，则传输第二子控制信号。具体地，生成第一子控制信号和第二子控制信号的方式参考如下表格：
外部传输线DataBus 全局数据线YIO 产生
第一位 0 1 第一子控制信号
第二位 0 0 第二子控制信号
第三位 1 1 第二子控制信号
第四位 1 0 第一子控制信号
获取单元202，连接检测单元201，用于获取第一子控制信号和第二子控制信号。若第一子控制信号个数超过第一预设值，则生成第一控制信号Flag，第一预设值为第一子控制信号的数量与第二子控制信号的数量和的预设百分比。具体地，生成第一控制信号Flag方式参考如下表格(以第一子控制信号和第二子控制信号的数量和为40为例，仅为示意)：
预设百分比 第一子控制信号数量 第二子控制信号数量 第一控制信号Flag
40 18 22 1
50 23 17 1
60 22 18 0
需要说明的是，在本示例中，预设百分比为50％，通过设置预设百分比为50％，保证外部数据线DataBus当前传输的数据和全局数据线YIO当前传输的数据的差异位数大于相同位数时产生第一控制信号，将外部数据线DataBus将传输的数据翻转后传入全局数据线YIO，从而避免全局数据线YIO中的数据翻转，节省数据传输时的能耗。
继续参考图1，含通道ECC的信号处理电路100，包括：数据缓冲模块106，与检错模块105、判断模块111连接，用于根据第一控制信号Flag，将检错模块105输出的纠正后的数据传输至全局数据线YIO或将检错模块105输出的纠正后的数据进行翻转后传输至全局数据线YIO。
需要注意的是，本实施例虽然基于检测外部数据线DataBus当前传输的数据与全局数据线YIO当前传输的数据差异结果来控制检错模块105输出的纠正后的数据在传输过程中是否翻转，但是因为纠正后的数据与外部数据线DataBus的数据差异并不大(以128位数据和8位ECC码为例，仅可纠正1位错误)，所以依然可以实现降低纠正后的数据在传输过程中的功耗，同时因为将判断模块111的判断过程与检错模块的检错和/或纠错过程并行处理，使得不会因为引入判断模块111而增加太多处理时间，从而提高速度。
具体地，数据缓冲模块106，包括：
转换模块101，用于根据第一控制信号Flag，控制纠正后的数据传输至全局数据线YIO时是否需要翻转；其中，第一控制信号Flag用于表征，外部数据线DataBus当前传输的数据与全局数据线YIO当前传输的数据的差异位数是否超过第一预设值。
对于转换模块101，若外部传输线DataBus当前传输的数据与全局数据线YIO当前传输的数据的差异位数超过第一预设值，则转换模块101被配置为将纠正后的数据翻转后传输至全局数据线YIO；若外部传输线DataBus当前传输的数据与全局数据线YIO当前传输的数据的差异位数不超过第一预设值，则转换模块101被配置为将纠正后的数据传输至全局数据线YIO。
在一个例子中，参考图3，转换模块101包括：第三传输元件303，一端通过反相器连接检错模块105，另一端连接全局数据线YIO；第四传输元件304，一端连接检错模块105，另一端连接全局数据线YIO；其中，第三传输元件303和第四传输元件304还用于接收第一控制信号Flag，用于根据第一控制信号Flag选择导通第三传输元件303或第四传输元件304。
本实施例以低电平控制第三传输元件303和第四传输元件304导通为例进行说明，具体如下：
当第一控制信号Flag为“1”时，第三传输元件303导通所在信号传输线，此时检错模块105通过反相器连接全局数据线YIO，从而实现将检错模块105将纠正后的数据翻转后传入全局数据线YIO；第四传输元件304关断所在信号传输线。当控制信号Flag为“0”时，第三传输元件303关断所在信号传输线，第四传输元件304导通所在信号传输线，此时检错模块105直接连接全局数据线YIO，从而实现检错模块105将纠正后的数据直接传入全局数据线YIO。
需要说明的是，在其他实施例中，同样可以采用不同控制方法来控制第三传输元件和第四传输元件导通，只要外部数据线DataBus的数据与全局数据线YIO当前传输的数据的差异位数超过第一预设值时，检错模块105将纠正后的数据翻转后传入全局数据线YIO；外部数据线DataBus的数据与全局数据线YIO当前传输的数据的差异位数未超过第一预设值时，检错模块105将纠正后的数据直接传入全局数据线YIO。
继续参考图1，含通道ECC的信号处理电路100，还包括：统计模块112，与外部数据线DataBus连接，用于输出第二控制信号1“more”，第二控制信号1“more”用于表征，外部数据线DataBus中高电平数据所占位数是否超过第二预设值，具体地，生成第二控制信号1“more”方式参考如下表格(以第二预设值为外部数据线传输的数据的位数的50％为例说明)：
外部数据线高电平数量 外部数据线低电平数量 第二控制信号1“more”
22 18 1
19 21 0
需要说明的是，在其他实施例中，同样可以配置当外部数据线高电平数据数量大于外部数据线低电平数据数量，第二控制信号为0；当外部数据线高电平数据数量小于外部数据线低电平数据数量，第二控制信号为1。
另外，第二控制信号1“more”作为标记位数据存入存储单元中，以在读出数据的过程中，将第二控制信号1“more”读出。
在一个例子中，参考图2，统计模块112用于逐位检测外部数据线DataBus传输的数据，并基于高电平数据所占位数是否超过第二预设值，获取第二控制信号1“more”。
需要说明的是，在本示例中，第二预设值为50％，通过设置第二预设值为50％，保证当外部数据线DataBus传输的数据存入存储单元时，存入低电平的数据量不小于存入高电平的数据量，从而提高数据存储和读出的可靠性。
继续参考图1，含通道ECC的信号处理电路100，还包括：写入模块103，连接在本地数据线LIO和全局数据线YIO之间，控制全局数据线YIO中的数据传输至本地数据线LIO，且基于第三控制信号WrEn，判断全局数据线YIO中的数据传输至本地数据线LIO的过程中后是否进行数据翻转，其中，第三控制信号WrEn用于表征第一控制信号Flag的值和第二控制信号1“more”的值是否相同。具体地，第三控制信号WrEn用于控制存入低电平的数据数量不小于存入高电平的数据数量。
需要注意的是，本实施例虽然基于检测外部数据线DataBus的数据中高电平数据所占的比例来控制检错模块105输出的纠正后的数据在存入存储单元时需不需要翻转来实现存入的低电平数据数量不小于存入高电平的数据数量，但由于纠正后的数据与外部数据线DataBus的数据差异并不大(以128位数据和8位ECC码为例，仅可纠正1位错误)，所以依然可以实现存入的低电平数据数量不小于存入高电平的数据数量，同时因为将统计模块112的统计过程与检错模块的检错和/或纠错过程并行处理，使得不会因为引入统计模块112而增加太多处理时间，从而提高速度。
本实施例以第一控制信号Flag为1时，表征数据在传输至全局数据线YIO时需要将原数据翻转；第二控制信号1“more”为1时，表征数据在最终存入时需要将原数据翻转；此时，在传输至全局数据线YIO时已做翻转，则最终存入时无需再做翻转，即第三控制信号WrEn为1时，表征数据无需翻转。相应地，当第一控制信号Flag为1时，表征在传输至全局数据线YIO时需要将原数据翻转；第二控制信号1“more”为0时，表征数据在最终存入时不需要将原数据翻转；此时，在传输至全局数据线YIO时已做翻转，则最终存入时需要再翻转回来，即第三控制信号WrEn为0时，表征数据需翻转。第三控制信号WrEn的配置参考如下表格：
第一控制信号Flag 第二控制信号1“more” 第三控制信号WrEn
翻转 翻转 不翻转
翻转 不翻转 翻转
不翻转 翻转 翻转
不翻转 不翻转 不翻转
需要说明的是，当第一控制信号Flag和第二控制信号1“more”的设置方式发生改变时，第三控制信号WrEn的设置方式需适应于第一控制信号Flag和第二控制信号1“more”的设置方式改变，以保证最终存入低电平的数据数量不小于存入高电平的数据数量。
继续参考图1，写入模块103包括：使能控制模块133，用于根据第一控制信号Flag和第二控制信号1“more”生成第三控制信号WrEn。
另外，在本实施例中，使能控制模块133还用于接收写使能信号WriteEnable(参考图4)，若写使能信号WriteEnable为有效电平，则输出用于表征第一控制信号和第二控制信号是否相同的第三控制信号WrEn。
在一个例子中，参考图4，第一控制信号Flag和第二控制信号1“more”通过一个异或门XOR连接，异或门XOR的输出端与写使能信号WriteEnable的反相信号WriteEnable-连接在同一个或非门上。
在本示例中，使能控制模块133还用于接收第一控制信号Flag、第二控制信号1“more”和写使能信号的反相信号WriteEnable-，写使能信号WriteEnable为有效电平，则产生第四控制信号WrEn-，第三控制信号WrEn和第四控制信号WrEn-互为反相信号。
具体地，第一控制信号Flag和第二控制信号1“more”通过一个异或门XOR连接，异或门XOR的输出端连接一反相器，且与写使能信号WriteEnable的反相信号WriteEnable-连接在同一个或非门上。
对于上述第三控制信号WrEn和第四控制信号WrEn-的生成电路，当写使能信号WriteEnable为0时，写使能信号的反相信号WriteEnable-为1，此时第三控制信号WrEn和第四控制信号WrEn-一定都为0，存储器无法执行写入操作，说明此时存储器并不处于写操作阶段；当写使能信号WriteEnable为1时，写使能信号的反相信号WriteEnable-为0，此时该电路的功能如下：
若第一控制信号Flag为1，第二控制信号1“more”为1，由于异或门XOR的工作原理为“相同为0，不同为1”，此时异或门XOR的输出信号为0，此时，生成的第三控制信号WrEn为1，第四控制信号WrEn-为0。
若第一控制信号Flag为1，第二控制信号1“more”为0，由于异或门XOR的工作原理为“相同为0，不同为1”，此时异或门XOR的输出信号为1，此时，生成的第三控制信号WrEn为0，第四控制信号WrEn-为1。
若第一控制信号Flag为0，第二控制信号1“more”为1，由于异或门XOR的工作原理为“相同为0，不同为1”，此时异或门XOR的输出信号为1，此时，生成的第三控制信号WrEn为0，第四控制信号WrEn-为1。
若第一控制信号Flag为0，第二控制信号1“more”为0，由于异或门XOR的工作原理为“相同为0，不同为1”，此时异或门XOR的输出信号为0，此时，生成的第三控制信号WrEn为1，第四控制信号WrEn-为0。
继续参考图1，在本实施例中，本地数据线LIO包括互为差分数据传输线的第一本地数据线LIO和第二本地数据线LIO-；通过设置用于传输差分数据的第一本地数据线LIO和第二本地数据线LIO-，保证本地数据线LIO和全局数据线YIO间数据翻转的稳定性。
全局数据线YIO中的数据传输至本地数据线LIO的过程中进行数据翻转，包括：写入模块103被配置为将全局数据线YIO中的数据翻转后传输至第一本地数据线LIO，和/或写入模块103被配置为将全局数据线YIO中的数据传输至第二本地数据线LIO-。
具体地，写入模块103包括：第一转换电路113和第二转换电路123。
第一转换电路113被配置为，控制全局数据线YIO中的数据传输至第一本地数据线LIO，和/或控制全局数据线YIO中的数据的相反值传输至第二本地数据线LIO-。
在一个例子中，参考图5，第一转换电路113包括：第一MOS管401、第二MOS管402和第三MOS管403。
其中，第一MOS管401的栅极接收第三控制信号WrEn，源极连接全局数据线YIO，漏极连接第一本地数据线LIO；第二MOS管402的栅极连接全局数据线YIO，漏极连接第二本地数据线LIO-，源极连接第三MOS管403的漏极；第三MOS管403的栅极接收第三控制信号WrEn，源极接地GND(未图示)。
需要说明的是，第一MOS管401、第二MOS管402和第三MOS管403中所称的“源极”或“漏极”只是用于区分MOS管的端口，并不做任何限定，即源极和漏极的概念可以互换。
第二转换电路123被配置为，控制全局数据线YIO中的数据传输至第二本地数据线LIO-，和/或控制全局数据线YIO中的数据的相反值传输至第一本地数据线LIO。
在一个例子中，参考图6，第二转换电路123包括：第四MOS管404、第五MOS管405和第六MOS管406。
第四MOS管404的栅极接收第四控制信号WrEn-，源极连接全局数据线YIO，漏极连接第二本地数据线LIO-；第五MOS管405的栅极连接全局数据线YIO，漏极连接第一本地数据线LIO，源极连接第六MOS管406的漏极；第六MOS管406的栅极接收第四控制信号WrEn-，源极接地(未图示)。
需要说明的是，第四MOS管404、第五MOS管405和第六MOS管406中所称的“源极”或“漏极”只是用于区分MOS管的端口，并不做任何限定，即源极和漏极的概念可以互换。
对于第一转换电路113和第二转换电路123，其工作原理如下：
当第三控制信号WrEn为1时，第四控制信号WrEn为0，此时全局数据线YIO和第一本地数据线LIO、第二本地数据线LIO-之间的数据传输通过第一转换电路113调控。具体地，当YIO为1时，此时第一MOS管401、第二MOS管402和第三MOS管403的栅极都导通，全局数据线YIO和第一本地数据线LIO通过第一MOS管401相连，第一本地数据线LIO同全局数据线YIO为1；第二本地数据线LIO-通过第二MOS管402和第三MOS管403接地，即第二本地数据线LIO-为0；当YIO为0时，全局数据线YIO和第一本地数据线LIO通过第一MOS管401相连，第一本地数据线LIO同全局数据线YIO为0；由于全局数据线YIO为0，第二MOS管402的源漏不导通，第二本地数据线LIO-并未接地，由于预充电的影响(即在写入之前LIO和LIO-均会被预充到高电平)，第二本地数据线LIO-为1。
当第三控制信号WrEn为0时，第四控制信号WrEn为1，此时全局数据线YIO和第一本地数据线LIO、第二本地数据线LIO-之间的数据传输通过第二转换电路123调控。具体地，当YIO为1时，此时第四MOS管404、第五MOS管405和第六MOS管406的栅极都导通，全局数据线YIO和第二本地数据线LIO-通过第四MOS管404相连，第二本地数据线LIO-同全局数据线YIO为1；第一本地数据线LIO通过第五MOS管405和第六MOS管406接地，即第一本地数据线LIO为0；当YIO为0时，全局数据线YIO和第二本地数据线LIO-通过第四MOS管404相连，第二本地数据线LIO-同全局数据线YIO为0；由于全局数据线YIO为0，第五MOS管405的源漏不导通，第一本地数据线LIO并未接地，由于预充电的影响(即在写入之前LIO和LIO-均会被预充到高电平)，第一本地数据线LIO为1。
继续参考图1，在本实施例中，第二控制信号1“more”作为标记位数据存入存储单元中，以在读出数据的过程中，将第二控制信号1“more”读出。
继续参考图1，含通道ECC的信号处理电路100，还包括：
编码模块108，与读出模块102、外部数据线DataBus连接，用于根据读出模块102读出的数据生成ECC校验码，并传输至外部数据线DataBus。
读出模块102，用于根据读出的第二控制信号1“more”，控制本地数据线LIO和外部数据线DataBus之间的数据传输，若高电平数据所占位数超过第二预设值，则读出模块102被配置为将本地数据线LIO中的数据翻转后最终传输至编码模块108；若高电平数据所占位数不超过第二预设值，则读出模块102被配置为将本地数据线LIO中的数据最终传输至编码模块108。
需要说明的是，在本实施例中，读出模块102与编码模块108之间还包括数据缓冲模块106(附图中未给出)，由于数据读出时的数据缓冲并不涉及本申请的核心方案，因此不做赘述，本领域技术人员理解存储器在将数据读出时，需要数据同样需要经过数据缓冲模块。
在一个例子中，参考图1，在本实施例中，读出模块102连接在本地数据线LIO和全局数据线YIO之间，用于根据第二控制信号1“more”控制本地数据线LIO和全局数据线YIO之间的数据传输。
若高电平数据所占位数超过第二预设值，则读出模块102被配置为将本地数据线LIO中的数据翻转后传输至全局数据线YIO；若高电平数据所占位数不超过第二预设值，读出模块102被配置为将本地数据线LIO中的数据传输至全局数据线YIO。
具体地，本地数据线LIO包括互为差分数据传输线的第一本地数据线LIO和第二本地数据线LIO-；通过设置用于传输差分数据的第一本地数据线LIO和第二本地数据线LIO-，保证本地数据线LIO和全局数据线YIO间数据翻转的稳定性。
将本地数据线LIO中的数据翻转后传输至全局数据线YIO，包括：读出模块102被配置为将第一本地数据线LIO中的数据的相反值传输至全局数据线YIO，和/或读出模块102被配置为将第二本地数据线LIO-中的数据传输至全局数据线YIO。
参考图7，读出模块102包括：第七MOS管407、第八MOS管408、第九MOS管409、第十MOS管410和第十一MOS管411。
其中，第七MOS管407的栅极连接第一本地数据线LIO，漏极连接全局数据线YIO，源极连接第九MOS管409的漏极；第八MOS管408的栅极连接第二本地数据线LIO-，漏极连接全局数据线YIO，源极连接第十MOS管410的漏极；第九MOS管409的栅极接收第二控制信号1“more”，源极连接第十一MOS管411的漏极；第十MOS管410的栅极接收第五控制信号1“more”-，源极连接第十一MOS管411的漏极，第二控制信号1“more”和第五控制信号1“more”-互为反相信号；第十一MOS管411的栅极接收读使能信号ReadEnable，源极接地GND(未图示)。
对于上述转换电路，当读使能信号ReadEnable是0时，存储器无法执行读取操作，表示此时存储器并不处于读取操作阶段；当读使能信号ReadEnable是1，其工作原理如下：
当第二控制信号1“more”为1时，第五控制信号1“more”-为0，相当于仅导通左侧电路，表征将第一本地数据线LIO中的数据的相反值传输至全局数据线YIO。当第一本地数据线LIO为1时，导通第七MOS管407，此时全局数据线YIO接地，全局数据线YIO为0，实现将第一本地数据线LIO中的数据的相反值传输至全局数据线YIO；当第一本地数据线LIO为0时，关断第七MOS管407，此时由于预充电的影响(即在读出之前YIO会被预充到高电平)，全局数据线YIO为1，实现将第一本地数据线LIO中的数据的相反值传输至全局数据线YIO。
当第二控制信号1“more”为0时，第五控制信号1“more”-为1，相当于仅导通左侧电路，表征将第二本地数据线LIO-中的数据的相反值传输至全局数据线YIO。当第二本地数据线LIO-为1时，导通第九MOS管409，此时全局数据线YIO接地，全局数据线YIO为0，实现将第二本地数据线LIO-中的数据的相反值传输至全局数据线YIO；当第二本地数据线LIO-为0时，关断第九MOS管409，此时由于预充电的影响(即在读出之前YIO会被预充到高电平)，全局数据线YIO为1，实现将第二本地数据线LIO-中的数据的相反值传输至全局数据线YIO。
需要说明的是，第七MOS管407、第八MOS管408、第九MOS管409、第十MOS管410和第十一MOS管411中所称的“源极”或“漏极”只是用于区分MOS管的端口，并不做任何限定，即源极和漏极的概念可以互换。
在另一个例子中，参考图8，在本实施例中，读出模块102连接全局数据线YIO和编码模块108，用于根据第二控制信号1“more”控制全局数据线YIO和编码模块108之间的数据传输。
具体地，若高电平数据所占位数超过第二预设值，则读出模块102被配置为将全局数据线YIO中的数据翻转后传输至编码模块108；若高电平数据所占位数不超过第二预设值，则读出模块102被配置为将全局数据线YIO中的数据传输至编码模块108。
更具体地，参考图9，本实施例以低电平控制第一传输元件301和第二传输元件302导通为例进行说明，具体如下：当第二控制信号1“more”为1时，第一传输元件导通所在信号传输线，此时第一全局数据线YIO通过反相器连接编码模块108，从而实现第一全局数据线YIO将传输的数据翻转后传入编码模块108；第二传输元件302关断所在信号传输线。当第二控制信号1“more”为0时，第一传输元件301关断所在信号传输线，第二传输元件302导通所在信号传输线，此时第一全局数据线YIO直接连接编码模块108，从而实现第一全局数据线YIO将传输的数据直接传入编码模块108。
与相关技术相比，通过对比外部数据线和全局数据线中的数据差异，获取第一控制信号，判断是否进行第一次数据翻转，以降低在数据传输过程中，传输数据线翻转，节省数据传输的功耗；通过对比外部数据线中低电平数据和高电平数据的数量，获取第二控制信号，通过第一控制信号和第二控制信号获取第三控制信号，来判断全局数据线传输至本地数据线是否需要进行第二次数据翻转，以保证数据存储和读出的可靠性；通过获取第二控制信号，判断在读出时是否需要第三次翻转，以保证读出的数据为原始写入存储器的数据；同时，因为使用了通道ECC，可以修复数据在传输过程中可能导致的数据错误，从而保证了数据存储的可靠性。
值得一提的是，本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本申请的创新部分，本实施例中并没有将与解决本申请所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
本申请另一实施例涉及一种数据传输线路，与一实施例不同的是，本实施例全局数据线包括互为差分数据传输线的第一全局数据线和第二全局数据线，通过设置用于传输差分数据的第一全局数据线和第二全局数据线，保证第一本地数据线和第二本地数据线和第一全局数据线和第二全局数据线间数据翻转的稳定性。
图10为本实施例提供的第一写入电路的电路示意图，图11为本实施例提供的第二写入电路的电路示意图，图12为本实施例提供的含通道ECC的信号处理电路的结构示意图，图13为本实施例提供的对应于图12中读出模块的电路示意图，图14为本实施例提供的含通道ECC的信号处理电路的结构示意图，图15为本实施例提供的对应于图14中读出模块的电路示意图；以下将结合附图对本实施例提供的含通道ECC的信号处理电路进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
参考图10，含片上ECC的信号处理电路100，包括：写入模块103，连接在本地数据线LIO和全局数据线YIO之间，控制全局数据线YIO中的数据传输至本地数据线LIO，且基于第三控制信号WrEn，判断全局数据线YIO中的数据传输至本地数据线LIO的过程中后是否进行数据翻转，其中，第三控制信号WrEn用于表征第一控制信号Flag的值和第二控制信号1“more”的值是否相同。具体地，第三控制信号WrEn用于控制存入低电平的数据数量不小于存入高电平的数据数量。
在本实施例中，全局数据线YIO包括互为差分数据传输线的第一全局数据线YIO和第二全局数据线YIO-。通过设置用于传输差分数据的第一全局数据线YIO和第二全局数据线YIO-，保证第一本地数据线LIO和第二本地数据线LIO-和第一全局数据线YIO和第二全局数据线YIO-间数据翻转的稳定性。
在一个例子中，参考图3，转换模块101包括：第三传输元件303，一端通过反相器连接检错模块105，另一端连接全局数据线YIO；第四传输元件304，一端连接检错模块105，另一端连接全局数据线YIO；其中，第三传输元件303和第四传输元件304还用于接收第一控制信号Flag，用于根据第一控制信号Flag选择导通第三传输元件303或第四传输元件304。
本实施例以低电平控制第三传输元件303和第四传输元件304导通为例进行说明，具体如下：当第一控制信号Flag为“1”时，第三传输元件303导通所在信号传输线，此时检错模块105通过反相器连接全局数据线YIO，从而实现检错模块105将纠正后的数据翻转后传入全局数据线YIO；第四传输元件304关断所在信号传输线。当控制信号Flag为“0”时，第三传输元件303关断所在信号传输线，第四传输元件304导通所在信号传输线，此时检错模块105直接连接全局数据线YIO，从而实现检错模块105将纠正后的数据直接传入全局数据线YIO。
在一些实施例中，检错模块105与第二全局数据线YIO-也同样设置有与转换模块101类似的数据转换电路，其控制过程与转换模块101相反，即，控制在第一控制信号Flag为“1”时导通将检错模块105直接连接至第二全局数据线YIO-的通路，在第一控制信号Flag为“0”时导通将检错模块105通过反相器连接至第二全局数据线YIO-。
其次，需要说明的是，在其他实施例中，同样可以采用不同控制方法来控制第三传输元件和第四传输元件导通，以保证外部数据线DataBus当前传输的数据与第一全局数据线YIO或第二全局数据线YIO-当前传输的数据的差异位数超过第一预设值时，外部数据线DataBus将传输的纠正后的数据翻转后传入第二全局数据线YIO-；外部数据线DataBus当前传输的数据与全局数据线YIO当前传输的数据的差异位数未超过第一预设值时，外部数据线DataBus将传输的纠正后的数据直接传入第一全局数据线YIO。
在一些实施例中，第一全局数据线YIO和第二全局数据线YIO-之间可以设置有放大电路，以实现第一全局数据线YIO和第二全局数据线YIO-传输互为反相的信号。
本实施例以第一控制信号Flag为1时，表征外部数据需传输至第二全局数据线YIO-；第二控制信号1“more”为1时，表征最终存入存储单元的数据应是外部数据线原始数据的相反值；此时，第一全局数据线YIO已传输的是外部原始数据的相反值，则最终可直接将第一全局数据线YIO的数据存入存储单元，即第三控制信号WrEn为1时，表征可将第一全局数据线YIO的数据传输至第一本地数据线LIO，及第二全局数据线YIO-的数据传输至第二本地数据线LIO-。相应地，当第一控制信号Flag为1时，表征外部数据需传输至第二全局数据线YIO-；第二控制信号1“more”为0时，表征最终存入存储单元的数据应是外部数据线原始数据；此时，第一全局数据线YIO传输的是外部原始数据的相反值，则最终需将第二全局数据线YIO-的数据存入存储单元，即第三控制信号WrEn为0时，表征需将第一全局数据线YIO的数据传输至第二本地数据线LIO-，及第二全局数据线YIO-的数据传输至第一本地数据线LIO。第三控制信号WrEn的配置参考如下表格：
第一控制信号Flag 第二控制信号1“more” 第三控制信号WrEn
1 1 1
1 0 0
0 1 0
0 0 1
需要说明的是，当第一控制信号Flag和第二控制信号1“more”的设置方式发生改变时，第三控制信号WrEn的设置方式需适应于第一控制信号Flag和第二控制信号1“more”的设置方式改变，以保证最终存入低电平的数据数量不小于存入高电平的数据数量。
继续参考图10，写入模块103包括：使能控制模块133，用于根据第一控制信号Flag和第二控制信号1“more”生成第三控制信号WrEn。
另外，在本实施例中，使能控制模块133还用于接收写使能信号WriteEnable(参考图4)，若写使能信号WriteEnable为有效电平，则输出用于表征第一控制信号和第二控制信号是否相同的第三控制信号WrEn。
在一个例子中，参考图4，第一控制信号Flag和第二控制信号1“more”通过一个异或门XOR连接，异或门XOR的输出端与写使能信号WriteEnable的反相信号WriteEnable-连接在同一个或非门上。
在本示例中，使能控制模块133还用于接收第一控制信号Flag、第二控制信号1“more”和写使能信号的反相信号WriteEnable-，写使能信号WriteEnable为有效电平，则产生第四控制信号WrEn-，第三控制信号WrEn和第四控制信号WrEn-互为反相信号。
具体地，第一控制信号Flag和第二控制信号1“more”通过一个异或门XOR连接，异或门XOR的输出端连接一反相器，且与写使能信号WriteEnable的反相信号WriteEnable-连接在同一个或非门上。
对于上述第三控制信号WrEn和第四控制信号WrEn-的生成电路，当写使能信号WriteEnable为0时，写使能信号的反相信号WriteEnable-为1，此时第三控制信号WrEn和第四控制信号WrEn-一定都为0，存储器无法执行写入操作，表示此时存储器并不处于写入操作阶段；当写使能信号WriteEnable为1时，写使能信号的反相信号WriteEnable-为0，此时该电路的功能如下：
若第一控制信号Flag为1，第二控制信号1“more”为1，由于异或门XOR的工作原理为“相同为0，不同为1”，此时异或门XOR的输出信号为0，此时，生成的第三控制信号WrEn为1，第四控制信号WrEn-为0。
若第一控制信号Flag为1，第二控制信号1“more”为0，由于异或门XOR的工作原理为“相同为0，不同为1”，此时异或门XOR的输出信号为1，此时，生成的第三控制信号WrEn为0，第四控制信号WrEn-为1。
若第一控制信号Flag为0，第二控制信号1“more”为1，由于异或门XOR的工作原理为“相同为0，不同为1”，此时异或门XOR的输出信号为1，此时，生成的第三控制信号WrEn为0，第四控制信号WrEn-为1。
若第一控制信号Flag为0，第二控制信号1“more”为0，由于异或门XOR的工作原理为“相同为0，不同为1”，此时异或门XOR的输出信号为0，此时，生成的第三控制信号WrEn为1，第四控制信号WrEn-为0。
继续参考图1，全局数据线YIO中的数据传输至本地数据线LIO的过程中进行数据翻转，包括：写入模块103被配置为将全局数据线YIO中的数据翻转后传输至第一本地数据线LIO，和/或写入模块103被配置为将全局数据线YIO中的数据传输至第二本地数据线LIO-。
具体地，写入模块包括：第一写入电路213和第二写入电路223。
第一写入电路213被配置为，控制第一全局数据线YIO中的数据传输至第一本地数据线LIO，或将第二全局数据线YIO-中的数据传输至第一本地数据线LIO。
在一个例子中，参考图11，第一写入电路213，包括：第一MOS管601和第二MOS管602。
其中，第一MOS管601的栅极接收第三控制信号WrEn，源极连接第一全局数据线YIO，漏极连接第一本地数据线LIO；第二MOS管602的栅极接收第三控制信号WrEn，源极连接第二全局数据线YIO-，漏极连接第一本地数据线LIO。
需要说明的是，第一MOS管601和第二MOS管602中所称的“源极”或“漏极”只是用于区分MOS管的端口，并不做任何限定，即源极和漏极的概念可以互换。
第二写入电路223被配置为，控制第一全局数据线YIO中的数据传输至第二本地数据线LIO-，或将第二全局数据线YIO-中的数据传输至第二本地数据线LIO-。
在一个例子中，参考图12，第二写入电路223，包括：第三MOS管603和第四MOS管604。
其中，第三MOS管603的栅极接收第四控制信号WrEn-，源极连接第一全局数据线YIO，漏极连接第二本地数据线LIO-，第三控制信号WrEn和第四控制信号WrEn-互为反相信号；第四MOS管604的栅极接收第三控制信号WrEn-，源极连接第二全局数据线YIO-，漏极连接第二本地数据线LIO-。
需要说明的是，第三MOS管603和第四MOS管604中所称的“源极”或“漏极”只是用于区分MOS管的端口，并不做任何限定，即源极和漏极的概念可以互换。
对于第一写入电路213和第二写入电路223，其工作原理如下：
当第三控制信号WrEn为1时，第四控制信号WrEn-为0，此时第一全局数据线YIO、第二全局数据线YIO-和第一本地数据线LIO、第二本地数据线LIO-之间的数据传输通过第一写入电路213和第二写入电路223调控。具体地，当YIO为1时，此时第一MOS管601和第四MOS管604的栅极导通，第一全局数据线YIO和第一本地数据线LIO通过第一MOS管601相连，第一本地数据线LIO同第一全局数据线YIO为1；第二全局数据线YIO-和第二本地数据线LIO-通过第四MOS管604相连，第二本地数据线LIO-同第二全局数据线YIO-为0。当YIO为0时，此时第一MOS管601和第四MOS管604的栅极导通，第一全局数据线YIO和第一本地数据线LIO通过第一MOS管601相连，第一本地数据线LIO同第一全局数据线YIO为0；第二全局数据线YIO-和第二本地数据线LIO-通过第四MOS管604相连，第二本地数据线LIO-同第二全局数据线YIO-为1。
当第三控制信号WrEn为0时，第四控制信号WrEn-为1，此时第一全局数据线YIO、第二全局数据线YIO-和第一本地数据线LIO、第二本地数据线LIO-之间的数据传输通过第一写入电路213和第二写入电路223调控。具体地，当YIO为1时，此时第二MOS管602和第三MOS管603的栅极导通，第二全局数据线YIO-和第一本地数据线LIO通过第二MOS管602相连，第一本地数据线LIO同第二全局数据线YIO-为0；第一全局数据线YIO和第二本地数据线LIO-通过第三MOS管603相连，第二本地数据线LIO-同第一全局数据线YIO为1。当YIO为0时，此时第二MOS管602和第三MOS管603的栅极导通，第二全局数据线YIO-和第一本地数据线LIO通过第二MOS管602相连，第一本地数据线LIO同第二全局数据线YIO-为1；第一全局数据线YIO和第二本地数据线LIO-通过第三MOS管603相连，第二本地数据线LIO-同第一全局数据线YIO为0。
读出模块102，用于根据读出的第二控制信号1“more”，控制第一本地数据线LIO、第二本地数据线LIO-和编码模块108之间的数据传输，若高电平数据所占位数超过第二预设值，则读出模块102被配置为将第二本地数据线LIO-中的数据最终传输至编码模块108；若高电平数据所占位数不超过第二预设值，则读出模块102被配置为将第一本地数据线LIO中的数据最终传输至编码模块108。
在一个例子中，参考图10，读出模块102连接在第一本地数据线LIO、第二本地数据线LIO-、第一全局数据线YIO和第二全局数据线YIO-之间，用于根据第二控制信号1“more”控制第一本地数据线LIO、第二本地数据线LIO-与第一全局数据线YIO、第二全局数据线YIO-之间的数据传输。
具体地，若高电平数据所占位数超过第二预设值，则读出模块102被配置为将第一本地数据线LIO中的数据的相反值传输至第一全局数据线YIO，和/或并将第二本地数据线LIO-中的数据的相反值传输至第二全局数据线YIO-；若高电平数据所占位数不超过第二预设值，则读出模块102被配置为将第一本地数据线LIO中的数据的相反值传输至第二全局数据线YIO-，和/或将第二本地数据线LIO-中的数据的相反值传输至第一全局数据线YIO。
更具体地，参考图15，读出模块102包括：第五MOS管605、第六MOS管606、第七MOS管607、第八MOS管608、第九MOS管609、第十MOS管610、第十一MOS管611、第十二MOS管612、第十三MOS管613和第十四MOS管614。
其中，第十三MOS管613的栅极连接第一本地数据线LIO，漏极连接第二全局数据线YIO-，源极连接第七MOS管607的漏极；第五MOS管605的栅极连接第二本地数据线LIO-，漏极连接第二全局数据线YIO-，源极连接第八MOS管608的漏极；第七MOS管607的栅极连接第五控制信号1“more”-，源极连接第十一MOS管611的漏极，第二控制信号1“more”和第五控制信号1“more”-互为反相信号；第八MOS管608的栅极连接第二控制信号1“more”，源极连接第十一MOS管611的漏极；第十一MOS管611的栅极接收读使能信号ReadEnable，源极接地GND(未图示)；第十四MOS管614的栅极连接第二本地数据线LIO-，漏极连接第一全局数据线YIO，源极连接第九MOS管609的漏极；第六MOS管606的栅极连接第一本地数据线LIO，漏极连接第一全局数据线YIO，源极连接第十MOS管610的漏极；第九MOS管609的栅极连接第五控制信号1“more”-，源极连接第十二MOS管612的漏极；第十MOS管610的栅极连接第二控制信号1“more”，源极连接第十二MOS管612的漏极；第十二MOS管612的栅极接收读使能信号ReadEnable，源极接地GND(未图示)。
对于上述转换电路，当读使能信号ReadEnable是0时，存储器无法执行读取操作，表示此时存储器并不处于读取操作阶段；当读使能信号ReadEnable是1，其工作原理如下：
当第二控制信号1“more”为1时，第五控制信号1“more”-为0，相当于仅导通中间电路，表征将第一本地数据线LIO中的数据的相反值传输至第一全局数据线YIO，并将第二本地数据线LIO-中的数据的相反值传输至第二全局数据线YIO-。当第一本地数据线LIO为1时，导通第六MOS管606，此时第一全局数据线YIO接地，第一全局数据线YIO为0，实现将第一本地数据线LIO中的数据的相反值传输至第一全局数据线YIO；当第二本地数据线LIO-为1时，导通第五MOS管605，此时第二全局数据线YIO-接地，第二全局数据线YIO-为0，实现将第二本地数据线LIO-中的数据的相反值传输至第二全局数据线YIO-。
当第二控制信号1“more”为0时，第五控制信号1“more”-为1，相当于仅导通边缘电路，表征将第一本地数据线LIO中的数据的相反值传输至第二全局数据线YIO-，并将第二本地数据线LIO-中的数据的相反值传输至第一全局数据线YIO。当第一本地数据线LIO为1时，导通第十三MOS管613，此时第二全局数据线YIO-接地，第二全局数据线YIO-为0，实现将第一本地数据线LIO中的数据的相反值传输至第二全局数据线YIO-；当第二本地数据线LIO-为1时，导通第十四MOS管614，此时第一全局数据线YIO接地，第一全局数据线YIO为0，实现将第二本地数据线LIO-中的数据的相反值传输至第一全局数据线YIO。
需要说明的是，第五MOS管605、第六MOS管606、第七MOS管607、第八MOS管608、第九MOS管609、第十MOS管610、第十一MOS管611、第十二MOS管612、第十三MOS管613和第十四MOS管614中所称的“源极”或“漏极”只是用于区分MOS管的端口，并不做任何限定，即源极和漏极的概念可以互换。
在另一个例子中，参考图14，读出模块102连接第一全局数据线YIO、第二全局数据线YIO-和外部数据线DataBus，用于根据第二控制信号1“more”，控制第一全局数据线YIO、第二全局数据线YIO-和外部数据线DataBus之间的数据传输。
具体地，若高电平数据所占位数超过第二预设值，则读出模块102被配置为将第一全局数据线YIO中的数据的相反值传输至编码模块108，和/或将第二全局数据线YIO-中的数据传输至编码模块108；若高电平数据所占位数不超过第二预设值，则读出模块102被配置为将第一全局数据线YIO中的数据传输至编码模块108，和/或将第二全局数据线YIO-中的数据的相反值传输至编码模块108。
更具体地，参考图15，读出模块102包括：第一传输元件301，一端连接第二全局数据线YIO-，另一端连接编码模块108；第二传输元件302，一端连接第一全局数据线YIO，另一端连接编码模块108；第一传输元件301和第二传输元件302还用于接收第二控制信号1“more”，用于根据第二控制信号1“more”导通第一传输元件301或第二传输元件302。
本实施例以低电平控制第一传输元件301和第二传输元件302导通为例进行说明，具体如下：当第二控制信号1“more”为1时，第一传输元件导通所在信号传输线，此时第二全局数据线YIO-通过连接编码模块108，从而实现第二全局数据线YIO-将传输的数据传入编码模块108；第二传输元件302关断所在信号传输线。当第二控制信号1“more”为0时，第一传输元件301关断所在信号传输线，第二传输元件302导通所在信号传输线，此时第一全局数据线YIO连接编码模块108，从而实现第一全局数据线YIO将传输的数据传入编码模块108。
与相关技术相比，通过对比外部数据线和全局数据线中的数据差异，获取第一控制信号，判断是否进行第一次数据翻转，以降低在数据传输过程中，传输数据线翻转，节省数据传输的功耗；通过对比外部数据线中低电平数据和高电平数据的数量，获取第二控制信号，通过第一控制信号和第二控制信号获取第三控制信号，来判断全局数据线传输至本地数据线是否需要进行第二次数据翻转，以保证数据存储和读出的可靠性；通过获取第二控制信号，判断在读出时是否需要第三次翻转，以保证读出的数据为原始写入存储器的数据；同时，因为使用了通道ECC，可以修复数据在传输过程中可能导致的数据错误，从而保证了数据存储的可靠性。
值得一提的是，本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本申请的创新部分，本实施例中并没有将与解决本申请所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本申请又一实施例涉及一种存储器，包括上述实施例提供的含通道ECC的信号处理电路，还包括：存储单元，连接本地数据线，本地数据线用于向存储单元写入数据和读出数据。
图16和图17为本实施例提供的存储器的结构示意图；以下结合附图对本实施例提供的存储器作进一步详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
参考图16和图17，存储器500，包括：
外部数据线DataBus，用于传输数据和ECC校验码。
检错模块105，连接外部数据线DataBus，用于对外部数据线DataBus中传输的数据进行检错和/或纠错，并输出纠正后的数据。
判断模块111，与外部数据线DataBus、全局数据线YIO连接，用于输出表征外部数据线DataBus当前传输的数据与全局数据线YIO当前传输的数据的差异位数是否超过第一预设值的第一控制信号。
数据缓冲模块106，与检错模块105、判断模块111连接，用于根据第一控制信号Flag，将检错模块105输出的纠正后的数据传输至全局数据线YIO或将检错模块105输出的纠正后的数据进行翻转后传输至全局数据线YIO。
具体地，数据缓冲模块106，包括：
转换模块101，用于根据第一控制信号Flag，控制纠正后的数据传输至全局数据线YIO时是否需要翻转；其中，第一控制信号Flag用于表征，外部数据线DataBus当前传输的数据与全局数据线YIO当前传输的数据的差异位数是否超过第一预设值。
对于转换模块101，若外部传输线DataBus当前传输的数据与全局数据线YIO当前传输的数据的差异位数超过第一预设值，则转换模块101被配置为将纠正后的数据翻转后传输至全局数据线YIO；若外部传输线DataBus当前传输的数据与全局数据线YIO当前传输的数据的差异位数不超过第一预设值，则转换模块101被配置为将纠正后的数据传输至全局数据线YIO。
统计模块112，与外部数据线DataBus连接，用于输出第二控制信号1“more”，第二控制信号1“more”用于表征，外部数据线DataBus中高电平数据所占位数是否超过第二预设值。
另外，第二控制信号1“more”作为标记位数据存入存储单元中，以在读出数据的过程中，将第二控制信号1“more”读出。
写入模块103，连接在本地数据线LIO和全局数据线YIO之间，控制全局数据线YIO中的数据传输至本地数据线LIO，且基于第三控制信号WrEn，判断全局数据线YIO中的数据传输至本地数据线LIO的过程中后是否进行数据翻转，其中，第三控制信号WrEn用于表征第一控制信号Flag的值和第二控制信号1“more”的值是否相同。具体地，第三控制信号WrEn用于控制存入低电平的数据数量不小于存入高电平的数据数量。
在一个例子中，参考图16，写入模块103包括：使能控制模块133，用于根据第一控制信号Flag和第二控制信号1“more”生成第三控制信号WrEn；写入模块103还包括：第一转换电路113和第二转换电路123。
其中，第一转换电路113被配置为，控制全局数据线YIO中的数据传输至第一本地数据线LIO，和/或控制全局数据线YIO中的数据的相反值传输至第二本地数据线LIO-。第二转换电路123被配置为，控制全局数据线YIO中的数据传输至第二本地数据线LIO-，和/或控制全局数据线YIO中的数据的相反值传输至第一本地数据线LIO。
在另一例子中，参考图17，写入模块103包括：使能控制模块133，用于根据第一控制信号Flag和第二控制信号1“more”生成第三控制信号WrEn；写入模块103还包括：第一转换电路113和第二转换电路123。
其中，第一写入电路213被配置为，控制第一全局数据线YIO中的数据传输至第一本地数据线LIO，或将第二全局数据线YIO-中的数据传输至第一本地数据线LIO。第二写入电路223被配置为，控制第一全局数据线YIO中的数据传输至第二本地数据线LIO-，或将第二全局数据线YIO-中的数据传输至第二本地数据线LIO-。
继续参考图16和图17，存储器500还包括：
编码模块108，与读出模块102、外部数据线DataBus连接，用于根据读出模块读出的数据生成ECC校验码，并传输至外部数据线DataBus。
读出模块102，用于根据读出的第二控制信号1“more”，控制本地数据线LIO和外部数据线DataBus之间的数据传输，若高电平数据所占位数超过第二预设值，则读出模块102被配置为将本地数据线LIO中的数据翻转后最终传输至编码模块108；若高电平数据所占位数不超过第二预设值，则读出模块102被配置为将本地数据线LIO中的数据最终传输至编码模块108。
在本实施例中，读出模块102连接在本地数据线LIO和全局数据线YIO之间，用于根据第二控制信号1“more”控制本地数据线LIO和全局数据线YIO之间的数据传输；在其他实施例中，读出模块连接本地数据线和编码模块，用于根据第二控制信号控制全局数据线和外部数据线之间的数据传输。
在一个例子中，参考图16，若高电平数据所占位数超过第二预设值，则读出模块102被配置为将本地数据线LIO中的数据翻转后传输至全局数据线YIO；若高电平数据所占位数不超过第二预设值，读出模块102被配置为将本地数据线LIO中的数据传输至全局数据线。
具体地，本地数据线LIO包括互为差分数据传输线的第一本地数据线LIO和第二本地数据线LIO-；通过设置用于传输差分数据的第一本地数据线LIO和第二本地数据线LIO-，保证本地数据线LIO和全局数据线YIO间数据翻转的稳定性。
将本地数据线LIO中的数据翻转后传输至全局数据线YIO，包括：读出模块102被配置为将第一本地数据线LIO中的数据的相反值传输至全局数据线YIO，和/或读出模块102被配置为将第二本地数据线LIO-中的数据传输至全局数据线YIO。
在另一例子中，参考图17，读出模块102连接全局数据线YIO和检错模块108，用于根据第二控制信号1“more”控制全局数据线YIO和检错模块108之间的数据传输。
具体地，若高电平数据所占位数超过第二预设值，则读出模块102被配置为将全局数据线YIO中的数据翻转后传输至检错模块108；若高电平数据所占位数不超过第二预设值，则读出模块102被配置为将全局数据线YIO中的数据传输至检错模块108。
需要说明的是，在本实施例中，本地数据线LIO连接存储单元501包括：直接连接和间接连接。在本实施例中，本地数据线LIO与存储单元501并非直接连接，实际是存储单元501连接至位线BitLine，位线通过列选择连接至本地数据线LIO。
与相关技术相比，通过对比外部数据线和全局数据线中的数据差异，获取第一控制信号，判断是否进行第一次数据翻转，以降低在数据传输过程中，传输数据线翻转，节省数据传输的功耗；通过对比外部数据线中低电平数据和高电平数据的数量，获取第二控制信号，通过第一控制信号和第二控制信号获取第三控制信号，来判断全局数据线传输至本地数据线是否需要进行第二次数据翻转，以保证数据存储和读出的可靠性；通过获取第二控制信号，判断在读出时是否需要第三次翻转，以保证读出的数据为原始写入存储器的数据；同时，因为使用了通道ECC，可以修复数据在传输过程中可能导致的数据错误，从而保证了数据存储的可靠性。
值得一提的是，本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本申请的创新部分，本实施例中并没有将与解决本申请所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (22)

1.一种含通道ECC的信号处理电路，用于向存储单元写入数据和读出数据，其特征在于，包括：
外部数据线，用于传输数据和ECC校验码；
检错模块，连接所述外部数据线，用于对所述外部数据线中传输的数据进行检错和/或纠错，并输出纠正后的数据；
判断模块，与所述外部数据线、全局数据线连接，用于输出表征所述外部数据线当前传输的数据与所述全局数据线当前传输的数据的差异位数是否超过第一预设值的第一控制信号；
统计模块，与所述外部数据线连接，用于输出第二控制信号，所述第二控制信号用于表征，所述外部数据线当前传输的数据中高电平数据所占位数是否超过第二预设值；
数据缓冲模块，与所述检错模块、所述判断模块连接，用于根据所述第一控制信号，将所述检错模块输出的纠正后的数据传输至所述全局数据线或将所述检错模块输出的纠正后的数据进行翻转后传输至所述全局数据线；
写入模块，连接在本地数据线和所述全局数据线之间，控制所述全局数据线中的数据传输至所述本地数据线，且基于第三控制信号，判断所述全局数据线中的数据传输至所述本地数据线的过程中是否进行数据翻转，其中，所述第三控制信号用于表征所述第一控制信号的值和所述第二控制信号的值是否相同。
2.根据权利要求1所述的含通道ECC的信号处理电路，其特征在于，所述判断模块包括：
检测单元，连接所述外部数据线和所述全局数据线，并逐位检测所述外部数据线当前传输的数据与所述全局数据线当前传输的数据，若当前位所述外部数据线传输的数据与当前位所述全局数据线传输的数据不同，则生成第一子控制信号，若当前位所述外部数据线传输的数据与当前位所述全局数据线传输的数据相同，则生成第二子控制信号；
获取单元，连接所述检测单元，用于获取所述第一子控制信号和所述第二子控制信号，若所述第一子控制信号个数超过所述第一预设值，则生成所述第一控制信号，所述第一预设值为所述第一子控制信号的数量与所述第二子控制信号的数量和的预设百分比。
3.根据权利要求2所述的含通道ECC的信号处理电路，其特征在于，所述预设百分比为50％。
4.根据权利要求1所述的含通道ECC的信号处理电路，其特征在于，所述第二预设值为所述外部数据线传输的数据的位数的50％。
5.根据权利要求1所述的含通道ECC的信号处理电路，其特征在于，所述数据缓冲模块，包括：
转换模块，用于根据第一控制信号，控制所述纠正后的数据传输至所述全局数据线时是否需要翻转；若所述差异位数超过所述第一预设值，则所述转换模块被配置为将所述纠正后的数据翻转后传输至所述全局数据线；若所述差异位数不超过所述第一预设值，则所述转换模块被配置为将所述纠正后的数据传输至所述全局数据线。
6.根据权利要求5所述的含通道ECC的信号处理电路，其特征在于，所述转换模块包括：
第三传输元件，一端通过反相器连接所述检错模块，另一端连接所述全局数据线；
第四传输元件，一端连接所述检错模块，另一端连接所述全局数据线；
所述第三传输元件和所述第四传输元件还用于接收所述第一控制信号，用于根据所述第一控制信号选择导通所述第三传输元件或所述第四传输元件。
7.根据权利要求1所述的含通道ECC的信号处理电路，其特征在于，所述本地数据线包括互为差分数据传输线的第一本地数据线和第二本地数据线；
所述全局数据线中的数据传输至所述本地数据线的过程中进行数据翻转，包括：所述写入模块被配置为将所述全局数据线中的数据翻转后传输至所述第一本地数据线，和/或所述写入模块被配置为将所述全局数据线中的数据传输至所述第二本地数据线。
8.根据权利要求7所述的含通道ECC的信号处理电路，其特征在于，所述写入模块，包括：
使能控制模块，用于接收所述第一控制信号和所述第二控制信号，并输出用于表征所述第一控制信号和所述第二控制信号是否相同的所述第三控制信号。
9.根据权利要求8所述的含通道ECC的信号处理电路，其特征在于，所述使能控制模块还用于接收写使能信号，若所述写使能信号为有效电平，则输出用于表征所述第一控制信号和所述第二控制信号是否相同的所述第三控制信号。
10.根据权利要求8所述的含通道ECC的信号处理电路，其特征在于，所述使能控制模块还用于，接收所述第一控制信号、所述第二控制信号和写使能信号的反相信号，若所述写使能信号为有效电平，则产生第四控制信号，所述第三控制信号和所述第四控制信号互为反相信号。
11.根据权利要求8所述的含通道ECC的信号处理电路，其特征在于，所述写入模块，包括：
包括第一MOS管、第二MOS管和第三MOS管的第一转换电路；
所述第一MOS管的栅极接收所述第三控制信号，源极连接所述全局数据线，漏极连接所述第一本地数据线；
所述第二MOS管的栅极连接所述全局数据线，漏极连接所述第二本地数据线，源极连接所述第三MOS管的漏极；
所述第三MOS管的栅极接收第三控制信号，源极接地。
12.根据权利要求8所述的含通道ECC的信号处理电路，其特征在于，所述写入模块，还包括：
包括第四MOS管、第五MOS管和第六MOS管的第二转换电路；
所述第四MOS管的栅极接收第四控制信号，源极连接所述全局数据线，漏极连接所述第二本地数据线，所述第三控制信号和所述第四控制信号互为反相信号；
所述第五MOS管的栅极连接所述全局数据线，漏极连接所述第一本地数据线，源极连接所述第六MOS管的漏极；
所述第六MOS管的栅极接收所述第四控制信号，源极接地。
13.根据权利要求8所述的含通道ECC的信号处理电路，其特征在于，所述全局数据线包括互为差分数据传输线的第一全局数据线和第二全局数据线；
所述写入模块包括：第一写入电路和第二写入电路；
所述第一写入电路被配置为，控制所述第一全局数据线中的数据传输至所述第一本地数据线，或将所述第二全局数据线中的数据传输至所述第一本地数据线；
所述第二写入电路被配置为，控制所述第一全局数据线中的数据传输至所述第二本地数据线，或将所述第二全局数据线中的数据传输至所述第二本地数据线。
14.根据权利要求13所述的含通道ECC的信号处理电路，其特征在于，所述第一写入电路，包括：第一MOS管和第二MOS管；
所述第一MOS管的栅极接收所述第三控制信号，源极连接所述第一全局数据线，漏极连接所述第一本地数据线；
所述第二MOS管的栅极接收第四控制信号，源极连接所述第二全局数据线，漏极连接所述第一本地数据线；所述第三控制信号和所述第四控制信号互为反相信号。
15.根据权利要求13所述的含通道ECC的信号处理电路，其特征在于，所述第二写入电路，包括：第三MOS管和第四MOS管；
所述第三MOS管的栅极接收第四控制信号，源极连接所述第一全局数据线，漏极连接所述第二本地数据线，所述第三控制信号和所述第四控制信号互为反相信号；
所述第四MOS管的栅极接收第三控制信号，源极连接所述第二全局数据线，漏极连接所述第二本地数据线。
16.根据权利要求1所述的含通道ECC的信号处理电路，其特征在于，所述第二控制信号作为标记位数据存入所述存储单元中，以在读出数据的过程中，将所述第二控制信号读出；
所述含通道ECC的信号处理电路还包括：
编码模块，与读出模块、所述外部数据线连接，用于根据所述读出模块读出的数据生成ECC校验码，并传输至所述外部数据线；
所述读出模块，用于根据读出的所述第二控制信号，控制所述本地数据线的数据向外传输时是否需要翻转；若所述高电平数据所占位数超过所述第二预设值，则所述读出模块被配置为将所述本地数据线中的数据的相反值最终传输至所述编码模块；若所述高电平数据所占位数不超过所述第二预设值，则所述读出模块被配置为将所述本地数据线中的数据最终传输至所述编码模块。
17.根据权利要求16所述的含通道ECC的信号处理电路，其特征在于，所述读出模块连接在所述本地数据线与所述全局数据线之间，用于根据第二控制信号，控制本地数据线和所述全局数据线之间的数据传输，若所述高电平数据所占位数超过所述第二预设值，则所述读出模块被配置为将所述本地数据线中的数据的相反值传输至所述全局数据线；若所述高电平数据所占位数不超过所述第二预设值，则所述读出模块被配置为将所述本地数据线中的数据传输至所述全局数据线。
18.根据权利要求17所述的含通道ECC的信号处理电路，其特征在于，所述本地数据线包括互为差分数据传输线的第一本地数据线和第二本地数据线；
所述将所述本地数据线中的数据翻转后传输至所述全局数据线，包括：所述读出模块被配置为将所述第一本地数据线中的数据的相反值传输至所述全局数据线，和/或所述读出模块被配置为将所述第二本地数据线中的数据传输至所述全局数据线。
19.根据权利要求18所述的含通道ECC的信号处理电路，其特征在于，所述读出模块包括：第七MOS管、第八MOS管、第九MOS管、第十MOS管和第十一MOS管；
所述第七MOS管的栅极连接所述第一本地数据线，漏极连接所述全局数据线，源极连接所述第九MOS管的漏极；
所述第八MOS管的栅极连接所述第二本地数据线，漏极连接所述全局数据线，源极连接所述第十MOS管的漏极；
所述第九MOS管的栅极接收所述第二控制信号，源极连接所述第十一MOS管的漏极；
所述第十MOS管的栅极接收第五控制信号，源极连接所述第十一MOS管的漏极，所述第二控制信号和所述第五控制信号互为反相信号；
所述第十一MOS管的栅极接收读使能信号，源极接地。
20.根据权利要求16所述的含通道ECC的信号处理电路，其特征在于，所述读出模块连接所述全局数据线与所述编码模块，用于根据第二控制信号，控制全局数据线和所述外部数据线之间的数据传输，若所述高电平数据所占位数超过所述第二预设值，则所述读出模块被配置为将所述全局数据线中的数据翻转后传输至所述编码模块；若所述高电平数据所占位数不超过所述第二预设值，则所述读出模块被配置为将所述全局数据线中的数据传输至所述编码模块。
21.根据权利要求20所述的含通道ECC的信号处理电路，其特征在于，所述读出模块包括：
第一传输元件，一端通过反相器连接所述全局数据线，另一端连接所述编码模块；
第二传输元件，一端连接所述全局数据线，另一端连接所述编码模块；
所述第一传输元件和所述第二传输元件还用于接收所述第二控制信号，用于根据所述第二控制信号导通所述第一传输元件或所述第二传输元件。
22.一种存储器，其特征在于，包括上述权利要求1～21任一项所述的含通道ECC的信号处理电路，还包括：存储单元，连接本地数据线，所述本地数据线用于向所述存储单元写入数据和读出数据。
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