CN1396599B - 在刷新操作过程中读取数据并能纠错的半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件包括：多个存储模块，每个相互独立地刷新；m(m＞1)个数据端子，每个接收或输出n(n＞1)个数据块；转换电路，其把每个数据端子的数据在并行和串行数据之间转换；m×n个数据总线，在该总线上相对于m个数据端的每个端子平行；m个地址选择线，其连接到分别对应m个数据端子的存储模块的m个模块，并同时激活，任何一个地址选择线的激活把数据总线连接到m个模块中的相应一个，结果n个数据块被从m个模块的相应一个输入/输出；以及奇偶校验数据比较电路，其对从对应于m个数据端子的m个模块读取的m个数据块以及从用于奇偶校验的存储模块读取的奇偶校验位执行奇偶校验，该奇偶校验是对于n个数据块中的每一个而分别执行的。

Description

在刷新操作过程中读取数据并能纠错的半导体存储器件
技术领域
本发明一般涉及半导体存储器件，特别涉及在该器件内部自动执行刷新操作而不需要外部刷新命令的半导体存储器件，并且在尝试进行纠错的刷新操作过程中读取数据。
背景技术
在DRAM(动态随机存取存储器)中，从对应于所选择字线的存储单元读取数据，并且由读出放大器所放大，随后把来自所选择列的读出放大器的数据提供到该器件外部。DRAM一般具有多个数据输入/输出端DQ，其同时输出多个数据位。为了减小与访问操作相关的电功耗并且通过减少线路的数目而减小芯片尺寸，多个DQ端与单个列线相关联，而不是把单个DQ端与单个列线相关联。即，多个读出放大器连接到单个列线，并且这些读出放大器的数据被并行地输入/输出该多个DQ端。
为了加速半导体存储器件的工作速度，通常，需要是在半导体存储器内部的核心电路操作变得更快。但是由于线路延迟的限制，难以加速核心电路的操作。当数目的数据位被根据单次存取而串行地输入/输出，不但规定并行地从存储核心读取相应于多个DQ端的数据，而且还并行地从存储核心中读取串行输出的数据，然后使该数据进行并串转换，以使它们继续地沿着时间分布。通过这种规定，可以提高到该设备外部的数据传输速率，而不改变核心电路的工作速度。具体来说，每条列线与多条DQ端相关联，并且在单次访问之后，多条列线被同时激活，其数目与要沿着时间轴分布的数据位的数目相等，从而通过并行访问读取该系列数据。
图1A和1B为示出当每条列线与多个DQ端相关联时激活一条列线的情况下以及当每条列线与多个DQ端相关联时激活多条列线的情况下的数据读取操作的示意图。
在图1A中，每条列线被分配给DQ0和DQ1，并且有选择地激活单条列线，以把数据同时输出到DQ0焊盘和DQ1焊盘。在第一周期中，列线C1被激活，以沿着时间轴输出第一数据。在第二周期中，列线C2被激活，以沿着时间轴输出第二数据。
在图1B中，每条列线被分配给DQ0和DQ1，并且多条列线被同时激活，以把各个数据同时输出到DQ0焊盘和DQ1焊盘，并且沿着时间轴顺序输出多个数据。在第一和第二周期中，列线C1和C2被激活，以在第一周期中输出列线C1的数据，并且在第二周期输出列线C2的数据。
在DRAM中，需要定期地刷新存储在存储单元中的数据。在对给定存储模块执行刷新操作的周期中，一般不可能进行对存储模块的读/写操作。但是，存在一些方案可以与刷新操作同时执行数据存取操作，从而提高半导体存储器件的效率。
其中一种方案使用奇偶校验位，并且该方案在转让给本申请的受让人的发明(日本专利申请No.2000-368423)中公开。对于多个DQ数据位计算奇偶校验位，并且这些DQ数据位与奇偶校验位一同存储在存储器中。在此，多个DQ数据位被存储在各个存储模块中，并且该奇偶校验位被存储在一个用于奇偶校验位存储的存储模块中。在数据读取操作时，多个DQ数据位被从各个存储模块中读取，并且从该用于奇偶校验位存储的存储模块中读取奇偶校验位。根据所取得的DQ数据位和奇偶校验位执行奇偶校验。如果在刷新操作过程中检测到奇偶错误，则从当前被刷新的存储模块中取得的数据位被纠正，然后输出该DQ数据位。
现在还没有人根据把奇偶校验位用于图1B中的配置，从而对刷新操作应用该纠错功能。
相应地，需要一种半导体存储器件，其具有在每条地址线与多个数据位相关联并且多条数据线被同时激活的配置中用于刷新操作的纠错功能。
发明内容
本发明的一般目的是提供一种基本上解决由于现有技术的限制和缺点所造成的一个或多个问题。
本发明的特点和优点将在下文的描述中给出，并且从该描述和附图中变得显而易见，或者可以通过根据在该描述中提供的思想对本发明的实践而获得。本发明的目的以及其它特点和优点可以通过在说明书中具体指出的半导体存储器件而实现和获得，该说明书采用完整、清楚、简明和确切的术语进行描述，以使得本领域内的普通技术人员能够实现本发明。
为了实现这些和其它优点并且根据在此体现和概况描述的本发明的目的，根据本发明的一种半导体存储器件包括：多个存储模块，其中每个相互独立地刷新；m个数据端子，其中每个数据端子连续接收或输出n个数据块，其中m＞1，n＞1；转换电路，其把向所述m个数据端子中的每个数据端子输入或从其输出的n个串行数据块在并行和串行数据之间转换，以产生m乘n个并行的数据；m×n个数据总线，向其提供由所述转换电路产生的m乘n个并行的数据，对于所述m个数据端子的每个端子，n个数据块并行地展开；m个地址选择线，其连接到分别对应于m个数据端子的所述存储模块的m个模块，并且被同时激活，任何一个所述地址选择线的激活把所述数据总线连接到m个模块中的相应一个，结果n个数据块被从m个模块的相应一个输入/输出；以及奇偶校验数据比较电路，其对从对应于m个数据端子的m个模块读取的m个数据块以及从用于奇偶校验的存储模块读取的奇偶校验位执行奇偶校验，所述奇偶校验是对于n个数据块中的每一个而分别执行的。
上文所述的半导体存储器件具有一种结构，其中每条地址选择线负责多个数据块，并且多条地址选择线被同时激活。在这种结构中，本发明对从m个模块读取的m个数据块以及从用于奇偶校验的存储模块读取的奇偶校验位分别对n个数据块中的每一个执行奇偶校验，从而提供用于刷新操作的纠错功能。
根据本发明一个方面，上文所述的半导体存储器件进一步包括屏蔽电路，其在数据写入时对于所有m个数据端子屏蔽n个数据块中的特定的一个数据块。在这种结构中，其中每个地址选择线负责n个数据块，并且m条地址选择线分别对应于m个数据端子，即使不存在n个数据块中的一个也可以对m个数据块执行奇偶校验。
根据本发明，一种半导体存储器件，包括：多个存储模块，其中每个相互独立地刷新；m个数据端子，其中每个数据端子连续接收或输出n个数据块，其中m＞1，n＞1；转换电路，其把向所述m个数据端子中的每个数据端子输入或从其输出的n个串行数据块在并行和串行数据之间转换，以产生m乘n个并行的数据；m×n个数据总线，向其提供由所述转换电路产生的m乘n个并行的数据，对于所述m个数据端子的每个端子，n个数据块并行地展开；n个地址选择线，其连接到分别对应于n个数据端子的存储模块的n个模块，并且被同时激活，任何一个所述地址选择线的激活把数据总线连接到n个模块中的相应一个，结果对应于m个数据端子的m个数据块被从n个模块的相应一个输入/输出；奇偶校验数据比较电路，其对从对应于n个模块读取的n个数据块以及从用于奇偶校验的存储模块读取的奇偶校验位执行奇偶校验，所述奇偶校验是对于m个数据块中的每一个而分别执行的；以及屏蔽电路，其在数据写入时对于所有n个数据块屏蔽m个数据块中的特定的一个。
在这种结构中，其中每个地址选择线负责m个数据块，并且n个地址选择线分别对应于n个数据块，即使不存在m个数据块中的一个数据块，也可以对于n个数据块正确地执行奇偶校验。
从下文结合附图的详细描述中，本发明的其它目的和特点将变的更加清楚。
附图简述
图1A和1B为示出当每条列线与多个DQ端相关联时激活一条列线的情况下以及当每条列线与多个DQ端相关联时激活多条列线的情况下的数据读取操作的示意图。
图2为示出根据本发明的半导体存储器件的结构的一个例子的方框图；
图3为示出图2的存储单元阵列的一个例子的电路图；
图4为示出对于图3的结构的数据写入操作的时序图；
图5为示出屏蔽与图4的操作相关的第一数据的操作的时序图；
图6为示出在数据端子特定的屏蔽操作的情况下该存储单元阵列的结构的一个例子的电路图；
图7A和7B为示出一个数位特定的屏蔽操作以及存储单元阵列的相应电路结构的示意图；
图8A和8B为示出一个数据端子特定的屏蔽操作以及存储单元阵列的相应电路结构的示意图；
图9为示出根据本发明与存储核心和数据端子相关的结构的一个例子的电路图；
图10为示出奇偶校验位产生电路的结构的一个例子的电路图；
图11为示出选择器电路的结构的一个例子的电路图；
图12为用于说明在一个半导体存储器件的测试操作时的数据压缩的示意图；以及
图13A和13B为示出进行数据压缩的方式的时序图。
具体实施方式
在下文中，将参照附图描述的本发明的实施例。
图2为示出根据本发明的半导体存储器件的结构的一个例子的方框图；
图2的半导体存储器件包括命令输入电路11、地址输入电路12、行解码器13、列解码器14、数据输入/输出电路15、刷新信号产生电路2、内部地址产生电路3、奇偶校验位产生电路6、奇偶校验数据比较电路7、存储单元阵列8、列驱动器16、包括写入放大器和读出放大器的数据总线放大器单元17、以及主字驱动器及读出放大器驱动电路18。
刷新信号产生电路2包括一个刷新振荡器21和分频器22。命令输入电路11把控制信号提供到地址输入电路12用于根据从外部CPU等等接收的数据读取命令和数据写入命令获得数据。行解码器13和列解码器14解码所获得的地址，并且把解码的地址提供到主字驱动器及读出放大器驱动电路18和列驱动器16。每个电路/单元被根据由命令输入电路11从该器件外部接收的命令而控制。也就是说，命令输入电路11解码一个命令，以产生控制信号，然后提供到各个电路/单元，以控制每个电路/单元的操作。
在根据本发明的半导体存储器件中，刷新信号产生电路2产生半导体存储器件内部的刷新信号，并且响应该刷新信号对于内部地址产生电路3所产生的地址执行刷新操作。
在数据写入时，奇偶校验位产生电路6产生一个奇偶校验位，然后存储在存储单元阵列8中。即使当刷新操作与例行的数据读取操作或数据写入操作相重叠，也将执行该刷新操作。由于从当前被刷新的模块中读取的数据是无效的，因此把该数据与奇偶校验位相比较，以执行奇偶校验。在奇偶错误的情况下，通过逆转从被刷新的模块读取的数据而纠正错误。与该奇偶校验位的比较和错误纠正是由奇偶校验数据比较电路7所执行的。
图3为示出根据本发明的存储单元阵列8的一个例子的电路图。
图3的电路对应于存储单元阵列8的提供两个DQ端子DQ0和DQ1的一部分。图3的电路包括多个单元栅极晶体管30、多个存储单元31、多个读出放大器32-0至32-5、多个“与”电路33-0至33-5、多条字线WL0至WL2、多条位线BL0至BL5、以及多条列线CL0至CL2和数据总线DB。读出放大器32-0和32-1连接到对应于数据端子DQ0的各个位线BL0和BL1。响应对应于数据端子DQ0的列线CL0的激活而选择这些读出放大器32-0和32-1，从而连接到数据总线DB。该读出放大器32-0和32-1的数据分别对应于沿着时间轴的数据端子DQ0的第一数据Bit1和第二数据Bit2。
同理，连接到各个位线BL2和BL3的读出放大器32-2和32-3对应于数据端子DQ1。响应对应于数据端子DQ1的列线CL1的激活，选择这些读出放大器32-2和32-3，从而连接到数据总线DB。该读出放大器32-2和32-3的数据分别对应于沿着时间轴的数据端子DQ1的第一数据Bit1和第二数据Bit2。
另外，连接到各个位线BL4和BL5的读出放大器32-4和32-5分别对应于用于数据端子DQ0和DQ1的各个奇偶校验位。响应对应于奇偶校验位的列线CL2的激活，选择这些读出放大器32-4和32-5，从而连接到数据总线DB。该读出放大器32-4和32-5的数据分别对应于沿着时间轴的用于第一数据Bit1和奇偶校验位和用于第二数据Bit2的奇偶校验位。在此，通过异或运算计算该奇偶校验位，从而在图3中表示为“XOR”。
字线WL0至WL2被分别提供用于数据端子DQ0、数据端子DQ1、以及奇偶校验位。因此可以对数据端子DQ0、数据端子DQ1和奇偶校验位中的每一个独立执行刷新操作。如果需要在对数据端子DQ0执行刷新操作时读取数据，则读取数据端子DQ0的数据、数据端子DQ1的数据以及奇偶校验位，并且执行奇偶校验，随后根据需要纠正数据端子DQ0的数据。对于分别沿着时间轴的第一数据Bit1和第二数据Bit2执行奇偶校验和纠错。
分别提供“与”电路33-0至33-5，用于执行列线信号和屏蔽信号之间的“与”运算，以选择一个读出放大器。该屏蔽信号(MASK-Bit1和MASK-Bit2)用于在数据写入的时候屏蔽数据时防止数据写入存储单元中。
图4为示出对于图3的结构的数据写入的操作的时序图。
如图4中所示，第一数据Bit1和第二数据Bit2被提供到数据端子DQ0，并且第一数据Bit1和第二数据Bit2被提供到数据端子DQ1。这些数据受到串-并转换，并且被作为并行数据存储在读出放大器32-0至32-5中，如图4中的“写入数据”所示。读出放大器32-0至32-5的数据被通过位线BL0至BL5存储在存储单元31中，如图4中的“存储单元”所示。
图5为示出与图4的操作相关的屏蔽第一数据的操作的时序图。
如图5中所示，当在数据写入时屏蔽第一数据Bit1，则所屏蔽的数据Bit1不被存储在读出放大器中，并且仅仅不被屏蔽的数据Bit2被存储在读出放大器中，被示为“写入数据”。然后，读出放大器的数据被通过位线BL0至BL5同时存储在存储单元31中，如图5中的“存储单元”所示。
再次参见图3，如上文所述，提供“与”电路33-0至33-5，用于执行列线信号和屏蔽信号之间的“与”运算，从而选择一个读出放大器。把屏蔽信号MASK-Bit1变为低电平导致“与”电路33-0、33-2和33-4的输出变为低电平，从而即使当选择各个列线时，读取放大器32-0、32-2和32-4不被连接到数据总线DB。结果，被提供到数据总线DB的相应的第一数据Bit1和奇偶校验位不提供到各个读出放大器32-0、32-2和32-4。按照这种方式，把屏蔽信号MASK-Bit1变为低电平，将屏蔽第一数据Bit1。同理，把屏蔽信号MASK-Bit2变为低电平，将屏蔽第二数据Bit2。
在图3的结构中，连接到相同列线的读出放大器分别对应于数据Bit1和数据Bit2，其沿着时间轴分布，并且每条列线对应于不同的数据端子DQ。从而，这种结构不同于图1B的结构在与每条列线负责多个DQ端子，并且对应于沿着时间轴分别的不同数据块。这是因为需要图3的结构来实现数位特定的屏蔽操作，即，实现屏蔽沿着时间轴分布的特定一个数据Bit1和Bit2。如果连接到列线的读出放大器与数据端子DQ0和DQ1相关联，并且每条列线对应于不同的数位，则当执行数位特定的屏蔽操作时，不能获得对刷新操作的数据纠正。
为了讨论，考虑这样一种情况，其中提供列线CL0、CL1和CL2以分别对应于第一位Bit1、第二位Bit2和奇偶校验位。在这种情况中，如果基于数位地屏蔽第一位Bit1，则对于所有DQ端子不存在对应于列线CL0的第一位Bit1。由于执行列线CL0、CL1和CL2的数据之间的奇偶校验，则数位特定的屏蔽操作将导致不存在用于奇偶校验的一个数位。因此，在这种结构中，不能够进行奇偶校验(即，不能够产生奇偶校验位)。
由于上述原因，本发明使得每个列线负责沿着时间轴分布的多个数据位，并且当执行数位特定的屏蔽操作时使多个列线对应于各个数据端子DQ。相应地，即使当基于数位的屏蔽第一数位Bit1时，可以对于第二数位Bit2进行奇偶校验。
从上文的描述可以理解，如果基于数据端子执行屏蔽操作而不是基于数位执行屏蔽操作，则多条列线需要对应于沿着时间轴分布的各个数据位，而不是对应与图3中所示的各个数据端子DQ。
图6为示出在数据端子特定的屏蔽操作情况中根据本发明存储单元阵列8的结构的一个例子的电路图。
图6的电路包括多个单元栅极晶体管30、多个存储单元31、多个读出放大器42-0至42-5、多个“与”电路43-0至43-5、多条字线WL0至WL2、多条位线BL0或BL5、多条列线CL0至CL2、以及数据总线DB。
读出放大器42-0和42-1对应于第一数据位Bit1，并且响应列线CL0的激活而被选择，从而连接到数据总线DB。该读出放大器42-0和42-1的数据分别对应于数据端子DQ0和数据端子DQ1。同理，读出放大器42-2和42-3对应于第二数据位Bit2，并且响应列线CL1的激活，而被选择，从而连接到数据总线DB。该读出放大器42-2和42-3的数据分别对应于数据端子DQ0和数据端子DQ1。另外，读出放大器42-4和42-5分别对应于用于数据端子DQ0的数据的奇偶校验位和数据端子DQ1的数据的奇偶校验位。
字线WL0至WL2被分别提供用于数据位Bit1、数据位Bit2和奇偶校验位。因此可以对数据位Bit1、数据位Bit2和奇偶校验位中的每一个独立执行刷新操作。如果需要在对数据位Bit1执行刷新操作时读取数据，则读取数据位Bit1的数据、数据位Bit2的数据以及奇偶校验位，并且执行奇偶校验，随后根据需要纠正数据位Bit1的数据。分别对于数据端子DQ0和数据端子DQ1执行奇偶校验和纠错。
分别提供“与”电路43-0至43-5，用于执行列线信号和屏蔽信号之间的“与”运算，以选择一个读出放大器。图6的电路按照这样一种方式来构成，以基于数据端子屏蔽数据。因此，每条列线不对应于不同的数据端子，但是对应于沿着时间轴分布的不同数据位。相应地，即使当基于数据端子屏蔽数据端子DQ0的数据时，也可以对数据端子DQ1进行奇偶校验。
按照这种方式，在数位特定的屏蔽操作情况和数据端子特定的屏蔽操作情况之间，本发明改变如图3或图6中所示的存储单元阵列的电路结构，从而可以在刷新操作过程中正确地进行奇偶校验。
图7A和7B为示出数位特定的屏蔽操作和存储单元阵列的相应电路结构的示意图。在本例中，提供四个数据端子DQ，并且四个数据位沿着时间轴分布。如图7A中所示，基于数位地执行屏蔽操作。在该屏蔽操作的情况中，需要使存储单元阵列具有图7B的电路结构。即提供多条数据地址选择线(例如，列线)以对应各个数据位，并且每个地址选择线并联到沿着时间轴分布的多个数据位。另外，执行多个数据端子之间的奇偶校验。这样即使数据位Bit1被基于数位地屏蔽从而不存在，也可以对于数据位Bit2至Bit4的每一个进行奇偶校验。
图8A和8B为示出数据端子特定的屏蔽操作以及存储单元阵列的相应电路结构的示意图。在本例中，提供4个数据端子DQ，并且4个数据位沿着时间轴分布。如图8A中所示，基于数据端子执行屏蔽操作。在该屏蔽操作的情况中，该存储单元阵列不需要具有图8B的电路结构。即，提供多条地址选择线(例如，列线)以对应于沿着时间轴分布的各个数据位，并且每个地址选择线被并联到多个数据端子。另外，执行沿着时间轴分布的多个数据位之间的奇偶校验。这样即使数据端子DQ0被基于数据端子而屏蔽从而不存在，也可以对每个数据端子DQ1至DQ3进行奇偶校验。
图9为示出根据本发明与存储核心的数据端子相关的结构的一个例子的电路图。图9的结构对应于图3的情况，其中基于数位地执行屏蔽操作。该结构基本上与基于数据端子执行的屏蔽操作的图6中的情况相同，只是数位和数据端子之间的关系被交换。
图9的电路包括多个存储模块51，对应于各个存储模块51的读出放大器52、对应对各个存储模块51的字解码器53、对应于数据端子DQ0的列解码器54-0、对应于数据端子DQ1的列解码器54-1、对应于奇偶校验位的列解码器54-2、奇偶校验位产生电路(XORA)55、XOR电路56、选择器电路(SEL)57、并-串转换电路58、以及对应于DQ0和DQ1的数据端子59。与图2的结构相比较，多个存储模块51对应于存储单元阵列8，字解码器53对应于主字驱动器及读出放大器驱动电路18，列解码器54-0至54-2对应于列解码器，以及奇偶校验位产生电路55对应于奇偶校验位产生电路6。另外，XOR电路56和选择器电路57等价于奇偶校验数据比较电路7。最后，并-串转换电路58对应于数据输入/输出电路15。
到数据端子59的数据输入被并-串转换电路58从串行数据转换为并行数据，并且提供到选择器电路57。提供到选择器电路57的数据被通过数据总线提供到奇偶校验位产生电路55和读出放大器52。奇偶校验位产生电路55基于数位地执行异或运算，并且产生奇偶校验位。例如执行数据端子DQ0的第一数据位Bit1和数据端子DQ1的第一数据位Bit1之间的异或运算，从而产生用于数据位Bit1的奇偶校验位。
数据端子DQ0的数据被提供到连接列解码器54-0的读出放大器52。数据端子DQ1的数据被提供到连接列解码器54-1的读出放大器52。另外，由奇偶校验位产生电路55产生的奇偶校验位被提供到连接列解码器54-2的读出放大器。与此相结合，所选择的屏蔽信号(MASKBit0至MASKBit3)可以指定一个屏蔽的数位，从而禁止特定的数据存储在读出放大器52中。
字解码器53有选择地激活对应特定行地址的字线WL。相应地，读出放大器52的数据被存储在存储模块51的存储单元中。
在数据读取操作时，字解码器53有选择地激活对应于特定读取行地址的字线WL。相应地，存储单元的数据被提取到读出放大器52。在此之后，列解码器54-0至54-2有选择地激活对应于特定的读取列地址的列线。结果，读出放大器52的数据被读到数据总线。当完成这些操作时，从被刷新的存储模块提取的并且存储在读出放大器52中的数据收到刷新操作，从而所提取的数据被该刷新操作所影响。
按照这种方式读取的数据被提供到异或电路56，并且还提供到选择器电路57。异或电路56基于数位地执行异或运算，从而执行奇偶校验。例如，执行对数据端子DQ0提取的第一数位Bit1、对数据端子DQ1提取的第一数位Bit1、以及第一数位Bit1的奇偶校验位之间的异或运算，从而检查数位Bit1的奇偶性。“1”的奇偶校验结果表示有错误，“0”的奇偶校验结果表示没有错误。
根据奇偶校验的结果，选择器电路57尝试按照需要基于数位地进行数据纠正。例如，如果对应于数据端子DQ0的存储块被刷新，并且如果第一数据位Bit1表示错误，则该错误被通过反转对应于数据端子DQ0的第一数据位Bit1而纠正。
按照这种方式所提取的数据或者提取并纠正的数据被并-串转换电路58从并行数据转换为串行数据，随后从数据端子59输出。
图10为示出奇偶校验位产生电路55的结构的一个例子。
奇偶校验位产生电路55包括“异或”电路71、反相器72和由并联的PMOS晶体管和NMOS晶体管所构成的传输门73。在写入操作时，信号WR为高电平，从而数据端子DQ0的数据位Bitx(x＝1、2、3或4)以及数据端子DQ1的数据位Bitx之间的异或数值被作为奇偶校验位产生电路55的输出而发送。在读取操作时，信号WR为低电平，从而传输门73关闭，因此暂停从奇偶校验位产生电路55输出数据，以避免与从存储单元读取的奇偶校验位相冲突。
图11为示出选择器电路57的结构的一个例子的电路图。
选择器电路57包括“与非”电路81、反相器82至84以及每个由并联的PMOS晶体管和NMOS晶体管所构成的传输门85至88。在写入操作时，信号WR为高电平，从而传输门87被打开，并且传输门88被关闭。结果，从并-串转换电路58提供的写入数据被提供到数据总线。
在读取操作时，该信号WR为低电平，从而传输门87被关闭，并且传输门88被打开。该信号REFDy表示为数据端子Dqy(y＝0或1)提取的数据是否被从刷新的存储模块中读出。如果该信号REFDy为高电平，这表示相关的数据被从正在刷新的存储模块中读出。信号XOR是相应XOR电路56的输出，并且当它为高电平的时候表示奇偶校验错误。如果信号REFDy和信号XOR都为高电平，则“与非”电路81的输出变为低电平，从而关闭传输门85。这种情况中，因此为数据端子DQy读取的数据Bitx(x＝1、2、3或4)在被提供到并-串转换电路58之前被反相。也就是说，如果从被刷新的存储模块读取的数据表现出奇偶错误，则通过数位反转进行纠错。
图12为用于说明在半导体存储器件的测试操作时的数据压缩。
半导体存储器件的测试操作具有测试模式，其激活多个地址选择线，并且为了减少测试时间而压缩数据。在本发明中，当沿着时间轴分布的多个数据块被分配给每个地址选择线(例如，每个列线CL0和CL1)(即，图3的结构)，这些数据块可以被“与”电路91和92所压缩，从而在时间上压缩该数据。
在相关技术构成中，多个数据端子被连接到每个地址选择线(例如，每个列线CL0和CL1)，从而数据压缩将导致用于测试的数据端子的数目减少。但是，在这种情况中，数据没有在时间上被压缩。与相关技术结构相比，根据本发明的图3的结构因此可以减小测试时间。图13A和13B示出进行压缩的方式。如图13A中所示，相关技术结构可以通过在测试操作过程中压缩数据而减少数据缓冲区(data pad)的数目。另一方面，如图13B中所示，根据本发明的图3的结构通过在测试操作过程中进行数据压缩减少用于测试操作所需的操作周期数，而缩短测试时间。
另外，本发明不限于这些实施例，而是可以作出各种变型和改进而不脱离本发明的范围。
本申请基于2001年7月9日在日本专利局递交的2001-208069号的日本优先申请，其中的全部内容被包含于此，以供参考。

Claims (8)

1.一种半导体存储器件包括：
多个存储模块，其中每个相互独立地刷新；
m个数据端子，其中每个数据端子连续接收或输出n个数据块，其中m＞1，n＞1；
转换电路，其把向所述m个数据端子中的每个数据端子输入或从其输出的n个串行数据块在并行和串行数据之间转换，以产生m乘n个并行的数据；
m×n个数据总线，向其提供由所述转换电路产生的m乘n个并行的数据，对于所述m个数据端子的每个端子，n个数据块并行地展开；
m个地址选择线，其连接到分别对应于m个数据端子的所述存储模块的m个模块，并且被同时激活，任何一个所述地址选择线的激活把所述数据总线连接到m个模块中的相应一个，结果n个数据块被从m个模块的相应一个输入/输出；以及
奇偶校验数据比较电路，其对从对应于m个数据端子的m个模块读取的m个数据块以及从用于奇偶校验的存储模块读取的奇偶校验位执行奇偶校验，所述奇偶校验是对于n个数据块中的每一个而分别执行的。
2.根据权利要求1所述的半导体存储器件，其中进一步包括屏蔽电路，其在数据写入时对于所有所述的m个数据端子屏蔽n个数据块中的特定一个数据块。
3.根据权利要求1所述的半导体存储器件，其中如果检测到一个奇偶错误，则该奇偶校验数据比较电路进行反转从而纠正从存储模块中读取的数据。
4.根据权利要求1所述的半导体存储器件，其中进一步包括奇偶校验位产生电路，其在数据写入时，对于n个数据块中的每一个从对应所述m个数据端子的m个数据块产生奇偶校验位。
5.根据权利要求1所述的半导体存储器件，其中进一步包括一个电路，其压缩在测试操作时从m个模块中的每一个读取的n个数据块。
6.一种半导体存储器件，包括：
多个存储模块，其中每个相互独立地刷新；
m个数据端子，其中每个数据端子连续接收或输出n个数据块，其中m＞1，n＞1；
转换电路，其把向所述m个数据端子中的每个数据端子输入或从其输出的n个串行数据块在并行和串行数据之间转换，以产生m乘n个并行的数据；
m×n个数据总线，向其提供由所述转换电路产生的m乘n个并行的数据，对于所述m个数据端子的每个端子，n个数据块并行地展开；
n个地址选择线，其连接到分别对应于n个数据端子的存储模块的n个模块，并且被同时激活，任何一个所述地址选择线的激活把数据总线连接到n个模块中的相应一个，结果对应于m个数据端子的m个数据块被从n个模块的相应一个输入/输出；
奇偶校验数据比较电路，其对从对应于n个模块读取的n个数据块以及从用于奇偶校验的存储模块读取的奇偶校验位执行奇偶校验，所述奇偶校验是对于m个数据块中的每一个而分别执行的；以及
屏蔽电路，其在数据写入时对于所有n个数据块屏蔽m个数据块中的特定的一个。
7.根据权利要求6所述的半导体存储器件，其中如果检测到一个奇偶错误，则该奇偶校验数据比较电路进行反转从而纠正从存储模块中读取的数据。
8.根据权利要求6所述的半导体存储器件，其中进一步包括奇偶校验位产生电路，其在数据写入时，对于m个数据块中的每一个从对应该n个数据块产生奇偶校验位。
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