KR920001079B1

KR920001079B1 - 직렬데이타 통로가 내장된 메모리소자의 테스트방법

Info

Publication number: KR920001079B1
Application number: KR1019890008001A
Authority: KR
Inventors: 정형섭
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1989-06-10
Filing date: 1989-06-10
Publication date: 1992-02-01
Also published as: DE4018438A1; DE4018438C2; GB9012833D0; KR910001778A; JPH0312099A; GB2235074A

Abstract

내용 없음.

Description

직렬데이타 통로가 내장된 메모리소자의 테스트방법

제1도는 종래의 메모리소자의 테스트방법을 나타낸 플로우챠트.

제2도는 본 발명의 실시회로도를 나타낸 블록 다이어그램도.

제3도는 본 발명의 메모리소자의 테스트방법을 나타낸 플로우챠트이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 램 2 : 제1통로

3 : 데이타 레지스터 4 : 센스앰프

5 : 버퍼 6 : 제2통로

7 : 비교데이타 패턴레지스터 8 : 비교기

9 : 제3통로 P1,P2,...P22 : 루틴

PD : 패턴데이타

본 발명은 고밀도로 집적된 메모리소자(DRAM)에 일정한 패턴의 정보를 저장시키고 그 저장된 데이타를 인출시켜 원래 패턴 정보의 내용과 일치되는지를 검사하는 직렬데이타 통로가 내장된 메모리소자의 테스트방법에 관한 것이다.

고밀도로 집적된 메모리소자는 고집적화가 될수록 여러가지 층과 패턴이 요구되고 불순물의 정도에 따라 메모리소자의 불량율이 결정된다.

이와같이 고정밀도를 요하는 공정을 사용하여 메모리소자가 완성되고 반도체 제조공정을 통하여 완성된 메모리소자는 램 테스트를 통하여 불량한 메모리소자를 골라내야 된다.

기존의 램 테스트에서도 테스트속도를 높히기 위한 패스트 테스트(fast test)방식은 램(메모리소자)에 저장된 데이타를 병렬통로(parallel plath)를 이용하여 엑세스(access)하고 이 데이타를 원래의 데이타와 비교하여 방식을 사용하고 있으나, 고속처리를 위하여 병렬데이타 통로의 증가가 필수적이고 병렬데이타 통로가 증가되는 경우에는 메모리소자의 칩사이즈가 커지기 때문에 바람직하지 못한 것이다.

즉, 제1도에 의하여 종래의 메모리소자의 테스트방법을 살펴보면, 스타트 루틴(P1)후 테스트 싸이클수행 루틴(P2)을 행하게 된다. 그리고 루틴(P2)에서 테스트되는 프로그램을 읽어들여 프로그램순으로 동작되는 것으로, 먼저, 루틴(P3)에서 램에 비교될 데이타를 저장시킨다.

다음 루틴(P4)에서 램에 저장된 데이타를 읽어들이고 루틴(P5)에서 램에 저장시 고급되는 데이타와, 램에서 읽혀들인 데이타를 비교하여 두 데이타가 서로 상이한 경우 루틴(P6)으로 넘어가 에러가 발생됨으로 인식시켜 상기 테스트용 메모리소자가 불량임을 알 수 있게 한다.

또한 램에 저장시 공급되는 데이타와 램에서 읽혀들인 데이타가 서로 일치되는 경우에는 다음 루틴(P7)으로 넘어가 램에 저장된 데이타가 전부 읽혀들였는지를 판단하여 전부 읽혀들여 비교가 되지 않은 경우에는 루틴(P8)에서 어드레스를 증가시켜 램에 저장된 데이타를 재차 읽혀들어(루틴 P4) 상기와 같은 비교를 반복하게 되고 루틴(P8)에서 전부 읽혀들여 비교가 된 경우에는 루틴(P9)으로 넘어가 이 메모리소자가 정상적임을 알리는 플래그를 발생시킨다.

그러나 이와같은 방식의 램 테스트에 있어서는 램에 병렬로 데이타 통로를 형성시켜 기록하고, 읽고, 비교하기 때문에 고집적된 램의 경우에 데이타 통로의 증가에 의하여 메모리소자의 칩사이즈가 커지게 된다.

본 발명은 이와 같은 문제점을 제거하기 위한 것으로, 본 발명의 목적은 직렬데이타 통로로 데이타가 공급되게 하여 메모리소자의 칩사이즈가 증가되는 것을 방지할 수 있는 메모리소자의 테스트방법을 제공하고자 하는 것이다. 다른 목적은 패턴데이타와 비교하는 테스트방법을 제공하여 테스트시간을 크게 감축시킬수 있도록 한 것이다.

이와 같은 목적은 테스트를할 데이타가 저장되는 램 어레이(Array)와, 직렬 억세스를 위한 통로들과, 억세스 데이타 및 테스트패턴 상호간에 비교하는 수단들로 달성될 수 있다.

본 발명의 특징은 램에 저장된 데이타가 직렬로 전송하는 데이타 통로를 통하여 공급하게 하는 수단과, 패턴레지스터내의 패턴데이타와 직렬데이타 통로를 통하여 공급되는 데이타를 비교하는 수단과, 로 램 테스트를 행하도록 한 것에 있다.

상기 직렬로 전송하는 데이타를 통하여 공급하게 하는 수단은 램에 연결된 데이타 레지스터에 래치될 데이타를 공급하는 제1통로와, 비교데이타 패턴레지스터에 전달하는 제2통로와, 비교된 데이타를 출력하는 제3통로를 포함한다. 또한 상기 데이타를 비교하는 수단은 비교데이타 패턴레지스터와 비교기를 포함한다.

이와같이 직렬데이타 통로를 이용하여 다수개의 데이타 통로로 사용하고 패턴레지스터에 패턴데이타를 내장하여 원하는 패턴과의 임의의 테스트가 가능한 동시에 고스피드 테스트를 실현할 수 있다.

이하, 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.

제2도는 본 발명의 실시회로도를 나타낸 블럭다이어그램도로서, 고집적화된 메모리소자를 나타내는 램(1)과, 상기 램(1)과 제1통로(2)를 통하여 연결되는 데이타 레지스터(3)와, 데이타 레지스터(3)의 출력을 받아 증폭시키는 센스앰프(4)와, 상기 센스앰프(4)의 출력을 받아 출력시키는 버퍼(5)와, 상기 센스앰프(4)및 버퍼(5) 사이에 제2통로(6)를 통하여 연결되는 비교데이타 패턴레지스터(7)와, 상기 비교데이타 패턴레지스터(7)에 연결된 비교기(8)의 비교된 플래그 출력을 버퍼(5)에 인가시키는 제3통로(9)와, 로 구성된다.

여기서 PD는 패턴데이타를 나타내는 것으로 램(1) 및 비교데이타 패턴레지스터(7)에 저장되게 한 것이다. 이와같이 구성된 본 발명을 제3도의 플로우챠트에 의하여 설명하면 다음과 같다.

먼저, 스타트 루틴(P11)에서 전원 공급상태등을 체크하여 데이타 테스트 준비가 완료되었는가를 검사하고 정상동작시 루틴(P12)으로 넘어가 테스트 싸이클을 수행한다.

이 싸이클 동안 패스트 램 테스트가 되는 프로그램을 받아들여 이 프로그램된 순서대로 동작을 하게 된다. 다음 루틴(P13)에서는 테스트패턴 입력싸이클을 수행하고 이 싸이클동안 패턴데이타(PD)를 램(1) 및 비교데이타 패턴레지스터(7)에 저장시킨다. 그리고 다음 루틴(P14)에서 데이타 이송싸이클을 수행하여 제1 통로(2)를 통하여 데이타 레지스터(3)에 저장시킨다.

데이타 레지스터(3)는 래치(Latch)소자로 구성되어 직렬엑세스(Access)를위한 데이타를 래치시킨다. 다음 루틴(P15)에서 비교데이타 패턴레지스터(8)에 데이타를 이송하는 동작을 수행하는 것으로, 데이타 레지스터(3)에 래치된 데이타는 센스앰프(4)에서 증폭된 후 일측으로 버퍼(5)에 인가되고, 타측으로 제2통로(6)를 통하여 비교데이타 패턴레지스터(7)에 저장된다.

비교데이타 패턴레지스터(7)는 빌드인테스트(Build In Test)를 위해 미리저장된 테스트패턴인 패턴데이타(PD)와 데이타 레지스터(3)의 출력데이타를 비교기(8)에서 비교하게 된다.

이때 루틴(P16)에서 제2통로를 통하여 공급되는 데이타가 비교데이타 패턴레지스터(7)에 모두 저장되었는지 여부를 확인하고 모두 저장되지 아니한 경우 루틴(P17)으로 넘어가 카운터를 증가시킨 후 루틴(P15)의 동작을 반복 수행하게 하여 비교데이타 패턴레지스터(7)에 비교될 데이타가 전부 저장되게 한다.

비교데이타 패턴레지스터(7)에 비교될 데이타가 전부 저장되면 다음 루틴(P18)(P20)으로 넘어가 동작하게 되는 것으로 루틴(P18)에서는 상기 데이타 레지스터(3)에 램(1)의 저장된 데이타가 모두 입력되었는지 여부를 확인하여 전부 입력된 경우에 루틴(19)에서 로우(Row) 어드레스를 증가시켜 램(1)에 저장된 데이타를 로우어드레스 단위로 데이타 레지스터(3)에 래치되게 한다.

또한, 루틴(P20)에서는 비교데이타 패턴레지스터의 데이타 내용과, 패턴데이타(PD)의 내용을 비교기(8)를 통하여 비교하게 된다.

그리고 루틴(P21)으로 넘어가 상기 데이타 비교에 따른 논리신호가 발생되는 프래그 발생시켜 제3통로(9)로 출력되게 하고 루틴(P22)에서 데이타가 출력하게 된다.

따라서, 패턴데이타와 제2통로를 통하여 공급되는 데이타를 비교하는 비교데이타 패턴레지스터(7)에서 상기 비교데이타 패턴레지스터의 동작이 완료된 경우에 새로운 데이타를 받아들여 새로운 비교동작을 행할수가 있으며, 이때 비교된 출력을 발생하는 제3통로(9)는 상기 비교된 데이타의 일치 및 불일치에 대한 프래그신호가 논리신호로서 공급되게 하여 테스트중인 메모리소자의 이상여부를 검출할 수가 있는 것이다.

특히, 본 발명에서는 루틴(P18)을 사용하여 데이타 레지스터(3)에 저장되는 데이타가 로우어드레스 단위로 직렬 통로를 통하여 저장되게 한 것으로 별도로 컬럼어드레스를 사용하지 아니하므로 데이타 처리 속도를 높힐수가 있는 것이다.

또한, 본 발명은 직렬데이타 통로를 사용하기 때문에 고집적화가 될수록 메모리소자의 칩사이즈가 커지는 것을 방지할 수가 있으며, 패턴레지스터를 내장하여 원하는 패턴의 임의의 테스트가 가능하고 직렬억세스방식으로 고스피드 램 테스트를 기할 수가 있는 것이다.

이때에 램 테스트 시간이 감소된 것을 살펴보면 일반적인 변환(Convential)테스트시 1메가디램으로 4개의 병렬통로를 사용하는 경우, 1M×200㎲(싸이클 타임)÷4=0.05sec가 소요되며, 본 발명의 방법의 경우에는, 1M×직렬싸이클타임÷4+2K×200㎲(데이타변환 싸이클)=0.008sec가 소요되어 약 15% 이상의 테스트 타임이 감소됨을 알 수 있다.

이상에서와 같이 본 발명은 램어레이에 저장된 데이타 소오스를 직렬로 억세스하기 위한 제1, 제2, 제3통로를 사용하고, 상기 통로를 통하여 공급되는 억세스 데이타와, 패턴레지스터내의 테스트패턴과, 를 비교하여, 메모리소자의 이상여부를 테스트할 수가 있는 것으로, 직렬 억세스되는 통로를 사용하여 메모리소자의 칩사이즈가 커지는 것을 방지하고 임의의 테스트 패턴과 비교하는 자체테스가 가능한 동시에 램 테스트시고스피드를 기할 수가 있는 것이다.

Claims

램에 저장된 데이타가 직렬로 전송하는 데이타 통로를 통하여 공급되게 하는 수단과, 패턴레지스터내의 패턴데이타(PD)와 직렬데이타 통로를 통하여 공급되는 데이타를 비교하는 수단과, 로 램 테스트를 행하는 직렬데이타 통로가 내장된 메모리소자의 테스트방법.
제1항에 있어서, 데이타를 전송하는 직렬데이타 통로는 램(1)과 연결된 데이타 레지스터(3)에 래치될 데이타를 공급하는 제1통로(2)와, 센스앰프(4)에서 증폭된 데이타가 비교데이타 패턴레지스터(7)에 전달하는 제2통로(6)와, 패턴데이타와 상기 제2통로를 통하여 공급되는 데이타를 비교한 출력이 발생되는 제3통로(8)와, 를 가지는 직렬데이타 통로가 내장된 메모리소자의 테스트방법.
제1항 또는 제2항에 있어서, 패턴데이타와 제2통로를 통하여 공급되는 데이타를 비교하는 비교데이타 패턴레지스터(7)에서 상기 비교데이타 패턴레지스터의 동작이 완료된 경우에 새로운 데이타를 받아들여 새로운 비교동작을 행하도록한 직렬데이타 통로가 내장된 메모리소자의 테스트방법.
제1항 또는 제2항에 있어서, 비교된 출력을 발생하는 제3통로(9)는 상기 비교된 데이타의 일치 및 불일치에 대한 프래그신호가 논리신호로서 공급되게한 직렬데이타 통로가 내장된 메모리소자의 테스트방법.