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Die
Erfindung betrifft ein Testverfahren zum Testen eines Datenspeichers
sowie einen Datenspeicher mit einer integrierten Fehleranzeigeeinrichtung zum
kostengünstigen
Testen mit Testgeräten,
die eine begrenzte Anzahl von Testkanälen aufweisen.
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Datenspeicher,
wie zum Beispiel SRAM- oder DRAM-Speicherbauelemente
müssen
vor der Auslieferung auf ihre Qualität getestet werden. Dazu sind
aufwändige
Testapparaturen notwendig, die prüfen, ob alle in einem Speicherchip
verarbeiteten Speicherzellen funktionstüchtig sind. Dazu wird ein zu testendes
Bauelement bzw. ein zu testender Speicher über seine Anschlusspins mit
einem externen Testgerät
kontaktiert. Jeder Tester weist eine beschränkte Anzahl von Testerkanälen auf, über die einzelne
Testsignalfolgen an das Bauelement ein- bzw. von dem Bauelement
ausgekoppelt werden können.
Anschließend
werden Testdatenfolgen in die Speicherzellen des Speichers eingeschrieben
und wieder ausgelesen. Ein herkömmliches
Speichertestgerät
erkennt dann, ob die ausgelesenen Daten mit den eingeschriebenen
Referenzdaten übereinstimmen
und klassifiziert das getestete Bauelement entsprechend.
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Speichertester
sind relativ langlebige und investitionsintensive Apparaturen, die über lange
Zeiträume
eingesetzt werden. Im Gegensatz dazu verkürzen sich die Entwicklungs-
und Produktionszyklen von Bauelementen, insbesondere Halbleiterspeicherbauelementen
wie beispielsweise SDR-, DDR1- und DDR2-RAMs und weitere Generationen, immer
mehr. Moderne Bauelemente werden immer komplexer und weisen eine
zunehmende Anzahl von Anschlusspins auf. Dies stellt für eine effiziente
Nutzung von vorhandenen Speichertestgeräten ein Problem dar, denn diese
verfügen
lediglich über
eine begrenzte Anzahl von Test kanälen bzw. Anschlusspins, an
denen programmierbare Signalfolgen ein- oder ausgegeben werden können.
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Die 1 illustriert beispielhaft
ein an einen Tester T angeschlossenes zu prüfendes Bauelement DUT. Der
Tester verfügt
dabei über
eine vorgegebene Anzahl von Kanälen
K1–KN,
die zum Ein- oder Auskoppeln von Test-, Prüf- und Kommandosignalen dienen
können.
Ein zu testendes Bauelement DUT verfügt in der Regel auch über eine
vorgegebene Anzahl von Anschlusspins als Ein- oder Ausgänge E1–EK, die
zum Betrieb des Bauelementes DUTS benötigt werden. Somit kann eine
erste Anzahl von Kanälen K1–KD des
Speichertesters T zum Test eines Speicherchips DUT verwendet werden.
Die übrigen
Kanäle
KD+1–KN
stehen dann für
weitere zu testende Bauelemente zur Verfügung. Um die teuren Testapparaturen
T möglichst
effizient nutzen zu können
ist es wünschenswert,
alle Kanäle
K1–KN
zu verwenden. Es ist dabei insbesondere notwendig, Speicherbauelemente
mit einer reduzierten Anzahl von Ein- bzw. Ausgängen E1–EK zu schaffen, die für einen Speichertest
notwendig sind.
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Ein
weiteres Problem des Testens von Datenspeichern mit älteren Testapparaturen
besteht darin, dass moderne Speicherchips mit immer höheren Arbeitstaktfrequenzen
arbeiten, so dass auch die Datenübertragungsraten
mit denen die Testdaten in die Speicherzellen eingeschrieben und
anschließend wieder
ausgelesen werden, ebenfalls immer höher werden. Daher muss auch
die Arbeitstaktfrequenz des externen Testgerätes, in der die Auswertung
der ausgelesenen Testdaten erfolgt, ebenfalls erhöht werden.
Konstruktionsbedingt ist dies nicht immer möglich bei bestehenden Testapparaturen,
so dass neue Testgeräte,
die schaltungstechnisch aufwändig und
kostenintensiv sind, angeschafft werden müssten.
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Um
dies zu umgehen sind Testverfahren entwickelt worden, bei denen
in dem zu testenden Bauelement Schaltungen vorgesehen sind, welche
während
des Tests auszulesende Testdatenfolgen komprimieren und als seriell
bzw. zeitlich komprimierte An zeigedaten an den Speichertester ausgeben.
Dies ist beispielsweise in der
DE 101 249 23 A1 beschrieben.
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Ein
derartiges Testverfahren bzw. ein entsprechend vorgehaltener Datenspeicher
mit einer Testdatenkompressionsschaltung ist in der 2 dargestellt. Dieser weist einen entsprechender Speicherbaustein
DUT, der über
einen Adressbus AB, einen externen Datenbus DB und einen Anzeigedatenbus
ADB mit einem externen Testgerät
verbunden ist, auf. Der Adressbus AB ist an einen Spaltenadressdecoder
SAD und einen Zeilenadressdecoder ZAD angeschlossen, welche die
angelegten Adressen dekodieren und über Leitungen L Speicherzellen innerhalb
eines Speicherzellenfeldes SZF aktivieren. Das Speicherzellenfeld
SZF ist über
Schreib-/Leseverstärker
SLV an einen internen Datenbus IDB des Datenspeichers DUT angeschlossen.
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Zwischen
dem externen Datenbus DB und dem internen Datenbus IDB ist eine
Schalteinheit SE vorgesehen, die über Steuerleitungen SL von
dem externen Testgerät
T ansteuerbar ist. An der Schalteinheit SE ist über einen internen Testdatenbus
TDB eine Testdatenkompressionsschaltung KS angeschlossen. Die Testdatenkompressionsschaltung
KS nutzt vorteilhaft aus, dass in modernen Speicherbauelementen
DUT Daten in sogenannten Datenbursts gelesen und geschrieben werden.
D.h. auf einen internen Datenbus IDB werden in schneller interner Taktfolge
Datenfolgen mit mehreren Bits, beispielsweise 4 oder 8 gelegt und
an den Datenbus DB geführt.
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Die
Schalteinheit SE leitet während
eines Speichertestes aus dem Speicherzellenfeld SZF ausgelesene
Testdatenfolgen bzw. Testdatenbursts in die Kompressionsschaltung
KS, welche die Testdatenfolgen mit Referenzdatenfolgen vergleicht
und pro Burst bzw. pro Testdatenfolge ein Testanzeigedatum ausgibt.
Dadurch wird erreicht, dass die Ausgabe dieser Fehleranzeigedaten
bzw. Anzeigedaten langsamer geschieht, als die eigentlichen internen
Lese- und Schreibvorgänge
des DUTs. Das bedeutet, dass ein Testgerät T die Fehleranzeigebits oder
Feh leranzeigedaten über
den Anzeigedatenbus ADB mit einer niedrigeren Arbeitsfrequenz auslesen
und auswerten kann. Ein derartiges Vorgehen gemäß dem Stand der Technik, wie
er in der 2 illustriert
ist hat jedoch den Nachteil, dass die Datenbusbreite D es externen Datenbusses
DB, des internen Datenbusses IDB, des Testdatenbusses TDB und des
Anzeigedatenbusses ADB gleich sind. Das bedeutet, dass ein entsprechendes
Testgerät
T viele Testkanäle
bereithalten muss, um Adressdaten und Testdaten bereitzustellen
und ferner die Anzeigedaten zur Auswertung des Testes über den
breiten Anzeigedatenbus ADB zu lesen.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung ein Testverfahren
und einen Datenspeicher zu schaffen, bei denen gegenüber herkömmlichen
Verfahren die Anzahl der benötigten
Testkanäle deutlich
reduziert ist.
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Gelöst wird
diese Aufgabe durch ein Testverfahren mit den Merkmalen des Patentanspruchs
1 und einen Datenspeicher mit integrierter Fehleranzeigeeinrichtung
mit den Merkmalen des Patentanspruchs 11.
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Demgemäß sieht
die Erfindung ein Testverfahren zum Testen eines Datenspeichers
mittels eines externen Testgerätes
vor, wobei in dem Datenspeicher ein Anzeigemittel vorgesehen ist,
das anzeigt, ob ein Speicherfehler vorliegt, mit den folgenden Verfahrensschritten:
- (a) Einschreiben von Testdaten in den Datenspeicher;
- (b) Einschreiben einer ersten Referenz-Testdatenfolge in ein
Referenzregister des Datenspeichers;
- (c) Serielles Einschreiben einer ersten Testdatenfolge aus dem
Datenspeicher in ein Testdatenregister;
- (d) Bitweises Vergleichen der in das Testdatenregister eingeschriebenen
ersten Testdatenfolge mit der ersten Referenz-Testdatenfolge zum Erzeugen eines aktuellen
Anzeigedatums, das anzeigt ob in der aktuellen Testdatenfolge ein
Datenfehler aufgetreten ist;
- (e1) Speichern des aktuellen Anzeigedatums in ein Anzeigemittel,
falls das aktuelle Anzeigedatum und das in dem Anzeigemittel gespeicherte Anzeigedatum
keinen Datenfehler anzeigen; oder
- (e2) Überschreiben
des in dem Anzeigemittel gespeicherten Anzeigedatums mit dem aktuellen Anzeigedatum,
falls das aktuelle Anzeigedatum einen Datenfehler anzeigt;
wobei
die Verfahrenschritte (b) bis (e) mit weiteren Testdatenfolgen wiederholt
werden.
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Die
erfinderische Grundidee besteht im Wesentlichen darin, die Anzeigedaten
bereits innerhalb des zu testenden Bauelementes abzuspeichern, bzw.
bereitzuhalten und später
durch nur einen einzelnen Testerkanal auszulesen.
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Da
während
des Betriebs des Testverfahrens prinzipiell innerhalb des Datenspeichers
bekannt ist, ob ein Fehler aufgetreten ist und dies durch ein Anzeigedatum
angezeigt wird, kann diese Information effizient bis zum Ende eines
gesamten Testdurchlaufes, der eine wiederholte Auslesung von Testdatenfolgen
aus den Speicherzellen beinhalten kann, zurückgehalten werden.
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Das
Abspeichern in einem einzigen Anzeigemittel ist darüber hinaus
schaltungstechnisch sehr einfach zu realisieren. Der Erfolg oder
Nichterfolg des Testens lässt
sich dann mittels nur einem Testerkanal, der an das Anzeigemittel
koppelt, feststellen. Gegenüber
herkömmlichen
Verfahren ist daher der Anzeigedatenbus auf praktisch nur eine Datenleitung bzw.
einen Testerkanal reduziert.
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Vorteilhafterweise
wird das Verfahren zum parallelen Testen von Speicherbereichen des
Datenspeichers mit parallelen Testdatenfolgen durchgeführt, und
die jeweiligen Anzeigedaten werden zu einem globalen Anzeigedatum
logisch verknüpft
und in dem Anzeigemittel abgespeichert.
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Vorteilhafterweise
wird dann am Ende des Testverfahrens ein Schritt ausgeführt, der
das Auslesen des Anzeigedatums aus dem Anzeigemittel durch das externe
Testgerät
vorsieht.
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In
einer bevorzugten Weiterbildung des Verfahrens weist das Anzeigemittel
ein Schieberegister auf. Und ein jeweiliges Anzeigedatum von aufeinanderfolgenden
Testdatenfolgen wird jeweils nach dessen Erzeugen in das Schieberegister
eingeschrieben.
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Dies
hat den Vorteil, dass die in dem Schieberegister gespeicherten Anzeigedaten
nach Ende des Testdurchlaufs ausgelesen werden können und das externe Testgerät erkennen
kann, in welchen Speicherbereichen Fehler oder keine Fehler aufgetreten
sind. Denn jedes einer Testdatenfolge zugehörige Anzeigedatum entspricht
auch einem adressierten Speicherbereich der getestet wird. Besonders
bevorzugt ist dabei ein Test des gesamten Speicherbausteins.
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Alternativ
kann das Anzeigedatum in eine Schmelzsicherung als Anzeigemittel
eingebrannt werden oder als logischer Pegel an einem Pin des Datenspeichers
abgreifbar sein.
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Dadurch
wird ein "strobeless" Testen erreicht,
also ein Erkennen des Testergebnisses durch die Testapparatur ohne
einen Abtastimpuls, der über einen
der Testerkanäle
an das zu testende Bauelement geführt werden müsste.
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Dabei
ist es besonders vorteilhaft, wenn ein logischer statischer Pegel
auf einer der Adressleitungen erzeugt wird, um das Ergebnis des
abgelaufenen Speichertestes zu signalisieren.
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Noch
eine vorteilhafte Variante des Testverfahrens sieht vor, dass nach
Durchlaufen aller Testdatenfolgen die Anzeigedaten in eines der
Referenzregister eingeschrieben werden. Dies hat den Vorteil, dass
wenn das Referenzregister adressierbar ausgeführt ist, neben den Adressleitungen
bzw. dem Adressbus und dem externen Datenbus keine weiteren Auslesedatenleitungen
vorgehalten werden müssen
bzw. der Tester keinen Anzeigekanal zum Auslesen der Fehlerinformationen
benötigt.
Denn dann kann das Speichertestgerät das Referenzregister adressieren
und die eingeschriebenen Anzeigedaten auslesen. Dies liefert gegenüber herkömmlichen Testverfahren
und Datenspeichern eine weitere erhebliche Einsparung an Testkanälen.
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Die
Erfindung schafft ferner einen Datenspeicher mit integrierter Fehleranzeigeeinrichtung
mit:
- (a) einem Speicherzellenfeld mit adressierbaren Speicherzellen;
- (b) Schreib-/Leseverstärker
zum Einschreiben und Auslesen von Daten in die Speicherzellen über einen
internen Datenbus des Datenspeichers;
- (c) einer Testlogik, die mindestens ein erstes Referenzregister
und ein erstes Testdatenregister und eine erste Vergleichseinrichtung
aufweist, wobei taktweise aus dem Speicherzellenfeld gelesene Testdatenfolgen
von der Vergleichseinrichtung mit Referenzdatenfolgen bitweise verglichen werden
und für
jede Testdatenfolge ein Anzeigedatum erzeugt wird,
- (d) einer Fehleranzeigeeinrichtung, die ein Anzeigemittel zum
speichern des Anzeigedatums aufweist.
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Vorteilhafterweise
sind zweite Referenzregister, Testdatenregister und Vergleichseinrichtungen vorgesehen,
die dem ersten Referenzregister, Testdatenregister und der ersten
Vergleichseinrichtung parallel geschaltet sind zum parallelen Auslesen
und Vergleichen von weiteren Testdatenfolgen und Erzeugen weiterer
Anzeigedaten. Durch das parallele Testen mittels paralleler Testdatenfolgen
wird insgesamt die Dauer eines entsprechenden Speichertestes reduziert.
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Vorteilhafterweise
ist an eine Logikschaltung zum logischen Verknüpfen der Anzeigedaten zu einem
globalen Anzeigedatum vorgesehen. Da für das Testergebnis für einen
Baustein meist lediglich ausschlaggebend ist, ob prinzipiell defekte
Speicherzellen in dem Datenspeicher vorliegen oder nicht, genügt ein globales
Anzeigedatum.
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Bevorzugt
weist die Fehleranzeigeeinrichtung ein Schieberegister, eine Schmelzsicherung, eine
nichtvolatile Speicherzelle auf, oder liefert einen abgreifbaren
logischen Pegel als Anzeigemittel an ein externes Testgerät. Bevorzugt
ist die Fehleranzeigeeinrichtung und/oder die Referenzregister adressierbar.
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Weitere
vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche sowie
der folgenden Beschreibung der Ausführungsbeispiele unter Bezugnahme
auf die Figuren. Dabei zeigt die.
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1 einen
Speichertester mit zu testendem Datenspeicher nach dem Stand der
Technik,
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2 einen
Datenspeicher mit Testdatenkompression nach dem Stand der Technik,
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3 einen
erfindungsgemäßen Datenspeicher
mit integrierter Fehlererkennung, und
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4 eine
erfindungsgemäße Fehleranzeigeeinrichtung
des erfindungsgemäßen Datenspeichers.
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In
den Figuren sind gleiche bzw. funktionsgleiche Elemente mit denselben
Bezugszeichen versehen worden, falls dies nicht anders angegeben
ist.
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Die 1 und 2 sind
bereits in der Beschreibungseinleitung beschrieben worden.
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Die 3 zeigt
ein Testsystem aus einem erfindungsgemäßen Datenspeicher 1 und
einem externen Testgerät 2,
insbesondere zur Durchführung
des erfindungsgemäßen Testverfahrens.
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Der
erfindungsgemäße Datenspeicher 1 ist über einen
Adressbus AB, Datenbus DB und einen Anzeigekanal AK mit dem Speichertester 2 gekoppelt.
Der Adressbus ist an einen Spaltenadressdecoder 3 und einen
Zeilenadressdecoder 9 angeschlossen, welche die angelegten
Adressen dekodieren und über
Leitungen 5, 6 die Speicherzellen innerhalb eines
Speicherzellenfeldes 7, das adressierbaren Speicherzellen
aufweist, aktivieren. Das Speicherzellenfeld 7 ist über Schreib-/Leseverstärker 8 zum
Einschreiben und Auslesen von Daten über einen internen Datenbus
IDB des Datenspeichers 1 in die Speicherzellen angeschlossen.
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Zwischen
dem externen Datenbus DB und dem internen Datenbus IDB ist eine
Schalteinheit 9 vorgesehen, welche die auf dem externen
Adressbus DB anliegenden Daten an einen Testdatenbus TDB oder/und
den internen Datenbus, an den die Schreib-/Leseverstärker 8 angeschlossen
sind, koppelt. Ferner weist der erfindungsgemäße Datenspeicher 1 eine
Testlogik 10 auf, die an den Testdatenbus TDB gekoppelt
ist und die über
den Anzeigekanal AK mit dem externen Testgerät 2 verbunden ist.
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Die
Schalteinrichtung 9 wird über eine Steuerleitung SL von
dem Testgerät 2 angesteuert.
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Zur
Durchführung
des erfindungsgemäßen Testverfahrens
legt das Testgerät 2 Testdaten
auf den externen Datenbus DB und adressiert die Speicherzellen im
Speicherzellenfeld 7 durch anlegen von Adressen auf den
Adressbus AB. Die Schalteinrichtung 9 liefert über den
Testdatenbus die einzuschreibenden Testdatenmuster auch an die Testlogik 10.
Anschließend
werden Referenzdatenfolgen in Referenzregister geschrieben, welche
in der Testlogik 10 vorgehalten sind.
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In
der 4 ist ein Ausführungsbeispiel
der Testlogik 10 dargestellt. In einem Eingang 11 werden über den
Testdatenbus TDB Daten in die Testlogik 10 eingekoppelt.
Die Testlogik weist parallele Kompressionsmodule 12-1, 12-2 ... 12-D auf,
in die die Testdatenfolgen eingekoppelt werden. Die Funktionsweise der
Kompressionsmodule 12-1, 12-2 ... 12-D ist
beispielhaft am Kompressionsmodul 12-1 erläutert.
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Das
Kompressionsmodul 12-1 weist einen Umschalter 13 auf,
der über
eine Steuerleitung SLS von dem externen Testgerät angesteuert wird. Das Kompressionsmodul 12-1 hat
ein getaktetes Referenzregister 14, das Speicherplätze 15 für Referenzdatenbits
aufweist. Das Referenzregister 14 speichert die Folge von
Testbits bzw. die Referenz-Testdatenfolge ab, welche während einer
Initialisierungsphase durch das externe Testgerät an den Speicherbaustein gekoppelt
werden. Es ist ferner ein Testdatenregister 16 vorgesehen,
das dieselbe Anzahl von Speicherplätzen 17 wie das Referenzregister 14 aufweist.
In das Testdatenregister 16 werden die Testdatenfolgen
während
einer Speichertestphase des Verfahrens eingeschrieben.
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Die
Speicherplätze 15, 17 des
Referenzregisters 14 und des Testdatenregisters 16 sind
an eine Vergleichseinrichtung 18 gekoppelt, welche bitweise die
entsprechenden gespeicherten Werte vergleicht und ein Anzeigedatum
AD-1 ausgibt. Die An zahl der Speicherplätze 15, 17 entspricht
hier der Burstlänge des
Datenspeichers. D.h. die Anzahl der ein- oder ausgelesenen Bits
in einem Schreib- bzw. Lesevorgang wird in den Referenz- bzw. Testdatenregistern zwischengespeichert
und verglichen. Dann wird ein Anzeigedatum AD-1 ausgegeben.
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Falls
die Referenz-Testdatenfolge mit der in das Testdatenregister 16 eingeschriebenen
Testdatenfolge übereinstimmt,
besteht kein Speicherfehler. Werden durch die Vergleichseinrichtung
unterschiedliche Speicherplatzinhalte erkannt, zeigt das Anzeigedatum
einen Daten- bzw. Speicherfehler an.
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Analog
liefern auch die übrigen
Kompressionsmodule 12-2, 12-D Anzeigedaten AD-2,
... AD-D, welche einer Logikschaltung 19 zugeführt werden. An
ihrem Ausgang liefert die Logikschaltung 19 ein globales
Anzeigedatum GAD. Die Logikschaltung 19 liefert beispielsweise
einen ersten logischen Pegel, wenn alle Anzeigedaten AD-1, AD-2,
... AD-D fehlerfreie Testdatenfolgen anzeigen, und die Logikschaltung 19 liefert
einen zweiten logischen Pegel, falls eines der Anzeigedaten AD-1,
AD-2, ... AD-D einen Datenfehler anzeigt.
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Dem
Ausgang der Logikschaltung 19 ist in der hier beschriebenen
Ausführungsform
ein Schieberegister 20 nachgeschaltet, in das das globale
Anzeigedatum GAD eingeschrieben wird. Das Schieberegister 20 ist über einen
Anzeigekanal AK mit einem externen Testgerät gekoppelt.
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Das
Ausführungsbeispiel
der Fehleranzeigeeinrichtung 10 ermöglicht beispielsweise das parallele
Testen von Speicherbereichen, beispielsweise Organisationseinheiten
des Speicherzellenfeldes, durch die parallel angeordneten Kompressionsmodule 12-1, 12-2,
... 12-D. Um alle Speicherzellen innerhalb des zu testenden
Speichers zu prüfen,
wird das Testverfahren zyklisch, also wiederholt durchgeführt, d.h.
in einem ersten Testzyklus werden erste Speicherzellen adressiert
und durch Einschreiben von Testdaten und Auslesen und Vergleichen
von Testdatenfolgen mit Referenzdatenfolgen geprüft, was zu den erfindungsgemäßen Anzeigedaten
AD-1, AD-2, ... AD-D und dem ersten globalen Anzeigedatum GAD führt, welches
in eine erste Zelle bzw. ein erstens Element 21 des Schieberegisters 20 abgespeichert
wird. Weitere Testzyklen betreffen dann weitere adressierte Speicherzellen,
die ein erneutes globales Anzeigedatum erzeugen, welches ebenfalls
in das Schieberegister 20 eingeschrieben wird. Dabei verschiebt
sich die Position des eingeschriebenen ersten Globalanzeigedatums
an die zweite Stelle 22 des Schieberegisters 20.
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Vorteilhafterweise
werden so viele Schieberegisterzellen vorgesehen, wie zum vollständigen Speichertest
notwendig sind. Über
den Anzeigekanal AK kann dann das externe Testgerät die Schieberegistereinträge lesen,
und es erkennt, welche Speicherbereiche fehlerhaft sind. Es ist
auch denkbar, dass verschiede Funktionalitäten des zu testenden Speichers
in mehreren Testzyklen getestet werden und die jeweiligen Testergebnisse
in einer Schieberegisterzelle abgelegt werden. Nachdem der Baustein
durchgetestet wurde, sind dann die einzelnen Testergebnisse abrufbar.
Es können
beispielsweise standardmäßig 100
Speicherzellen zur Aufnahme der Testergebnisse bzw. Speichern der
Anzeigedaten vorgesehen sein.
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Der
Vorteil des erfindungsgemäßen Verfahrens
und Datenspeichers besteht insbesondere darin, dass die tatsächliche
Auswertung der Testergebnisse bzw. Anzeigedaten nicht im externen
Speichertester vorgenommen wird, sondern bereits in einfacher Weise
auf dem Speicherchip des Datenspeichers erfolgt.
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Dazu
genügt
es, prinzipiell eine einzige Speicherzelle zur Aufnahme des globalen
Anzeigedatums vorzuhalten. Diese Speicherzelle kann nichtvolatil
oder volatil ausgeführt
sein, beispielsweise kann sie eine zusätzliche SRAM-Zelle aufweisen.
Auch eine Schmelzsicherung ist denkbar, die bei Auftreten eines
Datenfehlers eingebrannt wird und den zu testenden Speicher dauerhaft
als fehlerhaft klassifiziert. Das Auslesen bzw. Feststellen des
logischen Zustandes einer derartigen Schmelzsicherung ist für einen externen
Speichertester extrem einfach.
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Dadurch,
dass lediglich gegen Ende des Testzyklusses ausgelesen wird, ob
der Speicher fehlerhaft oder fehlerfrei ist, sind viele Testkanäle des Speichertesters
eingespart. D.h. es können
vorteilhaft mehr Speicherbausteine als nach dem herkömmlichen
Verfahren mit demselben Tester geprüft werden.
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- T
- externer
Tester
- DUT
- zu
testender Baustein
- K1–KN
- Testkanäle
- E1–EK
- PINs
- AB
- Adressbus
- DB
- Datenbus
- ADB
- Anzeigedatenbus
- SL
- Steuerleitung
- SE
- Schalteinrichtung
- KS
- Kompressionsschaltung
- TDB
- Testdatenbus
- IDB
- interner
Datenbus
- SLV
- Schreib-/Leseverstärker
- SZF
- Speicherzellenfeld
- L
- Leitung
- ZAD
- Zeilenadressdecoder
- SAD
- Spaltenadressdecoder
- 1
- Datenspeicher
- 2
- Testgerät
- AK
- Anzeigekanal
- 3
- Spaltenadressdecoder
- 4
- Zeilenadressdecoder
- 5,
6
- Leitung
- 7
- Speicherzellenfeld
- 8
- Schreibe-/Leseverstärker
- 9
- steuerbare
Schalteinrichtung
- 10
- Testlogik
- 11
- Eingang
- 12-1,
12-2, ... 12-D
- Kompressionsmodul
- SLS
- Steuerleitung
- 13
- Umschalter
- 14
- Referenzregister
- 15
- Speicherplatz
- 16
- Testdatenregister
- 17
- Speicherplatz
- CLK
- Taktsignal
- 18
- Vergleichseinrichtung
- 19
- Logikschaltung
- 20
- Schieberegister
- 21,
22
- Schieberegisterelemente
- AD-1,
AD-2, ... AD-D
- Anzeigedatum
- GAD
- globales
Anzeigedatum