DE4018438C2 - Verfahren zum Testen einer RAM-Speichervorrichtung mit internen seriellen Datenwegen - Google Patents
Verfahren zum Testen einer RAM-Speichervorrichtung mit internen seriellen DatenwegenInfo
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
Description
Die Erfindung betrifft ein Prüfverfahren, bei welchem ein
konstantes Datenmuster in einer hochintegrierten
Speichervorrichtung (beispielsweise einem DRAM) gespeichert
ist und aus der Speichervorrichtung ausgelesen wird, um zu
prüfen, ob es mit den ursprünglichen Daten für die
Speichervorrichtung mit den internen seriellen Datenwegen
übereinstimmt oder nicht übereinstimmt.
Da die DRAMs in zunehmendem Maße hochintegriert werden,
sind viele Schichten und Muster erforderlich. Die
Fehlerquote der DRAMs wird durch die Menge von
Verunreinigungen bestimmt, denen die Vorrichtung während
der Herstellung ausgesetzt ist. Die integrierten DRAMs
müssen mittels Präzisionsverfahren in einer RAM-Prüfung als
gut oder schlecht unterschieden werden. Bei der früheren
RAM-Prüfung nahm ein schnelles Prüfverfahren Zugriff zu den
gespeicherten Daten aus dem RAM unter Verwendung von
Parallelwegen und verglich die zugegriffenen Daten mit den
Ausgangsdaten.
Jedoch muß die Anzahl paralleler Wege für eine mit hoher
Geschwindigkeit erfolgende Verarbeitung erhöht werden. Die
Erhöhung der Anzahl paralleler Wege ist aber nicht
wünschenswert, da die Größe des DRAMs zunimmt. In Fig. 1
wird das Prüfverfahren der bekannten Speichervorrichtung
erklärt. Nach der Startroutine P1 wird die Prüfzyklus-
Routine P2 durchgeführt. In der Routine P3 werden die zu
vergleichenden Daten im RAM gespeichert.
Anschließend werden die gespeicherten Daten mittels der
Routine P4 erneut gelesen und mit den im RAM gespeicherten
Ausgangsdaten in der Routine P5 verglichen. Durch Vergleich
der beiden Datensätze wird der Fehler ermittelt, wenn die
beiden Datensätze sich voneinander unterscheiden. Das
Vorliegen eines Fehlers im RAM wird in der Routine P6
gemeldet.
Falls ferner die aus dem RAM gelesenen Daten mit den
gelieferten Ausgangsdaten übereinstimmen, geht das Programm
zur Routine P7, um zu bestimmen, ob alle Daten verglichen
worden sind.
Falls nicht alle Daten verglichen worden sind, wird die
Adresse des DRAMs in der Routine P8 erhöht, um die
gespeicherten Daten erneut zu lesen, so daß die Prüfung
über die Routine P4 wiederholt wird. Wurden alle Daten mit
den Ausgangsdaten in der Routine P8 verglichen, so geht das
Programm zur Routine P9, um den Merker für die Meldung zu
generieren, daß das RAM normal ist. Jedoch werden in einem
derartigen RAM-Prüfverfahren parallele Datenwege gebildet,
um zu lesen, zu schreiben und zu vergleichen, wodurch eine
Erhöhung der Chip-Größe infolge der Erhöhung der Datenwege
zustandekommt.
Das Dokument "Elektronik, Heft 8, 1985, Seiten 67 bis 70"
offenbart das Konzept eines Schattenregisters, welches
parallel zu einem Systemregister vorgesehen ist. Diese
Vorrichtung dient nicht zum Testen der Bauelemente, sondern
zum Testen der Funktion der entwickelten Schaltung.
EP-0 096 030 offenbart eine Vorrichtung zum Abbilden der
Funktion der Fehler einer großen Speichereinrichtung mit
hoher Speichergeschwindigkeit, um die abgebildeten Fehler
nach Typen zu klassifizieren. Auch diese Druckschrift
betrifft kein Verfahren zum Testen einer RAM-
Speichervorrichtung, sondern offenbart eine Vorrichtung, die
dazu dient, in einem Massenspeicher verstreut auftretende
Fehler nach statistischen Gesichtspunkten zu klassifizieren,
um diese bei der Datenorganisation der Speichervorrichtung zu
berücksichtigen.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum
Testen einer RAM-Speichervorrichtung zu schaffen, welches
schnell ist und ferner die benötigte Chip-Fläche der
Speichervorrichtung nicht nennenswert vergrößert.
Zur Lösung dieser Aufgabe wird erfindungsgemäß vorgeschlagen,
daß das Verfahren zum Testen einer RAM-Speichervorrichtung
die Schritte umfaßt:
- - Speichern von Musterdaten in der RAM-Speichervorrichtung und in einem Musterdaten-Register;
- - Auslesen der in der RAM-Speichervorrichtung gespeicherten Musterdaten in ein Musterregister über einen ersten Datenweg;
- - Vergleichen der im Datenregister gespeicherten Daten mit den in dem Musterdaten-Register gespeicherten Musterdaten über einen zweiten Datenweg; und
- - Erzeugen eines Merker-Signals, welches das Ergebnis des Vergleiches anzeigt, und Liefern des Merker-Signals an einen Pufferspeicher über ein dritten Datenweg.
Das erfindungsgemäße Verfahren zum Testen einer RAM-
Speichervorrichtung bietet eine Vielzahl beträchtlicher
Vorteile:
Dadurch, daß interne serielle Datenwege verwendet werden,
wird vermieden, daß ein Großteil der Chip-Fläche der
Speichervorrichtung von Datenleitungen der Testeinrichtung
belegt wird. Die Daten einer vollständigen Zeile der
Speichervorrichtung können seriell ausgelesen werden und
anschließend gleichzeitig mit den entsprechenden Musterdaten
verglichen werden, so daß das Ergebnis, ob die in dem
Datenregister enthaltenen Daten mit den Musterdaten
übereinstimmen, in kürzester Zeit zur Verfügung steht.
Vorteilhafte Weiterbildungen der Erfindung
sind in den Unteransprüchen angegeben.
In den Zeichnungen zeigen:
Fig. 1 eine Ablaufdarstellung zur Erläuterung des
bekannten Prüfverfahrens für ein RAM;
Fig. 2 ein Blockschaltbild einer erfindungsgemäßen
Ausbildungsform; und
Fig. 3 eine Ablaufdarstellung zur Erläuterung eines
erfindungsgemäßen Prüfverfahrens für ein RAM.
Es wird auf die ausführliche Beschreibung bevorzugter
Ausführungsformen in Verbindung mit den anliegenden
Zeichnungen Bezug genommen.
Fig. 2 ist ein Blockschaltbild einer erfindungsgemäßen
Ausführungsform. Die Erfindung umfaßt ein hochintegriertes
RAM 1 als Speichervorrichtung, ein Datenregister 3, das mit
dem RAM 1 über einen ersten Weg 2 verbunden ist, einen
Leseverstärker 4 zur Verstärkung des Ausgangs des
Datenregisters 3, einen Zwischenspeicher 5 zur Aufnahme des
Ausgangs des Leseverstärkers 4, ein Musterregister 7, das
über einen zweiten Weg 6 zwischen den Leseverstärker 4 und
den Zwischenspeicher 5 geschaltet ist, um die über den
zweiten Weg 6 gelieferten Daten mit den Musterdaten zu
vergleichen, und einen dritten Weg 9 zur Lieferung eines
Vergleichsausgangs-Merkers eines Komparators 8, der mit dem
Musterregister 7 und dem Zwischenspeicher 5 verbunden ist.
Dabei stellt PD Musterdaten dar, die sowohl am RAM 1 und am
Musterregister 7 eingeschrieben werden.
Die Erfindung mit einem derartigen Aufbau wird in
Verbindung mit der Ablaufdarstellung der Fig. 3 erläutert.
Zunächst werden der Stromversorgungszustand und die
Vorbereitung für den Datentest in einer Startroutine P11
geprüft und falls sie als normal befunden werden, wird eine
Routine P12 für den Prüfzyklus durchgeführt. In der Routine
P12 ist ein Programm für eine schnelle RAM-Prüfung geladen
und wird entsprechend der Programmfolge durchgeführt.
Die nächste Routine P13 führt den Prüfmuster-Eingabezyklus
durch, um die Musterdaten PD sowohl im RAM 1 und im
Musterregister 7 zu speichern.
Anschließend führt eine Routine P14 den
Datenüberführungszyklus durch, so daß die Daten im
Datenregister 3 über den ersten Weg 2 gespeichert werden.
Das Datenregister 3 besteht aus selbsthaltenden Schaltern,
um die Daten für seriellen Zugriff zu halten. In der
nächsten Routine P15 werden die Daten dem Musterregister 7
zum Vergleich der Daten mit den Musterdaten überführt, und
die gehaltenen Daten im Datenregister 3 werden durch den
Leseverstärker 4 verstärkt und dem Zwischenspeicher 5
zugeführt.
Ferner werden die Daten im Musterregister 7 über den
zweiten Weg 6 gespeichert. Das Musterregister 7 vergleicht
die Ausgangsdaten des Datenregisters 3 mit den einleitend
gespeicherten Musterdaten PD für eine eingebaute Prüfung
unter Verwendung des Komparators 8. Zu diesem Zeitpunkt
wird in einer Routine P16 geprüft, ob alle die durch den
zweiten Weg gelieferten Daten vollständig im Musterregister
7 gespeichert oder nicht gespeichert sind. Sind die Daten
nicht vollständig im Musterregister 7 gespeichert, so geht
das Programm zu einer Routine P17, um den Zähler zu
erhöhen. Anschließend wird der Betrieb der Routine P15
wiederholt durchgeführt, um alle zu vergleichenden Daten im
Musterregister 7 zu speichern.
Sind alle zu vergleichenden Daten vollständig im
Musterregister 7 gespeichert, so werden die Routinen P18
und P20 durchgeführt. Die Routine P18 wird durchgeführt, um
festzustellen, ob alle im RAM 1 gespeicherten Daten in das
Datenregister 3 eingegeben wurden. Falls die Überführung
beendet wurde, wird die Zeilenadresse in einer Routine P19
erhöht, um die im RAM 1 gespeicherten Daten über eine
Zeilenadresseneinheit im Datenregister 3 zu speichern.
Ferner wird der Vergleich zwischen den vergleichenden Daten
des Musterregisters 7 und den Ausgangsmusterdaten vom
Komparator 8 in der Routine P20 durchgeführt. Ein Merker
wird entsprechend dem Vergleichsergebnis zwischen den
beiden Datensätzen erzeugt und in einer Routine P21 dem
dritten Weg 9 geliefert. Die Daten werden daher in der
Routine P22 geliefert.
Nachdem das Musterregister 7 den Vergleichsvorgang zwischen
den Musterdaten und den über den zweiten Weg 6 überführten
Daten beendet hat, werden neue Daten zwecks Vergleich
empfangen. Zu diesem Zeitpunkt wird der Merker, der meldet,
ob die beiden Datensätze übereinstimmen oder nicht
übereinstimmen, über den dritten Weg 9 als Logiksignal
erzeugt, so daß entweder ein Normalzustand oder ein
Fehlerzustand der Daten ermittelt wird.
Insbesondere speichert die Erfindung Daten im Datenregister
3 über den seriellen Datenweg mittels einer
Zeilenadresseneinheit unter Verwendung der Routine P18,
wodurch die Datenverarbeitungszeit verbessert wird, weil
kein Gebrauch der zusätzlichen Spaltenadresse erfolgt.
Ferner verhindert die Erfindung eine Erhöhung der Chip-
Größe als Folge einer hohen Integration, da serielle
Datenwege verwendet werden. Schließlich kann eine Prüfung
beliebiger Daten unter Verwendung des internen
Musterregisters durchgeführt werden und durch das serielle
Zutrittsverfahren wird eine schnelle RAM-Prüfung möglich.
Eine Erläuterung der verringerten Zeitspanne für die RAM-
Prüfung folgt:
Im üblichen Fall bei einer Verwendung von vier paralleler Wege für ein 1M DRAM, wird die verwendete Zeit wie folgt berechnet:
1M × 200 ns (Zykluszeit)/4 = 0,05 sec.
Im üblichen Fall bei einer Verwendung von vier paralleler Wege für ein 1M DRAM, wird die verwendete Zeit wie folgt berechnet:
1M × 200 ns (Zykluszeit)/4 = 0,05 sec.
Erfindungsgemäß wird die Zeitspanne von 1M × (serielle
Zykluszeit)/4 + 2K × 200 ns (Daten-Umsetzungszyklus) =
0,008 sec. Damit wird die Prüfzeit stärker beim parallelen
Prüfsystem verringert.
Wie vorstehend erläutert wurde, kann die Erfindung den
Normalzustand oder Fehlerzustand der Speichervorrichtung
durch Vergleich der über den ersten, zweiten und dritten
Datenweg gelieferten Zugangsdaten mit den Musterdaten des
Musterregisters 7 überprüfen.
Ferner kann die Erfindung nicht nur die Erhöhung der Chip-
Größe der Speichervorrichtung verhindern, sondern auch eine
mit hoher Geschwindigkeit erfolgende RAM-Prüfung erzielen.
Darüber hinaus ist erfindungsgemäß eine Selbstprüfung durch
Vergleich mit einem beliebigen Prüfmuster möglich.
Claims (3)
1. Verfahren zum Testen einer RAM-Speichervorrichtung mit internen
seriellen Datenwegen, mit den Schritten:
- - Speichern von Musterdaten in der RAM-Speichervorrichtung (1) und in einem Musterdaten-Register (7);
- - Auslesen der in der RAM-Speichervorrichtung (1) gespeicherten Musterdaten in ein Datenregister (3) über einen ersten Daten weg;
- - Vergleichen der in dem Datenregister (3) gespeicherten Daten mit den in dem Musterdaten-Register (7) gespeicherten Muster daten über einen zweiten Datenweg; und
- - Erzeugen eines Merker-Signals, welches das Ergebnis des Ver gleiches anzeigt, und Liefern des Merker-Signals an einen Puf ferspeicher (5) über einen dritten Datenweg.
2. Verfahren nach Anspruch 1, gekennzeichnet durch
Bestimmen, ob nach dem Liefern des Merker-Signales an den Puffer speicher (5) über den dritten Datenweg sich noch Daten in der RAM-Speichervorrichtung befinden, und
Bestimmen, ob alle gespeicherten Daten im Datenregister (3) ge speichert sind, falls sich noch Daten in der RAM-Speichervorrich tung (1) befinden.
Bestimmen, ob nach dem Liefern des Merker-Signales an den Puffer speicher (5) über den dritten Datenweg sich noch Daten in der RAM-Speichervorrichtung befinden, und
Bestimmen, ob alle gespeicherten Daten im Datenregister (3) ge speichert sind, falls sich noch Daten in der RAM-Speichervorrich tung (1) befinden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß, nachdem
festgestellt wurde, daß alle gespeicherten Daten im Datenregister
(3) gespeichert sind, nächste Daten aus der RAM-Speichervorrich
tung zum Vergleich mit den Musterdaten gelesen werden.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019890008001A KR920001079B1 (ko) | 1989-06-10 | 1989-06-10 | 직렬데이타 통로가 내장된 메모리소자의 테스트방법 |
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---|---|
DE4018438A1 DE4018438A1 (de) | 1991-01-24 |
DE4018438C2 true DE4018438C2 (de) | 1995-10-19 |
Family
ID=19286969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4018438A Expired - Fee Related DE4018438C2 (de) | 1989-06-10 | 1990-06-08 | Verfahren zum Testen einer RAM-Speichervorrichtung mit internen seriellen Datenwegen |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPH0312099A (de) |
KR (1) | KR920001079B1 (de) |
DE (1) | DE4018438C2 (de) |
GB (1) | GB2235074A (de) |
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- 1990-06-08 DE DE4018438A patent/DE4018438C2/de not_active Expired - Fee Related
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