DE10231680B4 - Integrierter Speicher - Google Patents
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Abstract
Integrierter Speicher
– mit Befehlsanschlüssen (10) zum Empfang von Befehlssignalen (CS, RAS, CAS, WE) in einem Normalbetrieb und in einem Testbetrieb des Speichers,
– mit einem Signalanschluß (20) zum Empfang eines weiteren, zu den Befehlssignalen unterschiedlichen Signals (CKE),
– mit mehreren Registern (YA – YD), die zur Speicherung von Datenmustern oder Datentopologien zur Verwendung in dem Testbetrieb des Speichers vorgesehen sind und in dem Testbetrieb zum Auslesen der Datenmuster oder Datentopologien aus den Registern ausgewählt werden,
– mit einer Register-Decoderschaltung (REGDEC) zur Auswahl der Register (YA – YD), wobei Eingänge (21, 22) der Register-Decoderschaltung mit den Befehlsanschlüssen (10) und mit dem Signalanschluß (20) zum Zwecke der Auswahl der Register in dem Testbetrieb verbindbar sind.
– mit Befehlsanschlüssen (10) zum Empfang von Befehlssignalen (CS, RAS, CAS, WE) in einem Normalbetrieb und in einem Testbetrieb des Speichers,
– mit einem Signalanschluß (20) zum Empfang eines weiteren, zu den Befehlssignalen unterschiedlichen Signals (CKE),
– mit mehreren Registern (YA – YD), die zur Speicherung von Datenmustern oder Datentopologien zur Verwendung in dem Testbetrieb des Speichers vorgesehen sind und in dem Testbetrieb zum Auslesen der Datenmuster oder Datentopologien aus den Registern ausgewählt werden,
– mit einer Register-Decoderschaltung (REGDEC) zur Auswahl der Register (YA – YD), wobei Eingänge (21, 22) der Register-Decoderschaltung mit den Befehlsanschlüssen (10) und mit dem Signalanschluß (20) zum Zwecke der Auswahl der Register in dem Testbetrieb verbindbar sind.
Description
- Die vorliegende Erfindung betrifft einen integrierten Speicher mit mehreren Registern, die zur Speicherung von Datenmustern oder Datentopologien zur Verwendung in einem Testbetrieb des Speichers vorgesehen sind und in dem Testbetrieb zum Auslesen der Datenmuster oder Datentopologien aus den Registern ausgewählt werden.
- Im Zuge der Herstellung von integrierten Speichern werden diese im allgemeinen wenigstens einem Funktionstest unterzogen, in dem die Funktionsfähigkeit des getesteten integrierten Speichers überprüft wird. Dabei wird der integrierte Speicher oder eine Teilschaltung des Speichers beispielsweise mit einer externen Prüfeinrichtung geprüft, die Testinformationen erzeugt und den Funktionstest durchführt bzw. steuert.
- Beispielsweise wird der Speicher zur Überprüfung von Speicherzellen hinsichtlich deren Funktionsfähigkeit einem Speicherzellentest unterzogen. Während eines solchen Testbetriebs zur Überprüfung der Speicherzellen werden Testdaten in jede einzelne Speicherzelle eingeschrieben und wieder ausgelesen. Hierzu werden im allgemeinen bestimmte, festgelegte Datenmuster oder Datentopologien, die in die Speicherzellen eingeschrieben und wieder ausgelesen werden, verwendet. Ein Vergleich zwischen den eingeschriebenen und wieder ausgelesenen Daten gibt Aufschluß darüber, ob ein Funktionsfehler der geprüften Speicherzellen vorliegt.
- Mit der Fortentwicklung von integrierten Speichern und damit verbundenen steigenden Speicherkapazitäten ergibt sich im allgemeinen zunehmend das Problem, daß die Testzeiten pro Speicher ansteigen. Ein Hauptziel bei der Herstellung von integrierten Speichern ist es, Speicher bestimmter Größe kosteneffizienter herzustellen, d. h. die Herstellungskosten pro Speicherchip zu minimieren. Ein erheblicher Teil der Herstellungskosten entfällt auf die mit den Speichertests verbundenen Testkosten, die im allgemeinen proportional mit der benötigten Testzeit pro Wafer bzw. pro Speicherchip ansteigen. Es ist deshalb von großem Interesse, die Testzeit zum Test von Speicherchips zu minimieren.
- Die Testzeit wird im allgemeinen bestimmt durch die Anzahl der verwendeten Tests pro Speicherchip, die Parallelität, d. h. die Anzahl der Chips, die gleichzeitig getestet werden, sowie durch die Testgeschwindigkeit. Der Erhöhung von Parallelität und Testgeschwindigkeit ist jedoch insbesondere aufgrund von Limitierungen in der eingesetzten Hardware von Testsystemen und aufgrund der begrenzten Anzahl von Treiber-Pins von Testsystemen eine obere Grenze gesetzt, die bei heutigen Speichergrößen nahezu immer voll ausgeschöpft wird.
- In einer diesbezüglich bevorzugt angewandten Testanordnung erzeugt der zu testende Speicherchip alle beim Funktionstest verwendeten Testdaten selbst. Bei einer derartigen Testanordnung wird das Einlesen der Datenmuster bzw. Datentopologien in den Speicher und der Vergleich der ausgelesenen Testdaten mit den eingelesenen Datenmustern vom Speicherchip selbst durchgeführt. Eine derartige Testanordnung erfordert eine vergleichsweise geringe Transferleistung des Testsystems und eine vergleichsweise geringe Anzahl von benötigten Anschluß-Pins, so daß eine relativ hohe Parallelität beim Testbetrieb erzielt werden kann. In diesem Fall erhält das Testsystem vom Speicherchip nur noch eine sogenannte Pass-/Fail-Information.
- Die in einer derartigen Testanordnung verwendeten Datenmuster bzw. Datentopologien werden in internen Registern des Speichers gespeichert. In dem Testbetrieb des Speichers werden diese Register zum Auslesen der Datenmuster oder Datentopologien aus den Registern ausgewählt. Bisher ist es hierbei im allgemeinen üblich, zwei derart vorgesehene Register über ein externes Anschluß-Pin zu adressieren. Hierzu wird beispiels weise das sogenannte Clock-Enable-Pin CKE verwendet. Aufgrund der zunehmenden Komplexität von Speichern und des Testbetriebs ist es wünschenswert, mehrere Register zur Speicherung von Datenmustern oder Datentopologien auf dem Speicher vorzusehen. Zur Adressierung zusätzlicher Register wären weitere externe Anschluß-Pins notwendig, was jedoch aufgrund der oben erwähnten Überlegungen zur Verringerung der Testkosten im allgemeinen nicht wünschenswert ist.
- In
US 5 640 509 ist ein Verfahren und eine Schaltungsanordnung für einen Selbst-Test in einem Speicher beschrieben. Die Schaltungsanordnung weist mehrere Register auf, die mit Testdaten und Befehlssequenzen programmiert werden, um einen Selbst-Test im Speicher auszuführen. Die gespeicherte Befehlssequenz wird abgerufen, so daß der Selbst-Test durchgeführt wird und die Testergebnisse überprüft werden. Die Register werden über eine Auswahlschaltung in dem Testbetrieb zum Auslesen der Datenmuster und der Befehlssequenz ausgewählt. - Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher der eingangs genannten Art anzugeben, bei dem eine erhöhte Anzahl von Registern, die zur Speicherung von Datenmustern oder Datentopologien zur Verwendung in einem Testbetrieb des Speichers vorgesehen sind, ohne Verwendung eines zusätzlichen externen Anschluß-Pins von einem externen Testsystem adressiert werden kann.
- Diese Aufgabe wird gelöst durch einen integrierten Speicher gemäß Patentanspruch 1.
- Der erfindungsgemäße integrierte Speicher weist Befehlsanschlüsse zum Empfang von Befehlssignalen auf, die sowohl in einem Normalbetrieb des Speichers als auch in einem Testbetrieb des Speichers zur Steuerung des Betriebs des Speichers empfangen werden. In einem Normalbetrieb des Speichers werden die Befehlssignale beispielsweise von einem Memory Controller bereitgestellt, in einem Testbetrieb des Speichers von einem angeschlossenen Testsystem. Weiterhin weist der Speicher einen Signalanschluß zum Empfang eines weiteren, zu den Befehlssignalen unterschiedlichen Signals auf. Dieser Signalanschluß empfängt beispielsweise in einem Normalbetrieb des Speichers ein Takt-Aktivierungssignal (sogenanntes Clock-Enable-Signal). Der Speicher weist ferner mehrere Register auf, die zur Speicherung von Datenmustern oder Datentopologien zur Verwendung in dem Testbetrieb des Speichers vorgesehen sind. Die Register werden in dem Testbetrieb zum Auslesen der Datenmuster oder Datentopologien aus den Registern ausge wählt. Weiterhin ist eine Register-Decoderschaltung zur Auswahl dieser Register vorgesehen, wobei Eingänge der Register-Decoderschaltung mit den Befehlsanschlüssen und mit dem Signalanschluß zum Zwecke der Auswahl der Register in dem Testbetrieb verbindbar sind.
- Mit der Erfindung ist es vorteilhaft ermöglicht, daß mittels nur eines Signalanschlusses, beispielsweise zum Empfang eines Clock-Enable-Signals, in Kombination mit den Befehlsanschlüssen, die zur Steuerung des Testbetriebs ohnehin mit dem Testsystem zu verbinden sind, zusätzliche Befehle für den Testbetrieb erzeugt werden können und in Verbindung damit eine erhöhte Anzahl an Registern für den Testbetrieb adressiert werden kann. Damit wird vorteilhaft vermieden, daß zur Adressierung der Register ein zusätzliches externes Anschluß-Pin mit dem Testsystem zu verbinden ist.
- In einer vorteilhaften Ausführungsform der Erfindung weist der Speicher einen Befehlsdecoder auf, wobei Eingänge des Befehlsdecoders mit den Befehlsanschlüssen zum Empfang der Befehlssignale und mit dem Signalanschluß verbindbar sind. Der Befehlsdecoder erzeugt einen Befehl sowohl im Testbetrieb des Speichers als auch in dessen Normalbetrieb. Bei einem ersten Zustand des an dem Signalanschluß anliegenden Signals wird ein Befehl abhängig von den Befehlssignalen für den Testbetrieb generiert. Bei einem zweiten Zustand des an dem Signalanschluß anliegenden Signals wird abhängig von den Befehlssignalen ein Befehl für den Normalbetrieb erzeugt. Durch die Register-Decoderschaltung wird im Testbetrieb das zu dem jeweiligen Befehl zugehörige Register, in dem das jeweils benötigte Datenmuster gespeichert ist, ausgewählt.
- Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
- Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert.
- Hierbei zeigen
-
1 eine vorteilhafte Ausführungsform eines erfindungsgemäßen integrierten Speichers, -
2 eine beispielhafte Kommando-Wahrheitstabelle mit der zugehörigen Register-Adressierung. - Der in der
1 gezeigte Speicher1 weist für den externen Anschluß Befehlsanschlüsse10 auf, an denen Befehlssignale CS, RAS, CAS und WE in einem Normalbetrieb und in einem Testbetrieb des Speichers empfangen werden. Diese Befehlssignale werden in dem Normalbetrieb beispielsweise von einem Memory Controller bereitgestellt, in dem Testbetrieb des Speichers von einem angeschlossenen Testsystem. Weiterhin weist der Speicher1 einen Signalanschluß 20 zum Empfang eines in dem Normalbetrieb des Speichers verwendeten Takt-Aktivierungssignals (Clock-Enable-Signal) CKE auf. Weiterhin sind im vorliegenden Ausführungsbeispiel vier Register YA, YB, YC, YD vorgesehen, die zur Speicherung von Datenmustern oder Datentopologien vorgesehen sind, die in dem Testbetrieb des Speichers zur Durchführung eines Funktionstests von Speicherzellen Verwendung finden. Eine Register-Decoderschaltung REGDEC dient zur Auswahl der Register YA bis YD. Hierbei sind Eingänge21 und22 der Register-Decoderschaltung REGDEC mit den Befehlsanschlüssen10 bzw. mit dem Signalanschluß20 zum Zwecke der Auswahl der Register in dem Testbetrieb verbunden. - Ferner weist der Speicher einen Befehlsdecoder CMDDEC auf, dessen Eingänge
11 und12 mit den Befehlsanschlüssen10 zum Empfang der Befehlssignale bzw. mit dem Signalanschluß20 verbindbar sind. Dabei ist der Signalanschluß20 über das Testmodussignal TM mittels der Decoderschaltung CKEDEC umschaltbar mit den Eingängen12 und22 des Befehlsdecoders bzw. der Register-Decoderschaltung verbunden. Für den Fall der Verwendung des Signalanschlusses20 im Testbetrieb wird der interne Anschluß CKEINT durch die Decoderschaltung CKEDEC auf "high" gelegt. Damit kann der Signalanschluß20 in Kombination mit den vier Befehlsanschlüssen10 zur Erzeugung von insbesondere acht zusätzlichen Befehlen verwendet werden. Damit können die vier unabhängigen Register YA bis YD zum Schreiben und Lesen der Datenmuster im Testbetrieb adressiert werden, ohne daß hierzu etwa ein zusätzlicher externer Anschluß-Pin benötigt wird. - Beim Speicher
1 gemäß der1 werden im Testbetrieb Speicherzellen MC, die im Speicherkern M entlang von Wortleitungen WL und Bitleitungen BL angeordnet sind, auf ihre Funktionsfähigkeit hin geprüft. Hierzu werden die in den Registern YA bis YD gespeicherten Datenmuster, gesteuert durch die internen Befehlssignale CMD des Befehlsdecoders CMDDEC, in den Speicherkern M eingelesen und ausgelesene Testdaten mit Solldaten verglichen. - Eine beispielhafte Kommando-Wahrheitstabelle mit der zugehörigen Register-Adressierung ist in der Tabelle nach
2 dargestellt. Hierbei bedeutet der Befehl Deselect (NOP), daß der Speicherchip von extern nicht angesprochen wird. Der Befehl "No Operation (NOP)" repräsentiert ein nicht belegtes Kommando. Durch den Befehl "Active" wird eine ausgewählte Speicherbank selektiert und die anzusprechende Wortleitung aktiviert. Diese Aktion wird insbesondere zu Beginn des Speicherzugriffs durchgeführt. Durch die Befehle "RDA" bis "RDD" werden im Testbetrieb die jeweils anzusprechenden Speicherbänke selektiert sowie die entsprechenden Bitleitungen (Spalten) zum Auslesen von Datensignalen. Ebenso wird das zugehörige Register YA bis YD zum Auslesen des entsprechenden Datenmusters angesprochen sowie ein Lese-Burst gestartet. Die Befehle "WRA" bis "WRD" sind hierzu analoge Befehle in Bezug auf einen Schreib-Burst. Durch den Befehl "Burst Terminate" wird der jeweilige Burst-Zugriff beendet. Mit dem Befehl "Precharge" werden Bitleitungen vorgeladen. Der Befehl "Auto Refresh or Self-Refresh" dient zur Durchführung eines soge nannten Refresh-Betriebs zur Auffrischung des Inhalts der Speicherzellen. Mit dem "Mode Register Set"-Befehl wird das sogenannte Mode Register des Speichers gesetzt, insbesondere die sogenannte CAS-Latency programmiert. Die Kommandos "Write" und "Read" repräsentieren einen Schreib- beziehungsweise Lesebefehl. - Die beschriebenen Befehle werden zum einen Teil in einem Normalbetrieb des Speichers (CKE = "H") und zum anderen Teil in dem Testbetrieb des Speichers (CKE = "L") generiert. Hierbei erzeugt also der Befehlsdecoder bei dem Zustand des Signals CKE = "L" abhängig von den Befehlssignalen CS, RAS, CAS, WE interne Befehle CMD für den Testbetrieb des Speichers. Bei einem Zustand des Signals CKE = "H" erzeugt der Befehlsdecoder abhängig von den Befehlssignalen interne Befehle CMD für den Normalbetrieb des Speichers. Hierbei wird durch die Register-Decoderschaltung REGDEC im Testbetrieb das zu dem jeweiligen Befehl zugehörige Register YA bis YD ausgewählt, der interne Anschluß CKEINT wird durch die Decoderschaltung CKEDEC auf "high" gelegt.
-
- 1
- integrierter Speicher
- 10
- Befehlsanschlüsse
- 11, 12
- Eingang
- 20
- Signalanschluß
- 21, 22
- Eingang
- CMDDEC
- Befehlsdecoder
- REGDEC
- Register-Decoderschaltung
- CKEDEC
- Decoder
- TM
- Testmodussignal
- CKEINT
- interner Anschluß
- YA bis YD
- Register
- CKE
- Takt-Aktivierungssignal
- CMD
- interner Befehl
- M
- Speicherkern
- MC
- Speicherzelle
- WL
- Wortleitung
- BL
- Bitleitung
Claims (5)
- Integrierter Speicher – mit Befehlsanschlüssen (
10 ) zum Empfang von Befehlssignalen (CS, RAS, CAS, WE) in einem Normalbetrieb und in einem Testbetrieb des Speichers, – mit einem Signalanschluß (20 ) zum Empfang eines weiteren, zu den Befehlssignalen unterschiedlichen Signals (CKE), – mit mehreren Registern (YA – YD), die zur Speicherung von Datenmustern oder Datentopologien zur Verwendung in dem Testbetrieb des Speichers vorgesehen sind und in dem Testbetrieb zum Auslesen der Datenmuster oder Datentopologien aus den Registern ausgewählt werden, – mit einer Register-Decoderschaltung (REGDEC) zur Auswahl der Register (YA – YD), wobei Eingänge (21 ,22 ) der Register-Decoderschaltung mit den Befehlsanschlüssen (10 ) und mit dem Signalanschluß (20 ) zum Zwecke der Auswahl der Register in dem Testbetrieb verbindbar sind. - Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß – der Speicher einen Befehlsdecoder (CMDDEC) aufweist, wobei Eingänge (
11 ,12 ) des Befehlsdecoders mit den Befehlsanschlüssen (10 ) zum Empfang der Befehlssignale und mit dem Signalanschluß (20 ) verbindbar sind, – der Befehlsdecoder bei einem ersten Zustand (L) eines an dem Signalanschluß anliegenden Signals (CKE) abhängig von den Befehlssignalen einen Befehl (CMD) für den Testbetrieb des Speichers generiert, – der Befehlsdecoder bei einem zweiten Zustand (H) des an dem Signalanschluß anliegenden Signals (CKE) abhängig von den Befehlssignalen einen Befehl (CMD) für den Normalbetrieb des Speichers generiert, – durch die Register-Decoderschaltung (REGDEC) im Testbetrieb das zu dem jeweiligen Befehl zugehörige Register (YA – YD) ausgewählt wird. - Integrierter Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der Signalanschluß (
20 ) über ein Testmodussignal (TM) umschaltbar mit einem der Eingänge (12 ,22 ) der Register-Decoderschaltung und des Befehlsdecoders verbunden ist. - Integrierter Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Signalanschluß (
20 ) in einem Normalbetrieb des Speichers ein Takt-Aktivierungssignal (CKE) empfängt. - Integrierter Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Speicher eine Anzahl von vier Registern (YA – YD) aufweist und die Eingänge (
21 ,22 ) der Register-Decoderschaltung mit vier Befehlsanschlüssen (10 ) und mit dem Signalanschluß (20 ) zum Zwecke der Auswahl der Register in dem Testbetrieb verbindbar sind.
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