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Die vorliegende Erfindung betrifft
einen integrierten Speicher mit mehreren Speicherzellenfeldern,
die jeweils Wortleitungen zur Auswahl von Speicherzellen und Bitleitungen
zum Auslesen oder Schreiben von Datensignalen der Speicherzellen aufweisen,
sowie ein Verfahren zum Betrieb des integrierten Speichers.
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Ein integrierter Speicher weist im
allgemeinen ein oder mehrere Speicherzellenfelder auf, die jeweils
Bitleitungen und Wortleitungen umfassen. Die Speicherzellen sind
dabei in Kreuzungspunkten der Bitleitungen und Wortleitungen angeordnet.
Die Speicherzellen sind jeweils mit einer der Wortleitungen verbunden.
Zur Auswahl werden beispielsweise bei einem DRAM-Speicher Auswahltransistoren
von Speicherzellen durch eine aktivierte Wortleitung leitend geschaltet,
wodurch im Anschluß ein
Auslesen oder Schreiben eines Datensignals einer entsprechenden
ausgewählten
Speicherzelle erfolgen kann. Die ausgewählte Speicherzelle ist dazu über den Auswahltransistor
mit einer der Bitleitungen verbunden, über die das entsprechende Datensignal
ausgelesen bzw. eingeschrieben wird.
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Für
einen Speicherzellenzugriff werden üblicherweise mehrere Speicherzellen
innerhalb eines Zugriffszyklus ausgelesen oder beschrieben. Beispielsweise
werden eine Anzahl oder alle Speicherzellen entlang einer aktivierten
Wortleitung ausgelesen oder beschrieben. Ein solcher Speicherzellenzugriff
wird im allgemeinen als sog. Burst bezeichnet, die Anzahl der ausgewählten Speicherzellen
bzw. die Anzahl der auszuführenden
Auslese- oder Schreibschritte innerhalb eines Zugriffszyklus als
Burstlänge. Bei
Zugriffsbeginn wird eine Anfangsadresse an den Speicher angelegt,
der Zugriff auf die innerhalb eines Bursts anzusprechenden Speicherzellen
intern gesteuert, ohne jeweils eine neue Adresse an den Speicher
anzulegen.
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Die Burstlänge wird üblicherweise in einem sog.
Moderegister programmiert. In einem Zugriffszyklus wird ein jeweiliger
Decoder, der einem Speicherzellenfeld zugeordnet ist, zur Auswahl
einer Wortleitung und einer Anzahl von Bitleitungen (abhängig von der
Burstlänge)
angesprochen. Es werden vom Decoder die Aktionen Aktivieren, Lesen
oder Schreiben und Vorladen durchgeführt bzw. die betreffende Wortleitung
und betreffenden Bitleitungen dafür ausgewählt. Nach einem solchen Zugriff
wird für
einen neuen Speicherzellenzugriff eine neue Wortleitung adressiert
und die beschriebenen Aktionen jeweils neu durchgeführt. Damit
ist eine Burstlänge
im allgemeinen auf die Länge
der ausgewählten
Wortleitung, die sog. Page-Länge des
Speichers, beschränkt.
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In "Synchrone Spitzenleistung (Teil 1)" von Marc Haberland
in: Design & Elektronik
21 vom 15. Oktober 1996, Seiten 59–61 ist eine interne Funktionsweise
eines SDRAM-Speichers mit zwei Speicherbänken beschrieben. Gemeinsame
Adreß- und
Datenleitungen ermöglichen
die Adressierung beziehungsweise den Datenfluß der beiden Speicherbänke. Es
wird zunächst
auf einer Speicherbank ein Lesevorgang mit einer Burst-Länge von
vier Datenworten und anschließend
auf einer anderen Speicherbank ebenfalls ein Lesevorgang gleicher Burst-Länge durchgeführt. Ein
Schreibbefehl startet einen Schreibvorgang, ein Befehl BST stoppt
einen sogenannten Full Page Burst beim Auslesen.
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In "Burst EDO – a new DRAM standard" von Paul Watkins,
in: Electronic Engineering, Juni 1995, Seiten 89 und 90 ist eine
Funktionsweise eines Burst-EDO-Speichers beschrieben, bei dem ein Schreib-Burst
durch Zurücknahme
eines Schreib-Aktivierungssignals
terminiert wird.
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In Intel MCS – 80/85 Familiy User's Manual, Oktober
1979, Seiten 6–32
bis 6–36
ist ein Intel SRAM und dessen grundlegende Funktionalität beschrieben.
Es ist eine Steuerschaltung gezeigt, der unter anderem ein Lesebefehl
und Schreibbefehl zugeführt
wird, und die ein Datenbus-Buffer für ein Auslesen oder Schreiben
von Daten des Speichers ansteuert. Ein Adreß-Latch dient zur Zuführung von Adressen an einen
XY-Decoder.
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Die Aufgabe der vorliegenden Erfindung
ist es, einen integrierten Speicher der eingangs genannten Art anzugeben,
bei dem eine vergleichsweise große variable Burstlänge des
Speichers einstellbar ist.
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Weiterhin ist es Aufgabe der vorliegenden Erfindung,
ein Verfahren zum Betrieb eines Speichers der eingangs genannten
Art anzugeben, das bei einem Speicherzellenzugriff eine vergleichsweise große variable
Burstlänge
des Speichers ermöglicht.
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Die Aufgabe betreffend den integrierten Speicher
wird gelöst
durch einen integrierten Speicher der eingangs genannten Art, bei
dem den Speicherzellenfeldern jeweils ein Decoder zur Auswahl von
Bitleitungen und Wortleitungen zugeordnet ist, mit einer Steuerschaltung,
die mit den jeweiligen Decodern der Speicherzellenfelder und mit
einem Anschluß für einen
Lesebefehl oder einen Schreibbefehl verbunden ist, bei dem für einen
Speicherzellenzugriff durch die Steuerschaltung abhängig von
einem Zustand des Lesebefehls oder Schreibbefehls erste Steuersignale
zur Ansteuerung des Decoders eines der Speicherzellenfelder und
zweite Steuersignale zur Ansteuerung des Decoders eines weiteren der
Speicherzellenfelder innerhalb eines Zugriffszyklus erzeugbar sind,
und bei dem die Erzeugung der Steuersignale durch die Steuerschaltung
vom Lesebefehl oder Schreibbefehl terminiert ist.
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Die Aufgabe betreffend das Verfahren
wird gelöst
durch ein Verfahren zum Betrieb eines integrierten Speichers mit
mehreren Speicherzellenfeldern, die jeweils Wortleitungen zur Auswahl
von Speicherzellen und Bitleitungen zum Auslesen oder Schreiben
von Datensignalen der Speicherzellen aufweisen, bei dem ein Schreibbefehl
oder Lesebefehl mit einem aktiven Zustand erzeugt wird zum Auslösen eines
Zugriffszyklus für
einen Speicherzellenzugriff, bei dem für einen Speicherzellenzugriff
innerhalb des Zugriffszyklus jeweilige Decoder der Speicherzellenfelder
angesteuert und Daten jedes der Speicherzellenfelder nacheinander
ausgelesen oder eingeschrieben werden, solange der Lesebefehl oder Schreibbefehl
im aktiven Zustand verbleibt.
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Mit der Erfindung ist es ermöglicht,
für einen Speicherzellenzugriff
vergleichsweise große
Burstlängen
des Speichers einzustellen. Es werden dazu mehrere Speicherzellenfelder,
beispielsweise in Form von Speicherbänken, vorgesehen, welche in
einem sog. Multi-Speicherbank-Betrieb angesteuert werden. Hierdurch
ist es ermöglicht,
einen Burst über alle
Speicherzellenfelder des integrierten Speichers durchzuführen. Mit
dieser Funktionalität
können
im Prinzip nahezu beliebig lange Bursts durchgeführt werden. Der jeweilige Lesebefehl
oder Schreibbefehl wird dazu benutzt, um die Burstlänge zu bestimmen. Dies
wird dadurch erreicht, indem die Daten jedes der Speicherzellenfelder
nacheinander ausgelesen oder eingeschrieben werden, solange der
Lesebefehl oder Schreibbefehl im aktiven Zustand verbleibt. Sobald
der Lesebefehl oder Schreibbefehl in einen inaktiven Zustand übergeht,
ist der jeweilige Burst beendet. Dementsprechend ist die Steuerschal tung
mit dem Anschluß für den Lesebefehl
oder den Schreibbefehl verbunden, so daß der Steuerschaltung angezeigt
werden kann, wenn der Lese- oder Schreibzugriff beendet ist. In
diesem Fall wird die Erzeugung der Steuersignale zur Ansteuerung
der jeweiligen Decoder beendet.
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In einer Ausführungsform des integrierten Speichers
enthält
die Steuerschaltung eine Zählerschaltung,
die durch den Schreibbefehl oder Lesebefehl ansteuerbar ist. Beispielsweise
werden durch die Zählerschaltung
die zweiten Steuersignale sequentiell nach den ersten Steuersignalen
erzeugt. Es wird also zuerst ein Burst an einem der Speicherzellenfelder
durchgeführt,
bevor der Burst an einem weiteren Speicherzellenfeld fortgesetzt
wird.
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Alternativ dazu ist es möglich, daß die Zählerschaltung
die ersten Steuersignale und zweiten Steuersignale alternierend
erzeugt. Es wird auf die Speicherzellenfelder somit in einem sog.
Interleave-Betrieb zugegriffen. Entsprechend werden Daten aus einem
ersten Speicherzellenfeld und Daten aus einem zweiten Speicherzellenfeld
in alternierender Reihenfolge ausgelesen oder eingeschrieben, wohingegen
bei oben beschriebener sequentieller Reihenfolge zuerst Daten aus
einem ersten Speicherzellenfeld und anschließend Daten aus einem zweiten Speicherzellenfeld
ausgelesen oder eingeschrieben werden.
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Weitere vorteilhafte Aus- und Weiterbildungen
sind in Unteransprüchen
angegeben.
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Die Erfindung wird im folgenden anhand
der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele
der Erfindung darstellen, näher
erläutert.
Es zeigen:
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1 eine
Ausführungsform
eines erfindungsgemäßen integrierten
Speichers,
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2 und 3 Zeitablaufdiagramme für einen Betrieb
eines erfindungsgemäßen integrierten
Speichers.
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In 1 ist
ein Ausführungsbeispiel
eines integrierten Speichers 1 dargestellt, der mehrere
Speicherzellenfelder aufweist. In der Darstellung nach 1 sind dabei beispielhaft
nur zwei Speicherzellenfelder B1 und B2 dargestellt, die jeweils
in einzelne Segmente, getrennt durch Leseverstärkerstreifen SA, unterteilt
sind. Jedes der Speicherzellenfelder B1 und B2 in Form sog. Speicherbänke weist
Wortleitungen WL und Bitleitungen BL auf. In Kreuzungspunkten der
Bitleitungen BL und Wortleitungen WL sind Speicherzellen MC angeordnet.
Die Speicherzellen MC sind jeweils mit einer der Wortleitungen WL
und einer der Bitleitungen BL verbunden. Sie werden über die
jeweiligen Wortleitungen WL für
einen Lese- oder
Schreibvorgang ausgewählt. Über die
Bitleitungen BL wird ein Datensignal aus einer der Speicherzellen
MC ausgelesen oder in eine der Speicherzellen eingeschrieben.
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Die Wortleitungen WL werden über den
Zeilendecoder 20 ausgewählt
bzw. aktiviert. Der Zeilendecoder 20 ist mit einem Adressierungs-Steuersignal /AS
verbunden. Ebenso ist der Zeilendecoder 20 mit Adreßleitungen
verbunden, die in 1 der Übersichtlichkeit
halber nicht dargestellt sind.
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Die Bitleitungen BL jeder der Speicherbänke B1 und
B2 werden von jeweiligen zugeordneten Spaltendecodern 11 und 12 ausgewählt. Beispielsweise
werden für
einen Burst durch die Spaltendecoder 11 und 12 jeweils
alle Bitleitungen BL entlang einer der Wortleitungen WL1 bzw. WL2
ausgewählt. Für einen
Speicherzellenzugriff wird dazu die betreffende Wortleitung WL1
bzw. WL2 durch den Zeilendecoder 20 ausgewählt, anschließend die
Daten entlang der jeweiligen Wortleitung, gesteuert durch die Spaltendecoder 11 bzw. 12, über die
jeweiligen Bitleitungen ausgelesen oder eingeschrieben.
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Der integrierte Speicher 1 gemäß 1 weist außerdem eine
Steuerschaltung 2 in Form einer Zählerschaltung (Interleave-Zähler) auf, die mit den jeweiligen
Spaltendecodern 11 und 12 und dem Zeilendecoder 20 verbunden
ist. Die Steuerschaltung 2 ist weiterhin mit Anschlüssen für einen
Lesebefehl /RD und für
einen Schreibbefehl /WE verbunden.
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Die Steuerschaltung 2 erzeugt
abhängig
von einem jeweiligen Zustand des Lesebefehls /RD oder Schreibbefehls
/WE Steuersignale RDA zur Ansteuerung des Spaltendecoders 11.
Außerdem
erzeugt die Steuerschaltung 2 abhängig von einem Zustand des Lesebefehls
/RD oder Schreibbefehls /WE Steuersignale RDB zur Ansteuerung des
Spaltendecoders 12. Entsprechend werden Zeilenzugriff-Steuersignale
ACA und ACB, jeweils bestimmt für
die Speicherbank B1 bzw. B2, von der Steuerschaltung 2 dem Zeilendecoder 20 zugeführt. Die
Adressierung der Wortleitungen ist dabei abhängig von dem Adressierungs-Steuersignal
/AS. Über
Daten- und Adreßanschlüsse AD werden
Adressen und Daten angelegt bzw. Daten entnommen. Der Betrieb des
Speichers 1 ist über
ein zugeführtes
Taktsignal CK synchronisiert steuerbar.
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In den 2 und 3 ist jeweils ein Zeitablaufdiagramm
für einen
Betrieb eines integrierten Speichers gemäß 1 dargestellt. Anhand 2 ist ein Lesezugriff, anhand von 3 ein Schreibzugriff näher erläutert.
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Zu Beginn eines Lesezugriffs auf
Speicherzellen MC der Speicherbank B1 wird das Adressierungs-Steuersignal
/AS aktiviert (low-aktiv). Gesteuert durch das Taktsignal CK wird
die über
die Anschlüsse
AD anliegende Adresse ADR eingelesen und gespeichert (Zeitpunkt
t0). Anschließend
wird ein Lesebefehl /RD aktiv geschaltet (low-aktiv), der zum Zeitpunkt
t1 gespeichert wird. Nach einer programmierbaren Zeit tc werden
taktweise die Lese-Steuersignale RDA und RDB in alternierender Weise
erzeugt. Dementsprechend werden die Spaltendecoder 11 und 12 alternierend
durch die Lese-Steuersignale RDA und RDB angesteuert. Die Daten
D1 bis D4 der Speicherblöcke
B1 und B2 werden in Folge der Ansteuerung durch die Decoder 11 und 12 in
alternierender Weise nacheinander aus den Speicherbänken B1
und B2 ausgelesen. Es wird also ein Burst über beide Speicherbänke des
Speichers 1 durchgeführt.
Es können
damit beispielsweise jeweils alle Speicherzellen entlang der Wortleitungen
WL1 und WL2 in einem Burst ausgelesen werden.
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Der Burst wird dabei solange durchgeführt, wie
der Lesebefehl /RD im aktiven Zustand verbleibt. Nachdem der Lesebefehl
/RD in den inaktiven Zustand übergegangen
ist, werden keine Steuersignale RDA und RDB mehr erzeugt, womit
der Burst nunmehr beendet ist. Zum Zeitpunkt t2 wird ein nicht dargestellter
angeschlossener Übertragungsbus
in einen hochohmigen Zustand versetzt und die Vorladung für die entsprechenden
Leitungen durchgeführt. Damit
ist zum Zeitpunkt T ein Lesezugriffszyklus abgeschlossen.
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Mit dem Lesebefehl /RD ist es also
möglich, eine
zeitlich variable Burstlänge
einzustellen und die Burstlänge
zu bestimmen. Mit dieser Funktionalität können im Prinzip beliebig lange
Bursts durchgeführt werden.
Ein Burst ist damit nicht mehr auf die Page-Länge (Wortleitungslänge) des
Speichers beschränkt.
Die Speicherbänke
B1 und B2 werden von außen
nicht sichtbar in einem Multi-Speicherbank-Betrieb angesteuert.
Dadurch ist ein Burst über den
gesamten Speicher 1 ermöglicht.
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In 3 ist
ein Zeitablaufdiagramm für
einen dazu analogen Schreibzugriff gezeigt. Zum Zeitpunkt t10 wird
die Adresse ADR, gesteuert durch das Adressierungs-Steuersignal
/AS, eingelesen und gespeichert. Zum Zeitpunkt t11 wird der Schreibbefehl /WE
eingelesen und gespeichert. Es werden von der Steuerschaltung 2 wiederum
taktweise Schreib-Steuersignale WEA und WEB für die jeweiligen Decoder 11 und 12 erzeugt.
Daraufhin werden die Daten D1 und D2 der Speicherbänke B1 und
B2 taktweise übertragen.
Die Steuersignale WEA und WEB werden solange erzeugt, wie der Schreibbefehl
/WE im aktiven Zustand verbleibt. Sobald dieser in einen inaktiven
Zustand übergeht,
ist der Schreibzugriff beendet (Zeitpunkt T1). Ein weiterer Schreibzugriff
wird zum Zeitpunkt t20 begonnen und nach der Übertragung der Daten D3 zum
Zeitpunkt T2 beendet. Dabei wird nur auf die Speicherbank B1 zugegriffen.
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Entsprechend den Lese-Steuersignalen RDA
und RDB bzw. Schreib-Steuersignalen WEA und. WEB werden die Zeilenzugriffs-Steuersignale ACA
und ACB jeweils für
die Speicherbank B1 bzw. B2 in gleicher zeitlicher Reihenfolge erzeugt.
Die zeitliche Reihenfolge der Steuersignale kann dahingehend geändert werden,
daß statt
einer alternierenden Ansteuerung der Speicherbänke B1 und B2 eine sequentielle
Ansteuerung der Speicherbänke
erfolgt. In diesem Falle enthält
die Steuerschaltung 2 eine sequentielle Zählerschaltung.
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- 1
- Integrierter
Speicher
- 2
- Steuerschaltung
- 11
- Spaltendecoder
- 12
- Spaltendecoder
- 20
- Zeilendecoder
- B1
- Speicherbank
- B2
- Speicherbank
- WL1,
WL2
- Wortleitung
- BL
- Bitleitung
- MC
- Speicherzellen
- SA
- Leseverstärkerstreifen
- RD
- Lesebefehl
- WE
- Schreibbefehl
- AS
- Adressierungs-Steuersignal
- AD
- Daten-
und Adreßanschlüsse
- CK
- Taktsignal
- RDA,
RDB
- Lese-Steuersignal
- WEA,
WEB
- Schreib-Steuersignal
- ACA,
ACB
- Zeilenzugriffs-Steuersignal
- ADR
- Adresse
- D1
bis D4
- Daten
- t0,
t1, t2
- Zeitpunkt
- t10,
t11, t20
- Zeitpunkt
- tc
- Zeit
- T,
T1, T2
- Zeitpunkt