Die Erfindung betrifft einen integrierten Speicher, bei dem
zwei ihm sequentiell zugeführte Daten in verschiedener Zuord
nung jeweils einer von zwei Gruppen von Speicherzellen zu
führbar sind.
Eine Art derartiger Speicher sind die sogenannten DDR-SDRAMs
(Double Data Rate Synchronous Dynamic Random Access Memo
ries). Bei diesen werden Daten sowohl mit: der steigenden als
auch mit der fallenden Flanke eines externen Taktsignals ein
beziehungsweise ausgelesen. Sie enthalten eine erste Gruppe
von Speicherzellen, denen gerade Spaltenadressen zugeordnet
sind, und eine zweite Zellengruppe, denen ungerade Spalten
adressen zugeordnet sind. Je nachdem, ob eine dem Speicher zu
geführte Startadresse gerade oder ungerade ist, muß das mit
der steigenden Flanke des externen Takts übergebene Datum ei
ner geraden oder ungeraden Spaltenadresse zugeordnet werden,
das heißt entweder in der ersten oder in der zweiten Zellen
gruppe gespeichert werden. Ein mit einer nachfolgenden nega
tiven Taktflanke empfangenes zweites Datum wird dann der je
weils anderen Zellengruppe zugeführt.
Beim Auslesen aus einem DDR-SDRAM werden gleichzeitig zwei
Daten aus den beiden Zellengruppen ausgelesen. Die Reihenfol
ge dieser Daten beim Ausgeben aus dem Speicher ist dabei wie
derum abhängig davon, ob die beim Auslesen an den Speicher
angelegte Startadresse gerade oder ungerade ist.
Die Information, ob es sich bei der anliegenden Startadresse
um eine gerade oder ungerade Adresse handelt, wird dem nied
rigwertigsten Bit (LSB) der Startadresse entnommen. Aus die
sem Adreßbit wird ein entsprechendes Steuersignal für den
Speicher abgeleitet.
Bisher ist es üblich, entsprechende Eingangsschaltungen, die
zur Zuordnung der nacheinander eintreffenden Daten zu den
verschiedenen Zellengruppen dienen, und Ausgangsschaltungen,
die die gleichzeitig aus den beiden Zellengruppen ausgelese
nen Daten bei einem Lesezugriff auf den Speicher in der rich
tigen Reihenfolge am Datenanschluß ausgeben, jeweils direkt
am Datenanschluß anzuordnen.
Das aus dem niedrigwertigsten Bit der Startadresse abgeleite
te Steuersignal muß sowohl der Eingangsschaltung als auch der
Ausgangsschaltung zugeführt werden. Je nach Ort der Generie
rung des Steuersignals muß dieses im ungünstigsten Fall, ins
besondere wenn die Datenanschlüsse am Rand des Speichers an
geordnet sind, über den gesamten Chip getrieben werden. Dies
führt zu einer nicht unerheblichen Laufzeit des Steuersi
gnals, da die Leitungslängen bis zu mehreren Millimetern be
tragen können. Diese Laufzeit begrenzt die maximale Betriebs
geschwindigkeit des Speichers, da bei einem Schreibzugriff
die Daten erst nach Auswertung des Steuersignals durch die am
Datenanschluß angeordnete Eingangsschaltung den Zellengruppen
zugeführt werden können. Bei einem Lesezugriff ist diese
Laufzeit des Steuersignals weniger kritisch, da die ausgele
senen Daten in SDRAMs vor ihrer Ausgabe aus dem Speicher eine
oder mehrere Taktperioden in einem FIFO-Speicher (First IN,
First OUT) zwischengespeichert werden. Hierdurch steht aus
reichend Zeit zur Verfügung für die Entscheidung, in welcher
Reihenfolge die aus den Zellengruppen ausgelesenen Daten aus
gegeben werden sollen.
Der Erfindung liegt die Aufgabe zugrunde, einen integrierten
Speicher der genannten Art anzugeben, bei dem die Schreibzu
griffe schneller als bei herkömmlichen Speichern erfolgen
können.
Diese Aufgabe wird mit einem integrierten Speicher gemäß Pa
tentanspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen
der Erfindung sind Gegenstand der abhängigen Ansprüche.
Erfindungsgemäß ist es vorgesehen, daß zwar die Ausgangs
schaltung, die bei einem Lesezugriff auf den Speicher die aus
den beiden Zellengruppen ausgelesenen Daten in der richtigen
Reihenfolge am Datenanschluß ausgibt, benachbart zum Datenan
schluß angeordnet ist, daß aber die Eingangsschaltung, die
bei einem Schreibzugriff auf den Speicher die beiden nachein
ander am Datenanschluß eintreffenden Daten der jeweils rich
tigen Zellengruppe zuordnet, benachbart zu den beiden Zellen
gruppen angeordnet ist. Hierzu wird das als erstes am Daten
anschluß eintreffende erste Datum grundsätzlich über die er
ste globale Datenleitung und das anschließend eintreffende
zweite Datum über die zweite globale Datenleitung der Ein
gangsschaltung zugeführt.
Durch die Anordnung der Eingangsschaltung nicht benachbart
zum Datenanschluß, sondern benachbart zu den beiden Zellen
gruppen steht für die Entscheidung, welches Datum welcher
Zellengruppe zugeführt werden soll, eine längere Zeitspanne
zur Verfügung, als bei herkömmlichen Speichern. Dies liegt
einmal daran, daß die beim Schreibzugriff dem Datenanschluß
zugeführten Daten zunächst die volle Länge der globalen Da
tenleitungen durchlaufen, bevor sie die Eingangsschaltung er
reichen, in der die Entscheidung für die Zuordnung getroffen
wird. Zum anderen wird durch die Anordnung der Eingangsschal
tung nicht an den zumeist peripher am Rand des Speichers an
geordneten Datenanschlüssen, sondern an den üblicherweise nä
her an der Chipmitte angeordneten Zellengruppen die Leitungs
länge für ein die Zuordnung steuerndes Steuersignal verkürzt,
so daß dessen Leitungslaufzeit bis zur Eingangsschaltung ge
ringer ist als bei herkömmlichen Speichern. Somit trifft ein
solches Steuersignal schneller bei der Eingangsschaltung ein,
während die einzuschreibenden Daten dort später eintreffen
als bei konventionellen Speichern. Daher steht für die Zuord
nung der einzuschreibenden Daten zu den leiden Zellengruppen
mehr Zeit zur Verfügung als bei bekannten Speichern, so daß
unerwünschte Wartezeiten bezüglich der Zuordnung vermieden
werden und der Schreibzugriff auch bei mit einer hohen Fre
quenz eintreffenden einzuschreibenden Daten ohne entsprechen
de Wartezeiten und damit sehr schnell erfolgen kann.
Nach einer Weiterbildung der Erfindung weist die Eingangs
schaltung einen dritten Betriebszustand auf, in dem sie bei
einem Schreibzugriff das erste Datum gleichzeitig beiden lo
kalen Datenleitungen zuführt. Dies ermöglicht einen abgewan
delten Betrieb des Speichers, bei dem dasselbe Datum gleich
zeitig mehreren Speicherzellen zugeführt wird.
Die Erfindung wird im folgenden anhand der Figuren, die Aus
führungsbeispiele zeigen, erläutert. Es zeigen:
Fig. 1 ein erstes Ausführungsbeispiel des Speichers,
Fig. 2 einen Ausschnitt von in Fig. 1 enthaltenen Spei
cherzellengruppen,
Fig. 3 Signalverläufe beim Speicher gemäß Fig. 1 für
Schreibzugriffe und Lesezugriffe,
Fig. 4 eine alternative Ausführungsform eines integrierten
Speichers und
Fig. 5 ein weiteres Ausführungsbeispiel des erfindungsge
mäßen Speichers.
Fig. 1 zeigt einen integrierten Speicher IC vom Typ DDR-DRAM.
Dieser weist an seinen Rändern zwei Reihen von Kontak
tierungsstellen P, DP, CP, AP auf. Unter den Kontaktierungs
stellen ist ein Datenanschluß DP, ein Taktanschluß CP und ein
Adreßanschluß AP für das niedrigwertigste Bit einer dem Spei
cher IC zugeführten Spaltenadresse. Der Speicher weist zwei
Gruppen 11, 12 von Speicherzellen auf, die benachbart zuein
ander angeordnet sind und bei diesem Ausführungsbeispiel ein
gemeinsames Speicherzellenfeld AR bilden. Den Speicherzellen
der ersten Zellengruppe 11 sind gerade Spaltenadressen und
denjenigen der zweiten Zellengruppe 12 ungerade Spaltenadres
sen zugeordnet. Auf die Speicherzellen der ersten Zellengrup
pe 11 ist über eine erste lokale Datenleitung LD1 und auf die
Speicherzellen der zweiten Zellengruppe 12 über eine zweite
lokale Datenleitung LD2 zugreifbar.
Fig. 2 zeigt den Aufbau der beiden Zellengruppen 11, 12. Je
de Zellengruppe weist in Kreuzungspunkten von Bitleitungen BL
und Wortleitungen WL Speicherzellen MC auf. Die Wortleitungen
WL sind über einen Zeilendecoder RDEC mittels dem Speicher
zugeführter Zeilenadressen RADR auswählbar. Die Bitleitungen
sind mittels eines Spaltendecoders CDEC über dem Speicher zu
geführte Spaltenadressen CADR auswählbar. Die Bitleitungen BL
sind über je einen Transistor Ti mit der der entsprechenden
Zellengruppe 11, 12 zugeordneten lokalen Datenleitung LD1,
LD2 verbunden. Die Ausgänge des Spaltendecoders CDEC sind mit
den Steueranschlüssen der Transistoren Ti über erste Spalten
auswahlleitungen CSL0, CSL2, CSL4, denen gerade Spaltenadres
sen CADR zugeordnet sind, beziehungsweise zweite Spaltenaus
wahlleitung CSL1, CSL3, CSL5, denen ungerade Spaltenadressen
CADR zugeordnet sind, verbunden. Bei der in Fig. 2 darge
stellten Schaltung handelt es sich um eine vereinfachte Dar
stellung, da bei einem DRAM üblicherweise Zugriffe auf Bit
leitungspaare und nicht einzelne Bitleitungen erfolgt. Wei
terhin wurden üblicherweise vorhandene Leseverstärker in
Fig. 2 nicht eingezeichnet.
Beim Speicher IC in Fig. 1 ist der Datenanschluß DP über ei
ne Empfangseinheit DT mit einem Paar globaler Datenleitungen
GD1, GD2 verbunden. Die Empfangseinheit DT ist ebenso wie ei
ne Ausgangsschaltung OUT unmittelbar benachbart zum Datenan
schluß DP angeordnet. Die Ausgangsschaltung OUT verbindet die
beiden globalen Datenleitungen GD1, GD2 mit dem Datenanschluß
DP und dient der Ausgabe von bei einem Lesezugriff auf den
Speicher IC auszulesenden Daten.
Weiterhin weist der Speicher in Fig. 1 eine Eingangsschal
tung IN auf, die unmittelbar benachbart zu den beiden Zellen
gruppen 11, 12 angeordnet ist und die beiden globalen Daten
leitungen GD1, GD2 mit den beiden lokalen Datenleitungen LD1,
LD2 verbindet. Ebenfalls unmittelbar benachbart zu den Zel
lengruppen 11, 12 ist eine Schalteinheit S, die die lokalen
Datenleitungen LD1, LD2 mit den globalen Datenleitungen GD1,
GD2 verbindet.
Die Ausgangsschaltung OUT und die Schalteinheit S weisen je
einen Steuereingang auf, der mit einem Lesesteuersignal R
verbunden ist. Das Lesesteuersignal R aktiviert diese beiden
Schaltungen bei Lesezugriffen auf den Speicher IC. Die Emp
fangseinheit DT und die Eingangsschaltung IN weisen jeweils
einen Steuereingang auf, der mit einem Schreibsteuersignal W
verbunden ist. Das Schreibsteuersignal W schaltet diese bei
den Einheiten aktiv, wenn ein Schreibzugriff auf den Speicher
IC erfolgt. Weiterhin ist ein Takteingang der Empfangseinheit
DT mit dem Taktanschluß CP verbunden. Über diesen wird der
Empfangseinheit DT ein externer Takt CLK zugeführt, mit dem
synchron bei einem Schreibzugriff einzuschreibende Daten am
Datenanschluß DP eintreffen. Die Empfangseinheit DT enthält
einen Flankendetektor, der zur Detektion der positiven und
negativen Flanken des Takts CLK dient. Die Empfangseinheit DT
übernimmt bei einer positiven Flanke des Takts CLK ein erstes
Datum von Datenanschluß DP und bei einer darauffolgenden ne
gativen Flanke des Takts CLK ein zweites Datum. Das erste Da
tum führt die Empfangseinheit DT der ersten globalen Daten
leitung GD1 und das zweite Datum der zweiten globalen Daten
leitung GD2 zu. Die beiden Daten werden auf diese Weise der
Eingangsschaltung IN zugeführt, von der sie in Abhängigkeit
eines Steuersignals ODD in unterschiedlicher Zuordnung den
beiden lokalen Datenleitungen LD1, LD2 zugeführt werden.
Das Steuersignal ODD wird durch eine Logikeinheit L aus dem
niedrigwertigsten Adreßbit A0 der Spaltenadressen CADR er
zeugt. Das niedrigwertigste Adreßbit A0 wird dem Speicher IC
über den Adreßanschluß AP zugeführt. Das Steuersignal ODD hat
einen hohen Pegel, wenn das Adreßbit A0 einen niedrigen Pegel
hat, das heißt, wenn die zugeführte Spaltenadressen CADR ge
rade ist. Hat das Adreßbit A0 einen hohen Pegel, das heißt,
die zugeführte Spaltenadresse CADR ist ungerade, hat das
Steuersignal ODD einen niedrigen Pegel. Beim hohen Pegel des
Steuersignals ODD führt die Eingangsschaltung IN das auf der
ersten globalen Datenleitung GD1 befindliche erste Datum der
ersten lokalen Datenleitung LD1 und das auf der zweiten glo
balen Datenleitung GD2 befindliche zweite Datum der zweiten
lokalen Datenleitung LD2 zu. Bei einem niedrigen Pegel des
Steuersignals ODD führt die Eingangsschaltung IN das erste
Datum der zweiten lokalen Datenleitung LD2 und das zweite Da
tum der ersten lokalen Datenleitung LD1 zu.
Bei einem Zugriff auf den Speicher wird jeweils gleichzeitig
eine der ersten Spaltenauswahlleitung CSL0, CSL2, CSL4 der
ersten Zellengruppe 11 und eine der zweiten Spaltenauswahl
leitungen CSL1, CLS3, CSL5 der zweiten Zellengruppe 12 akti
viert. Daher erfolgt über die Eingangsschaltung IN bei jedem
Schreibzugriff ein Einschreiben der beiden ihr zugeführten
Daten in jeweils eine der Zellengruppen 11, 12, wobei die Zu
ordnung jedes Datums zu einer der Zellengruppen in Abhängig
keit des Steuersignals ODD erfolgt.
Bei einem Lesezugriff wird gleichzeitig aus jeder Zellengrup
pe 11, 12 ein Datum auf die zugehörige lokale Datenleitung
LD1, LD2 ausgegeben, von wo es über die Schalteinheit S auf
die globalen Datenleitungen GD1 beziehungsweise GD2 gelangt.
die Schalteinheit S führt dabei jeweils das auf der ersten
lokalen Datenleitung LD1 befindliche Datum der ersten globa
len Datenleitung GD1 und das auf der zweiten lokalen Daten
leitung LD2 befindliche Datum der zweiten globalen Datenlei
tung GD2 zu.
Der Ausgangsschaltung OUT wird ebenfalls das Steuersignal ODD
zugeführt. Bei einem hohen Pegel des Steuersignals ODD, das
heißt bei einer geraden Spaltenadresse CADR, gibt die Aus
gangsschaltung OUT zunächst das auf der ersten globalen Da
tenleitung GD1 befindliche, aus der ersten Zellengruppe 11
ausgelesene Datum an den Datenanschluß DP aus. Anschließend
gibt sie das auf der zweiten globalen Datenleitung GD2, aus
der zweiten Zellengruppe 12 ausgelesene Datum aus. Bei einem
niedrigen Pegel des Steuersignals ODD (ungerade Spaltenadres
se CADR) gibt die Ausgangsschaltung OUT die auf den globalen
Datenleitungen GD1, GD2 befindlichen Daten in umgekehrter
Reihenfolge aus. Die Ausgabe der Daten am Datenanschluß DP
bei einem Lesezugriff erfolgt wiederum synchron zum externen
Takt CLK, das heißt bei einer positiven und einer negativen
Flanke des Takts.
Fig. 3 zeigt einige Signalverläufe beim Speicher gemäß Fig.
1. Dargestellt ist der externe Takt CLK, ein am Datenanschluß
DP eintreffendes Datensignal D, das synchron zum externen
Takt CLK ist und erste Daten D1 und zweite Daten D2 enthält,
die aus dem Datensignal D durch die Empfangseinheit DT abge
leitet werden. Das Datensignal D enthält für jede Taktflanke
des Takts CLK ein Datum. Die Empfangseinheit DT leitet aus
dem Datensignal D die bei jeder positiven Flanke des Takts
CLK auftretenden ersten Daten D1 und die bei jeder negativen
Flanke des Takts CLK auftretenden zweiten Daten D2 ab. Über
die erste globale Datenleitung GD1 gelangen die ersten Daten
D1 und über die zweite globale Datenleitung GD2 die zweiten
Daten D2 zur Eingangsschaltung IN, die auf die bereits weiter
oben beschriebene Weise eine Zuordnung der Daten D1, D2 zu
den lokalen Datenleitungen LD1, LD2 beziehungsweise Zellen
gruppen 11, 12 durchführt.
Umgekehrt erfolgt bei einem Lesezugriff auf den Speicher ein
Auslesen von Daten D1, D2, wie sie in Fig. 3 gezeigt sind,
über die Schalteinheit S auf die globalen Datenleitungen GD1,
GD2. In Abhängigkeit des Steuersignals ODD gibt die Ausgangs
schaltung OUT dann die Daten D1, D2 in Form des in der zwei
ten Zeile in Fig. 3 dargestellten Datensignals D oder in
Form des in der letzten Zeile in Fig. 3 dargestellten Daten
signals D' aus. Während beim Datensignal D bei jeder steigen
den Flanke des Takts CLK zuerst eines der ersten Daten D1 und
bei jeder fallenden Flanke eines der zweiten Daten D2 ausge
geben wird, ist es beim Datensignal D' umgekehrt.
Fig. 5 zeigt eine Variante des Ausführungsbeispiels aus
Fig. 1. Dieses weist eine große Anzahl von Datenanschlüssen
DP1, DP2 auf, von denen nur zwei dargestellt wurden. Aus
Gründen der Übersichtlichkeit wurden bei diesem Ausführungs
beispiel ebenfalls vorhandene Komponenten wie die Ausgangs
schaltung OUT, die Empfangseinheit DT und die Schalteinheit S
nicht dargestellt. Der Speicher IC in Fig. 5 weist zwei
Speicherzellenfelder AR1, AR2 mit jeweils zwei Zellengruppen
11, 12 der anhand von Fig. 1 beschriebenen Art auf. Jedem
Speicherzellenfeld ist eine Eingangsschaltung IN zugeordnet,
die über jeweils zwei lokale Datenleitungen LDi mit beiden
zugehörigen Zellengruppen 11, 12 verbunden sind. Die Datenan
schlüsse DP1, DP2 sind über einen durch die globalen Daten
leitungen GDi gebildeten Datenbus mit den Eingangsschaltungen
IN verbunden. Die Zuordnung der mit jeder Taktflanke des ex
ternen Taktes CLK bei einem Lesezugriff eintreffenden Daten
paare zu den Zellengruppen 11, 12 erfolgt über die Eingangs
schaltungen IN wiederum in Abhängigkeit des Steuersignals
ODD. Fig. 5 ist zu entnehmen, daß die die Zuordnung durch
führenden Eingangsschaltungen IN jeweils benachbart zu den
Zellenfelder AR1, AR2 angeordnet sind. Dagegen sind die (in
Fig. 5 nicht dargestellten) Ausgangsschaltungen OUT für je
den Datenanschluß DP1, DP2 unmittelbar benachbart zu diesem
angeordnet.
Fig. 4 zeigt eine andere Ausführungsform eines integrierten
Speichers IC, bei dem die Empfangseinheit DT im Gegensatz zu
den Ausführungsbeispielen gemäß Fig. 1 und Fig. 5 nicht be
nachbart zum Datenanschluß DP, sondern ebenfalls benachbart
zum Zellenfeld AR und damit unmittelbar vor der Eingangs
schaltung IN angeordnet ist. Der Datenanschluß DP ist über
eine Schaltung R und eine Leitung L mit der Empfangseinheit
DT verbunden. Die Schaltung R leitet bei einem Schreibzugriff
die am Datenanschluß DP eintreffenden Daten unverändert über
die Leitung L der Empfangseinheit DT zu. Diese gibt das mit
einer positiven Flanke des externen Takts CLK eintreffende
erste Datum auf eine Leitung A und das mit einer negativen
Flanke eintreffende zweite Datum auf eine Leitung B weiter,
die mit den Eingängen der Eingangsschaltung IN verbunden
sind. Die Eingangsschaltung IN nimmt dann, wie bereits zuvor
beschrieben, in Abhängigkeit des Steuersignals ODD eine Zu
ordnung der auf den Leitungen A, B befindlichen Daten zu den
Zellengruppen 11, 12 vor.
Beim Speicher aus Fig. 4 ist jeder Datenanschluß DP also
über drei unidirektionale Leitungen L, L1, L2 mit den Spei
cherzellenfeldern AR verbunden. Die Leitung L dient nur wäh
rend eines Schreibzugriffs der Übertragung von Daten und die
beiden Leitungen L1, L2 nur bei einem Lesezugriff. Ebenso wie
die Ausführungsbeispiele gemäß Fig. 1 und Fig. 5 ist die
Eingangsschaltung IN beim Speicher gemäß Fig. 4 unmittelbar
benachbart zu den Zellengruppen 11, 12 angeordnet.
Die Eingangsschaltung IN in Fig. 1 weist einen weiteren
Steuereingang C auf. Bei einem bestimmten Pegel an diesem
Steuereingang C gibt die Eingangsschaltung IN auf beide loka
len Datenleitungen LD1, LD2 dasselbe Datum weiter, nämlich
dasjenige, das sich beim Schreibzugriff auf der ersten globa
len Datenleitung GD1 befindet. Auch der Speicher gemäß Fig.
5 kann Eingangsschaltungen IN mit dieser Option aufweisen, so
daß sie in der Lage sind, das auf der ersten globalen Daten
leitung GD1 befindliche Datum gleichzeitig zu den beiden lo
kalen Datenleitungen LD1, LD2 und damit in beide Zellengrup
pen 11, 12 zu übertragen.
Die Eingangsschaltungen IN der hier dargestellten Ausfüh
rungsbeispiele sind unmittelbar benachbart zu den Zellengrup
pen 11, 12 und damit unmittelbar benachbart zu den Transisto
ren Ti aus Fig. 2 angeordnet. Somit erfolgt die Zuordnung
der bei einem Lesezugriff dem Speicher zugeführten Daten so
spät wie möglich unmittelbar vor der Zuführung zu den Spei
cherzellen MC. Die Eingangsschaltungen IN sind also unmittel
bar vor der Spaltendecodierung der Zellengruppen 11, 12 ange
ordnet.