DE3727688A1 - Halbleiterspeichersystem - Google Patents
HalbleiterspeichersystemInfo
- Publication number
- DE3727688A1 DE3727688A1 DE19873727688 DE3727688A DE3727688A1 DE 3727688 A1 DE3727688 A1 DE 3727688A1 DE 19873727688 DE19873727688 DE 19873727688 DE 3727688 A DE3727688 A DE 3727688A DE 3727688 A1 DE3727688 A1 DE 3727688A1
- Authority
- DE
- Germany
- Prior art keywords
- data
- memory
- input
- memory cells
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
- G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
Die Erfindung betrifft ein Halbleiterspeichersystem und
insbesondere ein solches, das einen dynamischen wahlfreien
Zugriff erlaubt.
Von den Halbleiterspeichersystemen des MOS-Typs hat das dRAM
(dynamischer Schreib- und Lesespeicher) seine Kapazität um eine
Rate von 400% alle drei Jahre erhöht. Ein dRAM mit einer
Kapazität von 1 M Bit wurde bereits in die Praxis eingeführt.
Auf der ISSCC (International) Solid State Circuit Conference =
Internationale Tagung für Festkörperschaltungen), die 1986
stattfand, wurden verschiedene dRAMs mit einer Kapazität von 4 M Bit gezeigt.
Mit dem Anstieg der Speicherkapazität des dRAM wurden große
Verbesserungen bei den Funktionen des Speichersystems erzielt,
zum Beispiel die Verwendung eines Mehrfach-Bit-Systems für die
Eingabe/Ausgabe und für die Diversifizierung der
Operationsmodi. Insbesondere im Seitenmodus, Nibbelmodus und
statischen Kolonnenmodus ist eine
Hochgeschwindigkeits-Lese-/Schreib-Operation für eine Vielzahl
von Speiherzellen, die mit einer ausgewählten Wortleitung
verbunden sind, möglich. Daher kann in diesem Modi das
dRAM-System einen Hochgeschwindigkeits-Zugriff ebenso schnell
durchführen wie ein statisches RAM-System. In solchen
Hochgeschwindigkeits-Operationsmodi kann die Ausführung eines
Rechners verbessert werden, da die Daten seriell ein- und
ausgegeben werden können. Falls ein derartiges Speichersystem
für einen Bildspeicher verwendet wird, kann die Bildqualität
verbessert werden.
Zur Erhöhung der Datenübertragungsgeschwindigkeit zwischen
einem Hauptspeichersystem und einer zentralen
Verarbeitungsstation (CPU) in einem Rechner-System wird häufig
ein Cache-System zwischen diesen Einheiten angeordnet, wobei
die Datenübertragung für jeden Datenblock einer festgelegten
Länge durchgeführt wird. Außerdem werden zur Steigerung des
Durchsatzes des Speichers die Speicherkartengruppen, welche den
Hauptspeicher bilden, in Speicherbanken angeordnet. Die
Adressen werden nacheinander auf diese Speicherbanken verteilt.
Die Daten in diesen Speicherbanken werden parallel verarbeitet
(verschachteltes System). Auf diese Weise wird die mittlere
Speicherzykluszeit reduziert. Gegenwärtig wird der Nibbelmodus
oft angewendet als ein Operationsmodus zur Verwirklichung der
Verringerung der Zykluszeit. Im Nibbelmodus wird ein
Zeilenadreßimpulssignal (nachfolgend RAS-Takt genannt) von "1"
(H)-Pegel auf "0" (L)-Pegel gepulst, so daß die Speicherzellen
aktiviert werden. Dann wird das Kolonnenadressimpulssignal
(nachfolgend CAS-Takt genannt) von "H" auf "L" gepulst und eine
Speicherzelle wird ausgewählt. Anschließend wird der CAS-Takt
zurückgestellt und wieder auf "L" gehalten, während der
RAS-Takt auf "L" gehalten wird. Diese zyklische Operation, in
welcher der CAS-Takt zurückgestellt und wieder auf "L" gehalten
wird, wird als ein Wechseln (Kippen) eines CAS-Taktes
bezeichnet. Diese zyklische Operation wird wiederholt, so daß
auf Kolonnenadressen aufeinanderfolgend zugegriffen wird ohne
Anlegen von Kolonnenadreßsignalen von außen.
Unter Bezugnahme auf Fig. 1 und 2 wird die Operation nach dem
Stand der Technik im Nibbelmodus beschrieben. Wenn der RAS-Takt
von "H" auf "L" gepulst wird, wird ein Zug von
Aktivierungssignalen erzeugt. Zuerst werden Zeilenadreßsignale
an zehn Zeilenadreßpuffer angelegt (zehn Puffer für ein
1-M-Bit-dRAM und elf für ein 4-M-Bit-dRAM). Ein
Zeilenadreßbinärkode in einem MOS-Pegel wird durch jeden der
Zeilenadreßpuffer erzeugt. Die Zeilenadreßbinärkodes, die
durch die Zeilenadreßpuffer gebildet werden, werden an
Zeilendekodierer übermittelt, um die Auswahl oder Nicht-Auswahl
von Zeilendekodierern durchzuführen. Als ein Ergebnis der
Ermittlung der Auswahl oder Nicht-Auswahl der Zeilendekodierer
wird ein Wortleitungstreibertakt erzeugt. Eine Wortleitung WL,
welche entsprechend dem Wortleigungstreibertakt vorgesehen
wird, wird dann ausgewählt. Daten in Speicherzellen M 1, M 2, M 3
und M 4, welche mit der ausgewählten Wortleitung WL verbunden
sind, werden an die zugehörigen Bitleitungen übermittelt. Die
übermittelten Daten werden durch jeweilige
Bitleitungsabtastverstärker SA 1 bis AS 4 verstärkt. Dann wird
der CAS-Takt eingegeben und Kolonnenadreßsignale werden an die
zehn Kolonnenadreßpuffer angelegt. Kolonnenadreßbinärkodes
AOc bis Ancim MOS-Pegel werden durch Kolonnenadreßpuffer
erzeugt. Von diesen Kolonnenadreßbinärkodes werden acht Kodes
zur Auswahl oder Nicht-Auswahl der Kolonnendekodierer benutzt.
Die übrigen zwei Kodes werden an einen Dekodierer zur Auswahl
von vier Eingangs-/Ausgangs-Leitungen (E/A-Leitungen) DQ 1 bis
DQ 4 angelegt. Zum Beispiel erhalten die 256 Kolonnendekodierer
(N = 1 bis 256) acht Kolonnenadreßbinärkodes (AOc-Anc: n = 8)
und ein Kolonnendekodierer (N) wird ausgewählt. Der
ausgewählte Kolonnendekodierer N bewirkt einen Anstieg des
Kolonnenauswahlsignals CSL. Dann werden Übermittlungsgatter
oder Kolonnenauswahlgatter Q₈₀₁ bis Q₈₀₄ angeschaltet. Die
Daten von vier Paaren von Bitleitungen werden jeweils an vier
Paare von E/A-Leitungen DO₁ bis DQ₄ übermittelt. In Fig. 1
ist das Bitleitungspaar vereinfacht als eine einzige Leitung
dargestellt. Die Daten, welche an die E/A-Leitungen DQ₁ bis
DQ₄ übermittelt werden, werden durch vier
Ausgangsdatenverstärker S 1 bis S 4 verstärkt, welche durch
Steuersignale QSE aktiviert werden. Datenauslesegatter Q₈₀₅
bis Q₈₀₈, die durch Steuersignale QSE gleichzeitig mit der
Signalverstärkung gesteuert werden, werden angeschaltet. Die
Daten auf den E/A-Leitungen DQ₁ bis DQ₄ werden an die
Datenausgangsleitungen RD₁ bis RD₄ übermittelt. Die Daten
in den Datenausgangsleitungen RD₁ bis RD₄ werden in
Datenausgangsverriegelungsschaltungen L 1 bis L 4 gespeichert,
die jede durch ein Flip-Flop gebildet sind. Die gespeicherten
Daten werden durch ein Schieberegister von der parallelen Form
in eine serielle Form konvertiert. Die Ausgangsdaten D aus
werden vom Datenausgabeterminal seriell ausgegeben, wenn der
Dateneingangspuffer aktiviert ist. Eine
Anzeigesteuervorrichtung ist im Ausgangsdatenschieberegister
enthalten, um zu entscheiden, welche Daten von den
Datenverriegelungsschaltungen L 1 bis L 4 zuerst ausgegeben
werden sollen. Schreibdaten D ein (oder Eingabedaten), die von
einem nicht dargestellten Eingangsdatenterminal über einen
Eingangsdatenpuffer eingegeben werden, werden an ein
Eingangsdatenschieberegister übermittelt. Die Daten werden
sequentiell an Eingangsdatenverriegelungsschaltungen L 1′ bis
L 4′ synchron zu den Wechseln des CAS-Taktes geliefert. Wenn die
Eingangsdaten an die Verriegelungsschaltungen L 1′ bis L 4′
geliefert werden, werden Schreibgatter Q₈₀₉ bis Q₈₁₂ durch
Schreibsteuersignale WG angeschaltet gehalten.
Als frühere dRAMs sind solche mit Schieberegisterlängen von
4 Bit, 8 Bit und 1024 Bit für die Schieberegisterlänge im
Nibbelmodus verwendet worden. Die Operation des dRAM erfolgte
bei Verwendung eines Schieberegisters von 4 Bit Länge
gewöhnlich im Nibbelmodus. Das Zeitdiagramm mit der Darstellung
der Operation im Nibbelmodus ist in Fig. 3 gezeigt. Der
Operationsmodus bei Verwendung eines Schieberegisters von 8 Bit
Länge wird als ein Byte-Modus bezeichnet und ist in Fig. 4
dargestellt. Der Operationsmodus bei Verwendung eines
Schieberegisters von 1.024 Bit Länge wird als ein erweiterter
Nibbelmodus bezeichnet und ist in Fig. 5 dargestellt. Die
Bit-Länge beim erweiterten Nibbelmodus unterscheidet sich von
der Länge der Kolonne des Speicherzellenfeldes. Sie kann z. B.
die Werte von 512 Bit, 2048 Bit oder 4096 Bit annehmen.
In den Lese-/Schreib-Operationen in diesem Nibbelmodus können
die Daten mit einer höheren Geschwindigkeit ein- und ausgegeben
werden als im normalen herkömmlichen Modus. Wenn Daten in einem
normalen Zyklus sequentiell ausgelesen werden, ist es, wie Fig.
6 zeigt, notwendig, zuerst beide RAS- und CAS-Takte in ihren
logischen Zustand von "L" auf "H" zurückzustellen, das heißt,
die Takte in einen vorgeladenen Zustand zurückzustellen, und
dann die Zeilenadreßsignale Xi und Kolonnenadreßsignale Yi
einzugeben, die zur Adressierung eines gewünschten
Speicherplatzes dienen. Das Vorhandensein einer Vorladeperiode
verlängert die Lese-/Schreib-Zeit.
Der Nibbelmodus, der Byte-Modus und der erweiterte Nibbelmodus
enthalten in bezug auf die Hochgeschwindigkeitsoperation das
folgende Problem. Im herkömmlichen Nibbelmodus hat das
Schieberegister eine Länge von 4 Bit. Die Daten von 4 seriellen
Bit können synchron zu den Wechseln des CAS-Taktes gelesen und
geschrieben werden. Wenn jedoch, wie Fig. 7 zeigt, Daten von 5
oder mehr seriellen Bit beispielsweise für das Auslesen
bearbeitet werden, werden die Ausgangsdaten R 1 bis R 4 von 4 Bit
zuerst ausgelesen und dann wird die Vorladung durchgeführt, um
den RAS-Takt und den CAS-Takt auf "H"-Pegel zurückzustellen.
Danach wird durch den RAS/CAS-Zyklus die Operation zum Auslesen
der nächsten 4-Bit-Ausgangsdaten R 5 bis R 8 notwendig. Daher ist
es klar, daß die mittlere Zykluszeit länger ist als der Wechsel
der CAS-Taktes. Wie Fig. 8 zeigt, verursacht der Byte-Modus das
gleiche Problem wie das in Fig. 7 erläuterte, wenn 9 oder mehr
aufeinanderfolgende Bit-Ausgangsdaten ausgelesen werden. Das
gleiche gilt für die Datenschreiboperation. Im herkömmlichen
erweiterten Nibbelmodus können Daten sequentiell gelesen und
geschrieben werden durch die mittlere Zykluszeit, die annähernd
der Zykluszeit des Wechsels des CAS-Taktes entspricht. Um
jedoch den erweiterten Nibbelmodus zu verwirklichen, sind 1024
Schieberegister erforderlich. Auch die Anzahl der E/A-Leitungen
für die Übermittlung der Ausgaben der Richtungsverstärker an
die Datenausgangspuffer und für die Übermittlung der Daten vom
Dateneingangspuffer an die Speicherzellen muß vergrößert
werden. Als Folge hiervon wachsen die Chipfläche und somit die
Herstellkosten.
Der Erfindung liegt die Aufgabe zugrunde, ein
Halbleiterspeichersystem mit dynamischen
Schreib-/Lesespeicherzellen zu schaffen, welche Multibitdaten
sequentiell lesen und schreiben, eine verhältnismäßig einfache
Gestaltung der Schaltung zulassen und mit verhältnismäßig
geringen Kosten herstellbar sind.
Zur Lösung dieser Aufgabe umfaßt ein Halbleiterspeichersystem
mit dynamischen Schreib-/Lesespeicherzellen, welche in ein
Halbleitersubstrat integriert sind, erfindungsgemäß erste und
zweite Speicherbanken, wobei eine Vielzahl von Speicherzellen
mit einer Wortleitung verbunden und in jeder der Speicherbanken
angeordnet ist, sowie eine Lese-/Schreibvorrichtung zum Lesen
von Ausgangsdaten und Schreiben von Eingangsdaten von den
Speicherzellen und in diese Speicherzellen, wobei in
Ausgangsdatenverriegelungsschaltungen verriegelte Ausgangsdaten
von den Speicherzellen der ersten Speicherbank synchron zu
einem Kolonnenadressenimpulssignal aufeinanderfolgend
ausgelesen werden, Ausgangsdaten von den Speicherzellen der
zweiten Speicherbank an Eingangs-/Ausgangsleitungen übermittelt
werden und in die Speicherzellen der ersten Speicherbank
einzuschreibende Eingangsdaten synchron zum
Kolonnenadressenimpulssignal in
Eingangsdatenverriegelungsschaltungen verriegelt werden, wobei
ferner Ausgangsdaten von den Speicherzellen der ersten
Speicherbank an die Eingangs-/Ausgangsleitungen übermittelt und
in die Speicherzellen der zweiten Speicherbank einzuschreibende
Eingangsdaten synchron zum Kolonnenadressenimpulssignal
aufeinanderfolgend in den Eingangsdatenverriegelungsschaltungen
verriegelt werden, während in den
Ausgangsdatenverriegelungsschaltungen verriegelte Ausgangsdaten
von den Speicherzellen der zweiten Speicherbank synchron zum
Kolonnenadressenimpulssignal aufeinanderfolgend ausgelesen
werden, und wobei außerdem die Lese-/Schreiboperationen für die
ersten und zweiten Speicherbanken wechselweise wiederholt
werden.
Im dRAM ist erfindungsgemäß die erste Gruppe von Speicherzellen
mit einer Wortleitung verbunden und in der ersten Speicherbank
angeordnet. Die zweite Gruppe von Speicherzellen ist in der
zweiten Speicherbank angeordnet. Die Lese-/Schreib-Operation für
die Daten wird zwischen jeder Speicherbank und
Eingangs-/Ausgangsleitungen in einer Zeitaufteilung
durchgeführt. Die Erfindung ermöglicht es, im Speichersystem
ein Schieberegister von einer Länge von 4 Bit zu verwenden, um
in einem Modus betriebsfähig zu sein, der im wesentlichen dem
erweiterten Nibbelmodus entspricht.
Einige Ausführungsformen der Erfindung und deren Vorteile
werden im folgenden anhand der beigefügten Zeichnungen näher
beschrieben und erläutert. Darin zeigen
Fig. 1 ein Schaltschema eines Teils eines herkömmlichen, nach
dem Nibbelmodus arbeitenden Schreib- und
Lesespeicher-Systems,
Fig. 2 ein Zeitdiagramm des Funktionsablaufs in einem
Speichersystems gemäß Fig. 1,
Fig. 3 ein Zeitdiagramm zur Erläuterung des Funktionsablaufs
des herkömmlichen Nibbelmodus,
Fig. 4 ein Zeitdiagramm zur Erläuterung des Funktionsablaufs
des herkömmlichen Byte-Modus,
Fig. 5 ein Zeitdiagramm zur Erläuterung des Funktionsablaufs
des herkömmlichen erweiterten Nibbelmodus,
Fig. 6 ein Zeitdiagramm zur Erläuterung des zu lösenden
Problems beim herkömmlichen Nibbelmodus,
Fig. 7 ein Zeitdiagramm zur Erläuterung des zu lösenden
Problems beim herkömmlichen Byte-Modus,
Fig. 8 ein Zeitdiagramm zur Erläuterung des zu lösenden
Problems beim herkömmlichen erweiterten Nibbelmodus,
Fig. 9 ein Schaltschema eines Teils einer ersten
Ausführungsform eines erfindungsgemäßen Schreib- und
Lesespeicher-Systems,
Fig. 10 ein Zeitdiagramm des Funktionsablaufs in der
Ausführungsform gemäß Fig. 9,
Fig. 11A bis 11C, 12, 13 und 14 zusammen
ein Schaltschema der Erzeugerschaltung zur Erzeugung
von Kolonnenauswahlsignalen für erste und zweite
Speicherbanken von Fig. 9,
Fig. 15 ein Zeitdiagramm der Signale in Fig. 11A bis 11C, 12,
13 und 14,
Fig. 16A und 16B jeweils ein Schaltschema eines Teiles einer
zweiten Ausführungsform eines erfindungsgemäßen
Schreib- und Lesespeicher-Systems,
Fig. 17 und 18 Zeitdiagramme für die zweite Ausführungsform
gemäß Fig. 16,
Fig. 19 bis 22 zusammen ein Schaltschema einer Schaltung zur
Erzeugung eines Kolonnenauswahlsignals für erste und
zweite Speicherbanken von Fig. 16,
Fig. 23A ein Schaltschema einer Erzeugerschaltung zur Erzeugung
von Steuerschaltung für Schreibsteuergatter von Fig. 16,
Fig. 23B ein Schaltschema einer Erzeugerschaltung zur Erzeugung
von Steuersignalen für Lesesteuergatter und
Aktivierungssignale für Ausgangsdatenabtastverstärker
von Fig. 16,
Fig. 24 ein Wellenformdiagramm mit der Darstellung von
Wellenformen von verschiedenen Steuersignalen der
zweiten Ausführungsform (Fig. 16),
Fig. 25 ein Schaltschema eines Teils einer dritten
Ausführungsform des erfindungsgemäßen Schreib- und
Lesespeicher-Systems,
Fig. 26 und 27 Zeitdiagramme zur Erläuterung des
Funktionsablaufs der dritten Ausführungsform gemäß
Fig. 25,
Fig. 28 ein Schaltschema einer Erzeugerschaltung zur Erzeugung
von Steuersignalen für Schreibsteuergatter, von
Steuersignalen für Lesesteuergatter und
Aktivierungssignale für die
Ausgangsdatenabtastverstärker von Fig. 25,
Fig. 29 ein Operationszeitdiagramm eines herkömmlichen dRAM,
Fig. 30 ein Schaltschema einer vierten Ausführungsform des
dRAM gemäß der Erfindung,
Fig. 31 ein Schaltschema einer Erzeugerschaltung zum Erzeugen
verschiedener Signale in Fig. 30,
Fig. 32 im Detail ein Schaltschema von
Verzögerungsauswahlschaltungen gemäß Fig. 31, und
Fig. 33 ein Operationszeitdiagramm des dRAM gemäß Fig. 30.
Fig. 9 zeigt ein Schaltschema eines Teils einer ersten
Ausführungsform eines dRAM (eines dynamischen Schreib- und
Lesespeichers) nach der Erfindung, nämlich des Teils der
Ausführungsform, der durch eine bestimmte Wortleitung WL
getrieben wird. Eine Vielzahl von Speicherzellen, die mit der
Wortleitung WL verbunden sind, ist in eine erste Speicherbank
1₁ und eine zweite Speicherbank 1₂ gegliedert. Vier
Speicherzellen M 1 bis M 4 beispielsweise der ersten Speicherbank
1₁ sind über Bitleitungsabtastverstärker 2₁ und
Übertragungsgatter (Kolonnenauswahlgatter) 4₁ mit
E/A-Leitungen 3 verbunden. Vier Speicherzellen M 5 bis M 8
beispielsweise der zweiten Speicherbank 1₂ sind über
Bitleitungsabtastverstärker 2₂ und Übertragungsgatter
(Kolonnenauswahlgatter) 4₂ mit E/A-Leitungen 3 verbunden. Die
Datenübertragungen zwischen der ersten Speicherbank 1₁ und den
E/A-Leitungen 3 wird durch erste Speicherbankauswahlsignale
CSLA (CSLA₁, CSLA₂, . . .) gesteuert. Die Datenübertragung
zwischen der zweiten Speicherbank 1₂ und den E/A-Leitungen 3
wird durch zweite Speicherbankauswahlsignale CSLB (CSLB₁,
CSLB₂, . . .) gesteuert. Vier E/A-Leitungen DQ₁ bis DQ₄
sind für vier E/A-Leitungen 3 dargestellt. Jede E/A-Leitung
umfaßt ein Paar von Leitungen. Die E/A-Leitungen 3 sind mit
Ausgangsdatenabtastverstärker 5 und Lesesteuergatter 6
verbunden. Die Ausgangsdatenabtastverstärker 5 werden durch
die Steuersignale QSE an- und abgeschaltet. Das parallele
Datenauslesen über die Lesesteuergatter 6 wird in
Ausgangsdatenverriegelungsschaltungen 7 verriegelt. Die
verriegelten Daten werden durch das
Ausgangsdatenschieberegister 8 in serielle Daten konvertiert.
Die seriellen Daten werden vom Ausgangsdatenpuffer 9 als D aus
ausgelesen. Das Bezugszeichen 13 bezeichnet einen
Eingangsdatenpuffer. Die Seriendaten D ein , welche vom
Eingangsdatenpuffer 13 in das Eingangsdatenschieberegister 12
einzugeben sind, werden in parallele Daten konvertiert. Die
parallelen Daten werden über
Eingangsdatenverriegelungsschaltungen 11 und
Schreibsteuergatter 10 an die E/A-Leitugnen übermittelt.
Der Funktionsablauf des in Fig. 9 im erweiterten Nibbelmodus
gezeigten dRAM wird unter Bezugnahme auf Fig. 10 bis 15
nachfolgend beschrieben. In Fig. 10 geht der RAS-Takt von "H"
auf "L", die Spannung der Wortleitung WL steigt an und eine
Wortleitung WL wird ausgewählt. Der Funktionsablauf dieses dRAM
ist bis zu diesem Punkt der gleiche wie bei einem herkömmlichen
dRAM. Nachdem die Wortleitung WL ausgewählt ist, werden die
Übermittlungsgatter (oder Kolonnenauswahlgatter) 4₁ durch
ein Kolonnenauswahlsignal CSLA₁ für die erste Speicherbank
1₁ angeschaltet. Dann werden die Ausgangsdaten von 4 Bits in
Speicherzellen M 1 bis M 4 der ersten Speicherbank 1₁ von den
Bitleitungen parallel an die E/A-Leitungen 3 übermittelt.
Nachdem die Ausgangsdaten übertragen sind, werden die
Datenverstärker 5 aktiviert und gleichzeitig die
Lesesteuergatter 6 angeschaltet, beides durch ein Steuersignal
QSE. Die Ausgangsdaten auf den E/A-Leitungen 3 werden parallel
an die Datenausgangsleitungen RD₁ bis RD₄ ausgelesen. Dann
werden die Ausgangsdaten in
Ausgangsdatenverriegelungsschaltungen 7 verriegelt. Wenn sie
verriegelt sind, geht das Steuersignal QSE wieder auf "L" und
die E/A-Leitungen 3 werden von den
Ausgangsdatenverriegelungsschaltungen 7 elektrisch
abgekoppelt. Die verriegelten 4-Bit-Ausgangsdaten werden durch
das Ausgangsdatenschieberegister 8 synchron zu den Wechseln des
CAS-Taktes in serielle Daten konvertiert. Diese Seriendaten
werden vom Ausgangsdatenpuffer 9 als Ausgangsdaten R 1 bis R 4
ausgeben. Wenn die Ausgangsdaten R 1 bis R 4 ausgegeben sind,
werden die Schreibdaten W 1 bis W 4, die in die Speicherzellen M 1
bis M 4 einzuschreiben sind, von denen die Daten ausgelesen
worden sind, vom Eingangsdatenpuffer 13 an das
Eingangsdatenschieberegister 12 synchron zu den Wechseln des
CAS-Taktes geliefert; dort werden die Daten in parallele Daten
umgewandelt. Die parallelen Daten werden in die
Datenverriegelungsschaltungen 11 eingegeben. Zu dem Zeitpunkt,
zu dem die Daten verriegelt sind, ist das Schreibsteuersignal
WG auf "L". Deshalb sind die
Eingangsdatenverriegelungsschaltungen 11 und die E/A-Leitungen
3 elektrisch voneinander getrennt. In den Perioden der Wechsel
1 bis 4 des CAS-Taktes geht das Kolonnensteuersignal
CSLA₁ der ersten Speicherbank 1₁ von "H" nach "L" und die
Bitleitungen der ersten Speicherbank und der E/A-Leitungen 3
werden elektrisch voneinander getrennt. Die E/A-Leitungen 3
sind dann vorgeladen.
Danach geht das Kolonnenauswahlsignal CSLB₁ der zweiten
Speicherbank 1₂ auf "H" und die Ausgangsdaten in den
Speicherzellen M 5 bis M 8 der zweiten sp 1₂ werden über die
Übertragungsgatter 4₂ an die E/A-Leitungen übermittelt. Die
übermittelten Daten werden in den
Ausgangsdatenverriegelungsschaltungen 7 über
Ausgangsdatenverstärker 5 und Lesesteuergatter 6 verriegelt.
Die verriegelten Daten werden durch das
Ausgangsdatenschieberegister 8 synchron zu den Wechseln des
CAS-Taktes in serielle Daten konvertiert. Die seriellen Daten
werden vom Ausgangsdatenpuffer 9 als D aus herausgenommen.
Wenn die Ausgangsdaten in den Speicherzellen M₅ bis M₈ der
zweiten Speicherbank 1₂ in den
Ausgangsdatenverriegelungsschaltungen 7 verriegelt sind, kehrt
das Steuersignal QSE nach "L" zurück und die E/A-Leitungen 3
und die Datenausgangsleitungen RD₁ bis RD₄ werden
elektrisch voneinander getrennt. Die E/A-Leitungen 3 werden
dann unverzüglich vorgeladen. Nach der Vorladung geht das
Schreibsteuersignal WG auf "H" und die Daten, die in die
Speicherzellen M 5 bis M 8 der zweiten Speicherbank 1₂
einzuschreiben sind und in den
Eingangsdatenverriegelungsschaltungen 11 verriegelt worden
sind, werden über die Schreibsteuergatter 10 an die
E/A-Leitungen 3 übermittelt. Zu dieser Zeit werden die in die
erste Speicherbank 1₁ zu schreibenden Schreibdaten W 1 bis W 4
in die Speicherzellen M 1 bis M 4 eingeschrieben, da das
Kolonnenauswahlsignal CSLA₁ der ersten Speicherbank 1₁
wieder nach "H" geht. Wenn die Schreibdaten W 1 bis W 4 in die
Speicherzellen M 1 bis M 4 eingeschrieben sind, werden die
Schreibsteuerregister 10 unwirksam gemacht. Die Schreibdaten W 5
bis W 8, die als nächste in die zweite Speicherbank 1₂ zu
schreiben sind, werden in Eingangsdatenverriegelungsschaltungen
11 eingegeben und dort gehalten.
Die Folge des Lesens von Ausgangsdaten von der ersten
Speicherbank 1₁ und zweiten Speicherbank 1₂ und des
Schreibens von Eingangsdaten in die Speicherzellen, von welchen
Daten ausgelesen worden sind, wird wiederholt. Auf diese Weise
können Daten von beispielsweise 1024 Bit aufeinanderfolgend
von allen Speicherzellen ausgelesen und in alle Speicherzellen
eingeschrieben werden, die mit der ausgewählten einzelnen
Wortleitung WL verbunden sind.
Die Kolonnensteuersignale CSLA₁, CSLA₂, . . . für die erste
Speicherbank 1₁ und die Kolonnensteuersignale CSLB₁,
CSLB₂, . . . für die zweite Speicherbank 1₂ werden unter
Verwendung eines Zählers generiert, der den
Kolonnenadressenbinärkode zählt, welcher vom
Kolonnenadressenpuffer synchron zu den Wechseln des CAS-Taktes
erhalten wird. Im einzelnen ist die Schaltungskonfiguration der
Generiervorrichtung in Fig. 11A bis 11C und in Fig. 12 bis 14
gezeigt. Die Operationszeitabläufe sind in Fig. 15 gezeigt. Die
Kolonnenauswahlsignale CSLA und CSLB für die ersten und zweiten
Speicherbanken 1₁ und 1₂ enthalten gemäß Fig. 15
Schreibimpulse W und Leseimpulse R. Jede in ersten und zweiten
Speicherbanken generiert die Impulszüge mit den Impulsen W und
R alle acht Wechsel des CAS-Taktes. Diese Speicherbanken
generieren als ganzes den Impulszug alle vier Wechsel.
In Fig. 11A bezeichnen die Bezugszeichen 21 und 22
Pegel-konvertierende Schaltungen zum Konvertieren des
Referenzpegels des RAS-Taktes und des CAS-Taktes von TTL-Pegel
auf MOS-Pegel. Der CAS-Takt im MOS-Pegel ist CASM. Das FF
(Flip-Flop) 24 wird durch das Signal CASM gesetzt. Das FF 24
wird durch den RAS-Takt in MOS-Pegel zurückgestellt, der um
eine vorbestimmte Zeit τ in einer Verzögerungsschaltung 23
verzögert wird. Der Takt CLO wird durch Verzögerung des
Ausgangs des FF 24 durch die Verzögerungsschaltung 25 um eine
vorbestimmte Zeit τ erhalten. Der Takt CLO wird in eine
Gruppe von acht FFs vom D-Typ eingegeben. Die Takte CLXO, CL′
und CLYO, die um eine vorbestimmte Zeit hinter dem Takt CLO
verzögert sind, werden jeweils von den zweiten, vierten und
achten FFs erhalten. Die Takte CLXO und CLYO werden jeweils in
Gruppen 27 und 28 von D-FFs eingegeben, welche jeweils aus 4
Reihen-FFs gebildet sind (Fig. 11B und 11C). In jeder der
FF-Gruppen 27 und 28 ist der Ausgang des vierten FF
rückgekoppelt zum ersten FF. Die FF-Gruppen 26, 27 und 28
arbeiten synchron zu den Wechseln des Signals CASM oder des
CAS-Taktes. Der Takt CLX′ wird erhalten als Summe der Takte CLX
und CLO. Der Takt CLY′ wird erhalten als Summe der Takte CLY
und CLO.
Der Takt CLX′ wird durch einen 8-Bit-Binärzähler gezählt, wie
in Fig. 12 dargestellt ist. Wie daraus ersichtlich ist, sind
die Bit-Ausgänge dieses Binärzählers A 0x , A 0x überstrichen,
A 1x , A 1x überstrichen, . . . Der Takt CLY′ wird durch einen
8-Bit-Binärzähler gezählt, wie in Fig. 13 dargestellt ist. Die
Bit-Ausgänge dieses Binärzählers sind A 0y , A 0y
überstrichen, A 1y , A 1y überstrichen, . . .
Wie in Fig. 14 dargestellt ist, sind die Summen von A 0x und
A 0y , A 0x überstrichen und A 0y überstrichen, . . . A 7x und
A 7y , und A 7x überstrichen und A 7y überstrichen jeweils
mit A 0c , A 0c überstrichen, . . . A 7c und A 7c überstrichen
bezeichnet. Diese Summen sind Ausgänge an einen
Kolonnendekodierer 16. Die Ausgänge des Kolonnendekodierers 16
werden als Kolonnenauswahlsignale CSLA₁, CLSB₁, CSLA₂ und
CSLB₂ für die ersten und zweiten Speicherbanken 1₁ und 1₂
verwendet. Diese Signale enthalten den Leseimpuls R und den
Schreibimpuls W und sind um eine vorbestimmte Zeit verzögert.
Während bei der Ausführungsform gemäß Fig. 9 die in den
Ausgangsdatenverriegelungsschaltungen 78 verriegelten
Ausgangsdaten R 1 bis R 4 der ersten Speicherbank 1₁ synchron
zu den Wechseln des Kolonnenadressenimpulssignals (CAS)
ausgelesen werden, werden die Ausgangsdaten R 5 bis R 8 von der
zweiten Speicherbank 1₂ an die E/A-Leitungen 3 übermittelt.
Die Ausgangsdaten W 1 bis W 4, die in die Speicherzellen der
ersten Speicherbank 1₁ einzuschreiben sind, von welcher die
Daten R 1 bis R 4 ausgelesen werden, werden in den
Dateneingangsverriegelungsschaltungen 11 synchron zum
Kolonnenadressenimpulssignal CAS sequentiell verriegelt. Ebenso
werden - während die in den
Ausgangsdatenverriegelungsschaltungen 7 verriegelten
Ausgangsdaten R 5 bis R 8 der zweiten Speicherbank 1₂ synchron
zu den Wechseln des Kolonnenadressenimpulssignals CAS
sequentiell ausgelesen werden - die Ausgangsdaten R 9 bis R 12
von der ersten Speicherbank 1₁ an die E/A-Leitungen 3
übermittelt. Die Ausgangsdaten W 5 bis W 8, die in die
Speicherzellen der zweiten Speicherbank 1₂ einzuschreiben
sind, von welcher die Daten R 9 bis R 12 ausgelesen werden,
werden in den Dateneingangsverriegelungsschaltungen 11 synchron
zum Kolonnenadressenimpulssignal CAS sequentiell verriegelt.
Das Schieberegister hat eine Länge von 4 Bit. Dabei soll davon
ausgegangen werden, daß die Bitlänge des Schieberegisters nicht
auf eine solche Konfiguration beschränkt ist, sondern auch auf
eine 8-Bit- oder 16-Bit-Länge eingerichtet sein kann, und daß
die Daten alle 8 Bit oder 16 Bit gelesen und geschrieben
werden. Mit anderen Worten: die Operation nach dem erweiterten
Nibbelmodus kann verwirklicht werden.
Wie aus der vorangehenden Beschreibung hervorgeht, kann die
Erfindung die Betriebsweise nach dem erweiterten Nibbelmodus
verwirklichen, welche Daten mit hoher Geschwindigkeit liest und
schreibt, nämlich durch den mittleren Zugriffszyklus
entsprechend dem Wechsel des CAS-Signals, mit einer geringeren
Anzahl von E/A-Leitungen und einer kürzeren Bitlänge des
Schieberegisters, verglichen mit den Erfordernissen zur
Operation nach dem herkömmlichen Nibbelmodus. Die Erfindung
erfordert die gleiche Anzahl von Eingangs-/Ausgangs-Pins im
Speichersystem wie in vorbekannten Systemen und erlaubt das
gleiche Layout für jene Pins wie in vorbekannten Systemen.
Zusätzlich ist das dRAM gemäß der Erfindung mit dem früheren
dRAM kompatibel. Diese Fakten bewirken, daß die Erfindung das
im erweiterten Nibbelmodus anwendbare Speichersystem bei einer
hohen Geschwindigkeit und mit großen Anwendungsmöglichkeiten
vorsehen kann, läßt aber einen kleineren Chipbereich für die
IC-Herstellung zu.
Nachfolgend wird eine zweite Ausführungsform der Erfindung
beschrieben. In dieser zweiten Ausführungsform sind
E/A-Leitungen vorgesehen, der ersten Speicherbank gewidmet
sind, und E/A-Leitungen, die der zweiten Speicherbank gewidmet
sind. Deshalb ist es möglich, die Ausgangsdaten der zweiten
Speicherbank an die E/A-Leitungen für die zweite Speicherbank
zu übertragen, wenn die Ausgangsdaten der ersten Speicherbank
an die E/A-Leitungen für die erste Speicherbank ausgelesen
werden. Ebenso können die Ausgangsdaten der zweiten
Speicherbank über die E/A-Leitungen für die zweite Speicherbank
ausgegeben werden, wenn die Eingangsdaten an die erste
Speicherbank in die Zellen der ersten Speicherbank über die
E/A-Leitungen für die erste Speicherbank eingeschrieben werden.
Bei dieser Ausführungsform ist ein Schreibsteuergatter zwischen
jeder Eingangsdatenverriegelungsschaltung und der zugehörigen
E/A-Leitung verbunden, so daß die Daten in jeder
Eingangsdatenverriegelungsschaltung unabhängig von der
E/A-Leitung übermittelt werden können. Deshalb kann die
Operation nach dem erweiterten Nibbelmodus für jedes Bit
geändert werden, was bedeutet, daß die Datenlänge in geeigneter
Weise gewählt werden kann.
Die Konfiguration der zweiten Ausführungsform wird anhand der
Zeichnungen näher beschrieben. Fig. 16A und 16B zeigen
gemeinsam den Teil der Ausführungsform, der durch eine
bestimmte Wortleitung WL getrieben wird. Eine Vielzahl von
Speicherzellen, z. B. M 1 bis M 16, die mit der gleichen
Wortleitung WL verbunden sind, ist in eine erste Speicherbank
1₁ und eine zweite Speicherbank 1₂ gegliedert.
Speicherzellen M 1 bis M 4 und M 9 bis M 12 der ersten Speicherbank
1₁ der ersten Speicherbank 1₁ sind über
Bitleitungsabtastsverstärker 2₁ (SA 1 bis SA 4, SA 9 bis SA 12)
und Übertragungsgatter 4₁ (MOS-Transistoren Q₁₀₁ bis Q₁₀₄
und Q₁₀₅ bis Q₁₀₈) mit den zugeordneten E/A-Leitungen 3₁
(DQA 1 bis DQA 4) verbunden. Speicherzellen M 5 bis M 8 und M 13 bis
M 14 der zweiten Speicherbank 1₂ sind über
Bitleitungsabtastverstärker 2₂ (SA 5 bis SA 8, SA 13 bis SA 16)
und Übertragungsgatter 4₂ (MOS-Transistoren Q₁₀₉ bis Q₁₁₂
und Q₁₁₃ bis Q₁₁₆) mit den zugeordneten E/A-Leitungen 3₂
(DQB 1 bis DQB 4) verbunden. Die Steuerung des
Dateneingang/-ausgangs zwischen den Speicherzellen der ersten
Speicherbank 1₁ und den E/A-Leitungen 3₁ wird durch
Kolonnenauswahlsignale CLSA₁, CLSA₂, . . . der ersten
Speicherbank 1₁ durchgeführt. Der Dateneingang/-ausgang
zwischen den Speicherzellen der zweiten Speicherbank 1₂ und
den E/A-Leitungen 3₂ wird durch Kolonnenauswahlsignale
CSLB₁, CSLB₂, . . . der zweiten Speicherbank 1₂ gesteuert.
Die E/A-Leitungen DQA₁ bis DQA₄ und DQB 1 bis DQB 4 werden
jeweils durch eine Leitung dargestellt, enthalten aber
tatsächlich ein Paar von Leitungen.
Die E/A-Leitungen 3₁ sind sequentiell mit
Ausgangsdatenabtastverstärkern 5₁ (S 1 bis S 4) verbunden, die
durch Steuersignale QSEA₁ bis QSA₄ gesteuert werden sowie
durch Lesesteuergatter 6₁ (MOS-Transistoren Q₁₂₅ bis
Q₁₂₈), welche durch die Steuersignale wirksam geschaltet
werden. Die E/A-Leitungen 3₂ sind jeweils mit den
Ausgangsdatenverstärkern 5₂ (S 1′ bis S 4′) verbunden, die
durch die Lesesteuersignale QSEB₁ bis QSB₄ und
Lesesteuergatter 6₂ (MOS-Transistoren Q₁₂₉ bis Q₁₃₂),
die durch die Lesesteuersignale wirksam geschaltet werden,
aktiviert werden. Die parallelen Daten des 4-Bit-Auslesens über
die Lesesteuergatter 6₁ und 6₂ werden je in
Ausgangsdatenverriegelungsschaltungen 7 gespeichert. Die
verriegelten parallelen Daten werden durch das
Ausgangsdatenschieberegister 8 in serielle Daten konvertiert.
Die seriellen Daten werden von Ausgangsdatenpuffer 9
ausgelesen. Andererseits werden die in die Speicherzellen
einzuschreibenden Eingangsdaten vom Eingangsdatenpuffer 13
seriell an das Eingangsdatenschieberegister 12 geliefert, wo
die seriellen Daten in parallele Daten konvertiert werden. Die
parallelen Daten werden in die
Eingangsdatenverriegelungsschaltungen 11 geladen und in ihnen
verriegelt. Die in den Verriegelungsschaltungen 11 verriegelten
Daten werden an die E/A-Leitungen 3₁ über Schreibsteuergatter
10₁ (MOS-Transistoren Q₁₁₇ bis Q₁₂₀) oder an die
E/A-Leitungen 3₂ über Schreibsteuergatter 10₂
(MOS-Transistoren Q₁₂₁ bis Q₁₂₄) übermittelt. Die
Steuerelektroden der Schreibsteuergatter 10₁ und 10₂ werden
jeweils gesteuert, so daß 4-Bit-Daten von der
Eingangsverriegelungsschaltung 11 mit unterschiedlichen
Zeitabläufen an die zugehörigen E/A-Leitungen übermittelt
werden.
Die Betriebsart der zweiten Ausführungsform gemäß Fig. 16 im
erweiterten Nibbelmodus wird anhand der Fig. 17 und 18
nachfolgend näher beschrieben.
Die gleiche Operation wie bei herkömmlichen Systemen findet
statt, bis der RAS-Takt von "H" auf "L" geht um die Spannung
der ausgewählten Wortleitung WL ansteigt. Nachdem die
Wortleitung ausgewählt ist, werden die MOS-Transistoren Q₁₀₁
bis Q₁₀₄ des Übertragungsgatters 4₁ durch das
Kolonnenauswahlsignal CSLA₁ der ersten Speicherbank 1₁, das
durch den Kolonnenadressenzähler generiert wird, angeschaltet
wird. Die 4-Bit-Ausgangsdaten von den Speicherzellen M 1 bis M 4
der ersten Speicherbank 1₁ werden über die Bitleitungen und
die Bitleitungsabtastverstärker 2₁ an die E/A-Leitungen 3₁
übermittelt. Wenn die 4-Bit-Ausgangsdaten übermittelt sind,
steigen die Aktivierungssignale QSEA₁ bis QSAE₄
gleichzeitig an. Dann werden die Datenverstärker 5₁
aktiviert, während zur gleichen Zeit die Lesesteuergatter 6₁
angeschaltet werden. Die Ausgangsdaten der E/A-Leitungen 3₁
werden an die Datenausgangsleitungen RD₁ bis RD₄
ausgelesen. Die ausgelesenen Ausgangsdaten werden in den
Ausgangsdatenverriegelungsschaltungen 7 verriegelt. Der Grund,
weshalb die Aktivierungssignale QSEA₁ bis QSAE₄
gleichzeitig ansteigen, ist darin zu sehen, damit die
Hinweisdaten mit einer großen Geschwindigkeit ausgelesen
werden. Die Aktivierungssignale QSEA₁ bis QSAE₄ werden
gleichzeitig zur Zeit des ersten Wechsels 1 generiert. Bei
den verbleibenden Wechseln steigen die Aktivierungssignale
QSEA₁ bis QSAE₄ und QSEB₁ bis QSEB₄ mit
unterschiedlichen Zeitverläufen synchron zu den Wechseln an.
Die 4-Bit-Ausgangsdaten, die in den
Ausgangsdatenverriegelungsschaltungen 7 verriegelt sind, werden
durch die Datenausgangsschieberegister 8 synchron zu den
Wechseln 1, 2, 3 und 4 des CAS-Taktes in serielle
Daten konvertiert. Die konvertierten Daten stellen den Ausgang
vom Datenpuffer 9 als serielle Daten R 1 bis R 4 dar.
Die Eingangsdaten W 1 bis W 4 werden in die Speicherzellen M 1 bis
M 4 der ersten Speicherbank 1₁ auf folgendem Weg
eingeschrieben. Die Eingangsdaten W 1 bis W 4 werden vom
Eingangspuffer 13 an das Eingangsdatenschieberegister 12
synchron mit den Wechseln 1, 2, 3 und 4 des
CAS-Taktes geliefert und in den
Eingangsdatenverriegelungsschaltungen 11 sq verriegelt. Die
Eingangsdaten W 1 bis W 4 werden in den E/A-Leitungen 3₁
geleitet, da jedesmal, wenn diese Datenstücke verriegelt sind,
die MOS-Transistoren Q₁₁₇ bis Q₁₂₀ der Schreibsteuergatter
10₁ synchron zu den Wechseln des CAS-Taktes sq eingeschaltet
werden. Während der Übertragung sind die MOS-Transistoren
Q₁₀₁ bis Q₁₀₄ durch Kolonnenauswahlsignale CSLA₁ der
ersten Speicherbank 1₁ angeschaltet. Daher werden die
Eingangsdaten, wie sie an die E/A-Leitungen 3₁ übermittelt
werden, in die Speicherzellen M 1 bis M 4 der ersten Speicherbank
1₁ eingeschrieben. Nach dem Einschreiben der Daten geht das
Kolonnenauswahlsignal CSLA₁ auf "L".
Wie oben beschrieben, werden die Ausgangsdaten R 5 bis R 8 von
den Speicherzellen M 5 bis M 8 der zweiten Speicherbank 1₁ an
die E/A-Leitungen 3₂ übermittelt, da das
Kolonnenauswahlsignal CSLB₁ auf "H" geht, wenn das Lesen der
Ausgangsdaten von den Speicherzellen der ersten Speicherbank
1₁ und das Schreiben der Eingangsdaten in diese
Speicherzellen synchron zu den Wechseln 1 bis 4 des
CAS-Taktes durchgeführt wird. Die an die E/A-Leitungen 3₂
übermittelten Ausgangsdaten R 5 bis R 8 werden in
Ausgangsdatenverriegelungsschaltungen 7 verriegelt, da die
Aktivierungssignale QSEB₁ bis QSEB₄ synchron, da die
Aktivierungssignale QSEB₁ bis QSEB₄ synchron zu den
Wechseln des CAS-Taktes sq ansteigen. Die verriegelten
Ausgangsdaten von den Speicherzellen M 5 bis M 8 werden synchron
zu den Wechseln 5, 6, 7 und 8 des CAS-Taktes in
serielle Daten konvertiert. Die konvertierten Daten sind der
Ausgang vom Ausgangsdatenpuffer 9 als serielle Ausgangsdaten R 5
bis R 8.
Die in die Speicherzellen M 5 bis M 8 einzuschreibenden
Eingangsdaten W 5 bis W 8 der zweiten Speicherbank 1₂ werden
vom Eingangsdatenpuffer 13 an das Eingangsdatenschieberegister
12 synchron mit den Wechseln 5, 6, 7 und 8 des
CAS-Taktes geliefert und dann in die
Eingangsdatenverriegelungsschaltungen 11 sq gespeichert. Die
verriegelten Eingangsdaten W 5 bis W 8 werden zu den
E/A-Leitungen 3₂ geleitet, da die MOS-Transistoren Q₁₂₁ bis
Q₁₂₄ der Schreibsteuergatter 10₂ synchron zu den Wechseln
5 bis 8 des CAS-Taktes sq eingeschaltet werden, jedesmal
wenn die Daten W 5 bis W 8 verriegelt sind. Die übermittelten
Daten W 5 bis W 8 werden in die Speicherzellen M 5 bis M 8 der
zweiten Speicherbank 1₂ eingeschrieben, da das
Kolonnensteuersignal CSLB₁ der zweiten Speicherbank 1₂
während des Datenübertrags auf "H"-Pegel gehalten wird. Wenn
die Schreiboperation beendet ist, geht das Kolonnensteuersignal
CSLB₁ auf "L".
Danach werden die Ausgangsdaten von den ersten und zweiten
Speicherbanken 1₁ und 1₂ ausgelesen, da die durch den
Kolonnenadressenzähler erzeugten Kolonnensteuersignale CSLA₂,
CSLB₂, . . . sq auf "H" gehen. Die Eingangsdaten werden in
diese Speicherbanken geschrieben. Diese Folge von
Lese-/Schreib-Operationen wird wiederholt. Wie Fig. 17 zeigt,
ist nur während des ersten anfänglichen Ausgangsdaten-Auslesens
und des Eingangsdaten-Schreibens die Zeitlänge des
Kolonnenauswahlsignals, z. B. CSLA₁, gleich vier Wechseln.
Die anderen Kolonnenauswahlsignale CSLB₁, CSLA₂, CSLB₂,
. . . sind in der Zeitlänge 6 Wechseln gleich. Diese
Kolonnenauswahlsignale werden sq erzeugt, wobei jede um die
Zeit entsprechend 4 Wechseln hinter dem vorangehenden verzögert
ist. Auf diese Weise werden die Daten, z. B. von 1024 Bit, in
allen an eine Notleitung angeschlossenen Speicherzellen sq
ausgelesen und eingeschrieben.
Die zweite Ausführungsform stimmt mit der ersten
Ausführungsform darin überein, daß die Kolonnenauswahlsignale
CSLA₁, CSLA₂, . . . für die erste Speicherbank 1₁ und die
Adressensignale für die zweite Speicherbank 1₂ durch
Verwendung eines Zählers erzeugt werden können, der synchron zu
den Wechseln des CAS-Taktes die Kolonnenadressenbinärkodes
zählt, welche vom Kolonnenadressenpuffer erhalten werden. Die
spezifische Konfiguration der Erzeugervorrichtung ist in Fig.
11A bis 11C (für die erste Ausführungsform) und in Fig. 19, 20,
21, 22, 23A und 23B dargestellt. Die Zeitabläufe für die
Operationen sind in Fig. 24 dargestellt. Wie Fig. 24 zeigt,
enthalten die die Kolonnenauswahlsignale CSLA (CSLA₁,
CSLA₂, . . .) und CSLB (CSLB₁, CSLB₂, . . .) der ersten und
zweiten Speicherbanken Impulse, die durch "R-W" dargestellt
sind. Während der Anstiegesperiode des "R-W"-Impulses werden das
Lesen und Schreiben der Daten ausgeführt.
Die Beschreibung von Fig. 11A bis 11C wurde bereits für die
erste Ausführungsform gemäß Fig. 9 gegeben. Deshalb wird die
Beschreibung hier weggelassen.
Wie Fig. 19 zeigt, wird der Takt CLX (Fig. 11B) in das
CLXA-Impulssignal des ungeradzahligen Impulszuges und in das
CLXB-Impulssignal des geradzahligen Impulszuges aufgeteilt. In
ähnlicher Weise wird der Takt CLY (Fig. 11C) in das
CLVA-Impulssignal des ungeradzahligen Impulszuges und in das
CLVB-Impulssignal des geradzahligen Impulszuges aufgeteilt. Ein
A-Takt steigt am führenden Rand des Taktes CLXA an, während er
am nachlaufenden Rand des Taktes CLXA abfällt. Ein B-Takt
steigt am führenden Rand des Taktes CLXB an, während er am
nachlaufenden Rand des Taktes CLXB abfällt.
Der A-Takt wird durch einen 8-Bit-Binärzähler gezählt, wie Fig.
20 zeigt. Die Bit-Ausgänge dieses Zählers sind jeweils benannt
mit A 0x , A 0x überstrichen, A 1x , A 1x überstrichen, . . .
In ähnlicher Weise wird der B-Takt wird durch einen
8-Bit-Binärzähler gezählt, wie Fig. 21 zeigt. Die Bit-Ausgänge
dieses Zählers sind jeweils benannt mit A 0y , A 0y
überstrichen, A 1y , A 1y überstrichen, . . .
Wie Fig. 22 zeigt, sind die Paare A 0x und A y , A 0x
überstrichen und A 0y überstrichen, . . . A 7x und A 7y , und
A 7x überstrichen und A 7y überstrichen jeweils
Eingangssignal für unterschiedliche Kolonnendekodierer. Die
Ausgänge dieser Kolonnendekodierer werden benutzt als erste und
zweite Kolonnenauswahlsignale CSLA₁, CSLB₁, CSLB₁, CSLA₂ und
CSLB₂, . . ., von denen jedes um eine vorbestimmte Zeit hinter
dem vorangehenden Signal verzögert ist.
Treibersignal WGAj und WGBj (j = 1 bis 4) für die
Schreibsteuergatter 10₁ und 10₂ in Fig. 16 werden durch
D-Typ-FF-Gruppen 29 erzeugt, wie Fig. 23A zeigt. Der Takt CLO
(Fig. 11A) ist Eingangssignal für die FF-Gruppe 29, die aus
acht FFs besteht. Die Summe des Ausgangssignals des achten FF
und des Taktes CLO ist das Schreibsteuersignal WGA 1. Der Ausgang
des zweiten FF ist das Schreibsteuersignal WGA 2. Ähnlich werden
die Steuersignale WGA 3, WGA 4, WGB 1, . . . WGB 4 erhalten.
Die Aktivierungssignale QSEAj und QSEBj (j = 1 bis 4), die an
die Lesesteuergatter 6₁ und 6₂ (Fig. 16) und die
Ausgangssdatenverstärker 5₁ und 5₂ zu liefern sind, werden
durch die Verwendung der Gruppe von acht FFs erzeugt. Fig. 23B
zeigt, weil QSEA₁ bis QSEA₄ herausgeführt werden, und
deshalb entfällt eine weitere Beschreibung.
Fig. 25 zeigt ein Schaltschema einer dritten Ausführungsform
der Erfindung. Die dritte Ausführungsform unterscheidet sich
von der zweiten Ausführungsform gemäß Fig. 16 in folgender
Hinsicht. Bei der dritten Ausführungsform werden die
Ausgangsdatenverstärker 5₁ und 5₂, die jeweils mit
E/A-Leitungen 3₁ und 3₂ verbunden sind, mit 4 Bit in
Parallel aktiviert und die Lesesteuergatter 6₁ und 6₂ sind
4-Bit in Parallel gesteuert. Mit anderen Worten, die
Aktivierungssignale QSEA und QSEB werden jeweils an erste und
zweite Speicherbaken 1₁ und 1₂ geliefert. Fig. 26 und 27
zeigen Operationszeitabläufe der dritten Ausführungsform. Die
grundlegende Operation der dritten Ausführungsform ist die
gleiche wie die der zweiten Ausführungsform (Fig. 16). Deshalb
kann eine detaillierte Beschreibung entfallen. Die
Konfiguration der Schaltungen zur Erzeugung verschiedener Typen
von Signalen einschließlich der Kolonnenauswahlsignale CSLA₁,
CSLA₂, . . ., CSLB₁ und CSLB ist ebenfalls die gleiche wie
bei der zweiten Ausführungsform. Die Aktivierungssignale QSEA
und QSEB können durch eine einfachere Schaltung als in der
zweiten Ausführungsform erzeugt werden. Bei der zweiten
Ausführungsform werden die Aktivierungssignale QSEA und QSEB
sowie die Steuersignale WGA und WGB für die
Schreibsteuergatter 10₁ und 10₂ durch unterschiedliche
FF-Gruppen erzeugt, wie Fig. 23A und 23B zeigen. Bei der
dritten Ausführungsform kann die FF-Gruppe zur Erzeugung der
Schreibsteuersignale WGA und WGB als eine Generatorschaltung
zur Erzeugung der Aktivierungssignale QSEA und QSEB verwendet
werden, wie Fig. 28 zeigt.
In der zweiten Ausführungsform gemäß Fig. 16 und in der dritten
Ausführungsform gemäß Fig. 25 das Schieberegister eine
Länge von 4 Bit und die Datenlese- und -schreib-Operationen
werden wie bei der ersten Ausführungsform 4-Bit-weise pro
Zeitoperation ausgeführt. Jedoch kann die Operation nach dem
erweiterten Nibbelmodus 8 Bit oder 16 Bit für die Dateneinheit
einer jeden Zeitoperation vorsehen. Bei der zweiten und dritten
Ausführungsform gemäß Fig. 16 bzw. 25 kann die Operation nach
der erweiterten Nibbelmodus mit einem großen zeitlichen Rand
verwirklicht werden, da beide Ausführungsformen E/A-Leitungen
enthalten, die jeweils den ersten und zweiten Speicherbanken
zugewiesen sind. Ferner kann in der zweiten Ausführungsform
gemäß Fig. 16 die Operation nach dem erweiterten Nibbelmodus
bitweise geändert werden, da die parallel angeordneten
Schreibsteuergatter 10₁ und 10₂ mit gestaffelten
Zeitabläufen gesteuert werden. Dies bedeutet, daß die
Eingangsdaten, auf die seriell zugegriffen werden können soll,
Bit für Bit geändert werden können, was dem Benutzer sehr
entgegenkommt.
In der ersten Ausführungsform sind beispielsweise die
Aktivierungszeiten für die Bitleitungsabtastverstärker 2₁ und
2₂ nicht angegeben. Das Rauschen, das in die nicht
dargestellte Energieversorgungsleitung Vcc und in die ebenfalls
nicht dargestellte Masseleitung Vss induziert wird, kann
unterdrückt werden, falls unterschiedliche Aktivierungszeiten
für die Bitleitungsabtastverstärker 2₁ und 2₂ angesetzt
werden. Eine vierte Ausführungsform mit einer
Rauschunterdrückungsvorrichtung zum Unterdrücken von Rauschen
wird nachfolgend anhand von Fig. 30 bis 33 beschrieben.
Fig. 29 zeigt ein Zeitablaufdiagramm der Operation eines
früheren dRAM im Nibbelmodus. In der herkömmlichen
Nibbelmodus-Operation gemäß Fig. 29 geht der RAS-Takt
(Zeilenadressenimpulssignal) von "1" (H) nach "0" (L) und die
Speicherzellen werden aktiviert. Dann geht der CAS-Takt
(Kolonnenadressenimpulssignal) von "H" nach "L" und eine
(bestimmte) Wortleitung wird ausgewählt. Anschließend wird der
Zyklus (Wechsel), der schon bei der ersten Ausführungsform
beschrieben wurde, wiederholt. Das bedeutet, daß im Zyklus der
CAS-Takt zurückgestellt wird und wieder "L" annimmt, während
der RAS-Takt auf "L" gehalten wird. auf diesem Weg wird auf die
Kolonnenadressen aufeinanderfolgend zugegriffen.
Im Nibbelmodus wird das Rauschen, das aufgrund der
Energiequelle vom dRAM kommt, in einer der folgenden
Situationen erzeugt: (1) Wenn der TAS-Takt seinen logischen
Status von "H" nach "L" ändert, um einen Zug von
Aktivierungssignalen zu erzeugen, und die Schaltungen durch die
Aktivierungssignale aktiviert sind; und (2) wenn der Strom in
den Schaltungen zu einer Zeit des Vorladens der Bitleitungen
abrupt sich ändert. Genauer gesagt, falls der Strom sich in den
Schaltungen mit di/dt abrupt ändert, wird schnell vorübergehend
eine Spannung, aufgedrückt durch Ldi/dt in den Schaltungen
induziert. Die Induktivität L besteht in den Leitungen bei Vcc
(Energiepotential), bei Vss (Massepotentialleitung), in den
Stromführungsdrähten, Lötstellen und Verbindungen des
Speicherchip. Da die Speicherkapazität des dRAM größer ist,
sind die L-Komponenten auch größer. Dies führt zu einer
Verringerung des Vcc-Potentials und/oder zu einem Anstieg des
Vss-Potentials. Fig. 29 zeigt eine Situtation, in welcher das
Potential des Vss-Leitung ansteigt, wenn der RAS-Takt abfällt
und dann der CAS-Takt abfällt, um eine Wortleitung WL
auszuwählen und die Bitleitungen BL und Bl überstrichen zu
aktivieren. Ein derartiges Rauschen kann eine fehlerhafte
Operation der Schaltung bewirken. Es sei angenommen, daß im
Eingangsbereich das Vss-Potential um 1 V auf 2 V ansteigt.
Selbst wenn das Eingangspotential auf TTL-Pegel von 2,4 oder
mehr ist und auf "H"-Pegel steht, wird in diesem Fall dieser
"H"-Pegel als "L"-Pegel behandelt. Obwohl der Ausgang auf
"L"-Pegel sein sollte, wird er auch im Ausgangsbereich als
"H"-Pegel detektiert, falls das Vss-Potential nach der
Darstellung von Fig. 29 ansteigt. Die gleiche fehlerhafte
Operation kann auftreten, wenn das Vcc-Potential aufgrund des
Rauschens niedriger wird. Ein derartiges dRAM-Rauschen nimmt
mit der Steigerung der Bit-Zahl des dRAM zu, so z. B. bei der
Steigerung von 1 M Bit auf 4 M Bit.
Das oben beschriebene Rauschunterdrückungsverfahren basiert auf
der Überlagerung, das Maß di/dt der arupten Stromänderung zu
minimieren. Dieser Lösungsansatz ist jedoch gegensätzlich zu
der Forderung nach Hochgeschwindigkeits-Operation des dRAM.
Zur Lösung dieses Problems hat das dRAM einer vierten
Ausführungsform der Erfindung die folgende
Schaltungskonfiguration. Bei dieser Ausführungsform wird eine
Vielzahl von Speicherzellen, welcher durch die gleiche
Zeilenadresse ausgewählt werden, in erste und zweite
Speicherbanken 1₁ und 1₂ eingeordnet, so daß eine
fortwährende Ausführung der Operation im Nibbelmodus möglich
ist. Das Aktivierungs-Timing für die
Bitleitungsabtastverstärker, die mit der zweiten Speicherbank
1₂ verbunden sind, ist gestaffelt in bezug auf die
Bitleitungsabtastverstärker, die mit der ersten Speicherbank
1₁ verbunden sind, um dadurch den Wert von di/dt zu
verringern. Alternativ hierzu kann das Aktivierungs-Timing der
mit den ersten und zweiten Speicherbanken verbundenen
Wortleitungen gestaffelt werden.
Gemäß Fig. 30 werden die Wortleitungen WL 1 und WL 2 durch die
gleiche Zeilenadresse selektiert. Die ersten und zweiten
Speicherbanken 1₁ und 1₂, die Bitleitungsabtastverstärker 2₁
und 2₂, Übertragungsgatter oder Kolonnenauswahlgatter 4₁
und 4₂, sowie die E/A-Leitungen 3₁ und 3₂ wurden bereits
in Verbindung mit Fig. 11 beschrieben. Die Speicherzellen für
vier Bit, welche in der ersten Speicherbank 1₁ angeordnet und
mit der Wortleitung WL₁ verbunden sind, sind über die
Bitleitungsabtastverstärker 2₁ und Übertragungsgatter 4₁ an
die E/A-Leitung 3₁ angeschlossen. Die Speicherzellen für 4
Bit, welche in der zweiten Speicherbank 1₂ angeordnet und mit
der Wortleitung WL₂ verbunden sind, sind über die
Bitleitungsabtastverstärker 2₂ und Übertragungsgatter 4₂ an
die E/A-Leitung 3₂ angeschlossen S₁ und S₂ bezeichnen
Aktivierungssignalleitungen für die Bitleitungsabtastverstärker
2₁ und 2₂. C₁ und C₂ bezeichnen Steuersignalleitungen
für die Übertragungsgatter 4₁ und 4₂. Das
4-Bit-Datenauslesen in die E/A-Leitungen 3₁ und 3₂ wird
durch die Abtastverstärker 5₁ und 5₂ verstärkt und über die
Lesesteuergatter 6₁ und 6₂ in den Verriegelungsschaltungen
7₁ und 7₂ verriegelt. Die verriegelten Daten werden
ausgelesen und an die Schieberegister 8₁ und 8₂
weitergegeben. Diese Schieberegister konvertieren die
parallelen Daten in serielle Daten. Schließlich bilden die
seriellen Daten den Ausgang von Ausgangsdatenpuffer 9. Steuer-
und Aktivierungssignale Φ₁ und Φ₂ steuern die
Lesesteuergatter 6₁ und 6₂ und aktivieren die
Abtastverstärker 5₁ und 5₂.
In der vierten Ausführungsform wird das Auswahl-Timing für die
Wortleitung WL₂ um τ hinter dem Auswahl-Timing für die
Wortleitung WL₁ verzögert (Fig. 33). Das Auswahl-Timing für
die Aktivierungssteuersignalleitung S₂ ist um τ hinter dem
Auswahl-Timing für die Aktivierungssteuersignalleitung S₁
verzögert. Das Pegelverhältnis zwischen den Bitleitungen BL₁
und BL₂ der ersten und zweiten Speicherbanken ist in Fig. 33
gezeigt.
Fig. 31 zeigt eine Schaltung zur Erzeugung der Treibersignale
zum Treiben der Steuerleitungen. RAS- und CAS-Takte stellen
den Eingang dar für die Verzögerungsschaltung, die in Reihe
miteinander verbundene CMOS-Inverter enthält. Die Zellen- und
Kolonnenadressensignale A R und A C werden durch Zeilen- und
Kolonnendekodierer 35 und 37 dekodiert. Wort- und
Kolonnenleitungsauswahlschaltungen 36 und 38 selektieren
jeweils eine (bestimmte) Wortleitung und eine (bestimmte)
Kolonne. Verzögerungsauswahlschaltungen 40₁ bis 40₄ dienen
zur Bildung gestaffelter Steuersignale zur Verwendung in den
ersten und zweiten Speicherbanken.
Die Verzögerungsauswahlschaltungen 40₁ bis 40₄ sind gemäß
Fig. 32 konfiguriert. Eine Reihenschaltung enthält Inverter
41₁ und 41₂ (Elemente zur Signalverzögerung) und
Übertragungsgatter Q₁ und erzeugt ein Ausgangssignal A₂ in
Abhängigkeit vom Eingangssignal A₁. Ein Übertragungsgatter
Q₂ ist mit der Serienschaltung querverbunden. Eine weitere
Serienschaltung enthält die Inverter 41₁ und 41₂ sowie das
Übertragungsgatter Q₄ und empfängt ein Eingangssignal B₁
und erzeugt ein Ausgangssignal B₂. Ein Übertragungsgatter
Q₃ ist mit dieser Serienschaltung querverbunden. Die
Übertragungsgatterpaare Q₁ und Q₃ sowie Q₂ und Q₄
werden durch Adressensignale ARi bzw. ARi überstrichen
gesteuert. Wenn die Adressensignale ARi bzw. ARi überstrichen
auf "H"-Pegel und "L"-Pegel sind, gibt es keine Verzögerung
zwischen den Signalen B₁ und B₂, während eine feste
Verzögerung zwischen den Signalen A₁ und A₂ auftritt. Wenn
die Adressensiganle ARi bzw. ARi überstrichen auf "L"-Pegel und
"H"-Pegel sind, gibt es keine Verzögerung zwischen den Signalen
A₁ und A₂, während eine feste Verzögerung zwischen den
Signalen B₁ und B₂ auftritt.
Die Arbeitsweise der Ausführungsform gemäß Fig. 30 wird anhand
von Fig. 33 nachfolgend beschrieben. Bei dieser Ausführungsform
sind die Bitleitungen vorgeladen auf das Potential von 1/2 Vcc.
Wenn der RAS-Takt auf niedrig (L) geht, selektiert der
Zeilendekodierer 35 die Zeilenadresse und das Potential einer
gegebenen Wortleitung steigt an. Das Potential der Wortleitung
WL₁ der Speicherbank 1₁ steigt ohne Verzögerung an. Das
Potential der Wortleitung WL₂ der zweiten Speicherbank 1₂
steigt an mit einer Verzögerung um die vorbestimmte Zeit τ,
z. B. 10 nsec, nach dem Potentialanstieg der Wortleitung WL₁.
Die Bitleitungsabtastverstärker sind nicht aktiviert, bis die
Daten von den Speicherzellen in die Bitleitungen ausgelesen
werden. Nach der Aktivierung dieser Verstärker werden die
Bitleitungen auf "1" oder "0" entsprechend den ausgelesenen
Daten gehalten. Bei dieser Ausführungsform wird eine
Verzögerungszeit τ benutzt zwischen den
Auswahl-Timing-Vorgängen für die
Aktivierungssteuersignalleitungen S₁ und S₂, die mit dem
Abtastverstärkern 2₁ und 2₂ verbunden sind. Die so
gestaltete Ausführungsform kann die Operation im erweiterten
Nibbelmodus verwirklichen. Insbesondere werden die Daten
alternativ von den ersten und zweiten Speicherbanken parallel
ausgelesen in die E/A-Leitungen 3₁ und 3₂. In diesem Fall
werden die Daten mit 4 Bit zu einer Zeit ausgelesen. Die
ausgelesenen Daten werden über die Abtastverstärker 5₁ und
5₂ in die Verriegelungsschaltungen 7₁ und 7₂ geladen. Die
Schieberegister 8₁ und 8₁ konvertieren die Daten von
parallel nach seriell. Die seriellen Daten werden vom Puffer 9
entnommen. Die Folge der Operation wird wiederholt. Die Daten
können selbstverständlich von allen Speicherzellen ausgelesen
werden, die zu einer Wortleitung gehören. Im Anschluß an das
Auslesen von Daten von den Speicherzellen einer Wortleitung
können die Daten von den Speicherzellen einer anderen
Wortleitung ausgelesen werden. Auf diese Weise können die Daten
von allen Speicherzellen des gesamten Speicherfeldes (Array)
ausgelesen werden. Dies gilt für die eingeschriebenen Daten.
Mit einer Zeitverzögerung von etwa 10 nsec zwischen den
Aktivierungs-Timings für die ersten und zweiten Speicherbanken
erscheint das Rauschen in der zweiten Speicherbank, wenn das
Rauschen in der ersten Speicherbank verschwindet. Dies
vermindert den Spitzenwert des Rauschens auf die Hälfte des
Wertes herkömmlicher Systeme.
Im obigen Fall ist die Zeitdifferenz gegeben zwischen den
Anstiegs-Timings des Potentials in den Wortleitungen WL₁ und
WL₂, die durch die gleiche Zeilenadresse selektiert werden.
Alternativ kann sie gegeben sein zwischen den aktiven Timings
für die Abtastverstärker 2₁ und 2₂.
Claims (7)
1. Halbleiterspeichersystem mit dynamischen Schreib- und
Lesespeicherzellen, welche in ein Halbleitersubstrat
integriert sind, gekennzeichnet durch
- (a) erste und zweite Speicherbanken (1₁, 1₂), wobei eine Vielzahl von Speicherzellen mit einer Wortleitung (WL) verbunden und in jeder der Speicherbanken angeordnet ist,
- (b) eine Lese-/Schreibvorrichtung zum Lesen von
Ausgangsdaten und Schreiben von Eingangsdaten von den
Speicherzellen und in diese Speicherzellen, wobei
- - in Ausgangsdatenverriegelungsschaltungen (7) verriegelte Ausgangsdaten (R 1 bis R 4) von den Speicherzellen der ersten Speicherbank (1₁) synchron zu einem Kolonnenadressenimpulssignal (CAS) aufeinanderfolgend ausgelesen werden, Ausgangsdaten (R 5 bis R 8) von den Speicherzellen der zweiten Speicherbank (1₂) an Eingangs-/Ausgangsleitungen (3) übermittelt werden und in die Speicherzellen der ersten Speicherbank (1₁) einzuschreibende Eingangsdaten (W 1 bis W 4) synchron zum Kolonnenadressenimpulssignal (CAS) in Eingangsdatenverriegelungsschaltungen (11) verriegelt werden.
- Ausgangsdaten (R 9 bis R 12) von den Speicherzellen der ersten Speicherbank (1₁) an die Eingangs-/Ausgangsleitungen (3) übermittelt und in die Speicherzellen der zweiten Speicherbank (1₂) einzuschreibende Eingangsdaten (W 5 bis W 8) synchron zum Kolonnenadressenimpulssignal (CAS) aufeinanderfolgend in den Eingangsdatenverriegelungsschaltungen (11) verriegelt werden, während in den Ausgangsdatenverriegelungsschaltungen (7) verriegelte Ausgangsdaten (R 5 bis R 8) von den Speicherzellen der zweiten Speicherbank (1₂) synchron zum Kolonnenadressenimpulssignal (CAS) aufeiannderfolgend ausgelesen werden, und
- - die Lese-/Schreiboperationen für die ersten und zweiten Speicherbanken (1₁, 1₂) wechselweise wiederholt werden.
2. Halbleiterspeichersystem nach Anspruch 1, dadurch
gekennzeichnet, daß die
Lese-/Schreibvorrichtung umfaßt:
- (a) erste Kolonnenauswahlgattermittel (4₁), die zwischen den Speicherzellen (M 1 bis M 4) der ersten Speicherbank (1₁) und den Eingangs-/Ausgangsleitungen (3) angeordnet sind zur Selektion der Speicherzellen (M 1 bis M 4) der ersten Speicherbank (1₁),
- (b) zweite Kolonnenauswahlgattermittel (4₂), die zwischen den Speicherzellen (M 5 bis M 8) der zweiten Speicherbank (1₂) und den Eingangs-/Ausgangsleitungen (3) angeordnet sind zur Selektion der Speicherzellen (M 5 bis M 8) der zweiten Speicherbank (1₂).
- (c) Ausgangsdatenlesegattermittel (6), die zwischen den Eingangs-/Ausgangsleitungen (3) und den Ausgangsdatenverriegelungsschaltungen (7) angeordnet sind zum wechselweisen Auslesen von Ausgangsdaten von den Speicherzellen der ersten und zweiten Speicherbanken (1₁, 1₂),
- (d) ein Ausgangsdatenschieberegister (8), das zwischen den Ausgangsdatenverriegelungsschaltungen (7) und einer Ausgangsdatenpufferschaltung (9) angeordnet ist zum Konvertieren paralleler Daten von den Ausgangsdatenverriegelungsschaltungen (7) in serielle Daten und zum Senden der seriellen Daten an die Ausgangsdatenpufferschaltung (9),
- (e) Eingangsdatenschreibgattermittel (10), die zwischen den Eingangs-/Ausgangsleitungen (3) und Eingangsdatenverriegelungsschaltungen (11) angeordnet sind zum Schreiben von Eingangsdaten in die Speicherzellen der ersten und zweiten Speicherbanken (1₁, 1₂) und
- (f) ein Eingangsdatenschieberegister (12), das zwischen den Eingangsdatenverriegelungsschaltungen (11) und einer Eingangsdatenpufferschaltung (13) angeordnet ist zum Konvertieren von seriellen Daten von der Eingangsdatenpufferschaltung (13) in parallele Daten, die in den Eingangsdatenverriegelungsschaltungen (11) zu verriegeln sind.
3. Halbleiterspeichersystem nach Anspruch 1, dadurch
gekennzeichnet, daß die
Lese-/Schreibvorrichtung umfaßt:
- (a) erste Eingangs-/Ausgangsleitungen (3₁) für die Speicherzellen der ersten Speicherbank (1₂),
- (b) zweite Eingangs-/Ausgangsleitungen (3₂) für die Speicherzellen der zweiten Speicherbank (1₂),
- (c) erste Kolonnenauswahlgattermittel (4₁), die zwischen den Speicherzellen (M 1 bis M 4) der ersten Speicherbank (1₁) und den ersten Eingangs-/Ausgangsleitungen (3₁) angeordnet sind zur Selektion der Speicherzellen (M 1 bis M 4) der ersten Speicherbank (1₁),
- (d) zweite Kolonnenauswahlgattermittel (4₂), die zwischen den Speicherzellen (M 5 bis M 8) der zweiten Speicherbank (1₂) und den zweiten Eingangs-/Ausgangsleitungen (3₂) angeordnet sind zur Selektion der Speicherzellen (M 5 bis M 8) der zweiten Speicherbank (1₂),
- (e) erste Ausgangsdatenlesegattermittel (6₁), die zwischen den ersten Eingangs-/Ausgangsleitungen (3₁) und den Ausgangsdatenverriegelungsschaltungen (7) angeordnet sind zum Auslesen von Ausgangsdaten von den Speicherzellen (M 1 bis M 4) der ersten Speicherbank (1₁),
- (f) zweite Ausgangsdatenlesegattermittel (6₂), die zwischen den zweiten Eingangs-/Ausgangsleitungen (3₂) und den Ausgangsdatenverriegelungsschaltungen (7) angeordnet sind zum Auslesen von Ausgangsdaten von den Speicherzellen (M 5 bis M 8) der zweiten Speicherbank (1₂),
- (g) ein Ausgangsdatenschieberegister (8), das zwischen den Ausgangsdatenverriegelungsschaltungen (7) und einer Ausgangsdatenpufferschaltung (9) angeordnet ist zum Konvertieren paralleler Daten von den Ausgangsdatenverriegelungsschaltungen (7) in serielle Daten und zum Senden der seriellen Daten an die Ausgangsdatenpufferschaltung (9),
- (h) erste Eingangsdatenschreibgattermittel (10₁), die zwischen den ersten Eingangs-/Ausgangsleitungen (3₁) und Eingangsdatenverriegelungsschaltungen (11) angeordnet sind zum Schreiben von Eingangsdaten in die Speicherzellen der ersten Speicherbank (1₁),
- (i) zweite Eingangsdatenschreibgattermittel (10₂), die zwischen den zweiten Eingangs-/Ausgangsleitungen (3₂) und Eingangsdatenverriegelungsschaltungen (11) angeordnet sind zum Schreiben von Eingangsdaten in die Speicherzellen der zweiten Speicherbank (1₂) und
- (j) ein Eingangsdatenschieberegister (12), das zwischen den Eingangsdatenverriegelungsschaltungen (11) und einer Eingangsdatenpufferschaltung (13) angeordnet ist zum Konvertieren von seriellen Daten von der Eingangsdatenpufferschaltung (13) in parallele Daten, die in den Eingangsdatenverriegelungsschaltungen (11) zu verriegeln sind.
4. Halbleiterspeichersystem nach Anspruch 3, dadurch
gekennzeichnet, daß die ersten
Ausgangsdatenlesegattermittel (6₁), zweiten
Ausgangsdatenlesegattermittel (6₂), ersten
Eingangsdatenschreibgattermittel (10₁) und zweiten
Eingangsdatenschreibgattermittel (10₂) jeweils vier
Gatter umfassen, die aufeinanderfolgend in
unterschiedlichem Timing synchron zu Wechseln des
Kolonnenadressenimpulssignals (CAS) gesteuert werden.
5. Halbleiterspeichersystem nach Anspruch 3, dadurch
gekennzeichnet, daß die ersten
Eingangsdatenschreibgattermittel (10₁) und zweiten
Eingangsdatenschreibgattermittel (10₂) jeweils vier
Gatter umfassen, die aufeinanderfolgend in
unterschiedlichem Timing synchron zu Wechseln des
Kolonnenadressenimpulssignals (CAS) gesteuert werden, und
daß die ersten Ausgangsdatenlesegattermittel (6₁) vier
Gattermittel umfassen, die von einem ersten Signal (QSEA)
gleichzeitig gesteuert werden, und die zweiten
Ausgangsdatenlesegattermittel (6₂) vier Gattermittel
umfassen, die von einem zweiten Signal (QSEB) gleichzeitig
gesteuert werden.
6. Halbleiterspeichersystem nach Anspruch 2,
gekennzeichnet durch eine erste Gruppe von
Bitleitungsabtastverstärkern (2₁) zwischen Speicherzellen
(M 1 bis M 4) der ersten Speicherbank (1₁) und den ersten
Kolonnenauswahlgattermitteln (4₁) und durch eine zweite
Gruppe von Bitleitungsabtastverstärkern (2₂) zwischen
Speicherzellen (M 5 bis M 8) der zweiten Speicherbank (1₂)
und den zweiten Kolonnenauswahlgattermitteln (4₂), wobei
die erste Gruppe von Bitleitungsabtastverstärkern (2₁)
und die zweite Gruppe von Bitleitungsabtastverstärkern
(2₂) in unterschiedlichem Timing aktiviert werden zur
Unterdrückung von Rauschen, das in einer
Spannungsversorgungsleitung (Vcc) und einer an
Massepotential liegenden Leitung (Vss) erzeugt wird.
7. Halbleiterspeichersystem nach Anspruch 3,
gekennzeichnet durch eine erste Gruppe von
Bitleitungsabtastverstärkern (2₁) zwischen Speicherzellen
(M 1 bis M 4) der ersten Speicherbank (1₁) und den ersten
Kolonnenauswahlgattermitteln (4₁) und durch eine zweite
Gruppe von Bitleitungsabtastverstärkern (2₂) zwischen
Speicherzellen (M 5 bis M 8) der zweiten Speicherbank (1₂)
und den zweiten Kolonnenauswahlgattermitteln (4₂), wobei
die erste Gruppe von Bitleitungsgabetastverstärkern (2₁)
und die zweite Gruppe von Bitleitungsabtastverstärkern
(2₂) in unterschiedlichem Timing aktiviert werden zur
Unterdrückung von Rauschen, das in einer
Spannungsversorgungsleitung (Vcc) und einer an
Massenpotential liegenden Leitung (Vss) erzeugt wird.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61193509A JPS6350998A (ja) | 1986-08-19 | 1986-08-19 | 半導体記憶装置 |
JP61194573A JPS6352397A (ja) | 1986-08-20 | 1986-08-20 | 半導体記憶装置 |
JP61207192A JPS6363198A (ja) | 1986-09-03 | 1986-09-03 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3727688A1 true DE3727688A1 (de) | 1988-02-25 |
DE3727688C2 DE3727688C2 (de) | 1995-02-02 |
Family
ID=27326774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3727688A Expired - Lifetime DE3727688C2 (de) | 1986-08-19 | 1987-08-19 | Halbleiterspeichersystem |
Country Status (3)
Country | Link |
---|---|
US (1) | US4800530A (de) |
KR (1) | KR900007227B1 (de) |
DE (1) | DE3727688C2 (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3912695A1 (de) * | 1988-04-18 | 1989-10-26 | Toshiba Kawasaki Kk | Direktzugriffspeicher mit unterteilten speicherbaenken und datenlese/schreibarchitektur hierfuer |
EP0361143A2 (de) * | 1988-09-29 | 1990-04-04 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Durchführen eines On-Chip-Zeitverschachtelns des Zugriffs auf dynamische RAM-Bausteine |
EP0646928A2 (de) * | 1993-09-29 | 1995-04-05 | Kabushiki Kaisha Toshiba | Synchroner dynamischer Dichtzugriffspeicher |
DE19634967A1 (de) * | 1995-08-30 | 1997-03-06 | Nec Corp | Halbleiterspeicher mit Hochgeschwindigkeitsauslesung |
DE3943808C2 (de) * | 1988-04-18 | 2001-12-06 | Toshiba Kawasaki Kk | Serienzugriff - Halbleiterspeichervorrichtung |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5276846A (en) * | 1986-09-15 | 1994-01-04 | International Business Machines Corporation | Fast access memory structure |
JPH01130240A (ja) * | 1987-11-16 | 1989-05-23 | Yokogawa Hewlett Packard Ltd | データ列発生装置 |
US5025419A (en) * | 1988-03-31 | 1991-06-18 | Sony Corporation | Input/output circuit |
US4991110A (en) * | 1988-09-13 | 1991-02-05 | Silicon Graphics, Inc. | Graphics processor with staggered memory timing |
US5142637A (en) * | 1988-11-29 | 1992-08-25 | Solbourne Computer, Inc. | Dynamic video RAM incorporating single clock random port control |
US5195182A (en) * | 1989-04-03 | 1993-03-16 | Eastman Kodak Company | Frame buffer architecture for storing sequential data in alternating memory banks |
US4897816A (en) * | 1989-04-03 | 1990-01-30 | Tektronix, Inc. | Serial dynamic memory shift register |
JP3103575B2 (ja) * | 1989-05-26 | 2000-10-30 | 松下電器産業株式会社 | 半導体記憶装置 |
US4951246A (en) * | 1989-08-08 | 1990-08-21 | Cray Research, Inc. | Nibble-mode dram solid state storage device |
JP2820462B2 (ja) * | 1989-10-31 | 1998-11-05 | 日本ヒューレット・パッカード株式会社 | データ列発生装置 |
JPH0821233B2 (ja) * | 1990-03-13 | 1996-03-04 | 株式会社東芝 | 画像メモリおよび画像メモリからデータを読み出す方法 |
US5341488A (en) * | 1990-04-11 | 1994-08-23 | Nec Electronics, Inc. | N-word read/write access achieving double bandwidth without increasing the width of external data I/O bus |
US5289413A (en) * | 1990-06-08 | 1994-02-22 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device with high-speed serial-accessing column decoder |
EP0465050B1 (de) * | 1990-06-19 | 1997-09-03 | Dell Usa L.P. | Digitalrechner, der eine Anlage für das aufeinanderfolgende Auffrischen einer erweiterbaren dynamischen RAM-Speicherschaltung hat |
US5289584A (en) * | 1991-06-21 | 1994-02-22 | Compaq Computer Corp. | Memory system with FIFO data input |
JPH05274860A (ja) * | 1992-03-26 | 1993-10-22 | Nec Corp | 半導体メモリ |
JPH0636560A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5544338A (en) * | 1992-12-31 | 1996-08-06 | International Business Machines Corporation | Apparatus and method for raster generation from sparse area array output |
US6035369A (en) | 1995-10-19 | 2000-03-07 | Rambus Inc. | Method and apparatus for providing a memory with write enable information |
US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
JPH09198873A (ja) * | 1996-01-19 | 1997-07-31 | Sharp Corp | 半導体記憶装置 |
US6209071B1 (en) * | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
JP3183184B2 (ja) * | 1996-08-09 | 2001-07-03 | 日本電気株式会社 | クロック同期型半導体記憶装置 |
KR100224775B1 (ko) * | 1996-11-08 | 1999-10-15 | 김영환 | 메모리 소자에서 프리패치 방법 및 이를 적용한 메모리 구조 |
JPH10188556A (ja) * | 1996-12-20 | 1998-07-21 | Fujitsu Ltd | 半導体記憶装置 |
US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
US5856940A (en) * | 1997-08-15 | 1999-01-05 | Silicon Aquarius, Inc. | Low latency DRAM cell and method therefor |
US6401167B1 (en) | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
AU9604698A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Method and apparatus for two step memory write operations |
US6263448B1 (en) | 1997-10-10 | 2001-07-17 | Rambus Inc. | Power control system for synchronous memory device |
US6222786B1 (en) | 1999-11-02 | 2001-04-24 | Silicon Aquarius, Inc. | Dynamic random access memory with write-without-restore and systems and methods using the same |
EP1122737A1 (de) * | 2000-01-31 | 2001-08-08 | STMicroelectronics S.r.l. | Schaltung zur Steuerung von Datenströmenübertragung aus mehrerer Quellen eines Systems |
EP1122735B1 (de) * | 2000-01-31 | 2010-09-01 | STMicroelectronics Srl | Verschachtelter Datenpfad und Ausgabesteuerungsarchitektur für einen verschachtelten Speicher sowie Impulsgeber zum Ausgeben von gelesenen Daten |
JP2002093162A (ja) * | 2000-09-20 | 2002-03-29 | Toshiba Corp | 半導体メモリ集積回路 |
US8391039B2 (en) * | 2001-04-24 | 2013-03-05 | Rambus Inc. | Memory module with termination component |
US6675272B2 (en) * | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
US6985388B2 (en) * | 2001-09-17 | 2006-01-10 | Sandisk Corporation | Dynamic column block selection |
JP2003272377A (ja) | 2002-03-13 | 2003-09-26 | Fujitsu Ltd | 半導体記憶装置 |
JP4370507B2 (ja) * | 2003-11-27 | 2009-11-25 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
US7444559B2 (en) * | 2004-01-28 | 2008-10-28 | Micron Technology, Inc. | Generation of memory test patterns for DLL calibration |
US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
US7817470B2 (en) * | 2006-11-27 | 2010-10-19 | Mosaid Technologies Incorporated | Non-volatile memory serial core architecture |
JP5161697B2 (ja) * | 2008-08-08 | 2013-03-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7974124B2 (en) * | 2009-06-24 | 2011-07-05 | Sandisk Corporation | Pointer based column selection techniques in non-volatile memories |
KR20110088947A (ko) * | 2010-01-29 | 2011-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 출력 회로 |
JP5579580B2 (ja) * | 2010-11-12 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
US8842473B2 (en) | 2012-03-15 | 2014-09-23 | Sandisk Technologies Inc. | Techniques for accessing column selecting shift register with skipped entries in non-volatile memories |
ES2774306T3 (es) | 2014-07-30 | 2020-07-20 | Hewlett Packard Development Co | Banco de memoria dividido |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3207210A1 (de) * | 1981-02-27 | 1982-10-21 | Hitachi, Ltd., Tokyo | Monolithische speichervorrichtung |
US4567579A (en) * | 1983-07-08 | 1986-01-28 | Texas Instruments Incorporated | Dynamic memory with high speed nibble mode |
EP0175880A2 (de) * | 1984-09-21 | 1986-04-02 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
EP0188134A2 (de) * | 1985-01-05 | 1986-07-23 | Fujitsu Limited | Halbleiterspeicheranordnung mit einer seriellen Dateneingangs und -ausgangsschaltung |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
US4723226A (en) * | 1982-09-29 | 1988-02-02 | Texas Instruments Incorporated | Video display system using serial/parallel access memories |
US4688197A (en) * | 1983-12-30 | 1987-08-18 | Texas Instruments Incorporated | Control of data access to memory for improved video system |
JPS60206164A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体メモリ装置 |
JPS6118837A (ja) * | 1984-07-06 | 1986-01-27 | Yaskawa Electric Mfg Co Ltd | 造波装置 |
US4648077A (en) * | 1985-01-22 | 1987-03-03 | Texas Instruments Incorporated | Video serial accessed memory with midline load |
US4725987A (en) * | 1985-10-23 | 1988-02-16 | Eastman Kodak Company | Architecture for a fast frame store using dynamic RAMS |
-
1987
- 1987-08-13 US US07/085,086 patent/US4800530A/en not_active Expired - Lifetime
- 1987-08-19 KR KR1019870009059A patent/KR900007227B1/ko not_active IP Right Cessation
- 1987-08-19 DE DE3727688A patent/DE3727688C2/de not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3207210A1 (de) * | 1981-02-27 | 1982-10-21 | Hitachi, Ltd., Tokyo | Monolithische speichervorrichtung |
US4567579A (en) * | 1983-07-08 | 1986-01-28 | Texas Instruments Incorporated | Dynamic memory with high speed nibble mode |
EP0175880A2 (de) * | 1984-09-21 | 1986-04-02 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
EP0188134A2 (de) * | 1985-01-05 | 1986-07-23 | Fujitsu Limited | Halbleiterspeicheranordnung mit einer seriellen Dateneingangs und -ausgangsschaltung |
Non-Patent Citations (1)
Title |
---|
Mattos, Frenzel: "Nibble-Mode" beschleunigt Speicherzugriff. In: Elektronik, 15/30.7.1982, S. 27-30 * |
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3912695C2 (de) * | 1988-04-18 | 1998-06-18 | Toshiba Kawasaki Shi Kk | Serienzugriff-Halbleiterspeichervorrichtung |
DE3943808C2 (de) * | 1988-04-18 | 2001-12-06 | Toshiba Kawasaki Kk | Serienzugriff - Halbleiterspeichervorrichtung |
DE3912695A1 (de) * | 1988-04-18 | 1989-10-26 | Toshiba Kawasaki Kk | Direktzugriffspeicher mit unterteilten speicherbaenken und datenlese/schreibarchitektur hierfuer |
EP0361143A2 (de) * | 1988-09-29 | 1990-04-04 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Durchführen eines On-Chip-Zeitverschachtelns des Zugriffs auf dynamische RAM-Bausteine |
EP0361143A3 (en) * | 1988-09-29 | 1990-11-28 | Siemens Aktiengesellschaft | Circuitry for the on-chip interleaved access to dynamic ram modules |
EP0646928A3 (de) * | 1993-09-29 | 1996-04-24 | Toshiba Kk | Synchroner dynamischer Dichtzugriffspeicher. |
US5596541A (en) * | 1993-09-29 | 1997-01-21 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
EP0902433A2 (de) * | 1993-09-29 | 1999-03-17 | Kabushiki Kaisha Toshiba | Synchroner dynamischer Direktzugriffspeicher |
EP0902433A3 (de) * | 1993-09-29 | 1999-06-02 | Kabushiki Kaisha Toshiba | Synchroner dynamischer Direktzugriffspeicher |
US6018491A (en) * | 1993-09-29 | 2000-01-25 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
US6144615A (en) * | 1993-09-29 | 2000-11-07 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
EP0646928A2 (de) * | 1993-09-29 | 1995-04-05 | Kabushiki Kaisha Toshiba | Synchroner dynamischer Dichtzugriffspeicher |
US6377503B1 (en) | 1993-09-29 | 2002-04-23 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
US6487142B2 (en) | 1993-09-29 | 2002-11-26 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
US6646955B2 (en) | 1993-09-29 | 2003-11-11 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory |
US6816433B2 (en) | 1993-09-29 | 2004-11-09 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory for burst read/write operations |
US6928028B2 (en) | 1993-09-29 | 2005-08-09 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory for burst read/write operations |
DE19634967A1 (de) * | 1995-08-30 | 1997-03-06 | Nec Corp | Halbleiterspeicher mit Hochgeschwindigkeitsauslesung |
Also Published As
Publication number | Publication date |
---|---|
KR900007227B1 (ko) | 1990-10-05 |
US4800530A (en) | 1989-01-24 |
KR880003331A (ko) | 1988-05-16 |
DE3727688C2 (de) | 1995-02-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3727688C2 (de) | Halbleiterspeichersystem | |
DE3827287C2 (de) | ||
DE3588042T2 (de) | Dynamischer Halbleiterspeicher mit einer statischen Datenspeicherzelle. | |
DE4027187C2 (de) | Halbleiterspeicher | |
DE69216469T2 (de) | Serieller Zugriffspeicher | |
DE4222273C2 (de) | Zweikanalspeicher und Verfahren zur Datenübertragung in einem solchen | |
DE3744451C2 (de) | Schaltung zum Vorladen eines Teils einer Vielzahl von Bitleitungen in einem SRAM | |
DE3347306C2 (de) | ||
DE2803989A1 (de) | Wahlfreie zugriffsspeichervorrichtung fuer digitale daten | |
DE19742700A1 (de) | Synchrone Halbleiterspeichervorrichtung mit mehreren Bänken | |
DE4036091A1 (de) | Halbleiterspeicheranordnung mit einem in eine anzahl von zellenbloecken unterteilten zellenarray | |
DE3207210A1 (de) | Monolithische speichervorrichtung | |
DE3928902A1 (de) | Halbleiterspeicher und verfahren zum betreiben desselben | |
EP0393436B1 (de) | Statischer Speicher mit Pipelineregistern | |
DE112004001676B4 (de) | Direktzugriffsspeicher mit Postambel-Datenübernahmesignal-Rauschunterdrückung | |
DE10065785A1 (de) | Halbleiterspeichervorrichtung | |
DE4428647A1 (de) | Halbleiterspeicherbauelement mit einer Struktur zur Ansteuerung von Eingabe/Ausgabeleitungen mit hoher Geschwindigkeit | |
DE4138340A1 (de) | Halbleiterspeichervorrichtung vom geteilten leseverstaerkertyp | |
DE19752664C2 (de) | Synchrone Halbleitervorrichtung mit Speicherchips in einem Modul zur Steuerung eines Freigabesignals als Auslöser beim Lesen von Daten | |
DE3782103T2 (de) | Dynamischer halbleiterspeicher mit leseschema. | |
DE4018296A1 (de) | Elektrische schaltung fuer einen parallelschreibtest eines breiten mehrfachbytes in einer halbleiterspeichereinrichtung | |
DE4108996C2 (de) | Halbleiterspeichereinrichtung | |
DE2415600C2 (de) | ||
DE68908318T2 (de) | Halbleiterspeicher mit Serieneingang/Serienausgang. | |
DE3740314C2 (de) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) |