JP5579580B2 - 半導体装置 - Google Patents
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Description
Bank0〜Bank7 メモリバンク
SA センスアンプ
MA1、MA2 メモリ領域
YSW Yスイッチ
XDEC Xデコーダ
YDEC1〜YDEC2 Yデコーダ
R リピータ
DAB1〜DAB4 データアンプブロック
MIO メインI/O線
LIO ローカルI/O線
DAControl データアンプコントローラ
MCA メモリセルアレイ
SWD サブワードドライバ
LIOSW ローカルI/Oスイッチ
SWL ワード線
BLT/B ビット線対
PYDEC プリYデコーダ
11 制御信号作成部
12 遅延生成部
13 タイミング制御部
13a 保持部
101a、101b D-ラッチ
101c、101d ANDデータ回路
21 データアンプ制御回路
DA データアンプ
EQ0〜EQ1、EQ4〜EQ5 イコライザ
BSW1〜BSW4 バンク選択スイッチ
WAMP ライトアンプ
RAMP リードアンプ
Claims (5)
- マトリクス状に配置されXアドレス信号とYアドレス信号にて特定される複数のメモリセルと、
前記複数のメモリセルのうち、Yアドレス信号をプリデコードした選択信号とXアドレス信号とによって特定される第1メモリセルと接続し、読出し動作時には前記第1メモリセルから読み出されたデータを増幅し、書込み動作時には前記第1メモリセルに書き込まれるデータを増幅する第1データアンプと、
前記複数のメモリセルのうち、前記選択信号を遅延した遅延選択信号と前記Xアドレス信号とによって特定される第2メモリセルと接続し、読出し動作時には前記第2メモリセルから読み出されたデータを増幅し、書込み動作時には前記第2メモリセルに書き込まれるデータを増幅する第2データアンプと、
前記第1データアンプの動作タイミングを規定する動作クロック信号を遅延することによって遅延動作クロック信号を生成する生成部と、
前記第1データアンプの動作を制御する第1制御信号と、前記第2データアンプの動作を制御する第2制御信号と、を受け付け、前記動作クロック信号に応じたタイミングで、前記第1制御信号を前記第1データアンプに出力し、前記遅延動作クロック信号に応じたタイミングで、前記第2制御信号を前記第2データアンプに出力するタイミング制御部と、を含む半導体装置。 - 請求項1に記載の半導体装置において、
前記生成部は、前記選択信号に対する前記遅延選択信号の遅延時間に応じた時間だけ前記動作クロック信号を遅延することによって、前記遅延動作クロック信号を生成する、半導体装置。 - 請求項1または2に記載の半導体装置において、
前記タイミング制御部は、
前記動作クロック信号の入力タイミングで、前記第1制御信号と前記第2制御信号とを保持する保持部と、
前記保持部が前記第1制御信号を保持すると、前記保持部に保持された第1制御信号を前記第1データアンプに出力する第1出力部と、
前記保持部に保持された第2制御信号を、前記遅延動作クロック信号の入力タイミングで、前記第2データアンプに出力する第2出力部と、を含む半導体装置。 - 請求項1から3のいずれか1項に記載の半導体装置において、
前記Yアドレス信号をプリデコードして前記選択信号を生成するプリデコーダと、
前記Xアドレス信号と前記選択信号とに従って前記第1メモリセルを特定する第1特定部と、
前記選択信号を整形し、整形後の選択信号を、前記遅延選択信号として出力するリピータと、
前記Xアドレス信号と前記遅延選択信号とに従って前記第2メモリセルを特定する第2特定部と、をさらに含む半導体装置。 - 請求項4に記載の半導体装置において、
前記複数のメモリセルは、複数のワード線と複数のビット線の交点に配置されており、
前記複数のメモリセルは、前記ワード線の配線方向で第1メモリ領域と第2メモリ領域とに分割されており、
前記第1特定部は、Xアドレス信号に従って前記ワード線を選択するXデコーダと、前記選択信号に従って前記第1メモリ領域内のビット線を選択する第1Yデコーダと、を含み、前記Xデコーダで選択されたワード線と前記第1Yデコーダで選択されたビット線との交点にあるメモリセルを、前記第1メモリセルとして特定し、
前記リピータは、前記第1Yデコーダを通ってきた選択信号を整形し、整形後の選択信号を、前記遅延選択信号として出力し、
前記第2特定部は、前記Xデコーダと、前記遅延選択信号に従って前記第2メモリ領域内のビット線を選択する第2Yデコーダと、を含み、前記Xデコーダで選択されたワード線と前記第2Yデコーダで選択されたビット線との交点にあるメモリセルを、前記第2メモリセルとして特定する、半導体装置。
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