JP2002230968A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002230968A
JP2002230968A JP2001026388A JP2001026388A JP2002230968A JP 2002230968 A JP2002230968 A JP 2002230968A JP 2001026388 A JP2001026388 A JP 2001026388A JP 2001026388 A JP2001026388 A JP 2001026388A JP 2002230968 A JP2002230968 A JP 2002230968A
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memory block
decoder
column
signal transmission
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JP2001026388A
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Takeshi Fujino
毅 藤野
Akira Yamazaki
彰 山崎
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【課題】 第１の帯状領域の面積が小さく、動作速度が
速い半導体記憶装置を提供する。 【解決手段】 このＤＲＡＭは、各センスアンプ帯１に
設けられた２本のメイン列選択線ＭＣＳＬと、各メモリ
ブロックＭＢに対応して各センスアンプ帯１に設けられ
た８本のサブ列選択線ＳＣＳＬと、各サブデコーダ帯２
に設けられた２本にサブデコーダ列選択線ＳＤＣＳＬ
と、センスアンプ帯１およびサブデコーダ帯２の各交差
部に設けられ、４本の選択線ＭＣＳＬ，ＳＤＣＳＬから
の信号に従って対応の８本のサブ列選択線ＳＣＳＬのう
ちのいずれかのサブ列選択線ＳＣＳＬを選択するサブ列
デコーダＳＣＤとを備える。列選択用のすべての信号線
をセンスアンプ帯に設けていた従来に比べ、センスアン
プ帯の面積が小さくて済む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、行列状に配列された複数のメモリブロック
を備え、複数のデータの入力／出力を同時に行なうこと
が可能な半導体記憶装置に関する。
【０００２】
【従来の技術】図１５は、ロジック混載用メモリとして
用いられる従来のダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭと称す）の構成を示すブロック図であ
る。図１５において、このＤＲＡＭは、４行４列に配置
された１６のメモリブロックＭＢを備える。１６のメモ
リブロックＭＢは、５つのセンスアンプ帯７１および５
つのサブデコーダ帯７２によって区切られるとともに周
囲を囲まれている。
【０００３】各メモリブロックＭＢ行の一方端部にメイ
ン行デコーダＭＲＤが設けられる。各サブデコーダ帯７
２には、多数のサブ行デコーダ（図示せず）が分散配置
されている。各センスアンプ帯７１には、８本の列選択
線ＣＳＬ０〜ＣＳＬ７が設けられるとともに多数のセン
スアンプ（図示せず）が分散配置されている。８本の列
選択線ＣＳＬ０〜ＣＳＬ７の一方端には、列デコーダＣ
Ｄが接続されている。各メモリブロックＭＢ列に対応し
てデータ入出力線対群７３が設けられる。各データ入出
力線対群７３の一方端は、書込／読出回路７４に接続さ
れる。
【０００４】４つのメイン行デコーダＭＲＤおよびサブ
デコーダ群によってたとえば１つのメモリブロックＭＢ
行と、その行の各メモリブロックＭＢの１本のワード線
とが選択され、選択された各ワード線に対応する複数の
メモリセルが活性化される。また、選択されたメモリブ
ロックＭＢ行の両側に配置された１６本の列選択線ＣＳ
Ｌ０〜ＣＳＬ７，ＣＳＬ０〜ＣＳＬ７のうちのいずれか
の列選択線が列デコーダＣＤ群によって選択され、各メ
モリブロックＭＢの活性化された複数のメモリセルのう
ち選択された列選択線に対応する複数のメモリセルがデ
ータ入出力線対群７３を介して書込／読出回路７４に接
続される。書込／読出回路７４は、各データ入出力線対
群７３を介して活性化された各メモリセルのデータの書
込／読出を行なう。このＤＲＡＭによれば、多数のデー
タを同時に入力／出力するこできる。
【０００５】しかし、このＤＲＡＭでは、列選択線ＣＳ
Ｌ０〜ＣＳＬ７が長距離配線になって列選択線ＣＳＬ０
〜ＣＳＬ７の容量値が大きくなると、列デコーダＣＤの
出力信号の波形が鈍り、列選択動作の高速化が困難にな
るという問題があった。
【０００６】図１６は、従来の他のＤＲＡＭの構成を示
すブロック図である。図１６において、このＤＲＡＭが
図１５のＤＲＡＭと異なる点は、各センスアンプ帯７１
において各メモリブロックＭＢに対応して８本のサブ列
選択線ＳＣＳＬ０〜ＳＣＳＬ７およびリピータＲＰが追
加されている点である。リピータＲＰは、列選択線ＣＳ
Ｌ０〜ＣＳＬ７のレベルが所定のしきい値電位を超えた
ことに応じてサブ列選択線ＳＣＳＬ０〜ＳＣＳＬ７のレ
ベルを変化させる。各メモリブロックＭＢの活性化され
た複数のメモリセルのうちの選択レベルにされたサブ列
選択線に対応する複数のメモリセルがデータ入出力線対
群（図示せず）を介して書込／読出回路７４に接続され
る。このＤＲＡＭでは、リピータＲＰによって列デコー
ダＣＤの出力信号の波形が再生されるので、列選択動作
の高速化を図ることができる。
【０００７】
【発明が解決しようとする課題】しかし、図１６のＤＲ
ＡＭでは、各センスアンプ帯７１において８本の列選択
線ＣＳＬ０〜ＣＳＬ７に平行に８本のサブ列選択線ＳＣ
ＳＬ０〜ＳＣＳＬ７を配置する必要があるので、センス
アンプ帯７１の面積が大きくなるという問題があった。
【０００８】それゆえに、この発明の主たる目的は、第
１の帯状領域の面積が小さく、動作速度が速い半導体記
憶装置を提供することである。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、各々が、行列状に配列された複数のメモリセ
ルと、各行に対応して設けられたワード線と、各列に対
応して設けられたビット線対とを含み、行列状に配列さ
れた複数のメモリブロックと、行アドレス信号に従っ
て、複数のメモリブロック行のうちのいずれかのメモリ
ブロック行と、そのメモリブロック行に属する各メモリ
ブロックの複数のワード線のうちのいずれかのワード線
を選択し、そのワード線を選択レベルにしてそのワード
線に対応する各メモリセルを活性化させる行選択回路
と、列アドレス信号に従って、行選択回路によって選択
されたメモリブロック行に属する各メモリブロックの複
数のビット線対のうちのいずれかのビット線対を選択す
る列選択回路と、列選択回路によって選択された各ビッ
ト線対を介して行選択回路によって活性化された各メモ
リセルのデータの書込／読出を行なう書込／読出回路と
を備えたものである。ここで、複数のメモリブロック
は、各々が第１の方向に延在する複数の第１の帯状領域
と、各々が第１の方向と直交する第２の方向に延在する
複数の第２の帯状領域とによって互いに区切られるとと
もに周囲を囲まれている。列選択回路は、各メモリブロ
ック行に対応して設けられ、対応のメモリブロック行に
隣接する第１の帯状領域を縦断するように配置された複
数の第１の信号伝達線と、各メモリブロック列に対応し
て設けられ、対応のメモリブロック列に隣接する第２の
帯状領域を縦断するように配置された複数の第２の信号
伝達線と、各メモリブロック行に対応して設けられ、列
アドレス信号に基づいて第１のプリデコード信号を生成
し対応の複数の第１の信号伝達線に与える第１のデコー
ダと、各メモリブロック列に対して設けられ、列アドレ
ス信号に基づいて第２のプリデコード信号を生成し対応
の複数の第２の信号伝達線に与える第２のデコーダと、
各メモリブロックに対応して設けられて対応のメモリブ
ロックに隣接する第１および第２の帯状領域の交差部に
配置され、対応の複数の第１の信号伝達線からの第１の
プリデコード信号と対応の複数の第２の信号伝達線から
の第２のプリデコード信号とに基づいて、対応のメモリ
ブロックの複数のビット線対のうちのいずれかのビット
線対を選択する第３のデコーダとを含む。
【００１０】好ましくは、第１のプリデコード信号は、
それぞれ複数の第１の信号伝達線に与えられる複数の第
１の信号を含み、第２のプリデコード信号は、それぞれ
複数の第２の信号伝達線に与えられる複数の第２の信号
を含む。第１のデコーダは、列アドレス信号に基づいて
複数の第１の信号のうちのいずれかの第１の信号を選択
し、その第１の信号を活性化レベルにし、第２のデコー
ダは、列アドレス信号に基づいて複数の第２の信号のう
ちのいずれかの第２の信号を選択し、その第２の信号を
活性化レベルにする。
【００１１】また好ましくは、列選択回路は、さらに、
それぞれ各メモリブロックの複数のビット線対に対応し
て設けられ、対応のメモリブロックに隣接する第１の帯
状領域に配置された複数の列選択線を含む。第３のデコ
ーダは、それぞれ複数の列選択線に対応して設けられて
複数の第１の信号伝達線と複数の第２の信号伝達線との
複数の交差部に配置され、各々が、対応の第１の信号伝
達線からの第１の信号と対応の第２の信号伝達線からの
第２の信号とがともに活性化レベルにされたことに応じ
て対応の列選択線を選択レベルにする複数の論理回路を
含む。半導体記憶装置は、さらに、各ビット線対に対応
して設けられて対応のビット線対と書込／読出回路との
間に接続され、対応の列選択線が選択レベルにされたこ
とに応じて導通する列選択ゲートを備える。
【００１２】また好ましくは、複数の第１の信号伝達線
は、２本ずつ対にされて複数の第１の信号伝達線対を構
成し、複数の第２の信号伝達線は、２本ずつ対にされて
複数の第２の信号伝達線対を構成する。第１のプリデコ
ード信号は、それぞれ複数の第１の信号伝達線に与えら
れる複数組の第１の信号およびその相補信号を含み、第
２のプリデコード信号は、それぞれ複数の第２の信号伝
達線に与えられる複数組の第２の信号およびその相補信
号を含む。第１のデコーダは、列アドレス信号に基づい
て複数組の第１の信号およびその相補信号のうちのいず
れかの組を選択し、その組の第１の信号およびその相補
信号をそれぞれ第１および第２の論理レベルにし、第２
のデコーダは、列アドレス信号に基づいて複数組の第２
の信号およびその相補信号のうちのいずれかの組を選択
し、その組の第２の信号およびその相補信号をそれぞれ
第１および第２の論理レベルにする。
【００１３】また好ましくは、列選択回路は、さらに、
それぞれ各メモリブロックの複数のビット線対に対応し
て設けられ、対応のメモリブロックに隣接する第１の帯
状領域に配置された複数の列選択線を含む。第３のデコ
ーダは、それぞれ複数の列選択線に対応して設けられて
複数の第１の信号伝達線対と複数の第２の信号伝達線対
との複数の交差部に配置され、各々が、対応の第１の信
号伝達線対からの第１の信号およびその相補信号がそれ
ぞれ第１および第２の論理レベルになり、かつ対応の第
２の信号伝達線対からの第２の信号およびその相補信号
がそれぞれ第１および第２の論理レベルになったことに
応じて対応の列選択線を選択レベルにする複数の論理回
路を含む。半導体記憶装置は、さらに、各ビット線対に
対応して設けられて対応のビット線対と書込／読出回路
との間に接続され、対応の列選択線が選択レベルにされ
たことに応じて導通する列選択ゲートを備える。
【００１４】また好ましくは、複数の第２の信号伝達線
は、対応のメモリブロック列の両側の第２の帯状領域に
分割して配置され、１つの第２の帯状領域に配置された
複数の第２の信号伝達線は、その第２の帯状領域の両側
のメモリブロック列に共通に設けられる。第３のデコー
ダは、対応のメモリブロックに隣接する第１および第２
の帯状領域の複数の交差部に分割して配置され、１つの
交差部に配置された第３のデコーダの一部分は、その交
差部が含まれる第２の帯状領域の両側のメモリブロック
列で共用される。
【００１５】また好ましくは、複数の第２の信号伝達線
は、対応のメモリブロック列の一方側の第２の帯状領域
に配置される。
【００１６】また好ましくは、第２のデコーダは、対応
のメモリブロック列の各メモリセルのデータの書込を禁
止するためのライトマスク信号が与えられたことに応じ
て非活性化される。
【００１７】また好ましくは、行選択回路は、各メモリ
ブロックの各ワード線に対応して設けられて対応のメモ
リブロックに隣接する第２の帯状領域に配置され、対応
のワード線が選択されたことに応じてそのワード線を選
択レベルにするワード線駆動回路を含む。第２のデコー
ダは、さらに、ライトマスク信号が与えられたことに応
じて対応の各ワード線駆動回路を非活性化させる。
【００１８】また好ましくは、各メモリブロックの複数
のワード線は、それぞれがＮ本（ただし、Ｎは２以上の
整数である）のワード線を含む複数のグループに分割さ
れる。行選択回路は、さらに、各メモリブロック行に対
応して設けられ、行アドレス信号に従って対応の各メモ
リブロックの複数のグループのうちのいずれかのグルー
プを選択する第４のデコーダと、各メモリブロックに対
応して設けられ、行アドレス信号に従って対応の各グル
ープのＮ本のワード線のうちのいずれかのワード線を選
択する第５のデコーダとを含む。ワード線駆動回路は、
第４のデコーダによって対応のグループが選択されたこ
とに応じて活性化され、第５のデコーダによって対応の
ワード線が選択されたことに応じてそのワード線を選択
レベルにし、第２のデコーダは、ライトマスク信号が与
えられたことに応じて対応の各第５のデコーダを非活性
化させる。
【００１９】また好ましくは、行選択回路は、さらに、
各メモリブロック行に対応して設けられて対応の複数の
メモリブロックを横切るように配置され、それぞれ対応
の各メモリブロックの複数のグループに対応して設けら
れた複数のメインワード線と、各メモリブロックに対応
して設けられて対応のメモリブロックに隣接する第２の
帯状領域に配置され、それぞれ対応の各グループのＮ本
のワード線に対応して設けられたＮ本の第３の信号伝達
線を含む。第４のデコーダは、選択したグループに対応
するメインワード線を活性化レベルにし、第５のデコー
ダは、選択したワード線に対応する第３の信号伝達線を
選択レベルにする。ワード線駆動回路は、対応のメイン
ワード線が活性化レベルにされたことに応じて活性化さ
れ、かつ対応の第３の信号伝達線が選択レベルにされた
ことに応じて、対応のワード線を選択レベルにする。
【００２０】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるロジック混載用のＤＲＡＭの構
成を示すブロック図である。図１において、このＤＲＡ
Ｍは、４行４列に配置された１６のメモリブロックＭＢ
を備える。各メモリブロックＭＢは、図２に示すよう
に、複数行複数列（図では２行４列のみが示されてい
る）に配置された複数のメモリセルＭＣと、各行に対応
して設けられたサブワード線ＳＷＬと、各列に対応して
設けられたビット線対ＢＬ，／ＢＬ（ＢＬＰ）とを含
む。メモリセルＭＣは、アクセス用のＮチャネルＭＯＳ
トランジスタと情報記憶用のキャパシタとを含む周知の
ものである。
【００２１】１６のメモリブロックＭＢは、５つのセン
スアンプ帯１および５つのサブデコーダ帯２によって縦
横に区切られるとともに周囲を囲まれている。５つのサ
ブデコーダ帯２には、複数のサブ行デコーダ（図示せ
ず）が分散配置されている。各メモリブロックＭＢ行に
対応して、複数のメインワード線ＭＷＬと、それらの一
方端に接続されたメイン行デコーダＭＲＤが設けられ
る。各メインワード線ＭＷＬは、対応の行の４つのメモ
リブロックＭＢを横切るように延在する。各メモリブロ
ックＭＢの複数のサブワード線ＳＷＬは、それぞれが複
数のサブワード線ＳＷＬを含む複数のグループに予め分
割されている。各グループに対応してサブ行デコーダお
よびメインワード線ＭＷＬが設けられている。
【００２２】メイン行デコーダＭＲＤは、行アドレス信
号に従って複数のメインワード線ＭＷＬのうちのいずれ
かのメインワード線ＭＷＬを選択し、そのメインワード
線ＭＷＬを選択レベルの「Ｈ」レベルにして対応の各サ
ブ行デコーダを活性化させる。活性化されたサブ行デコ
ーダは、行アドレス信号に従って対応のグループに属す
る複数のサブワード線ＳＷＬのうちのいずれかのサブワ
ード線ＳＷＬを選択し、そのサブワード線ＳＷＬを選択
レベルの「Ｈ」レベルにして対応の各メモリセルＭＣを
活性化させる。
【００２３】５つのセンスアンプ帯１には、複数のセン
スアンプＳＡが分散配置される。２つのメモリブロック
ＭＢ，ＭＢ間のセンスアンプＳＡは、２つのメモリブロ
ックＭＢ，ＭＢで共用される。各センスアンプＳＡは、
対応のビット線対ＢＬ，／ＢＬ間に生じた微小電位差を
電源電圧ＶＣＣに増幅する。
【００２４】各センスアンプ帯１には、４組のサブ列選
択線ＳＣＳＬ０〜ＳＣＳＬ７が設けられる。２つのメモ
リブロックＭＢ，ＭＢ間のサブ列選択線ＳＣＳＬ０〜Ｓ
ＣＳＬ７は、２つのメモリブロックＭＢ，ＭＢで共用さ
れる。各メモリブロックＭＢの複数のビット線対ＢＬ，
／ＢＬは、それぞれが複数のビット線対ＢＬ，／ＢＬを
含む１６のグループに予め分割されている。各メモリブ
ロックＭＢ列に対応して、複数のデータ入出力線対Ｉ
Ｏ，／ＩＯ（ＩＯＰ）が配置される。各データ入出力線
対ＩＯ，／ＩＯは、対応の列の４つのメモリブロックＭ
Ｂを横切るように延在する。各データ入出力線対ＩＯ，
／ＩＯの一方端は、書込／読出回路３に接続される。
【００２５】メモリブロックＭＢの両側の１６のサブ列
選択線ＳＣＳＬ０〜ＳＣＳＬ７，ＳＣＳＬ０〜ＳＣＳＬ
７のうちのいずれかのサブ列選択線が選択レベルの
「Ｈ」レベルにされると、そのサブ列選択線に対応する
グループの各ビット線対ＢＬ，／ＢＬが対応のデータ入
出力線対ＩＯ，／ＩＯを介して書込／読出回路３に結合
される。書込／読出回路３は、各データ入出力線対Ｉ
Ｏ，／ＩＯを介して、選択されたメモリセルＭＣのデー
タの書込／読出を行なう。
【００２６】具体的に説明するとセンスアンプ帯１は、
図２に示すように、各メモリセル列に対応して設けられ
たセンスアンプＳＡ、転送ゲート５，６および列選択ゲ
ート７を含む。図２では、２つのメモリブロックＭＢ，
ＭＢ間のセンスアンプ帯１が示されており、図面の簡単
化のため２本のサブ列選択線ＳＣＳＬ０，ＳＣＳＬ１お
よび２組のデータ入出力線対ＩＯ０，／ＩＯ０；ＩＯ
１，／ＩＯ１のみが示されている。
【００２７】センスアンプＳＡは、図３に示すように、
ＮチャネルＭＯＳトランジスタ１１，１２およびＰチャ
ネルＭＯＳトランジスタ１３，１４を含む。Ｎチャネル
ＭＯＳトランジスタ１１，１２は、それぞれノードＮ
１，Ｎ２とノードＮ３との間に接続され、それらのゲー
トはそれぞれノードＮ２，Ｎ１に接続される。Ｐチャネ
ルＭＯＳトランジスタ１３，１４は、それぞれノードＮ
１，Ｎ２とノードＮ４との間に接続され、それらのゲー
トはそれぞれノードＮ２，Ｎ１に接続される。ノードＮ
３，Ｎ４は、それぞれセンスアンプ活性化信号／ＳＥ，
ＳＥを受ける。
【００２８】センスアンプ活性化信号／ＳＥ，ＳＥがそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルになると、セン
スアンプＳＡが活性化される。ノードＮ１の電位がノー
ドＮ２の電位よりも高い場合は、ＭＯＳトランジスタ１
２，１３の抵抗値がＭＯＳトランジスタ１１，１４の抵
抗値よりも小さくなって、ノードＮ１，Ｎ２がそれぞれ
「Ｈ」レベル（電源電位ＶＣＣ）および「Ｌ」レベル
（接地電位ＧＮＤ）になる。ノードＮ１の電位がノード
Ｎ２の電位より低い場合は、ＭＯＳトランジスタ１１，
１４の抵抗値がＭＯＳトランジスタ１２，１３の抵抗値
よりも小さくなって、ノードＮ１，Ｎ２がそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルになる。
【００２９】図２に戻って、ゲート５〜７の各々は２つ
のＮチャネルＭＯＳトランジスタを含む。転送ゲート５
の２つのＮチャネルＭＯＳトランジスタは、一方のメモ
リブロックＭＢに含まれる対応のビット線ＢＬ，／ＢＬ
と対応のセンスアンプＳＡのノードＮ１，Ｎ２との間に
それぞれ接続され、それらのゲートはともに信号φＬを
受ける。転送ゲート６の２つのＮチャネルＭＯＳトラン
ジスタは、他方のメモリブロックＭＢに含まれる対応の
ビット線ＢＬ，／ＢＬと対応のセンスアンプＳＡのノー
ドＮ１，Ｎ２との間にそれぞれ接続され、それらのゲー
トはともに信号φＲを受ける。読出／書込動作時は、信
号φＬ，φＲのうちの一方の信号（たとえばφＬ）が
「Ｌ」レベルになって転送ゲート５が非導通になり、各
センスアンプＳＡは転送ゲート６を介して図中右側のメ
モリブロックＭＢのビット線対ＢＬ，／ＢＬと結合され
る。
【００３０】図中１列目のセンスアンプＳＡのノードＮ
１，Ｎ２は、それぞれ列選択ゲート７に含まれる２つの
ＮチャネルＭＯＳトランジスタを介してデータ入出力線
ＩＯ０，／ＩＯ０に接続される。２列目のセンスアンプ
ＳＡのノードＮ１，Ｎ２は、それぞれ列選択ゲート７に
含まれる２つのＮチャネルＭＯＳトランジスタを介して
データ入出力線ＩＯ０，／ＩＯ０に接続される。３列目
のセンスアンプＳＡのノードＮ１，Ｎ２は、それぞれ列
選択ゲート７に含まれる２つのＮチャネルＭＯＳトラン
ジスタを介してデータ入出力線ＩＯ１，／ＩＯ１に接続
される。４列目のセンスアンプＳＡのノードＮ１，Ｎ２
は、それぞれ列選択ゲート７に含まれる２つのＮチャネ
ルＭＯＳトランジスタを介してデータ入出力線ＩＯ１，
／ＩＯ１に接続される。２列目および４列目の列選択ゲ
ート７の各ＮチャネルＭＯＳトランジスタのゲートは、
サブ列選択線ＳＣＳＬ０に接続される。１列目および３
列目の列選択ゲート７の各ＮチャネルＭＯＳトランジス
タのゲートは、サブ列選択線ＳＣＳＬ１に接続される。
【００３１】サブ列選択線ＳＣＳＬ０が選択レベルの
「Ｈ」レベルにされると、２列目および４列目の列選択
ゲート７，７が導通し、２列目および４列目のノードＮ
１，Ｎ２；Ｎ１，Ｎ２がそれぞれ列選択ゲート７，７を
介してデータ入出力線対ＩＯ０，／ＩＯ０；ＩＯ１，／
ＩＯ１に接続される。サブ列選択線ＳＣＳＬ１が選択レ
ベルの「Ｈ」レベルにされると、１列目および３列目の
列選択ゲート７，７が導通し、１列目および３列目のノ
ードＮ１，Ｎ２；Ｎ１，Ｎ２がそれぞれ列選択ゲート
７，７を介してデータ入出力線対ＩＯ０，／ＩＯ０；Ｉ
Ｏ１，／ＩＯ１に接続される。
【００３２】図１に戻って、各センスアンプ帯１に対応
して２本のメイン列選択線ＭＣＳＬ０，ＭＣＳＬ１およ
びメイン列デコーダＭＣＤ１が設けられる。メイン列選
択線ＭＣＳＬ０，ＭＣＳＬ１は対応のセンスアンプ帯１
を縦断するように延在し、それらの一方端は対応のメイ
ン列デコーダＭＣＤ１に接続される。メイン列デコーダ
ＭＣＤ１は、列アドレス信号に従って２本のメイン列選
択線ＭＣＳＬ０，ＭＣＳＬ１のうちのいずれかのメイン
列選択線を選択し、そのメイン列選択線を選択レベルの
「Ｈ」レベルにする。２つのメモリブロックＭＢ行間の
メイン列選択線ＭＣＳＬ０，ＭＣＳＬ１は、２つのメモ
リブロックＭＢ行で共用される。
【００３３】２つのサブデコーダ帯２のうちの下から１
列目、３列目および５列目の各サブデコーダ帯２に対応
して２本のサブデコーダ列選択線ＳＤＣＳＬ０，ＳＤＣ
ＳＬ１およびプリデコーダＰＤ１が設けられる。サブデ
コーダ列選択線ＳＤＣＳＬ０，ＳＤＣＳＬ１は、対応の
サブデコーダ帯２を縦断するように延在し、それらの一
方端は対応のプリデコーダＰＤ１に接続される。５つの
サブデコーダ帯２のうちの２列目および４列目の各サブ
デコーダ帯２に対応して２本のサブデコーダ列選択線Ｓ
ＤＣＳＬ２，ＳＤＣＳＬ３およびプリデコーダＰＤ１が
設けられる。サブデコーダ列選択線ＳＤＣＳＬ２，ＳＤ
ＣＳＬ３は対応のサブデコーダ帯２を縦断するように延
在し、それらの一方端は対応のプリデコーダＰＤ１に接
続される。５つのプリデコーダＰＤ１は、列アドレス信
号に従って４種類のサブデコーダ列選択線ＳＤＣＳＬ０
〜ＳＤＣＳＬ３のうちのいずれか１種類のサブデコーダ
列選択線を選択し、その種類のサブデコーダ列選択線
（たとえば３本の列選択線ＳＤＣＳＬ０）を選択レベル
の「Ｈ」レベルにする。
【００３４】サブデコーダ列選択線ＳＤＣＳＬ０，ＳＤ
ＣＳＬ１と５組のメイン列選択線ＭＣＳＬ０，ＭＣＳＬ
１との各交差部にサブ列デコーダＳＣＤ１が設けられ、
サブデコーダ列選択線ＳＤＣＳＬ２，ＳＤＣＳＬ３と５
組のメイン列選択線ＭＣＳＬ０，ＭＣＳＬ１との各交差
部にサブ列デコーダＳＣＤ２が設けられる。
【００３５】図４は、サブ列デコーダＳＣＤ１，ＳＣＤ
２の構成を示す回路図である。図４において、サブ列デ
コーダＳＣＤ１はＡＮＤゲート１５ａ，１５ｂ，１５
ｅ，１５ｆを含み、サブ列デコーダＳＣＤ２はＡＮＤゲ
ート１５ｃ，１５ｄ，１５ｇ，１５ｈを含む。ＡＮＤゲ
ート１５ａ〜１５ｄの一方入力ノードはともにメイン列
選択線ＭＣＳＬ０に接続され、それらの他方入力ノード
はそれぞれサブデコーダ列選択線ＳＤＣＳＬ０〜ＳＤＣ
ＳＬ３に接続され、それらの出力ノードはそれぞれサブ
列選択線ＳＣＳＬ０〜ＳＣＳＬ３に接続される。ＡＮＤ
ゲート１５ｅ〜１５ｈの一方入力ノードはともにメイン
列選択線ＭＣＳＬ１に接続され、それらの他方入力ノー
ドはそれぞれサブデコーダ列選択線ＳＤＣＳＬ４〜ＳＤ
ＣＳＬ７に接続され、それらの出力ノードはそれぞれサ
ブ列選択線ＳＣＳＬ４〜ＳＣＳＬ７に接続される。
【００３６】サブ列デコーダＳＣＤ１は、図４の中央の
メモリブロックＭＢに対応するサブ列選択線ＳＣＳＬ
０，ＳＣＳＬ１，ＳＣＳＬ４，ＳＣＳＬ５と下側のメモ
リブロックＭＢに対応するサブ列選択線ＳＣＳＬ０，Ｓ
ＣＳＬ１，ＳＣＳＬ４，ＳＣＳＬ５に共通に設けられ
る。サブ列デコーダＳＣＤ２は、中央のメモリブロック
ＭＢに対応するサブ列選択線ＳＣＳＬ２，ＳＣＳＬ３，
ＳＣＳＬ６，ＳＣＳＬ７と上側のメモリブロックＭＢに
対応するサブ列選択線ＳＣＳＬ２，ＳＣＳＬ３，ＳＣＳ
Ｌ６，ＳＣＳＬ７に共通に設けられる。
【００３７】２本のメイン列選択線ＭＣＳＬ０，ＭＣＳ
Ｌ１のうちのいずれかのメイン列選択線（たとえばＭＣ
ＳＬ０）が選択レベルの「Ｈ」レベルにされ、４本のサ
ブデコーダ列選択線ＳＤＣＳＬ０〜ＳＤＣＳＬ３のうち
のいずれかのサブデコーダ列選択線（たとえばＳＤＣＳ
Ｌ０）が選択レベルの「Ｈ」レベルにされると、ＡＮＤ
ゲート１５ａが「Ｈ」レベルを出力し、サブ列選択線Ｓ
ＣＳＬ０が選択レベルの「Ｈ」レベルにされる。
【００３８】図５は、ＡＮＤゲート１５ａの構成を示す
回路図である。図５において、このＡＮＤゲート１５ａ
は、ＰチャネルＭＯＳトランジスタ２１〜２３およびＮ
チャネルＭＯＳトランジスタ２４〜２６を含む。ＭＯＳ
トランジスタ２１，２２，２４，２５はＮＡＮＤゲート
２７を構成し、ＭＯＳトランジスタ２３，２６はインバ
ータを構成する。
【００３９】メイン列選択線ＭＣＳＬ０およびサブデコ
ーダ列選択線ＳＤＣＳＬ０がともに選択レベルの「Ｈ」
レベルの場合は、ＰチャネルＭＯＳトランジスタ２１，
２２が非導通になるとともにＮチャネルＭＯＳトランジ
スタ２４，２５が導通し、ＮＡＮＤゲート２７が「Ｌ」
レベルを出力する。これにより、ＰチャネルＭＯＳトラ
ンジスタ２３が導通するとともにＮチャネルＭＯＳトラ
ンジスタ２６が非導通になり、インバータ２８はサブ列
選択線ＳＣＳＬ０を「Ｈ」レベルにする。
【００４０】メイン列選択線ＭＣＳＬ０およびサブデコ
ーダ列選択線ＳＤＣＳＬ０のうちの少なくとも一方が非
選択レベルの「Ｌ」レベルの場合は、ＰチャネルＭＯＳ
トランジスタ２１，２２のうちの少なくとも一方が導通
するとともにＮチャネルＭＯＳトランジスタ２４，２５
のうちの少なくとも一方が非導通になり、ＮＡＮＤゲー
ト２７が「Ｈ」レベルを出力する。これにより、Ｐチャ
ネルＭＯＳトランジスタ２３が非導通になるとともにＮ
チャネルＭＯＳトランジスタ２６が導通し、インバータ
２８はサブ列選択線ＳＣＳＬ０を「Ｌ」レベルにする。
他のＡＮＤゲート１５ｂ〜２５ｈもＡＮＤゲート１５ａ
と同じ構成である。
【００４１】次に、このＤＲＡＭの動作について説明す
る。読出動作時は、メイン行デコーダＭＲＤおよびサブ
行デコーダ群によって４つのメモリブロックＭＢ行のう
ちの１つのメモリブロックＭＢ行と、そのメモリブロッ
クＭＢ行に属する各メモリブロックＭＢにおいて１本の
サブワード線ＳＷＬが選択レベルの「Ｈ」レベルにされ
る。図２において、２つのメモリブロックＭＢ，ＭＢの
うちの右側のメモリブロックＭＢが選択され、そのメモ
リブロックＭＢの１本のサブワード線ＳＷＬが選択レベ
ルの「Ｈ」レベルにされたものとする。これに応じて信
号φＬとφＲのうちの信号φＬが「Ｌ」レベルにされ、
各転送ゲート５が非導通になって左側のメモリブロック
ＭＢとセンスアンプＳＡとが遮断される。サブワード線
ＳＷＬが選択レベルの「Ｈ」レベルにされると、そのサ
ブワード線ＳＷＬに対応する各メモリセルＭＣが活性化
され、ビット線電位ＶＣＣ／２にプリチャージされてい
た各ビット線対ＢＬ，／ＢＬ間に対応のメモリセルＭＣ
の記憶データに応じた微小電位差が生じる。
【００４２】次いで、各センスアンプＳＡが活性化され
て各ビット線対ＢＬ，／ＢＬ間の微小電位差が電源電圧
ＶＣＣに増幅される。次に、メイン列デコーダＭＣＤ、
プリデコーダＰＤおよびサブ列レコーダＳＣＤ１，ＳＣ
Ｄ２によって、選択された各メモリブロックＭＢに対応
する１６本のサブ列選択線ＳＣＳＬ０〜ＳＣＳＬ７，Ｓ
ＣＳＬ０〜ＳＣＳＬ７のうちの１本のサブ列選択線が選
択レベルの「Ｈ」レベルにされる。図２において、２本
のサブ列選択線ＳＣＳＬ０，ＳＣＳＬ１のうちのサブ列
選択線ＳＣＳＬ０が選択レベルの「Ｈ」レベルにされた
ものとする。これにより、２列目および４列目の列選択
ゲート７，７が導通し、２列目および４列目のセンスア
ンプＳＡ，ＳＡがそれぞれデータ入出力線対ＩＯ０，／
ＩＯ０；ＩＯ１，／ＩＯ１に接続される。書込／読出回
路３は、データ入出力線ＩＯ０と／ＩＯ０，ＩＯ１と／
ＩＯ１の電位差に応じた論理のデータを読出データとし
て外部に出力する。サブワード線ＳＷＬおよびサブ列選
択線ＳＣＳＬ０が非選択レベルの「Ｌ」レベルにされ、
センスアンプＳＡが非活性化され、信号φＬが「Ｈ」レ
ベルになってスタンバイ状態に戻る。
【００４３】書込動作時は、書込／読出回路３が読出デ
ータを外部に出力する代わりに、外部から与えられた書
込データに従って、データ入出力線対ＩＯ０，／ＩＯ
０；ＩＯ１，／ＩＯ１のそれぞれの一方のデータ入出力
線を「Ｈ」レベルにするとともに他方のデータ入出力線
も「Ｌ」レベルにすることにより、活性化された各メモ
リセルＭＣにデータを書込む。他の動作は読出動作時と
同じである。
【００４４】この実施の形態１では、各センスアンプ帯
１において各メモリブロックＭＢに対応して２本のメイ
ン列選択線ＭＣＳＬ０，ＭＣＳＬ１と８本のサブ列選択
線ＳＣＳＬ０〜ＳＣＳＬ７を設ければよいので、８本の
列選択線ＣＳＬ０〜ＳＣＳＬ７と８本のサブ列選択線Ｓ
ＣＳＬ０〜ＳＣＳＬ７を設ける必要があった図１６のＤ
ＲＡＭに比べ、センスアンプ帯１の面積が小さくてす
む。
【００４５】また、サブ列デコーダＳＣＤ１，ＳＣＤ２
のＡＮＤゲート１５ａ〜１５ｈによってデコーダＭＣＤ
１，ＰＤ１の出力信号の波形を再生するので、図１５の
ＤＲＡＭに比べて列選択動作の高速化を図ることができ
る。
【００４６】［実施の形態２］図６は、この発明の実施
の形態２によるＤＲＡＭの構成を示すブロック図であ
る。図６を参照して、このＤＲＡＭが図１のＤＲＡＭと
異なる点は、メイン列デコーダＭＣＤ１およびメイン列
選択線ＭＣＳＬ０，ＭＣＳＬ１がメイン列デコーダＭＣ
Ｄ２およびメイン列選択線／ＭＣＳＬ０，／ＭＣＳＬ１
で置換され、プリデコーダＰＤ１およびサブデコーダ列
選択線ＳＤＣＳＬ０〜ＳＤＣＳＬ３がプリデコーダＰＤ
２およびサブデコーダ列選択線対ＳＤＣＳＬ０，／ＳＤ
ＣＳＬ０；…；ＳＤＣＳＬ３，／ＳＤＣＳＬ３で置換さ
れ、サブ列デコーダＳＣＤ１，ＳＣＤ２がサブ列デコー
ダＳＣＤ３，ＳＣＤ４で置換されている点である。
【００４７】メイン列デコーダＭＣＤ２は、行アドレス
信号に従ってメイン列選択線／ＭＣＳＬ０，／ＭＣＳＬ
１のうちのいずれかのメイン列選択線を選択し、そのメ
イン列選択線を選択レベルの「Ｌ」レベルにする。プリ
デコーダＰＤ２は、列アドレス信号に従って４種のサブ
デコーダ列選択線対ＳＤＣＳＬ０，／ＳＤＣＳＬ０；
…；ＳＤＣＳＬ３，／ＳＤＣＳＬ３のうちのいずれかの
サブデコーダ列選択線対（たとえばＳＤＣＳＬ０，／Ｓ
ＤＣＳＬ０）を選択し、そのサブデコーダ列選択線対
（この場合はＳＤＣＳＬ０，／ＳＤＣＳＬ０）をそれぞ
れ「Ｈ」レベルおよび「Ｌ」レベルにする。
【００４８】図７は、サブ列デコーダＳＣＤ３，ＳＣＤ
４の構成を示す回路図である。図７において、サブ列デ
コーダＳＣＤ３はソースフォロア回路３０ａ，３０ｂ，
３０ｅ，３０ｆを含み、サブ列デコーダＳＣＤ４はソー
スフォロア回路３０ｃ，３０ｄ，３０ｇ，３０ｈを含
む。ソースフォロア回路３０ａ〜３０ｄの入力ノードは
ともにメイン列選択線／ＭＣＳＬ０に接続され、それら
の制御ノードはそれぞれサブデコーダ列選択線ＳＤＣＳ
Ｌ０〜ＳＤＣＳＬ３に接続され、それらの反転制御ノー
ドはそれぞれサブデコーダ列選択線／ＳＤＣＳＬ０〜／
ＳＤＣＳＬ３に接続され、それらの出力ノードはそれぞ
れサブ列選択線ＳＣＳＬ０〜ＳＣＳＬ３に接続される。
ソースフォロア回路３０ｅ〜３０ｈの入力ノードはとも
にメイン列選択線／ＭＣＳＬ１に接続され、それらの制
御ノードはそれぞれサブデコーダ列選択線ＳＤＣＳＬ０
〜ＳＤＣＳＬ３に接続され、それらの反転制御ノードは
それぞれサブデコーダ列選択線／ＳＤＣＳＬ０〜／ＳＤ
ＣＳＬ３に接続され、それらの出力ノードはそれぞれサ
ブ列選択線ＳＣＳＬ４〜ＳＣＳＬ７に接続される。
【００４９】２本のメイン列選択線／ＭＣＳＬ０，／Ｍ
ＣＳＬ１のうちのいずれかのメイン列選択線（たとえば
／ＭＣＳＬ０）が選択レベルの「Ｌ」にされ、４対のサ
ブデコーダ列選択線対ＳＤＣＳＬ０，／ＳＤＣＳＬ０；
…；ＳＤＣＳＬ３，／ＳＤＣＳＬ３のうちのいずれかの
サブデコーダ列選択線対（たとえばＳＤＣＳＬ０，／Ｓ
ＤＣＳＬ０）がそれぞれ「Ｈ」レベルおよび「Ｌ」レベ
ルにされると、ソースフォロア回路３０ａが「Ｈ」レベ
ルを出力し、サブ列選択線ＳＣＳＬ０が選択レベルの
「Ｈ」レベルにされる。
【００５０】図８は、ソースフォロア回路３０ａの構成
を示す回路図である。図８において、このソースフォロ
ア回路３０ａは、ＰチャネルＭＯＳトランジスタ３１お
よびＮチャネルＭＯＳトランジスタ３２，３３を含む。
ＰチャネルＭＯＳトランジスタ３１は、制御ノードＮ３
１（サブデコーダ列選択線ＳＤＣＳＬ０）と出力ノード
Ｎ３０（サブ列選択線ＳＣＳＬ０）との間に接続され、
そのゲートは入力ノードＮ３２（メイン列選択線／ＭＣ
ＳＬ０）に接続される。ＮチャネルＭＯＳトランジスタ
３２は、出力ノードＮ３０と接地電位ＧＮＤのラインと
の間に接続され、そのゲートが入力ノードＮ３２に接続
される。ＮチャネルＭＯＳトランジスタ３３は、出力ノ
ードＮ３０と接地電位ＧＮＤのラインとの間に接続さ
れ、そのゲートは反転制御ノードＮ３３（サブデコーダ
列選択線／ＳＤＣＳＬ０）に接続される。
【００５１】制御ノードＮ３１および反転制御ノードＮ
３３がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにな
り、かつ入力ノードＮ３２が「Ｌ」レベルになると、Ｐ
チャネルＭＯＳトランジスタ３１が導通するとともにＮ
チャネルＭＯＳトランジスタ３２，３３が非導通になっ
て出力ノードＮ３０が「Ｈ」レベルになる。入力ノード
Ｎ３２および反転制御ノードＮ３３のうちの少なくとも
一方が「Ｈ」レベルの場合は、ＰチャネルＭＯＳトラン
ジスタ３１が非導通になるとともにＮチャネルＭＯＳト
ランジスタ３２，３３のうちの少なくとも一方が導通し
て出力ノードＮ３０が「Ｌ」レベルになる。他の構成お
よび動作は実施の形態１と同じであるので、その説明は
繰返さない。
【００５２】この実施の形態２では、実施の形態１と同
じ効果が得られるほか、プリデコーダＰＤ２の出力信号
を相補信号伝達線対ＳＤＣＳＬ０，／ＳＤＣＳＬ０；
…；ＳＤＣＳＬ３，／ＳＤＣＳＬ３を用いて伝送するの
で、ノイズの影響を受けにくくなる。
【００５３】また、サブ列デコーダＳＣＤ３，ＳＣＤ４
をソースフォロア回路３０ａ〜３０ｈで構成するので、
サブ列デコーダＳＣＤ１，ＳＣＤ２をＡＮＤゲート１５
ａ〜１５ｈで構成した実施の形態１に比べ、トランジス
タ数が少なくてすむ。
【００５４】［実施の形態３］図９は、この発明の実施
の形態３によるＤＲＡＭの構成を示すブロック図であ
る。図９において、このＤＲＡＭでは、下から１〜４列
目のサブデコーダ帯２の各々に対応してサブデコーダ列
選択線ＳＤＣＳＬ０〜ＳＤＣＳＬ３およびプリデコーダ
ＰＤ３が設けられる。４つのプリデコーダＰＤ３は、そ
れぞれ、ライトマスク信号φＭ０〜φＭ３が「Ｌ」レベ
ルの場合に活性化され、ライトマスク信号φＭ０〜φＭ
３が「Ｈ」レベルの場合は非活性化される。活性化され
たプリデコーダＰＤ３は、列アドレス信号に従って４本
のサブデコーダ列選択線ＳＤＣＳＬ０〜ＳＤＣＳＬ３の
うちのいずれかのサブデコーダ列選択線を選択し、その
サブデコーダ列選択線を選択レベルの「Ｈ」レベルにす
る。非活性化されたプリデコーダＰＤ３は、４本のサブ
デコーダ列選択線ＳＤＣＳＬ０〜ＳＤＣＳＬ３を非選択
レベルの「Ｌ」レベルに固定する。
【００５５】また、このＤＲＡＭでは、下から１〜４列
目のサブデコーダ帯２と５つのセンスアンプ帯１との各
交差部にサブ列デコーダＳＣＤ５が設けられる。サブ列
デコーダＳＣＤ５は、図１０に示すように、ＡＮＤゲー
ト３５ａ〜３５ｈを含む。ＡＮＤゲート３５ａ〜３５ｄ
の一方入力ノードがともにメイン列選択線ＭＣＳＬ０に
接続され、それらの他方入力ノードがそれぞれサブデコ
ーダ列選択線ＳＤＣＳＬ０〜ＳＤＣＳＬ３に接続され、
それらの出力ノードはそれぞれサブ列選択線ＳＣＳＬ０
〜ＳＣＳＬ３に接続される。ＡＮＤゲート３５ｅ〜３５
ｈの一方入力ノードがともにメイン列選択線ＭＣＳＬ１
に接続され、それらの他方入力ノードがそれぞれサブデ
コーダ列選択線ＳＤＣＳＬ０〜ＳＤＣＳＬ３に接続さ
れ、それらの出力ノードがそれぞれサブ列選択線ＳＣＳ
Ｌ４〜ＳＣＳＬ７に接続される。
【００５６】２本のメイン列選択線ＭＣＳＬ０，ＭＣＳ
Ｌ１のうちのいずれかのメイン列選択線（たとえばＭＣ
ＳＬ０）が選択レベルの「Ｈ」レベルにされ、４本のサ
ブデコーダ列選択線ＳＤＣＳＬ０〜ＳＤＣＳＬ３のうち
のいずれかのサブデコーダ列選択線（たとえばＳＤＣＳ
Ｌ０）が選択レベルの「Ｈ」レベルにされると、ＡＮＤ
ゲート３５ａが「Ｈ」レベルを出力し、サブ列選択線Ｓ
ＣＳＬ０が選択レベルの「Ｈ」レベルにされる。
【００５７】この実施の形態３では、実施の形態１と同
じ効果が得られる他、所望のメモリブロックＭＢ（たと
えば図９の斜線を施した部分）へのデータの書込を禁止
するライトマスク動作を実現することができる。
【００５８】また、非選択のメモリブロックＭＢ列のデ
ータ入出力線対ＩＯ，／ＩＯに対応する書込／読出回路
３内のプリアンプおよびライトドライバを非活性化させ
ることができ、消費電力の低減化を図ることができる。
【００５９】［実施の形態４］実施の形態３では、コラ
ム系の動作のみを部分動作させたが、ロウ系の動作も同
時に部分動作させることも可能である。図１１は、この
発明の実施の形態４によるＤＲＡＭの要部を示すブロッ
ク図である。図１１において、このＤＲＡＭでは、各メ
モリブロックＭＢ行に対応して信号ＳＤＷＬＦ０，ＳＤ
ＷＬＦ１，ＭＳＥを伝達するための３本の信号伝達線お
よびプリデコーダＰＤ４が設けられる。３本の信号伝達
線は、対応のメモリブロックＭＢ行の一方側のセンスア
ンプ帯１を縦断するように延在し、それらの一方端はプ
リデコーダＰＤ４に接続される。プリデコーダＰＤ４
は、行アドレス信号に従って信号ＳＤＷＬＦ０，ＳＤＷ
ＬＦ１のうちのいずれか一方の信号を活性化レベルの
「Ｈ」レベルにするとともに、行アドレス信号によって
対応のメモリブロックＭＢ行が指定されたことに応じて
メインセンスアンプ活性化信号ＭＳＥを活性化レベルの
「Ｈ」レベルにする。
【００６０】４つのメモリブロックＭＢ列に対応して信
号φＥＮ１〜φＥＮ４を伝達するための４本の信号伝達
線がそれぞれ設けられる。４本の信号伝達線は、それぞ
れ４つのメモリブロックＭＢ列の一方側のサブデコーダ
帯２を縦断するように延在する。信号φＥＮ０は、図１
２に示すように、対応する４本のサブデコーダ列選択線
ＳＤＣＳＬ０〜ＳＤＣＳＬ３のうちの少なくとも１本の
サブデコーダ列選択線が選択レベルの「Ｈ」レベルにさ
れたときに「Ｈ」レベルを出力するＯＲゲート４２の出
力信号である。他の信号φＥＮ１〜φＥＮ３も信号φＥ
Ｎ０と同様に生成される。したがって、ライトマスク信
号φＭ０〜φＭ３が「Ｈ」レベルにされた場合は、それ
ぞれ信号φＥＮ０〜φＥＮ３は「Ｌ」レベルとなる。
【００６１】各メモリブロックＭＢに対応して信号ＳＳ
Ｅ，ＳＤＷＬ０，／ＳＤＷＬ０，ＳＤＷＬ１，／ＳＤＷ
Ｌ１を伝達するための５本の信号伝達線と信号発生回路
４０とが設けられる。サブセンスアンプ活性化信号ＳＳ
Ｅ用の信号伝達線は、対応のメモリブロックＭＢの一方
側のセンスアンプ帯１に配置され、その一方端は信号発
生回路４０に接続される。信号ＳＤＷＬ０，／ＳＤＷＬ
０，ＳＤＷＬ１，／ＳＤＷＬ１用の信号伝達線は、対応
のメモリブロックＭＢの一方側のサブデコーダ帯２に配
置され、それらの一方端は信号発生回路４０に接続され
る。
【００６２】信号発生回路４０は、図１３に示すよう
に、ＡＮＤゲート４３〜４５およびインバータ４６，４
７を含む。ＡＮＤゲート４３〜４５の一方入力ノード
は、ともに対応の信号φＥＮ０を受け、それらの他方入
力ノードはそれぞれ信号ＳＤＷＬＦ１，ＳＤＷＬＦ０，
ＭＳＥを受ける。ＡＮＤゲート４３〜４５の出力信号
は、それぞれ信号ＳＤＷＬ１，ＳＤＷＬ０，ＳＳＥにな
る。信号ＳＤＷＬ１，ＳＤＷＬ０は、それぞれインバー
タ４６，４７で反転されて信号／ＳＤＷＬ１，／ＳＤＷ
Ｌ０となる。
【００６３】信号φＥＮ０が非活性化レベルの「Ｌ」レ
ベルの場合は、信号発生回路４０が非活性化され、信号
ＳＤＷＬ１，ＳＤＷＬ０，ＳＳＥがともに非活性化レベ
ルの「Ｌ」レベルに固定されるとともに信号／ＳＤＷＬ
１，／ＳＤＷＬ０がともに非活性化レベルの「Ｈ」レベ
ルに固定される。
【００６４】信号φＥＮ０が活性化レベルの「Ｈ」レベ
ルになると、信号発生回路４０が活性化される。信号Ｓ
ＤＷＬＦ１が活性化レベルの「Ｈ」レベルになると、信
号ＳＤＷＬ１，／ＳＤＷＬ１がそれぞれ活性化レベルの
「Ｈ」レベルおよび「Ｌ」レベルになる。信号ＳＤＷＬ
Ｆ０が活性化レベルの「Ｈ」レベルになると、信号ＳＤ
ＷＬ０，／ＳＤＷＬ０がそれぞれ活性化レベルの「Ｈ」
レベルおよび「Ｌ」レベルになる。信号ＭＳＥが活性化
レベルの「Ｈ」レベルになると、信号ＳＳＥが活性化レ
ベルの「Ｈ」レベルになる。信号ＳＳＥは、対応の各セ
ンスアンプＳＡに与えられる。センスアンプＳＡは、信
号ＳＳＥが活性化レベルの「Ｈ」レベルになったことに
応じて活性化する。信号ＳＤＷＬ０，／ＳＤＷＬ０，Ｓ
ＤＷＬ１，／ＳＤＷＬ１は、対応の各サブ行デコーダ４
１に与えられる。
【００６５】各メモリブロックＭＢには、各メインワー
ド線ＭＷＬに対応して２本のサブワード線ＳＷＬ０，Ｓ
ＷＬ１が設けられている。サブワード線ＳＷＬ０，ＳＷ
Ｌ１の一方端は、対応のサブ行デコーダ４１に接続され
ている。サブ行デコーダ４１は、図１４に示すように、
２つのソースフォロア回路５０，６０を含む。ソースフ
ォロア回路５０はＰチャネルＭＯＳトランジスタ５１お
よびＮチャネルＭＯＳトランジスタ５２，５３を含み、
ソースフォロア回路６０はＰチャネルＭＯＳトランジス
タ６１およびＮチャネルＭＯＳトランジスタ６２，６３
を含む。
【００６６】ソースフォロア回路５０，６０の入力ノー
ドＮ５２，Ｎ６２はともにメインワード線ＭＷＬに接続
され、それらの制御ノードＮ５１，Ｎ６１はそれぞれ信
号ＳＤＷＬ１，ＳＤＷＬ０を受け、それらの反転制御ノ
ードＮ５３，Ｎ６３はそれぞれ信号／ＳＤＷＬ１，／Ｓ
ＤＷＬ０を受け、それらの出力ノードＮ５０，Ｎ６０は
それぞれサブワード線ＳＷＬ１，ＳＷＬ０に接続され
る。
【００６７】メインワード線ＭＷＬおよび信号ＳＤＷＬ
１がともに「Ｈ」レベルになり、信号／ＳＤＷＬ１が
「Ｌ」レベルになった場合は、サブワード線ＳＷＬ１が
選択レベルの「Ｈ」レベルになる。メインワード線ＭＷ
Ｌおよび信号ＳＤＷＬ１のうちの少なくとも一方が
「Ｌ」レベルの場合は、サブワード線ＳＷＬ１は非選択
レベルの「Ｌ」レベルになる。
【００６８】メインワード線ＭＷＬおよび信号ＳＤＷＬ
０がともに「Ｈ」レベルになり、信号／ＳＤＷＬ０が
「Ｌ」レベルになった場合は、サブワード線ＳＷＬ０が
選択レベルの「Ｈ」レベルになる。メインワード線ＭＷ
Ｌおよび信号ＳＤＷＬ０のうちの少なくとも一方が
「Ｌ」レベルの場合は、サブワード線ＳＷＬ０は非選択
レベルの「Ｌ」レベルになる。他の構成および動作は実
施の形態３と同じであるので、その説明は繰返さない。
【００６９】この実施の形態４では、対応の４本のサブ
デコーダ列選択線ＳＤＣＳＬ０〜ＳＤＣＳＬ３のうちの
１本のサブデコーダ列選択線が選択レベルの「Ｈ」レベ
ルにされたメモリブロックＭＢにおいてのみ行選択動作
が行なわれるので、消費電力が小さくて済む。
【００７０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７１】
【発明の効果】以上のように、この発明に係る半導体記
憶装置では、列選択回路は、各メモリブロック行に対応
して設けられ、対応のメモリブロック行に隣接する第１
の帯状領域を縦断するように配置された複数の第１の信
号伝達線と、各メモリブロック列に対応して設けられ、
対応のメモリブロック列に隣接する第２の帯状領域を縦
断するように配置された複数の第２の信号伝達線と、各
メモリブロック行に対応して設けられ、列アドレス信号
に基づいて第１のプリデコード信号を生成し対応の複数
の第１の信号伝達線に与える第１のデコーダと、各メモ
リブロック列に対応して設けられ、列アドレス信号に基
づいて第２のプリデコード信号を生成し対応の複数の第
２の信号伝達線に与える第２のデコーダと、各メモリブ
ロックに対応して設けられて対応のメモリブロックに隣
接する第１および第２の帯状領域の交差部に配置され、
対応の複数の第１の信号伝達線からの第１のプリデコー
ド信号と対応の複数の第２の信号伝達線からの第２のプ
リデコード信号とに基づいて、対応のメモリブロックの
複数のビット線対のうちのいずれかのビット線対を選択
する第３のデコーダとを含む。したがって、列選択用の
複数の信号伝達線が第１の帯状領域のみに設けられてい
た従来に比べ、第１の帯状領域の面積が小さくて済む。
また、第１および第２の帯状領域の交差部に設けられた
第３のデコーダによってその近傍のメモリブロックのビ
ット線対を選択するので、列選択動作の高速化を図るこ
とができる。
【００７２】好ましくは、第１のプリデコード信号は、
それぞれ複数の第１の信号伝達線に与えられる複数の第
１の信号を含み、第２のプリデコード信号は、それぞれ
複数の第２の信号伝達線に与えられる複数の第２の信号
を含む。複数の第１の信号のうちのいずれかの第１の信
号は第１のデコーダによって活性化レベルにされ、複数
の第２の信号のうちのいずれかの信号は第２のデコーダ
によって活性化レベルにされる。この場合は、信号伝達
線の数が少なくて済む。
【００７３】また好ましくは、第３のデコーダは、複数
の列選択線に対応して設けられて複数の第１の信号伝達
線と複数の第２の信号伝達線との複数の交差部に配置さ
れ、各々が、対応の第１の信号伝達線からの第１の信号
と対応の第２の信号伝達線からの第２の信号とがともに
活性化レベルにされたことに応じて対応の列選択線を選
択レベルにする複数の論理回路を含む。列選択線が選択
レベルにされると、それに対応するビット線対と書込／
読出回路の間の列選択ゲートが導通する。この場合は、
第３のデコーダを容易に構成できる。
【００７４】また好ましくは、複数の第１の信号伝達線
は２本ずつ対にされて複数の第１の信号伝達線対を構成
し、複数の第２の信号伝達線は２本ずつ対にされて複数
の第２の信号伝達線対を構成し、第１のプリデコード信
号は、それぞれ複数の第１の信号伝達線対に与えられる
複数組の第１の信号およびその相補信号を含み、第２の
プリデコード信号は、それぞれ複数の第２の信号伝達線
対に与えられる複数組の第２の信号およびその相補信号
を含む。複数組の第１の信号およびその相補信号のうち
のいずれかの組の第１の信号およびその相補信号は第１
のデコーダによってそれぞれ第１および第２の選択レベ
ルにされ、複数組の第２の信号およびその相補信号のう
ちのいずれかの組の第２の信号およびその相補信号は第
２のデコーダによってそれぞれ第１および第２の論理レ
ベルにされる。この場合は、ノイズの影響を受けにくく
することができる。
【００７５】また好ましくは、第３のデコーダは、それ
ぞれ複数の列選択線に対応して設けられて複数の第１の
信号伝達線対と複数の第２の信号伝達線対との複数の交
差部に配置され、各々が、対応の第１の信号伝達線対か
らの第１の信号およびその相補信号がそれぞれ第１およ
び第２の論理レベルになり、かつ対応の第２の信号伝達
線対からの第２の信号およびその相補信号がそれぞれ第
１および第２の論理レベルになったことに応じて対応の
列選択線を選択レベルにする複数の論理回路を含む。列
選択線が選択レベルにされると、それに対応するビット
線対と書込／読出回路の間の列選択ゲートが導通する。
この場合は、第３のデコーダを容易に構成できる。
【００７６】また好ましくは、複数の第２の信号伝達線
は対応のメモリブロック列の両側の第２の帯状領域に分
割して配置され、１つの第２の帯状領域に配置された複
数の第２の信号伝達線はその第２の帯状領域の両側のメ
モリブロック列に共通に設けられ、第３のデコーダは対
応のメモリブロックに隣接する第１および第２の帯状領
域の複数の交差部に分割して配置され、１つの交差部に
配置された第３のデコーダの一部分はその交差部が含ま
れる第２の帯状領域の両側のメモリブロック列で共用さ
れる。この場合は、第２の信号伝達線の数が少なくて済
む。
【００７７】また好ましくは、複数の第２の信号伝達線
は、対応のメモリブロック列の一方側の第２の帯状領域
に配置される。この場合は、各メモリブロックと他のメ
モリブロックで独立にビット線対を選択することができ
る。
【００７８】また好ましくは、第２のデコーダは、対応
のメモリブロック列の各メモリセルのデータの書込を禁
止するためのライトマスク信号が与えられたことに応じ
て非活性化される。この場合は、ライトマスク動作を実
現することができる。
【００７９】また好ましくは、行選択回路は、各メモリ
ブロックの各ワード線に対応して設けられて対応のメモ
リブロックに隣接する第２の帯状領域に配置され、対応
のワード線が選択されたことに応じてそのワード線を選
択レベルにするワード線駆動回路を含み、第２のデコー
ダは、さらに、ライトマスク信号が与えられたことに応
じて対応の各ワード線駆動回路を非活性化させる。この
場合は、消費電力の低減化を図ることができる。
【００８０】また好ましくは、各メモリブロックの複数
のワード線は、それぞれがＮ本（ただし、Ｎは２以上の
整数である）のワード線を含む複数のグループに分割さ
れる。行選択回路は、さらに、各メモリブロック行に対
応して設けられ、行アドレス信号に従って対応の各メモ
リブロックの複数のグループのうちのいずれかのグルー
プを選択する第４のデコーダと、各メモリブロックに対
応して設けられ、行アドレス信号に従って対応の各グル
ープのＮ本のワード線のうちのいずれかのワード線を選
択する第５のデコーダとを含む。ワード線駆動回路は、
第４のデコーダによって対応のグループが選択されたこ
とに応じて活性化され、第５のデコーダによって対応の
ワード線が選択されたことに応じてそのワード線を選択
レベルにし、第２のデコーダは、ライトマスク信号が与
えられたことに応じて対応の各第５のデコーダを非活性
化させる。この場合は、分割ワード線構成を実現するこ
とができ、行選択動作の高速化を図ることができる。
【００８１】また好ましくは、行選択回路は、さらに、
各メモリブロック行に対応して設けられて対応の複数の
メモリブロックを横切るように配置され、それぞれ対応
の各メモリブロックの複数のグループに対応して設けら
れた複数のメインワード線と、各メモリブロックに対応
して設けられて対応のメモリブロックに隣接する第２の
帯状領域に配置され、それぞれ対応の各グループのＮ本
のワード線に対応して設けられたＮ本の第３の信号伝達
線とを含む。第４のデコーダは、選択したグループに対
応するメインワード線を活性化レベルにし、第５のデコ
ーダは、選択したワード線に対応する第３の信号伝達線
を選択レベルにする。ワード線駆動回路は、対応のメイ
ンワード線が活性化レベルにされたことに応じて活性化
され、かつ対応の第３の信号伝達線が選択レベルにされ
たことに応じて、対応のワード線を選択レベルにする。
この場合は、行選択用のメインワード線および第３の信
号伝達線を容易に配置することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭの構
成を示すブロック図である。
【図２】 図１に示したメモリブロックおよびセンスア
ンプ帯の構成を示す回路ブロック図である。
【図３】 図２に示したセンスアンプの構成を示す回路
図である。
【図４】 図１に示したサブ列デコーダの構成を示す回
路図である。
【図５】 図４に示したＡＮＤゲートの構成を示す回路
図である。
【図６】 この発明の実施の形態２によるＤＲＡＭの構
成を示すブロック図である。
【図７】 図６に示したサブ列デコーダの構成を示す回
路図である。
【図８】 図７に示したソースフォロア回路の構成を示
す回路図である。
【図９】 この発明の実施の形態３によるＤＲＡＭの構
成を示すブロック図である。
【図１０】 図９に示したサブ列デコーダの構成を示す
回路図である。
【図１１】 この発明の実施の形態４によるＤＲＡＭの
要部を示すブロック図である。
【図１２】 図１１に示した信号φＥＮ０の生成方法を
説明するための回路図である。
【図１３】 図１１に示した信号発生回路の構成を示す
回路図である。
【図１４】 図１１に示したサブ行デコーダの構成を示
す回路図である。
【図１５】 従来のＤＲＡＭの構成を示すブロック図で
ある。
【図１６】 従来の他のＤＲＡＭの構成を示すブロック
図である。
【符号の説明】
１，７１ センスアンプ帯、２，７２ サブデコーダ
帯、３，７４ 書込／読出回路、ＭＢ メモリブロッ
ク、ＭＲＤ メイン行デコーダ、ＭＣＤ メイン列デコ
ーダ、ＣＤ 列デコーダ、ＰＤ プリデコーダ、ＳＣＤ
サブ列デコーダ、ＭＣ メモリセル、ＳＷＬ サブワ
ード線、ＭＷＬ メインワード線、ＢＬ，／ＢＬ（ＢＬ
Ｐ） ビット線対、ＩＯ，／ＩＯ（ＩＯＰ） データ入
出力線対、ＭＣＳＬ，／ＭＣＳＬ メイン列選択線、Ｓ
ＣＳＬ サブ列選択線、ＣＳＬ 列選択線、ＳＤＣＳ
Ｌ，／ＳＤＣＳＬ サブデコーダ列選択線、ＳＡ セン
スアンプ、５，６ 転送ゲート、７ 列選択ゲート、１
１，１２，２４〜２６，３２，３３，５２，５３，６
２，６３ ＮチャネルＭＯＳトランジスタ、１３，１
４，２１〜２３，３１，５１，６１ ＰチャネルＭＯＳ
トランジスタ、１５ａ〜１５ｈ，３５ａ〜３５ｈ，４３
〜４５ ＡＮＤゲート、２７ ＮＡＮＤゲート、２８，
４６，４７ インバータ、３０ａ〜３０ｈ，５０，６０
ソースフォロア回路、４０ 信号発生回路、４１ サ
ブ行デコーダ、４２ ＯＲゲート、７３ データ入出力
線対群。
フロントページの続き Ｆターム(参考） 5B024 AA01 AA07 AA15 BA13 BA15 BA18 BA25 CA16 CA21 5F083 GA03 GA09 KA03 LA03 LA13 ZA12

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体記憶装置であって、 各々が、行列状に配列された複数のメモリセルと、各行
    に対応して設けられたワード線と、各列に対応して設け
    られたビット線対とを含み、行列状に配列された複数の
    メモリブロック、 行アドレス信号に従って、複数のメモリブロック行のう
    ちのいずれかのメモリブロック行と、そのメモリブロッ
    ク行に属する各メモリブロックの複数のワード線のうち
    のいずれかのワード線を選択し、そのワード線を選択レ
    ベルにしてそのワード線に対応する各メモリセルを活性
    化させる行選択回路、 列アドレス信号に従って、前記行選択回路によって選択
    されたメモリブロック行に属する各メモリブロックの複
    数のビット線対のうちのいずれかのビット線対を選択す
    る列選択回路、および前記列選択回路によって選択され
    た各ビット線対を介して前記行選択回路によって活性化
    された各メモリセルのデータの書込／読出を行なう書込
    ／読出回路を備え、 前記複数のメモリブロックは、各々が第１の方向に延在
    する複数の第１の帯状領域と、各々が前記第１の方向と
    直交する第２の方向に延在する複数の第２の帯状領域と
    によって互いに区切られるとともに周囲を囲まれ、 前記列選択回路は、 各メモリブロック行に対応して設けられ、対応のメモリ
    ブロック行に隣接する第１の帯状領域を縦断するように
    配置された複数の第１の信号伝達線、 各メモリブロック列に対応して設けられ、対応のメモリ
    ブロック列に隣接する第２の帯状領域を縦断するように
    配置された複数の第２の信号伝達線、 各メモリブロック行に対応して設けられ、前記列アドレ
    ス信号に基づいて第１のプリデコード信号を生成し対応
    の複数の第１の信号伝達線に与える第１のデコーダ、 各メモリブロック列に対して設けられ、前記列アドレス
    信号に基づいて第２のプリデコード信号を生成し対応の
    複数の第２の信号伝達線に与える第２のデコーダ、およ
    び各メモリブロックに対応して設けられて対応のメモリ
    ブロックに隣接する第１および第２の帯状領域の交差部
    に配置され、対応の複数の第１の信号伝達線からの第１
    のプリデコード信号と対応の複数の第２の信号伝達線か
    らの第２のプリデコード信号とに基づいて、対応のメモ
    リブロックの複数のビット線対のうちのいずれかのビッ
    ト線対を選択する第３のデコーダを含む、半導体記憶装
    置。
  2. 【請求項２】 前記第１のプリデコード信号は、それぞ
    れ前記複数の第１の信号伝達線に与えられる複数の第１
    の信号を含み、 前記第２のプリデコード信号は、それぞれ前記複数の第
    ２の信号伝達線に与えられる複数の第２の信号を含み、 前記第１のデコーダは、前記列アドレス信号に基づいて
    前記複数の第１の信号のうちのいずれかの第１の信号を
    選択し、その第１の信号を活性化レベルにし、 前記第２のデコーダは、前記列アドレス信号に基づいて
    前記複数の第２の信号のうちのいずれかの第２の信号を
    選択し、その第２の信号を活性化レベルにする、請求項
    １に記載の半導体記憶装置。
  3. 【請求項３】 前記列選択回路は、さらに、それぞれ各
    メモリブロックの複数のビット線対に対応して設けら
    れ、対応のメモリブロックに隣接する第１の帯状領域に
    配置された複数の列選択線を含み、 前記第３のデコーダは、それぞれ前記複数の列選択線に
    対応して設けられて前記複数の第１の信号伝達線と前記
    複数の第２の信号伝達線との複数の交差部に配置され、
    各々が、対応の第１の信号伝達線からの第１の信号と対
    応の第２の信号伝達線からの第２の信号とがともに活性
    化レベルにされたことに応じて対応の列選択線を選択レ
    ベルにする複数の論理回路を含み、 前記半導体記憶装置は、さらに、各ビット線対に対応し
    て設けられて対応のビット線対と前記書込／読出回路と
    の間に接続され、対応の列選択線が選択レベルにされた
    ことに応じて導通する列選択ゲートを備える、請求項２
    に記載の半導体記憶装置。
  4. 【請求項４】 前記複数の第１の信号伝達線は、２本ず
    つ対にされて複数の第１の信号伝達線対を構成し、 前記複数の第２の信号伝達線は、２本ずつ対にされて複
    数の第２の信号伝達線対を構成し、 前記第１のプリデコード信号は、それぞれ前記複数の第
    １の信号伝達線に与えられる複数組の第１の信号および
    その相補信号を含み、 前記第２のプリデコード信号は、それぞれ前記複数の第
    ２の信号伝達線に与えられる複数組の第２の信号および
    その相補信号を含み、 前記第１のデコーダは、前記列アドレス信号に基づいて
    前記複数組の第１の信号およびその相補信号のうちのい
    ずれかの組を選択し、その組の第１の信号およびその相
    補信号をそれぞれ第１および第２の論理レベルにし、 前記第２のデコーダは、前記列アドレス信号に基づいて
    前記複数組の第２の信号およびその相補信号のうちのい
    ずれかの組を選択し、その組の第２の信号およびその相
    補信号をそれぞれ第１および第２の論理レベルにする、
    請求項１に記載の半導体記憶装置。
  5. 【請求項５】 前記列選択回路は、さらに、それぞれ各
    メモリブロックの複数のビット線対に対応して設けら
    れ、対応のメモリブロックに隣接する第１の帯状領域に
    配置された複数の列選択線を含み、 前記第３のデコーダは、それぞれ前記複数の列選択線に
    対応して設けられて前記複数の第１の信号伝達線対と前
    記複数の第２の信号伝達線対との複数の交差部に配置さ
    れ、各々が、対応の第１の信号伝達線対からの第１の信
    号およびその相補信号がそれぞれ第１および第２の論理
    レベルになり、かつ対応の第２の信号伝達線対からの第
    ２の信号およびその相補信号がそれぞれ第１および第２
    の論理レベルになったことに応じて対応の列選択線を選
    択レベルにする複数の論理回路を含み、 前記半導体記憶装置は、さらに、各ビット線対に対応し
    て設けられて対応のビット線対と前記書込／読出回路と
    の間に接続され、対応の列選択線が選択レベルにされた
    ことに応じて導通する列選択ゲートを備える、請求項４
    に記載の半導体記憶装置。
  6. 【請求項６】 前記複数の第２の信号伝達線は、対応の
    メモリブロック列の両側の第２の帯状領域に分割して配
    置され、 １つの第２の帯状領域に配置された複数の第２の信号伝
    達線は、その第２の帯状領域の両側のメモリブロック列
    に共通に設けられ、 前記第３のデコーダは、対応のメモリブロックに隣接す
    る第１および第２の帯状領域の複数の交差部に分割して
    配置され、 １つの交差部に配置された第３のデコーダの一部分は、
    その交差部が含まれる第２の帯状領域の両側のメモリブ
    ロック列で共用される、請求項１から請求項５のいずれ
    かに記載の半導体記憶装置。
  7. 【請求項７】 前記複数の第２の信号伝達線は、対応の
    メモリブロック列の一方側の第２の帯状領域に配置され
    る、請求項１から請求項５のいずれかに記載の半導体記
    憶装置。
  8. 【請求項８】 前記第２のデコーダは、対応のメモリブ
    ロック列の各メモリセルのデータの書込を禁止するため
    のライトマスク信号が与えられたことに応じて非活性化
    される、請求項７に記載の半導体記憶装置。
  9. 【請求項９】 前記行選択回路は、各メモリブロックの
    各ワード線に対応して設けられて対応のメモリブロック
    に隣接する第２の帯状領域に配置され、対応のワード線
    が選択されたことに応じてそのワード線を選択レベルに
    するワード線駆動回路を含み、 前記第２のデコーダは、さらに、前記ライトマスク信号
    が与えられたことに応じて対応の各ワード線駆動回路を
    非活性化させる、請求項８に記載の半導体記憶装置。
  10. 【請求項１０】 各メモリブロックの複数のワード線
    は、それぞれがＮ本（ただし、Ｎは２以上の整数であ
    る）のワード線を含む複数のグループに分割され、 前記行選択回路は、 さらに、各メモリブロック行に対応して設けられ、前記
    行アドレス信号に従って対応の各メモリブロックの複数
    のグループのうちのいずれかのグループを選択する第４
    のデコーダ、および各メモリブロックに対応して設けら
    れ、前記行アドレス信号に従って対応の各グループのＮ
    本のワード線のうちのいずれかのワード線を選択する第
    ５のデコーダを含み、 前記ワード線駆動回路は、前記第４のデコーダによって
    対応のグループが選択されたことに応じて活性化され、
    前記第５のデコーダによって対応のワード線が選択され
    たことに応じてそのワード線を選択レベルにし、 前記第２のデコーダは、前記ライトマスク信号が与えら
    れたことに応じて対応の各第５のデコーダを非活性化さ
    せる、請求項９に記載の半導体記憶装置。
  11. 【請求項１１】 前記行選択回路は、 さらに、各メモリブロック行に対応して設けられて対応
    の複数のメモリブロックを横切るように配置され、それ
    ぞれ対応の各メモリブロックの複数のグループに対応し
    て設けられた複数のメインワード線、および各メモリブ
    ロックに対応して設けられて対応のメモリブロックに隣
    接する第２の帯状領域に配置され、それぞれ対応の各グ
    ループのＮ本のワード線に対応して設けられたＮ本の第
    ３の信号伝達線を含み、 前記第４のデコーダは、選択したグループに対応するメ
    インワード線を活性化レベルにし、 前記第５のデコーダは、選択したワード線に対応する第
    ３の信号伝達線を選択レベルに、 前記ワード線駆動回路は、対応のメインワード線が活性
    化レベルにされたことに応じて活性化され、かつ対応の
    第３の信号伝達線が選択レベルにされたことに応じて、
    対応のワード線を選択レベルにする、請求項１０に記載
    の半導体記憶装置。
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