KR100567994B1 - 스트레스 시험을 실행하는 다이나믹 메모리 디바이스 - Google Patents

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Abstract

본 발명은 비트선쌍 사이의 불량을 현재화하는 스트레스 시험을 단시간에 행하는 것을 과제로 한다. 상기 과제를 해결하기 위해, 스트레스 시험 모드일 때에, 통상의 기록 모드시보다 많은 비트선쌍이 데이터 버스선에 동시에 접속되어, 데이터 버스선에 접속된 기록 증폭기로부터 동시 접속된 비트선쌍에 H 레벨과 L 레벨 전압을 인가한다. 그 후, 통상의 기록 모드시와는 다른 타이밍에, 선택된 비트선쌍의 센스 증폭기를 활성화하고, 상기 비트선쌍을 구동하여 충분한 전압을 인가한다. 또한, 데이터 버스선이 글로벌 데이터 버스선과 그것에 접속 가능한 복수 개의 로컬 데이터 버스선을 지니고, 비트선쌍은 로컬 데이터 버스선에 선택적으로 접속되는 구성인 경우는 상기 스트레스 시험 모드시에, 통상의 기록 모드시보다 많은 로컬 데이터 버스선이 글로벌 데이터 버스선에 접속된다. 그리고, 기록 증폭기는 글로벌 데이터 버스선에 접속되어 있다.

Description

스트레스 시험을 실행하는 다이나믹 메모리 디바이스{DYNAMIC MEMORY DEVICE PERFORMING STRESS TESTING}
도 1은 본 실시 형태예에 있어서의 다이나믹 메모리 디바이스의 전체 구성도.
도 2는 메모리 셀 어레이와 센스 증폭기 열의 구성도.
도 3은 센스 증폭기 회로부(SAmn)와, 메인 센스 증폭기 제어 회로(MSAC)와, 서브 센스 증폭기 제어 회로(SSAC)의 구체적인 회로도.
도 4는 액티브 모드시의 동작을 설명하기 위한 주변 회로의 구성도.
도 5는 액티브 모드시의 동작 파형도.
도 6은 기록 모드시의 동작을 설명하는 주변 회로부의 블럭도.
도 7은 기록 모드시의 동작 파형도.
도 8은 스트레스 시험 모드시의 동작을 설명하기 위한 주변 회로부의 블럭도.
도 9는 스트레스 시험 모드시의 동작 파형도.
<도면의 주요부분에 대한 부호의 설명>
BL, /BL : 비트선쌍
WL : 워드선
S/A : 센스 증폭기
LDB, /LDB : 로컬 데이터 버스선
GDB, /GBD : 글로벌 데이터 버스선
WA : 기록 증폭기
LE0 : 내부 센스 증폭기 활성화 타이밍 신호
LE1 : 외부 센스 증폭기 활성화 타이밍 신호
LE : 센스 증폭기 활성화 타이밍 신호
PSA, NSA : 센스 증폭기 활성화 신호
Φ1, Φ2 : 스트레스 시험 모드 신호
본 발명은 다이나믹 메모리 디바이스에 관한 것으로, 특히 스트레스 시험(stress testing)에 있어서, 비트선쌍 사이에 유효하게 하이(H) 레벨과 로우(L) 레벨을 인가할 수 있는 다이나믹 메모리 디바이스(dynamic memory device)에 관한 것이다.
다이나믹 메모리 디바이스(또는 DRAM)는 대용량으로 고속화가 요구되는 동시에, 높은 신뢰성도 요구되고 있다. 신뢰성 향상의 수단으로서, 출하(出荷)전에 디바이스에 스트레스를 인가하여, 제조시에 형성된 결함을 현재화(顯在化)시키는 스트레스 시험이 행해진다. 이 스트레스 시험에서는 메모리 디바이스 불량의 전형적 인 예인, 인접하는 비트선쌍 사이의 쇼트(short) 상태를 현재화시키기 위해서, 인접하는 비트선쌍 사이에 교대로 H 레벨과 L 레벨의 전압을 일정 시간 부여하여, 제조시에 비트선쌍 사이에 발생한 어중간한 결함을 완전한 결함으로 변화시켜 현재화(make clearing)시킨다. 이러한 스트레스 인가후에, 동작 시험을 실행함으로써, 시장에 신뢰성이 낮은 불량품이 나오는 것을 방지하고 있다.
그러나, 통상의 메모리 디바이스에서는, 외부로부터 비트선쌍에 전압을 인가하기 위해서는 기록 커맨드(write command)를 이용하여, 외부 단자, 기록 증폭기, 데이터 버스선, 비트선쌍의 경로로, 선택된 한쌍의 비트선쌍에 H 레벨과 L 레벨의 전압을 인가하지 않으면 안된다. 대용량의 다이나믹 메모리 디바이스는 복수 개의 메모리 뱅크를 지니고, 각 메모리 뱅크 내부가 복수 개의 메모리 블록으로 구성되어, 각 메모리 블록 내에 복수 개의 비트선쌍을 갖는 메모리 셀 어레이가 설치된다. 그 경우, 복수 개의 메모리 뱅크를 동시에 활성화하는 동작 모드를 이용하여, 각 메모리 뱅크 내의 비트선쌍에 외부로부터 원하는 전압을 동시에 인가할 수는 있다. 단, 메모리 뱅크 내에서는 통상, 단일 메모리 블록밖에 선택할 수 없어, 메모리 블록 내이라도, 단일 비트선쌍밖에 선택할 수 없다.
따라서, 통상 동작에서의 기능을 이용하는 한, 스트레스 시험에 있어서, 칩 전체 중 극소수의 비트선쌍에 밖에, 동시에 H 레벨/L 레벨의 전압을 부여할 수 없다. 따라서, 스트레스 시험에 긴 시간이 걸려, 결과적으로 제품의 시험 비용이 상승하여 버린다.
종래, 다이나믹 메모리 디바이스에 있어서, 동작 시험 등의 어떠한 이유에 의해, 메모리 블록 내의 복수 개의 비트선쌍, 또는 전체 비트선쌍을 선택하여, 데이터 버스선쌍에 접속하는 기능이 제안되고 있다. 또한, 복수 개의 메모리 블록을 선택하여, 글로벌 데이터 버스선쌍을 복수 개의 메모리 블록의 로컬 데이터 버스선쌍에 접속하는 기능도 제안되어 있다. 이러한 기능을 추가함으로써, 스트레스 시험시에 있어서, 동시에 H 레벨과 L 레벨 전압을 인가할 수 있는 비트선쌍의 갯수를 늘려, 스트레스 시험 시간을 단축하는 것을 생각할 수 있다.
그러나, 상기한 복수 비트선쌍 선택 기능이나 복수 메모리 블록 선택 기능 등을 이용하더라도, 종래의 기록 커맨드를 이용하는 한은, 복수 개의 비트선쌍에 접속되는 센스 증폭기를 전부 반전시킬 만큼의 드라이브 능력을 기록 증폭기에 기대하는 것은 불가능하다. 센스 증폭기를 활성화하는 것은 비트선쌍을 충분히 H 레벨 및 L 레벨로 구동하기 위해서는 필요하며, 이러한 센스 증폭기의 존재는 스트레스 시험에 있어서 복수 개의 비트선쌍에 동시에 스트레스를 인가하는 경우에 폐해가 된다.
그래서, 본 발명의 목적은 스트레스 시험 시간을 단축한 메모리 디바이스를 제공하는 데에 있다.
더욱이, 본 발명의 목적은 복수 개의 비트선쌍에 H, L 레벨의 전압을 동시에 인가하는 것이 가능한 메모리 디바이스를 제공하는 데에 있다.
상기한 목적을 달성하기 위해서, 본 발명의 제1 특징은, 스트레스 시험 모드 일 때에, 통상의 기록 모드시보다 많은 비트선쌍이 데이터 버스선에 공통으로 접속되어, 데이터 버스선에 접속된 기록 증폭기로부터 동시 접속된 비트선쌍에 H 레벨과 L 레벨 전압을 인가한다. 그 후, 통상의 기록 모드와는 다른 타이밍에, 선택된 비트선쌍의 센스 증폭기를 활성화하여, 상기 비트선쌍을 구동하여 충분한 전압을 인가한다.
상기한 제1 특징에 있어서, 데이터 버스선이 글로벌 데이터 버스선과 그것에 접속 가능한 복수 개의 로컬 데이터 버스선을 가지고, 비트선쌍은 로컬 데이터 버스선에 선택적으로 접속되는 구성의 경우는, 상기 스트레스 시험 모드시에, 통상의 기록 모드시보다 많은 로컬 데이터 버스선이 글로벌 데이터 버스선에 접속된다. 그리고, 기록 증폭기는 글로벌 데이터 버스선에 접속되어 있다.
통상의 기록 모드에서는 워드선이 구동된 후에 센스 증폭기가 활성화되어 비트선쌍이 구동되고, 그 후, 기록 증폭기로부터 비트선쌍을 구동하여 기록 데이터가 메모리 셀에 기록된다. 따라서, 기록 증폭기는 선택된 비트선에 접속된 센스 증폭기를 반전할 필요가 있다. 이에 대하여, 본 발명의 제1 특징에서는 스트레스 시험 모드에 있어서, 기록 증폭기로 비트선쌍을 구동한 후에, 센스 증폭기를 구동하기 때문에, 기록 증폭기가 복수 개의 센스 증폭기를 반전할 필요가 없어, 기록 증폭기에 의해 복수 개의 비트선쌍을 구동하는 것이 가능하게 된다.
보다 바람직한 실시예에서는, 외부로부터 스트레스 시험 모드 신호를 특정한 신호 또는 커맨드에 의해 메모리 디바이스에 부여하고, 데이터 입력 단자로부터 스트레스 인가의 데이터 신호를 부여하여, 통상 모드시보다도 많은 복수 개의 비트선 쌍을 데이터 버스선에 접속하여, 기록 증폭기로부터 비트선쌍을 H 레벨과 L 레벨로 구동한다. 일정 시간 경과후의 타이밍에, 외부로부터 센스 증폭기 활성화 타이밍 신호를 부여하여, 선택된 비트선쌍에 대응하는 센스 증폭기를 활성화하여, 비트선쌍을 H 레벨과 L 레벨로 구동한다. 상기한 데이터 신호와 센스 증폭기 활성화 타이밍 신호는 내부 회로에 의해서 특별히 생성되도록 하더라도 좋다.
상기한 발명에 따르면, 기존의 기록 증폭기를 이용하여, 복수 개의 비트선쌍에 대하여 동시에 스트레스를 인가할 수 있기 때문에, 스트레스 시험 시간을 단축할 수 있다.
상기한 목적은 본 발명의 제2 측면에서는, 복수 개의 비트선쌍과 복수 개의 워드선과, 이들의 교차 위치에 설치된 복수 개의 메모리 셀을 갖는 다이나믹 메모리 디바이스에 있어서,
기록 증폭기가 접속된 데이터 버스선과,
상기 비트선쌍에 설치되어, 상기 비트선쌍 사이의 전압을 증폭하는 센스 증폭기를 가지고,
스트레스 시험 모드일 때에, 복수 개의 상기 비트선쌍이 상기 데이터 버스선에 공통으로 접속되어, 상기 기록 증폭기로부터 동시 접속된 상기 비트선쌍에 H 레벨과 L 레벨의 전압이 인가되고, 그 후, 상기 선택된 비트선쌍의 상기 센스 증폭기가 활성화되는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시 형태의 예를 설명한다. 그러나, 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 실시 형태예에 있어서의 다이나믹 메모리 디바이스의 전체 구성도이다. 도면의 좌측에 칩(1)이 나타나고, 도면의 우측에 칩(1) 내의 하나의 메모리 뱅크(BNK0)의 구성이 확대되어 나타난다. 도 1에 나타낸 칩(1) 내에는 8개의 메모리 뱅크(BNK0∼BNK7)와, 주변 회로부(2)가 설치된다. 각 메모리 뱅크 내에는 도 1의 우측에 나타내는 것과 같이, 복수 개의 메모리 블록(BLK0∼BLK3)으로 분할되어, 메인 워드 디코더(MWDEC)의 열(3)과, 서브 워드 디코더(SWDEC)의 열(5)과, 칼럼 디코더(CDEC)의 열(4)이 설치된다. 주변 회로부(2)에는 도시하지 않지만, 동작 커맨드에 따라서 여러 가지 제어 신호를 생성하는 타이밍 발생기나, 어드레스 버퍼, 데이터 버퍼, 어드레스 디코더 등이 설치된다.
메모리 블록(BLKn) 내에서는 도시하지 않은 복수 개의 비트선쌍과, 워드선과, 이들의 교차 위치에 설치된 복수 개의 메모리 셀을 갖는 메모리 셀 어레이(MCA)가 복수로 분할되어 배치되고, 각 메모리 셀 어레이(MCA)는 서브 워드 디코더(SWDEC)에 의해 워드선이 선택되어, 인접하는 센스 증폭기(SA)에 의해 비트선쌍이 구동된다.
센스 증폭기 회로부(SA)의 열(6)은 양측에 메모리 셀 어레이(MCA)를 가지고, 한쪽의 메모리 셀 어레이의 비트선쌍이 센스 증폭기 회로부(SA)에 접속되는 경우는 다른 쪽의 메모리 셀 어레이의 비트선쌍은 센스 증폭기 회로부(SA)로부터 절단된다. 즉, 양측의 메모리 셀 어레이(MCA)에 의해 공유되는 공유형 센스 증폭기이다.
따라서, 메모리 블록(BNKn)은 로우 어드레스를 디코드하는 메인 워드 디코더, 보다 구체적으로는 비트선 트랜스퍼 신호 생성 회로에 의해 생성된 블록 선택 신호에 의해 선택되어, 선택된 메모리 셀 어레이(MCA)의 비트선쌍이 센스 증폭기(SA)에 접속된다. 따라서, 센스 증폭기의 선택은 블록 선택 신호에 기초하여 행해진다. 또한, 메모리 셀 어레이 내의 비트선쌍은 칼럼 어드레스를 디코드하는 칼럼 디코더에 의해 생성된 칼럼 선택 신호에 의해 선택되어, 도시하지 않은 데이터 버스선에 접속된다.
도 2는 메모리 셀 어레이와 센스 증폭기 열의 구성도이다. 도 2에는 도 1의 메모리 블록(BLK1, BLK2)의 일부가 나타내어진다. 메모리 셀 어레이(MCA)의 사이에, 센스 증폭기(SA)의 열이 배치된다. 메모리 셀 어레이(MCA) 내에는 복수 개의 비트선쌍(BL, /BL)과 그것에 교차하는 복수 개의 워드선(WL)이 설치되고, 이들의 교차 위치에 도시되지 않는 메모리 셀이 배치된다. 예컨대, 센스 증폭기 회로부(SA00)에는 양측에 비트선쌍(BL, /BL)이 배치되어, 서브 센스 증폭기 제어 회로(SSAC)가 생성하는 비트선 트랜스퍼 신호(BLT0X, 1X)에 의해 선택된 측의 비트선쌍이 센스 증폭기 회로부(SA00)에 접속된다.
워드선(WL)은 로우 어드레스의 일부를 디코드하는 메인 워드 디코더(MWDEC)에 의해, 메인 워드선(MWL)이 선택되고, 또한 로우 어드레스의 다른 일부를 디코드하는 서브 워드 디코더(SWDEC)에 의해, 워드선(WL)이 선택되어, 구동된다. 각 서브 워드 디코더(SWDEC)는 대응하는 메모리 셀 어레이(MCA) 내의 워드선(WL)을 구동한다.
센스 증폭기와 비트선쌍과의 접속이나, 센스 증폭기의 활성화 등을 제어하는 회로는 메인 센스 증폭기 제어 회로(MSAC)와, 서브 센스 증폭기 제어 회로(SSAC)로 구성된다. 메인 센스 증폭기 제어 회로(MSAC)는 메모리 블록(BLKn)에 공통으로 설치되고, 서브 센스 증폭기 제어 회로(SSAC)는 각 메모리 셀 어레이(MCA)마다 설치되어, 그것에 인접하는 센스 증폭기 회로의 열을 직접 제어한다. 센스 증폭기와 비트선쌍과의 접속을 제어하는 비트선 트랜스퍼 신호(BLT0x, 1x)는 그 논리 반전 신호(BLT0z, 1z)로부터 생성된다. 또한, 센스 증폭기의 활성화를 제어하는 센스 증폭기 활성화 신호(PSA, NSA)는 센스 증폭기 활성화 타이밍 신호(LE)에 응답하여 생성된다. 본 실시 형태의 예에서는 센스 증폭기 활성화 타이밍 신호(LE)는 통상 동작시는 내부에서 소정의 타이밍에 생성되고, 스트레스 시험시에는 외부에서 적절한 타이밍에 공급된다.
스트레스 시험 모드 신호(Φ1, Φ2)는 스트레스 시험 모드시에 생성되어, 각각 서브 센스 증폭기 제어 회로(SSAC)와, 메인 센스 증폭기 제어 회로(MSAC)에 공급되어, 복수 개의 비트선쌍을 동시에 데이터 버스선에 접속하도록 제어한다. 스트레스 시험 모드 신호(Φ1, Φ2)는 바람직하게는 모든 제어 회로(MSAC, SSAC)에 공급되어, 모든 메모리 블록의 선택, 모든 센스 증폭기의 활성화를 가능하게 한다.
도 2에 나타내는 것과 같이, 데이터 버스선쌍은 복수 개의 메모리 블록(BLKn)에 공통으로 설치된 글로벌 데이터 버스선쌍(GDB, /GDB)과, 각 센스 증폭기 열마다 설치된 복수 개의 로컬 데이터 버스선쌍(LDB, /LDB)을 갖는다. 글로벌 데이터 버스선쌍(GDB, /GDB)과 로컬 데이터 버스선쌍(LDB, /LDB)과의 사이는 블록 선택 신호(ΦBLK)에 의해 제어되는 데이터 버스 게이트(DBG)에 의해, 선택적으로 접속된다. 단, 스트레스 시험 모드시에는 이들 블록 선택 신호(ΦBLK)가 통상 동작 시보다도 많이 선택되며, 보다 바람직하게는 전부 선택 상태가 되어, 데이터 버스 게이트(DBG)가 전부 도통하여, 복수 개의 로컬 데이터 버스선쌍(LDB, /LDB)이 글로벌 데이터 버스선쌍(GDB, /GDB)에 동시에 접속된다. 블록 선택 신호(ΦBLK)는 로우 어드레스의 일부를 디코드하는 도시하지 않는 비트선 트랜스퍼 신호 발생 회로에 의해 생성된다.
도 3은 센스 증폭기 회로부(SAmn)와, 메인 센스 증폭기 제어 회로(MSAC)와, 서브 센스 증폭기 제어 회로(SSAC)의 구체적인 회로도이다. 도면 중, 전원(VDD), 전원(VDD)보다 높은 승압 전원(VPP), 접지 전원(VSS)이 각각 나타내어진다. 인버터나 NOR 게이트 등은 특별히 표시하지 않으면, 전원(VDD)과 접지(VSS)에 접속된 CMOS 회로이다. 또한, N 채널 MOS 트랜지스터는 인용 번호 N으로, P 채널 MOS 트랜지스터는 인용 번호 P로 각각 나타낸다.
도 3의 상부에는 센스 증폭기 회로부(SAmn)와 그 양측에 메모리 셀 어레이(MCA)가 나타내어진다. 센스 증폭기 회로부(SAmn) 내에는 (1) 센스 증폭기 활성화 신호(PSA, NSA)에 응답하여, 비트선쌍 사이의 전압차를 검출하여 구동하는 센스 증폭기(S/A)와, (2) 비트선 리셋 신호(BRS)에 응답하여, 비트선쌍 사이를 단락하는 동시에 비트선쌍을 프리차지 전압(VPR)에 접속하는 비트선 리셋 회로를 구성하는 트랜지스터(N1, N2, N3)와, (3) 칼럼 선택 신호(CL)에 응답하여, 비트선쌍(BL, /BL)과 로컬 데이터 버스선쌍(LDB, /LDB)을 접속하는 칼럼 게이트 회로의 트랜지스터(N5, N6)가 설치된다.
센스 증폭기 회로부(SAmn)의 양측에는 비트선 트랜스퍼 게이트(N01, N02와 N11, N12)가 설치되고, 이들 비트선 트랜스퍼 게이트를 통해, 좌우의 비트선쌍(BL, /BL)이 센스 증폭기 회로부에 선택적으로 접속된다. 비트선 트랜스퍼 게이트(N01, N02와 N11, N12)는 서브 센스 증폭기 제어 회로(SSAC)가 생성하는 비트선 트랜스퍼 신호(BLT0x, 1x)에 의해서, 도통과 비도통이 제어된다.
메모리 셀 어레이(MCA) 내에는 복수 개의 비트선쌍(BL, /BL)과, 복수 개의 워드선(WL0, WL1)과, 이들의 교차 위치의 하나의 트랜지스터와 하나의 커패시터로 이루어지는 메모리 셀(MC)이 설치된다.
메인 센스 증폭기 제어 회로(MSAC)와, 서브 센스 증폭기 제어 회로(SSAC)에 의해 센스 증폭기 회로부를 제어하는 제어 신호군이 생성된다. 이들 제어 신호군의, 비트선 트랜스퍼 신호(BLT0x, 1x), 센스 증폭기 활성화 신호(NSA, PSA), 비트선 리셋 신호(BRS)는 센스 증폭기 회로부(SAmn)가 배치되는 센스 증폭기 열 영역 상으로 신장하도록 배치되어, 각각의 센스 증폭기 회로부(SAmn) 내의 동작을 제어한다.
메인 센스 증폭기 제어 회로(MSAC)에는 로우 어드레스를 디코드한 도시하지 않은 로우 프리디코더(predecoder)의 출력을 공급받아, 비트선 트랜스퍼 신호(BLT0z, 1z)를 생성하는 비트선 트랜스퍼 신호 생성 회로(BLTGEN)가 설치된다. 또한, 메인 센스 증폭기 제어 회로는 비트선 트랜스퍼 신호(BLT0z, 1z)와 스트레스 시험 모드 신호(Φ2)가 공급되는 NOR 게이트(10)와, 그 NOR 게이트(10)를 센스 증폭기 활성화 타이밍 신호(LE)에 의해 활성화하는 트랜지스터(N20, P21)와, 인버터(12, 14)를 갖는다.
이 메인 센스 증폭기 제어 회로(MSAC)에서는 통상 동작시에, 프리차지 상태의 L 레벨로부터, 비트선 트랜스퍼 신호(BLT0z, 1z) 중 어느 한쪽이 H 레벨이 될 때에, NOR 게이트(10)의 출력이 H 레벨 가능 상태가 된다. 이 H 레벨 가능 상태에 있어서, 그 후 센스 증폭기 활성화 타이밍 신호(LE)가 H 레벨이 되는 타이밍에, 타이밍 신호(ΦLE)가 L 레벨이 된다. 그 결과, 센스 증폭기 활성화 타이밍 신호쌍(LEN, LEP)은 H 레벨, L 레벨로 각각 제어된다. 즉, 비트선 트랜스퍼 신호(BLT0z, 1z)는 메모리 블록(BLK)이 비선택 상태일 경우는 양쪽 모두 L 레벨을 유지하고, 메모리 블록(BLK)이 선택 상태일 경우는 한쪽이 H 레벨이 된다. 따라서, 선택된 메모리 블록에 있어서, 센스 증폭기 활성화 타이밍 신호쌍(LEN, LEP)이 H 레벨/L 레벨이 된다. 비선택의 메모리 블록에 있어서는 센스 증폭기 활성화 타이밍 신호쌍(LEN, LEP)은 L 레벨/H 레벨이다.
이 센스 증폭기 활성화 타이밍 신호쌍(LEN, LEP)은 서브 센스 증폭기 제어 회로(SSAC) 내의 센스 증폭기 활성화 신호 생성 회로(24)의 트랜지스터(N26, P23)에 공급되어, 활성화 타이밍 신호쌍(LEN, LEP)이 H 레벨/L 레벨일 때(메모리 블록 선택 상태)에는 센스 증폭기 활성화 신호(NSA)가 접지(VSS) 레벨, PSA가 전원(VDD) 레벨로 구동되어, 센스 증폭기(S/A)가 활성화된다. 반대로, 신호쌍(LEN, LEP)이 L 레벨/H 레벨일 때(메모리 블록 비선택 상태)에는 센스 증폭기 활성화 신호(NSA, PSA)가 함께 프리차지 레벨(VPR) 그대로, 센스 증폭기(S/A)는 활성화되지 않는다.
서브 센스 증폭기 제어 회로(SSAC)에서는 프리차지 상태에 있어서, 비트선 트랜스퍼 신호(BLT0Z, 1Z)가 함께 L 레벨인 동안에는, 이들을 인버터(16, 18)에 의 해 반전한 비트선 트랜스퍼 신호(BLT0x, 1x)는 함께 H 레벨 그대로, 비트선 트랜스퍼 게이트(N01, N02와 N11, N12)에 공급되어, 이들의 게이트를 도통한다. 이 상태에서는 양측의 비트선쌍이 센스 증폭기 회로부의 프리차지 회로 등에 접속되어 있다. NOR 게이트(20)에는 비트선 트랜스퍼 신호(BLT0z, 1z) 및 스트레스 시험 모드 신호(Φ1)가 공급되어, 이들이 함께 L 레벨인 동안에는, 비트선 리셋 신호(BRS)는 H 레벨이며, 트랜지스터(N1, N2, N3)가 도통 상태가 되어, 양측의 비트선쌍이 단락되는 동시에, 프리차지 전압(VPR)에 접속된다. 또, 센스 증폭기 활성화 신호 발생 회로(24) 내의 트랜지스터(N24, N25)도 도통 상태가 되고, 센스 증폭기 활성화 신호(PSA, NSA)는 함께 프리차지 전압(VPR)에 유지되어, 센스 증폭기(S/A)는 비활성 상태를 유지한다.
프리차지 상태에서 액티브 상태가 되면, 비트선 트랜스퍼 신호(BLTOz, 1z) 중 어느 한쪽이 H 레벨이 되어, NOR 게이트(20)의 출력의 비트선 리셋 신호(BRS)는 L 레벨이 된다. 그것에 응답하여, 비트선 리셋 회로의 트랜지스터(N1, N2, N3)는 전부 비도통 상태가 되어, 센스 증폭기 활성화 신호 생성 회로(24) 내의 트랜지스터(N24, N25)도 비도통 상태가 된다.
상술한 바와 같이, 비트선 트랜스퍼 신호(BLT0z, 1z) 중 어느 한쪽이 H 레벨이 되는 것은 그 메모리 블록이 선택된 것을 의미한다. 따라서, 메모리 블록의 선택에 의해 비트선 리셋 신호(BRS)가 L 레벨이 되면, 인버터(22)를 통해, 블록 선택 신호(ΦBLK)가 H 레벨이 되어, 데이터 버스 게이트(DBG)를 도통하여, 그 메모리 블록에 속하는 로컬 데이터 버스선쌍(LDB, /LDB)을 글로벌 데이터 버스선쌍(GDB, /GDB)에 접속한다.
더욱이, 비트선 트랜스퍼 신호(BLTOz, 1z) 중 어느 한쪽이 H 레벨이 됨에 의해, 그 반전 신호(BLT0x, 1x) 중 어느 한쪽이 L 레벨이 된다. 그 결과, 비선택 측의 비트선쌍에 대응하는 비트선 트랜스퍼 게이트(N01, N02, N11, N12)가 비도통이 되어, 비선택측의 비트선쌍이 센스 증폭기(S/A)로부터 분리된다.
이어서, 스트레스 시험 모드시에는 스트레스 시험 모드 신호(Φ1, Φ2)가 함께 H 레벨이 된다. 이들 신호(Φ1, Φ2)의 차이는 신호(Φ1)의 H 레벨이 승압 전원(VPP) 레벨이며, 신호(Φ2)의 H 레벨이 전원(VDD) 레벨일 뿐이며, 그 논리는 동일하다. 스트레스 시험 모드 신호(Φ1, Φ2)는 메모리 뱅크 내의 모든 센스 증폭기 제어 회로(MSAC, SSAC)에 공급된다. 이 스트레스 시험 모드 신호(Φ1, Φ2)는 스트레스 시험 모드시에 함께 H 레벨이 되어, 모든 메모리 블록을 선택 상태로 하여, 모든 블록 선택 신호(ΦBLK)를 활성 상태의 H 레벨로 한다.
더욱이, 스트레스 시험 모드시에는 센스 증폭기 활성화 타이밍 신호(LE)의 H 레벨에 응답하여, 센스 증폭기 활성화 신호(PSA, NSA)가 활성화 상태의 H, L 레벨이 되어, 센스 증폭기 활성화 타이밍 신호(LE)의 타이밍에, 센스 증폭기(S/A)를 활성화한다. 이 센스 증폭기 활성화 타이밍 신호(LE)에는, 통상 동작시에는 내부에서 생성되는 타이밍 신호(LE0)가, 스트레스 시험 모드시에는 외부로부터 공급되는 타이밍 신호(LE1)가, 각각 선택 신호(LES)에 의해서 선택된다. 즉, 스트레스 시험 모드시에는 센스 증폭기의 활성화의 타이밍은 외부에서 제어된다.
스트레스 시험 모드시에는 모든 메모리 블록에 있어서, 비트선 트랜스퍼 신 호(BLT0z, 1z)가 함께 L 레벨 그대로가 되어, 비트선 트랜스퍼 게이트는 전부 도통 상태가 된다. 또한, 스트레스 시험 모드시에는 모든 칼럼 선택 신호(CL)가 H 레벨로 제어된다. 따라서, 스트레스 시험 모드시에는 모든 비트선쌍(BL, /BL)이 칼럼게이트(N5, N6), 로컬 데이터 버스선쌍(LDB, /LDB), 데이터 버스 게이트(DBG), 글로벌 데이터 버스선쌍(GDB, /GDB)을 경유하여, 대응하는 기록 증폭기(WA)에 접속된다.
그리고, 센스 증폭기를 비활성 상태로 한 채로, 기록 증폭기(WA)가 모든 비트선쌍을 H, L 레벨로 구동하고, 소정 시간후에 외부로부터의 타이밍 신호에 응답하여, 모든 센스 증폭기가 활성화되어, 비트선쌍에 충분한 스트레스 전압을 인가한다.
이어서, 본 실시 형태의 예에 있어서의 다이나믹 메모리 디바이스의 액티브 모드, 기록 모드 및 스트레스 시험 모드에 있어서의 동작을, 주변 회로를 나타내면서 순서대로 설명한다. 한편, 여기서는 동기형 DRAM(SDRAM)을 예로 들어 설명한다.
현재 보급하고 있는 SDRAM은 독출 동작을 하기 위해서는 맨처음에 로우 어드레스와 함께 액티브 커맨드를 공급하고, 선택된 메모리 셀에 대응하는 워드선을 선택하여 구동하여, 메모리 셀에 기억된 데이터를 비트선쌍에 독출한다. 비트선쌍에 데이터가 독출된 타이밍에, 센스 증폭기가 활성화되어, 비트선쌍이 구동된다. 액티브 커맨드에 계속해서, 칼럼 어드레스와 함께 판독 커맨드가 입력되어, 선택된 메모리 셀에 대응하는 칼럼 게이트가 선택되고, 로컬 데이터 버스선이 선택되어, 글로벌 데이터 버스선을 경유하여, 출력 회로로부터 출력된다.
SDRAM에 있어서의 기록 동작은 상기와 같은 액티브 커맨드를 입력한 후에, 칼럼 어드레스 및 기록 데이터와 함께 기록 커맨드를 공급하여, 기록 증폭기로부터 글로벌 데이터 버스선, 로컬 데이터 버스선, 칼럼 게이트를 통해, 선택된 비트선쌍을 구동한다. 이 구동 동작에 의해, 역상의 데이터가 기록되는 경우는 센스 증폭기의 상태가 반전된다.
본 실시 형태예의 메모리 디바이스는 상기한 액티브 모드나 판독 모드, 기록 모드 등의 통상 동작에 더하여, 스트레스 시험 모드라고 하는 별도의 동작 모드를 갖는다. 이 스트레스 시험 모드에서는, 통상 모드와는 다른 특별한 커맨드 등을 공급하여, 전체 비트선쌍을 전체 로컬 데이터 버스선과 글로벌 데이터 버스선을 경유하여 기록 증폭기에 접속하여, 기록 증폭기에 의해 전비트선쌍을 원하는 H 레벨, L 레벨로 구동하고, 그 후, 외부로부터 부여하는 센스 증폭기 활성화 타이밍 신호(LE1)에 의해서, 모든 센스 증폭기를 활성화하여 모든 비트선쌍을 보다 높은 H 레벨로 구동한다.
이하의 설명에 의해, 상기한 통상 동작과 스트레스 시험 모드에서의 동작과의 차이가 분명해진다.
도 4는 액티브 모드시의 동작을 설명하기 위한 주변 회로의 구성도이다. 또, 도 5는 액티브 모드시의 동작 파형도이다. 도 3 및 도 4의 구성도와 도 5의 동작 파형도에 따라서, 액티브 모드시의 동작을 설명한다.
클록(CLK)의 상승 에지에 동기하여, 커맨드 입력 단자(CMD)로부터 액티브 커맨드(ACTV)가 공급되면, 어드레스 입력(Add)으로서 로우 어드레스(RA)가 로우 어드 레스 버퍼(33)에 받아들여, 내부 로우 어드레스(S11)가 출력된다. 내부 로우 어드레스(S11)는 로우 프리디코더(34)에 입력되어, 디코드된 결과의 로우 프리디코더 출력(S12, S14, S16)을 출력한다. 로우 프리디코더 출력의 일부(S12)는 비트선 트랜스퍼 신호 생성 회로(BLTGEN)에 공급되며, 여기서의 예에서는 비트선 트랜스퍼 신호 생성 회로(BLTGEN)가 비트선 트랜스퍼 신호(BLTIZ)를 H 레벨로 상승시킨다.
즉, 도 3에 나타내는 1쌍의 비트선 트랜스퍼 신호(BLT0z, 1z)의 양쪽이 L 레벨인 상태에서, 이 액티브 커맨드에 의해, 한쪽의 비트선 트랜스퍼 신호(BLT1z)가 H 레벨이 된다. 이것은 도 3 중의 우측의 비트선쌍 군이 센스 증폭기 회로부로부터 분리되고, 좌측의 비트선쌍 군이 선택되는 것을 의미한다. 즉, 인버터(18)에 의해, 비트선 트랜스퍼 신호(BLT1x)는 L 레벨이 되어, 우측의 비트선 트랜스퍼 게이트(N11, N12)가 함께 비도통이 되어, 센스 증폭기(S/A)와 우측의 비트선쌍(BL, /BL)이 분리된다.
더욱이, 도 3에 나타내는 것과 같이, 비트선 트랜스퍼 신호(BLT1z)가 H 레벨이 되면, 메인 센스 증폭기 제어 회로(MSAC) 내의 NOR 게이트(10)의 출력은 L 레벨을 출력할 수 있는 상태가 되고, 서브 센스 증폭기 제어 회로(SSAC) 내의 NOR 게이트(20)에 의해 비트선 리셋 신호(BRS)는 L 레벨이 되어, 리셋 회로의 트랜지스터(N1, N2, N3)는 전부 비도통 상태가 된다. 또한, 리셋 신호(BRS)의 L 레벨에 의해, 블록 선택 신호(ΦBLK)가 H 레벨이 되어, 데이터 버스 게이트(DBG)가 도통하여, 선택 블록의 로컬 데이터 버스선쌍(LDB, /LDB)이 글로벌 데이터 버스선쌍(GDB, /GDB)에 접속된다. 또한, 리셋 신호(BRS)가 L 레벨로 되어, 센스 증폭기 활성화 신호 생성 회로(24) 내의 트랜지스터(N24, N25)가 함께 비도통이 되어, 센스 증폭기 활성화 신호(PSA, NSA)가 프리차지 레벨(VPR)로부터 분리된다.
도 4에 나타내는 것과 같이, 로우 프리디코더(34)의 나머지의 출력(S14, S16)은 메인 워드 디코더(MWDEC) 및 서브 워드 디코더(SWDEC)에 입력되며, 본 예에서는 메인 워드선(MWL)이 선택되고, 워드선(WL0)이 선택되어 H 레벨로 구동된다. 워드선(WL0)의 상승에 의해, 메모리 셀(MC)의 데이터가 비트선(BL0)에 출력되고, 기억 데이터에 따라서, 비트선(BLO)을 약간 상승 또는 하강시킨다.
그 후, 타이밍 발생기(30)는 액티브 커맨드에 의해 설정된 타이밍에, 내부 센스 증폭기 활성화 타이밍 신호(LEO)를 H 레벨로 한다. 이 때, 타이밍 발생기(30)는 내부 타이밍 신호(LEO)를 선택하는 선택 신호(LES)를 출력한다.
그 결과, 도 3에 나타낸 타이밍 신호 선택 회로(LE-SW)에 의해, 내부 센스 증폭기 활성화 타이밍 신호(LEO)의 타이밍에, 센스 증폭기 활성화 타이밍 신호(LE)가 H 레벨이 되어, 트랜지스터(N20, P21)에 공급되어, NOR 게이트의 출력(ΦLE)을 L 레벨로 한다. 이에 따라, 또 다른 센스 증폭기 활성화 타이밍 신호(LEN, LEP)가 각각 H 레벨, L 레벨이 되어, 생성 회로(24) 내의 트랜지스터(N26과 P23)를 함께 도통시킨다. 그 결과, 센스 증폭기 활성화 신호(NSA, PSA)가 각각 접지 전압(VSS)과 전원 전압(VDD)이 되어, 센스 증폭기(S/A)를 구동한다. 이 센스 증폭기의 활성화에 의해, 비트선쌍 사이의 미소 전압이 검출되어, 비트선쌍이 각각 전원 레벨과 접지 레벨로 구동된다.
이상이 액티브 커맨드에 의한 액티브 모드시의 동작이다.
도 6은 기록 모드시의 동작을 설명하는 주변 회로부의 블럭도이다. 또한, 도 7은 기록 모드시의 동작 파형도이다. 기록 커맨드(WRITE)는 액티브 커맨드(ACTV) 후의 소정의 타이밍에, 클록(CLK)의 상승 에지에 동기하여 공급된다. 이때, 동시에 어드레스 입력(Add)에서 칼럼 어드레스(CA), 및 데이터 입출력 단자(DQ)에서 기록 데이터(Din)도, 클록(CLK)의 상승 에지에 동기하여 공급되어, 각각 칼럼 어드레스 버퍼(36)와, 기록 데이터 버퍼(40)에 받아들여진다.
내부 칼럼 어드레스(S36)는 칼럼 프리디코더(38)에 입력되고, 디코드되어, 출력(S38)이 칼럼 디코더(CDEC)에 공급된다. 칼럼 디코더(CDEC)는 메모리 뱅크 내의 하나의 칼럼 선택 신호(CL)를 H 레벨로 한다. 이 선택된 칼럼 선택 신호(CL)에 응답하여, 도 3의 칼럼 선택 게이트(N5, N6)가 함께 도통하여, 선택된 비트선쌍(BL, /BL)이 로컬 데이터 버스선쌍(LDB, /LDB)에 접속된다. 이 결과, 선택된 비트선쌍(BL, /BL)은 로컬 데이터 버스선쌍(LDB, /LDB), 글로벌 데이터 버스선쌍(GDB, /GDB)을 통해, 기록 증폭기(WA)에 접속된다.
한편, 기록 데이터(Din)는 기록 데이터 버퍼(40)에 받아들여져, 내부 기록 데이터(S40)가 기록 증폭기(WA)에 공급된다. 기록 증폭기(WA)는 이 내부 기록 데이터(S40)에 따라서, 메모리 뱅크 내에서 선택된 1쌍의 비트선쌍(BL, /BL)을 H 레벨/L 레벨로 구동한다. 이 비트선쌍의 구동시와 동시에, 역상의 데이터를 기록하는 경우는 기록 증폭기가 그 센스 증폭기(S/A)의 상태를 반전한다.
또한, 판독 커맨드가 주어진 경우는 칼럼 선택 신호(CL)가 H 레벨이 되어, 센스 증폭기가 독출한 비트선쌍의 상태가 데이터 버스선쌍을 통해 출력 회로에 전 해진다.
상기한 바와 같이, 통상의 기록 동작에서는 적어도 메모리 뱅크 내에 있어서, 유일한 비트선쌍이 로컬 데이터 버스선쌍, 글로벌 데이터 버스선쌍을 통해 기록 증폭기에 접속되고, 기록 증폭기(WA)는 센스 증폭기가 활성화한 상태로, 선택된 비트선쌍을 구동하는 동시에, 활성화 상태의 센스 증폭기도 반전시킨다.
이어서, 본 실시 형태의 예에 있어서의 스트레스 시험 모드시의 동작에 관해서 설명한다. 이 스트레스 시험 모드에서는, 통상 동작시보다도 많은 비트선쌍(바람직하게는 모든 비트선쌍)을 기록 증폭기에 접속하여, 센스 증폭기 비활성화 상태로, 기록 증폭기가 이들의 비트선쌍에 H 레벨/L 레벨의 전압을 인가하고, 소정 시간후의 타이밍에, 이들의 비트선쌍에 대응하는 센스 증폭기를 활성화한다. 센스 증폭기의 활성화에 의해, 비트선쌍에는 충분한 전압 스트레스가 인가된다. 그 경우, 워드선은 적절하게 H 레벨로 구동하더라도 좋다. 워드선이 구동되는 경우는 비트선쌍 사이뿐만 아니라, 메모리 셀 사이에도 H 레벨과 L 레벨의 전압을 인가하여 스트레스를 인가할 수 있어, 메모리 셀 사이의 불량도 현재화시킬 수 있다.
도 8은 스트레스 시험 모드시의 동작을 설명하기 위한 주변 회로부의 블럭도이다. 또한, 도 9는 스트레스 시험 모드시의 동작 파형도이다.
메모리 디바이스가 스탠바이 상태에 있는 상황에서, 외부로부터 스트레스 커맨드(STR)를 투입함으로써, 메모리 디바이스는 스트레스 시험 모드로 엔트리한다. 이 스트레스 커맨드(STR)는 웨이퍼 상태에서의 시험시에만 이용할 수 있는 특별한 입력 단자를 이용하여, 스트레스 커맨드 신호를 부여하는 방식이라도 좋고, 또는, 통상 사용시에 사용되는 커맨드와는 다른 특별한 스트레스 커맨드를 커맨드 단자(CMD)로부터 입력하는 방식이라도 좋다.
스트레스 커맨드(STR)와 동시에, 외부로부터는 비트선쌍에 부여해야 할 스트레스 방향에 대응하는 데이터(Din)가 입출력 단자(DQ0)에 공급된다. 또한, 별도의 입출력 단자(DQ1)에는 센스 증폭기 활성화 타이밍 신호(LE1)가 공급되지만, 스트레스 커맨드(STR)가 공급되는 시점에서는 비활성 상태(L 레벨)이다.
스트레스 커맨드(STR)가 주어지면, 타이밍 발생기(30)가 그 커맨드에 응답하여, 스트레스 시험 모드 신호(Φ1, Φ2)를 함께 H 레벨로 하고, 또한, 제어 신호(S22∼S27)를 소정의 타이밍에 생성한다. 스트레스 시험 모드 신호(Φ1, Φ2)는 동일한 논리의 신호이지만, 신호(Φ1)는 H 레벨이 승압 전원(VPP) 레벨, 신호(Φ2)는 H 레벨이 전원(VDD) 레벨인 점에서 다르다.
이 스트레스 시험 모드 신호(Φ1, Φ2)는 적어도 메모리 뱅크 내에서 복수 개의 메모리 블록의 제어 회로(MSAC, SSAC)에 공급된다. 보다 바람직하게는 메모리 뱅크 내의 모든 메모리 블록의 제어 회로(MSAC, SSAC)에 공급된다.
도 3에 나타낸 바와 같이, 스트레스 시험 모드 신호(Φ1)=H에 의해, 비트선 리셋 신호(BRS)가 L 레벨로 되어, 트랜지스터(N24, N25)가 비도통이 되어, 센스 증폭기 활성화 신호(PSA, NSA)와 프리차지 전압(VPR)이 분리된다. 비트선 리셋 신호(BRS)의 L 레벨에 의해, 또한, 블록 선택 신호(ΦBLK)가 H 레벨이 되어, 글로벌 데이터 버스선쌍(GDB, /GDB)과 로컬 데이터 버스선쌍(LDB, /LDB)을 잇는 데이터 버스 게이트(DBG)가 도통하여, 적어도 메모리 뱅크 내의 복수 개의 로컬 데이터 버 스선이 글로벌 데이터 버스선에 접속된다. 보다 바람직하게는 모든 로컬 데이터 버스선이 글로벌 데이터 버스선에 접속된다.
또한, 비트선 리셋 신호(BRS)의 L 레벨에 의해, 트랜지스터(N1, N2, N3)가 비도통이 되어, 메모리 코어 내의 복수 개의, 바람직하게는 모든 비트선쌍이 프리차지 전압(VPR)으로부터 분리된다.
또 한쪽의 스트레스 시험 모드 신호(Φ2)=H에 의해, 메인 센스 증폭기 제어 회로(MSAC)의 NOR 게이트(10)의 출력은 L 레벨로 될 수 있는 상태가 된다. 즉, 센스 증폭기 활성화 타이밍 신호(LE)가 다음 단의 타이밍 신호(LEP, LEN)에 전해지는 상태가 된다.
칼럼 프리디코더(38)는 타이밍 발생기(30)로부터의 제어 신호(S27)에 의해서, 그 출력(S38)이 복수 선택 상태, 바람직하게는 전체 선택 상태로 된다. 이에 따라 전칼럼 선택 신호(CL)가 선택 상태(H 레벨)가 된다. 이 전칼럼 선택 신호(CL)가 선택 상태가 됨으로써, 메모리 뱅크 내의 모든 비트선쌍(BL, /BL)이, 대응하는 로컬 데이터 버스선쌍(LDB, /LDB)에 접속되어, 결국, 모든 비트선쌍(BL, /BL)이 로컬 데이터 버스선쌍(LDB, /LDB)과 글로벌 데이터 버스선쌍(GDB, /GDB)을 통해, 기록 증폭기(WA)에 접속되는 상태가 된다.
데이터 입출력 단자(DQ0)에 이어지는 기록 데이터 버퍼(40)는 제어 신호(S22)에 응답하여 활성화되어, 입력 데이터(Din)가 내부 기록 데이터(S40)로서 내부에 전송된다. 이 내부 기록 데이터(S40)는 본 실시 형태예에 있어서, 일단 데이터 스위치 회로(D-SW)에 전해진다. 이 데이터 스위치 회로(D-SW)는 통상 동작시 에 있어서는 동시에 입력되는 복수 개의 기록 데이터를 각각 대응하는 기록 증폭기(WA)에 공급하지만, 스트레스 시험 모드에서는 데이터 입출력 단자(DQ0)의 입력 데이터만을, 모든 기록 증폭기(WA)에 전한다. 기록 증폭기(WA)에 전해진 기록 데이터는 글로벌 데이터 버스선쌍(GDB, /GDB)으로 보내어지고, 결국 모든 비트선쌍(BL, /BL)에, 데이터 입출력 단자(DQ0)의 입력 데이터에 따른 H 레벨/L 레벨의 전압이 인가된다. 이 때, 센스 증폭기는 비활성 상태이기 때문에, 기록 증폭기(WA)는 복수 개의 비트선쌍, 바람직하게는 전비트선쌍을 동시에 구동할 수 있다. 단, 이 구동에는 일정한 시간이 필요하다. 도시되는 바와 같이, 복수 개의 비트선쌍의 레벨은 프리차지 레벨(VPR)(VDD/2)에서부터, 서서히 H 레벨, L 레벨측으로 추이되고 있다.
통상 동작시에 있어서, 기록 증폭기(WA)는 글로벌 데이터 버스선(GDB), 로컬 데이터 버스선(LDB)을 통해, 단 1개의 센스 증폭기(S/A)에 데이터를 기록하는 데에 반해, 스트레스 시험 모드에서는 동일 글로벌 데이터 버스선(GDB)에 이어지는 다수의 센스 증폭기(S/A)에 동시에 기록을 하지 않으면 안된다.
그 경우, 다수의 센스 증폭기(S/A)가 기록하는 데이터와 역상의 데이터를 유지하고 있으면, 기록 증폭기(WA)의 능력에서는 이들 복수 개의 센스 증폭기를 반전할 수 없어, 기록 불가능하게 된다. 따라서, 스트레스 시험 모드에서는 센스 증폭기(S/A)를 비활성 상태로 한 채로, 기록 증폭기(WA)가, 복수 개의 비트선쌍에 H 레벨/L 레벨의 전압을 인가한다. 단, 센스 증폭기(S/A)가 비활성 상태라도, 모든 비트선쌍(BL, /BL)에 입력 데이터가 전해지기 위해서는 매우 긴 시간이 걸린다.
또한, 비트선쌍(BL, /BL)에 입력 데이터가 전해지더라도, 도 3에 나타낸 바와 같이, 칼럼 선택 신호(CL)를 받는 칼럼 게이트 트랜지스터(N5, N6)는 N 채널 트랜지스터이기 때문에, H 레벨측의 비트선은 칼럼 선택 신호(CL)의 H 레벨인 전원(VDD)에서 트랜지스터의 임계치 전압(Vth)보다 낮은 레벨(VDD-Vth)까지밖에 오르지 않는다.
따라서, 스트레스 시험 모드에서는 기록 증폭기가 일정한 장시간 동안 모든 비트선쌍에 H 레벨/L 레벨의 전압을 인가한 후에, 센스 증폭기 활성화 타이밍 신호(LE1)가 외부로부터 입출력 단자(DQ1)를 통해 주어진다. 센스 증폭기(S/A)의 활성화는 입출력 단자(DQ1)를 H 레벨로 하는 타이밍에 행해진다.
스트레스 시험 모드에서는 입출력 단자(DQ1)의 입력은 타이밍 발생기(30)에 의해 제어 신호(S25)를 통해 활성화된 외부 LE 버퍼(42)에 보내어져, LE 스위치 회로(LE-SW)에 전해진다. LE 스위치 회로(LE-SW)는 통상 동작시에 있어서는 타이밍 발생기(30)가 생성하는 내부 센스 증폭기 활성화 타이밍 신호(LE0)를 타이밍 신호(LE)로서 메인 센스 증폭기 제어 회로(MSAC)에 공급한다. 한편, 스트레스 시험 모드에서는 외부 LE 버퍼(42)로부터의 외부 센스 증폭기 활성화 타이밍 신호(LE1)를 센스 증폭기 활성화 타이밍 신호(LE)로서, 메인 센스 증폭기 제어 회로(MSAC)에 공급한다. 이에 따라, 입출력 단자(DQ1)의 변화가 센스 증폭기 활성화 타이밍 신호(LE)에 전해지고, 도 3에 나타낸 메인 센스 증폭기 제어 회로(MSAC)에 의해, 타이밍 신호(LEP, LEN)에 전해져, 결국, 모든 센스 증폭기(S/A)가 활성화된다. 센스 증폭기(S/A)가 활성화되면, H 레벨측의 비트선의 전위는 전원(VDD)의 레벨까지 상승하여, 비트선쌍에는 충분한 스트레스가 인가된다.
이상 도시한 방식에 의해, 메모리 디바이스 내의 모든 비트선쌍에, 동시에 원하는 전위를 인가할 수 있다.
또한, 통상 동작시에는 메모리 뱅크 내에서 하나의 비트선쌍이 기록 증폭기에 접속되는 데에 대해, 스트레스 시험 모드에서는 적어도 메모리 뱅크 내에서 통상시보다도 많은 복수 개의 비트선쌍이 기록 증폭기에 접속되면, 종래예보다 단시간에 스트레스 시험을 할 수 있다. 그리고, 보다 바람직하게는, 모든 비트선쌍이 각각의 기록 증폭기에 접속되어, 한번에 모든 비트선쌍에 스트레스가 인가된다. 또한, 보다 바람직하게는 모든 워드선의 H 레벨에 구동되어, 모든 메모리 셀이 비트선쌍에 접속된다.
또한, 도 8의 예에서는 칼럼 프리디코더(38)나 외부 LE 버퍼(42)에의 제어 신호(S27, S25)가 타이밍 발생기(30)로부터 주어지고 있지만, 이들 제어 신호(S27, S25)는 스트레스 시험 모드 신호(Φ2)를 이용하는 것도 가능하다.
더욱이, 상기한 스트레스 시험 모드에 있어서, 모든 워드선을 선택 상태로 함으로써, 인접하는 메모리 셀 사이에서의 전압 스트레스를 인가할 수 있다.
또한, 스트레스 시험 모드에 있어서, 센스 증폭기를 활성화하는 타이밍 신호를 내부의 타이밍 발생기가 스트레스 시험 커맨드에 응답하여, 통상 동작시와 다른 타이밍에 생성하더라도 좋다.
이상의 실시 형태를 통합하면, 다음과 같다.
1. 복수 개의 비트선쌍과 복수 개의 워드선과, 이들의 교차 위치에 설치된 복수 개의 메모리 셀을 갖는 다이나믹 메모리 디바이스에 있어서,
기록 증폭기가 접속된 데이터 버스선과,
상기 비트선쌍에 설치되어, 상기 비트선쌍 사이의 전압을 증폭하는 센스 증폭기를 지니고,
스트레스 시험 모드일 때에, 복수 개의 상기 비트선쌍이 상기 데이터 버스선에 공통으로 접속되어, 상기 기록 증폭기로부터 동시 접속된 상기 비트선쌍에 H 레벨과 L 레벨의 전압이 인가되고, 그 후, 상기 선택된 비트선쌍의 상기 센스 증폭기가 활성화되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
2. 상기 1에 있어서, 통상 기록 모드시에 있어서, 상기 센스 증폭기가 활성화된 후에, 상기 기록 증폭기로부터 기록 데이터에 따라서 선택된 상기 비트선쌍에 H 레벨과 L 레벨의 전압이 인가되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
3. 상기 1에 있어서, 상기 기록 증폭기에 기록 데이터를 공급하는 데이터 입력 단자를 더 지니고,
상기 스트레스 시험 모드시에 있어서, 상기 데이터 입력 단자로부터 공급된 기록 데이터에 따라서, 상기 기록 증폭기가 상기 접속된 비트선쌍에 전압을 인가하는 것을 특징으로 하는 다이나믹 메모리 디바이스.
4. 상기 1에 있어서, 상기 스트레스 시험 모드시에 있어서, 상기 센스 증폭기를 활성화하는 타이밍에, 외부로부터 센스 증폭기 활성화 타이밍 신호가 공급되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
5. 상기 1에 있어서, 상기 스트레스 시험 모드시에 있어서, 상기 센스 증폭기를 활성화하는 타이밍에, 내부에서 센스 증폭기 활성화 타이밍 신호가 공급되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
6. 상기 1에 있어서, 상기 비트선쌍, 워드선, 메모리 셀 및 센스 증폭기를 각각 갖는 복수 개의 메모리 뱅크를 더 지니고,
통상 기록 모드시에 있어서, 상기 복수 개의 메모리 뱅크 각각에서, 비트선쌍이 상기 데이터 버스선에 접속되고,
상기 스트레스 시험 모드시에 있어서, 상기 메모리 뱅크 내에서, 상기 복수 개의 비트선쌍이 상기 데이터 버스선에 공통으로 접속되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
7. 상기 6에 있어서, 상기 스트레스 시험 모드시에 있어서, 상기 메모리 뱅크 내에서, 모든 비트선쌍이 상기 데이터 버스선에 공통으로 접속되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
8. 상기 1에 있어서, 상기 데이터 버스선은 제1 게이트를 통해 상기 비트선쌍에 접속되는 복수 개의 로컬 데이터 버스선과, 이 로컬 데이터 버스선에 제2 게이트를 통해 접속되는 글로벌 데이터 버스선을 지니고,
상기 기록 증폭기가 상기 글로벌 데이터 버스선에 접속되고,
통상 기록 모드시에 있어서, 선택된 로컬 데이터 버스선이 상기 제2 게이트를 통해 상기 글로벌 데이터 버스선에 접속되고, 상기 스트레스 시험 모드시에 있어서, 복수 개의 로컬 데이터 버스선이 상기 제2 게이트를 통해 상기 글로벌 데이터 버스선에 접속되어, 상기 기록 증폭기에 의해 상기 글로벌 데이터 버스선, 상기 복수 개의 로컬 데이터 버스선을 통해 상기 복수 개의 비트선쌍에 H 레벨 및 L 레벨의 전압이 인가되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
9. 상기 8에 있어서, 상기 스트레스 시험 모드시에 있어서, 상기 메모리 뱅크 내에서, 모든 상기 로컬 데이터 버스선이 상기 글로벌 데이터 버스선에 접속되고, 모든 비트선쌍이 상기 로컬 데이터 버스선에 접속되어, 모든 센스 증폭기가 활성화되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
10. 상기 1에 있어서, 상기 스트레스 시험 모드시에 있어서, 모든 워드선이 선택되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
11. 복수 개의 비트선쌍과 복수 개의 워드선과, 이들의 교차 위치에 설치된 복수 개의 메모리 셀을 갖는 다이나믹 메모리 디바이스에 있어서,
기록 증폭기가 접속된 데이터 버스선과,
상기 비트선쌍에 설치되어, 상기 비트선쌍을 구동하는 센스 증폭기를 지니고,
제1 동작 모드시에 있어서, 상기 센스 증폭기가 활성화된 후에, 선택된 비트선쌍이 상기 데이터 버스선에 접속되어, 상기 기록 증폭기로부터 상기 선택된 비트선쌍에 H 레벨 및 L 레벨의 전압이 인가되고,
제2 동작 모드시에 있어서, 상기 제1 동작 모드시보다도 많은 비트선쌍이 상기 데이터 버스선에 접속되어, 상기 기록 증폭기로부터 상기 접속된 비트선쌍에 H 레벨 및 L 레벨의 전압이 인가된 후에, 상기 센스 증폭기가 활성화되는 것을 특징 으로 하는 다이나믹 메모리 디바이스.
12. 상기 11에 있어서, 상기 제1 동작 모드는 통상 기록 모드이며, 상기 제2 동작 모드는 스트레스 시험 모드인 것을 특징으로 하는 다이나믹 메모리 디바이스.
이상, 본 발명의 보호 범위는 상기한 실시 형태의 예에 한정되는 것은 아니며, 특허청구범위에 기재된 발명과 그 균등물에까지 미치는 것이다.
이상, 본 발명에 따르면, 스트레스 시험시에 있어서, 통상 기록 모드시보다도 많은 비트선쌍에 동시에 기록 증폭기로부터 H 레벨과 L 레벨의 전압을 인가할 수 있기 때문에, 스트레스 시험에 드는 시간을 짧게 할 수 있다.

Claims (6)

  1. 복수 개의 비트선쌍, 복수 개의 워드선 및 이들의 교차 위치에 설치된 복수 개의 메모리 셀을 갖는 다이나믹 메모리 디바이스에 있어서,
    기록 증폭기가 접속된 데이터 버스선과,
    상기 비트선쌍에 설치되어 상기 비트선쌍 사이의 전압을 증폭하는 센스 증폭기를 구비하며,
    스트레스 시험 모드일 때에, 복수 개의 상기 비트선쌍이 상기 데이터 버스선에 공통으로 접속되어, 상기 기록 증폭기로부터 동시 접속된 상기 비트선쌍에 H 레벨과 L 레벨의 전압이 인가되고, 그 후 상기 선택된 비트선쌍의 상기 센스 증폭기의 활성화가 시작되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
  2. 제1항에 있어서, 상기 기록 증폭기에 기록 데이터를 공급하는 데이터 입력 단자를 더 구비하며,
    상기 스트레스 시험 모드시에, 상기 데이터 입력 단자로부터 공급된 기록 데이터에 따라 상기 기록 증폭기가 상기 접속된 비트선쌍에 전압을 인가하는 것인 다이나믹 메모리 디바이스.
  3. 제1항에 있어서, 상기 스트레스 시험 모드시, 상기 센스 증폭기를 활성화하는 타이밍에 외부로부터 센스 증폭기 활성화 타이밍 신호가 공급되는 것인 다이나 믹 메모리 디바이스.
  4. 제1항에 있어서, 상기 비트선쌍, 워드선, 메모리 셀 및 센스 증폭기를 각각 갖는 복수 개의 메모리 뱅크를 더 구비하며,
    통상 기록 모드시에, 상기 복수 개의 메모리 뱅크의 각각에서 선택된 비트선쌍이 상기 데이터 버스선에 접속되고,
    상기 스트레스 시험 모드시에, 상기 메모리 뱅크 내에서 상기 복수 개의 비트선쌍이 상기 데이터 버스선에 공통으로 접속되는 것인 다이나믹 메모리 디바이스.
  5. 제1항에 있어서, 상기 데이터 버스선은 제1 게이트를 통해 상기 비트선쌍에 접속되는 복수 개의 로컬 데이터 버스선과, 이 로컬 데이터 버스선에 제2 게이트를 통해 접속되는 글로벌 데이터 버스선을 포함하며,
    상기 기록 증폭기는 상기 글로벌 데이터 버스선에 접속되고,
    통상 기록 모드시에, 선택된 로컬 데이터 버스선이 상기 제2 게이트를 통해 상기 글로벌 데이터 버스선에 접속되고, 상기 스트레스 시험 모드시에, 상기 복수 개의 로컬 데이터 버스선이 상기 제2 게이트를 통해 상기 글로벌 데이터 버스선에 접속되어, 상기 기록 증폭기에 의해 상기 글로벌 데이터 버스선과 상기 복수 개의 로컬 데이터 버스선을 통해 상기 복수 개의 비트선쌍에 H 레벨 및 L 레벨의 전압이 인가되는 것인 다이나믹 메모리 디바이스.
  6. 복수 개의 비트선쌍, 복수 개의 워드선 및 이들의 교차 위치에 설치된 복수 개의 메모리 셀을 갖는 다이나믹 메모리 디바이스에 있어서,
    기록 증폭기가 접속된 데이터 버스선과,
    상기 비트선쌍에 설치되어 상기 비트선쌍 사이의 전압을 증폭하는 센스 증폭기를 구비하며,
    제1 동작 모드시에, 상기 센스 증폭기가 활성화된 후에 선택된 비트선쌍이 상기 데이터 버스선에 접속되어 상기 기록 증폭기로부터 상기 선택된 비트선쌍에 H 레벨 및 L 레벨의 전압이 인가되고,
    제2 동작 모드시에, 상기 제1 동작 모드시보다도 많은 비트선쌍이 상기 데이터 버스선에 접속되어 상기 기록 증폭기로부터 상기 접속된 비트선쌍에 H 레벨 및 L 레벨의 전압이 인가된 후에 상기 센스 증폭기가 활성화되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
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