JP2011118975A - 半導体記憶装置 - Google Patents

Abstract

【課題】ビット線のプリチャージ時間を短縮し、高速動作可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１及び第２の増幅器（ＳＡ０、ＳＡ１）と、第１の増幅器（ＳＡ０）の入力端を一端として互いに逆方向に他端へと延在する第１のビット線対（ＢＬＢ０、ＢＬＴ０）と、第２の増幅器（ＳＡ１）の入力端を一端として互いに逆方向に他端へと延在する第２のビット線対（ＢＬＢ５、ＢＬＴ５）と、第１のビット線対の一端を互いに接続する第１のイコライズ回路（プリチャージ回路ＰＣ１）と、第２のビット線対のうちの一方のビット線の他端と第１のビット線対のうちのいずれか一方のビット線の一端とを接続する第２のイコライズ回路（プリチャージ回路ＰＣ２）と、を備える。
【選択図】図４

Description

本発明は、半導体記憶装置に関し、特に、１本のビット線を複数箇所からプリチャージすることが可能な半導体記憶装置に関する。

容量素子に電荷を蓄積することによりデータの記憶を行うＤＲＡＭ（Dynamic Random Access Memory）においては、メモリセルからのデータ読み出し、メモリセルへのデータ書き込みはビット線を介して行われるが、特に読み出しの場合、メモリセルから読み出したデータ（記憶情報）をセンスアンプ等にて差動増幅する必要がある。そのため、一般的に、２本のビット線を１セット（ビット線対）としてセンスアンプの入力端子へ接続する構成をとり、センスアンプにはビット線対を介して互いに相補な信号が入力される。

ここで、メモリセルへのアクセス終了後には、次のアクセスに備えビット線対の電位を同じ電位レベルへイコライズする動作、所謂プリチャージ動作を行う必要がある。なぜなら、ビット線対の電位レベルに差が生じたまま、次のアクセスにおいて、同一ビット線における、前回アクセスしたメモリセルのデータとは異なるデータを記憶しているメモリセルを選択した場合、センスアンプはオフセット電圧が入力され、誤動作を生じるためである。

一方、ＤＲＡＭのサイクル時間は、アクセス時間とプリチャージ時間が大半を占めるので、サイクル時間の短縮を図るためには、ビット線のプリチャージ時間の短縮化が重要である。
しかし、ＤＲＡＭにおいては、高集積化に伴い、ビット線の負荷が重くなっているため、上記プリチャージ時間は増大する傾向にある。そのため、例えば特許文献１及び特許文献２においては、１本のビット線を複数箇所（両端含む）でプリチャージする半導体記憶装置が開示されている。また、特許文献３においては、ローカルビット線及びグローバルビット線の２層からなるビット線に関して、グローバルビット線を両端からプリチャージする半導体記憶装置が開示されている。また、特許文献４においては、異なるセンスアンプに接続されたビット線同士、つまり、対となっていないビット線同士を短絡させる接続トランジスタを備えた半導体記憶装置が開示されている。

特開昭６１−１２６６８３号公報 特開昭６３−２０５８９７号公報 特開２００４−７９０９９号公報 特開平１１−１８５４８１号公報

しかしながら、特許文献１〜３に記載されたビット線のプリチャージ方法では、ビット線対（ＢＬ，／ＢＬ）がそれぞれ独立した状態で、すなわち対をなすビット線の間（ビット線対間）ではビット線は短絡されない状態で、ビット線がプリチャージされる。そのため、ビット線の寄生容量等のばらつきにより、ビット線対間において、プリチャージ期間終了時のビット線のプリチャージ電位に差が生じてしまう。ビット線対間において、プリチャージ期間終了時にビット線のプリチャージ電位に差が生じると、上述の様にセンスアンプにオフセット電位が入力され、メモリセルのデータを正確に読み出すことが出来ず、誤ったデータを読み出すなどの誤動作が生じる。

この問題を解決するためには、例えば、プリチャージ時にビット線対間同士を短絡させて、ビット線対間の電位を一定にする方法が考えられる。これを、ビット線のイコライズ動作と呼ぶ。ここで、ビット線の長さが長くなった場合には、ビット線の長さ方向に渡って同電位となり、かつ、ビット線対間においてビット線の電位を同電位とする必要がある。従って、ビット線対間におけるビット線の短絡も、例えばセンスアンプの近端側の一部だけで行うのではなく、ビット線の両端にて行なう必要がある。

図９に示すように、オープンビット線型の半導体記憶装置においては、ビット線対の各々のビット線のセンスアンプに近い側の端部（以降、「近端」と記載）同士を短絡させることは出来る。例えば、図９において、センスアンプＳＡ０に接続されるビット線ＢＬＢ０の近端と、ビット線ＢＬＴ０の近端とを短絡するには、プリチャージ回路（２つのビット線を同電位へイコライズし、かつ、同電位へプリチャージする回路）を用いることで実現できる。

一方、ビット線対の各々のビット線のセンスアンプから遠い側の端部（以降、「遠端」と記載）同士を短絡するためには、長い配線が必要である。例えば、図９において、ビット線ＢＬＢ０の遠端と、ビット線ＢＬＴ０の遠端とを短絡するには、長距離配線が必要である。しかし、ビット線対のイコライズに長距離配線を用いた場合、長距離配線の寄生抵抗や寄生容量による遅延時間が大きくなり、その結果、遠端のイコライズに時間を要してしまい、ビット線のプリチャージ時間の短縮は図れない。

すなわち、図９に示すようなオープンビット線型の半導体記憶装置においては、ビット線対を形成する各ビット線の遠端同士を短絡させることは困難であり、プリチャージ時間を短縮できず、サイクルの高速化を図ることができないという問題があった。

また、特許文献４においては、オープンビット線構造の半導体記憶装置において、ビット線対を形成していないビット線の遠端同士を、接続用トランジスタを介して接続する構成が開示されている（特許文献４の図１２参照）。しかし、ビット線の遠端側にはプリチャージ回路が配置されておらず、ビット線のプリチャージは其々のビット線の近端がわのみから行なわれるため、ビット線のプリチャージ期間を短縮することはできない。

さらに、特許文献４記載の上記半導体記憶装置は、データ読み出し時にビット線対のうちの一方のビット線をダミービット線に接続することによって生じるビット線対間の容量バラツキを緩和することを目的としている。このため、上記接続用トランジスタは、リファレンス電圧を形成するため、ワード線の立ち上がり後の所定の期間接続状態としておく必要がある（特許文献４の図４及び段落「００５０」〜「００５４」の記載を参照）。

従って、特許文献４に記載の接続用トランジスタは、そもそも、ビット線対間及びビット線対を形成しないビット線間の電位差をなくすためのプリチャージ回路を構成していないので、プリチャージ時間を短縮するという機能を果たしていないと考えられる。
すなわち、特許文献４における技術によっても、プリチャージ時間を短縮することはできず、サイクルの高速化を図ることができないという問題があった。

本発明は、第１及び第２の増幅器と、第１の増幅器の入力端を一端として互いに逆方向に他端へと延在する第１のビット線対と、第２の増幅器の入力端を一端として互いに逆方向に他端へと延在する第２のビット線対と、第１のビット線対の一端を互いに接続する第１のイコライズ回路と、第２のビット線対のうちの一方のビット線の他端と第１のビット線対のうちのいずれか一方のビット線の一端とを接続する第２のイコライズ回路と、を備えることを特徴とする半導体記憶装置である。

本発明の半導体記憶装置によれば、ビット線対を形成する各ビット線の近端同士を第１のイコライズ回路により接続するとともに、ビット線対を形成しない隣接するビット線同士の間において、一方のビット線の一端と他方のビット線の他端とを第２のイコライザ回路で接続することが可能となる。これにより、ビット線対間で、ビット線のプリチャージ電位のばらつきを抑制することができ、ビット線のプリチャージ時間の短縮を行うことができ、メモリセルへのデータ入出力のサイクルの高速化を図ることができる。

本発明の第１実施形態における半導体記憶装置の全体構成を示すブロック図である。 図１における１バンクのメモリセルアレイ部の構成を示す模式図である。 図２に示した一部分（Ａ部分）を詳細に示す模式図である。 図３に示した一部分（Ｂ部分）を詳細に示す模式図である。 図４に示した模式図におけるビット線プリチャージ動作を説明するためのタイミングチャートである。 図４に示した模式図の他の変形例を示す模式図である。 本発明の他の実施形態における半導体記憶装置の全体構成を示すブロック図である。 図７に示した模式図におけるビット線プリチャージ動作を説明するためのタイミングチャートである。 オープンビット線型の半導体記憶装置の模式図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、第１の実施形態における半導体記憶装置１０を示すブロック図である。
本実施形態における半導体記憶装置１０は、コマンド端子１１、コマンドデコーダ１２、制御回路１３、アドレス端子１４、メモリセル部１５、データ入出力回路１６、及びデータ端子１７を備える。

コマンドデコーダ１２は、コマンド端子１１を介して外部から入力される、読み出し、書き込み等を命令する外部コマンド信号を解読して内部コマンド信号を生成し、制御回路１３に対して出力する。

制御回路１３は、コマンドデコーダ１２から内部コマンド信号が入力され、メモリセル部１５内の複数の回路に対し、外部コマンド其々に応じた制御信号を出力する。

データ入出力回路１６は、半導体記憶装置１０が読み出し動作を行っている際、メモリセル部１５から読み出しデータが入力され、入力された読み出しデータを、データ端子１７を介して外部に出力する。また、データ入出力回路１６は、半導体記憶装置１０が書き込み動作を行っている際、データ端子１７を介して外部から書き込みデータが入力され、入力された書き込みデータをメモリセル部１５に供給する。

メモリセル部１５は、複数のバンクｋ（本実施形態においてはｋ＝０〜７）を含む。各々のバンクｋは、メモリセルアレイ２１−ｋと行デコーダ２２−ｋと列デコーダ２３−ｋと、を備える。

行デコーダ２２−ｋは、外部からコマンド端子１１を介して入力されるアクティブコマンドに応じた制御信号と、アクティブコマンドと共に外部からアドレス端子１４を介して入力されるロウアドレスとが入力され、後述のワード線駆動回路にワード線選択信号を出力する。ワード線駆動回路は、このロウアドレスに対応するメモリセルアレイ内のワード線を選択する。

列デコーダ２３−ｋは、外部からコマンド端子１１を介して入力されるリードコマンド又はライトコマンドに応じた制御信号と、リードコマンド又はライトコマンドと共に外部からアドレス端子１４を介して入力されるカラムアドレスとが入力され、このカラムアドレスに対応するメモリセルアレイ内のビット線とデータ入出力回路１６とを接続する。

以下、本発明の特徴的部分であるメモリセルアレイについて、図２〜図４を用いて説明する。図２は、図１に示した１個のバンク中のメモリセル部１５の構成を示す模式図である。また、図３は、図２に示したＡの部分を詳細に示す模式図であり、図４は、図３に示したＢの部分をさらに詳細に示す模式図である。

図２に示すように、メモリセル部１５は、複数のセンスアンプ領域ＳＡ、複数のワード線駆動回路、複数のメモリセルマット（Ｍａｔ）を含む。
センスアンプ領域ＳＡには、ビット線対に接続されるセンスアンプ回路が複数配置される。
メモリセルマット（Ｍａｔ）には、隣接して配置されるワード線駆動回路に接続された複数のワード線ＷＬと、各々が隣接するセンスアンプ領域ＳＡのいずれか一方に接続される複数のビット線ＢＬが並行に複数本配置され、ビット線ＢＬとワード線ＷＬと交点には、各々メモリセルｃｅｌｌが配置される。

図２におけるＡ部分は、図３に示すように、複数のメモリセルマット列ＭＡＴｉ（ｉ＝０〜ｎ）、複数のセンスアンプ列ＳＡＲｉ（ｉ＝０〜ｎ−１）、複数のワード線駆動回路ＷＤｉ（ｉ＝０〜ｎ）、及び複数のプリチャージ制御回路ＰＤｉ（ｉ＝０〜ｎ−１）を備える。

図３において、複数のワード線駆動回路ＷＤｉ各々は、それぞれメモリセルマット列ＭＡＴｉに対応して設けられる。また、ワード線駆動回路ＷＤｉは、行デコーダ回路から供給されるワード線選択信号に対応するワード線を活性状態とする。これによって、メモリセルマット列ＭＡＴｉが活性化される。ここで、１回の書き込み動作又は読み出し動作では、図３に示した複数のメモリセルマット列ＭＡＴｉ（ｉ＝０〜ｎ）のうちの１つのメモリセルマット列が選択的に活性化され、残りのメモリセルマット列は非活性状態とされる。すなわち、（ｎ＋１）個のメモリセルマット列のうち、１つのメモリセルマット列中の１本のワード線が選択され、そのメモリセルマット列が活性化される。他のｎ個のメモリセルマット列が活性化されることはない。

センスアンプ列ＳＡＲｉは、複数のセンスアンプ回路ＳＡと複数の第１のプリチャージ回路ＰＣ１と第２のプリチャージ回路ＰＣ２とを備える。
また、図３に示すように、複数のプリチャージ制御回路ＰＤｉ（ｉ＝１〜ｎ−１）各々は、それぞれセンスアンプ列ＳＡＲｉに対応して設けられる。プリチャージ制御回路ＰＤｉは、外部からコマンド端子１１を介して入力されるアクティブコマンドに応じて制御回路１３が出力する制御信号と、外部からコマンド端子１１を介して入力されるプリチャージコマンドとに応じて制御回路１３が出力するマット選択信号によって制御される。そして、対応するセンスアンプ列ＳＡＲｉ内に配置された複数の第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２の活性又は非活性状態を切り換える。

なお、センスアンプ列ＳＡＲｉに含まれるセンスアンプ回路ＳＡを駆動するセンスアンプ駆動回路については、図３及び図４において省略しているが、センスアンプ駆動回路は、外部からコマンド端子１１を介して入力されるアクティブコマンドに応じた制御回路１３が出力する制御信号により、ワード線が選択された時刻から所定の時間経過後に、センスアンプ回路ＳＡを活性化する。センスアンプ回路ＳＡは、活性化されることにより、接続されるビット線対間の差電位を増幅し、Ｈレベル側のビット線の電位をメモリセルアレイの電源電位（電源電位レベルＶｃとする）まで引き上げ、Ｌレベル側のビット線の電位を接地電位（０Ｖ）まで引き下げる。

また、本発明の半導体記憶装置１０において、メモリセルアレイは、オープンビット型の構成となっている。つまり、１つのセンスアンプ（例えばセンスアンプ列ＳＡＲ１に属するセンスアンプＳＡ）に接続される２本のビット線ＢＬＴ、ＢＬＢは、センスアンプ列を間に挟んで配置される、互いに異なるメモリマット（例えばメモリセルマット列ＭＡＴ１及びＭＡＴ２）に属し、互いに相補な信号が入力され、或いは相補な信号を出力する構成となっている。

また、本発明の半導体記憶装置においては、センスアンプはワード線の延伸方向にそって、互い違いに配置されている。この配置を、図４を用いて説明すると、メモリセルマット列ＭＡＴ１に属するビット線は、プリチャージ制御回路の遠い側から見て（すなわち、図面上側から）、ビット線ＢＬＢ０，ビット線ＢＬＢ５，ビット線ＢＬＢ３，ビット線ＢＬＢ６…と順に配置される。ビット線ＢＬＢ０に接続されるセンスアンプＳＡ０と、ビット線ＢＬＢ３に接続されるセンスアンプＳＡ３は、センスアンプ列ＳＡＲ１に配置される。一方、ビット線ＢＬＢ５に接続されるセンスアンプＳＡ１と、ビット線ＢＬＢ６に接続されるセンスアンプＳＡ４は、センスアンプ列ＳＡＲ０に配置される。つまり、センスアンプＳＡ０とセンスアンプＳＡ１、センスアンプＳＡ１とセンスアンプＳＡ３、センスアンプＳＡ３とセンスアンプＳＡ４は、それぞれ、異なるセンスアンプ列に互い違いに配置されている。より一般的に、図３を用いて説明すると、メモリセルマット列ＭＡＴｉにおいて、ワード線駆動回路ＷＤｉから遠い側から近い側へ隣接配置されている複数のビット線において、奇数番目のビット線は、ｉ＝奇数の場合、センスアンプ列ＳＡＲｉのセンスアンプに接続され、ｉ＝偶数の場合、センスアンプ列ＳＡＲ（ｉ−１）のセンスアンプに接続される。また、偶数番目のビット線は、ｉ＝奇数の場合、センスアンプ列ＳＡＲ（ｉ−１）のセンスアンプに接続され、ｉ＝偶数の場合、センスアンプ列ＳＡＲｉのセンスアンプに接続される。すなわち、メモリセルマット列ＭＡＴｉにおいて、奇数番目のビット線に接続されるセンスアンプと、偶数番目のビット線に接続されるセンスアンプは、互いにビット線方向に互いに隣り合うセンスアンプ列内のセンスアンプとなる。

なお、このように配置することにより、ワード線の延伸方向に沿って隣接する２つのセンスアンプの間隔（中心間の距離、センスアンプピッチ）は、ワード線の延伸方向に沿って隣接する２本のビット線の間隔（中心間の距離、ビット線ピッチ）の２倍となっている。例えば、図４において、センスアンプ列ＳＡＲ１に属するセンスアンプＳＡ０とセンスアンプＳＡ３とのピッチは、ビット線ＢＬＢ０とビット線ＢＬＢ５とのピッチの２倍となっている。また、１つのメモリセルマットを挟んで互いに隣接する２つのセンスアンプ列においては、センスアンプは、ワード線の延伸方向に対してビット線ピッチ分ずれて配置されている。
このようにして、ワード線の延伸方向に沿って隣接する２本のビット線は、互いに異なるセンスアンプ列に配置されたセンスアンプに接続され、メモリセルアレイは、図３及び図４に示すようなオープンビット型のセルアレイを構成している。

ここで、第１のプリチャージ回路ＰＣ１の構成を、図４におけるセンスアンプＳＡ０に対応して設けられたプリチャージ回路を例に説明する。なお、図３及び図４において、プリチャージ回路ＰＣ１は、全て同一の構成であり、同一のセンスアンプ列ＳＡＲｉに属するプリチャージ回路ＰＣ１は同一の制御信号（マット選択信号）により、活性化または非活性化される。
第１のプリチャージ回路ＰＣ１は、図４に示すように、Ｎチャネル型ＭＯＳトランジスタＮ１〜Ｎ３の３つのトランジスタで構成される。Ｎチャネル型ＭＯＳトランジスタＮ１のゲート端子は、プリチャージ制御回路ＰＤ１に接続され、第１のプリチャージ信号ＰＲＥ１が入力される。また、ソース端子又はドレイン端子の一方がビット線ＢＬＢ０へ、他方がビット線ＢＬＴ０へ接続される。ここで、ビット線ＢＬＢ０及びビット線ＢＬＴ０がビット線対を構成して、センスアンプＳＡ０に接続されるビット線である。
かかる構成により、Ｎチャネル型ＭＯＳトランジスタＮ１は、ビット線のプリチャージ時において、第１のプリチャージ信号ＰＲＥ１がＨレベルになると、ビット線ＢＬＢ０及びビット線ＢＬＴ０を短絡し、２本のビット線の電位を同電位へとイコライズする。

Ｎチャネル型ＭＯＳトランジスタＮ２のゲート端子は、プリチャージ制御回路ＰＤ１に接続され、第１のプリチャージ信号ＰＲＥ１が入力される。また、ソース端子又はドレイン端子の一方がビット線ＢＬＴ０へ、他方がプリチャージ電位供給線へ接続される。ここで、プリチャージ電位供給線は、図４においては不図示の電源発生回路に接続され、電源発生回路から、プリチャージ電位レベル（プリチャージ電位レベルＶＰＲＥとする）、例えば、電源電位レベルＶｃの１／２の電位レベルが供給される。
また、Ｎチャネル型ＭＯＳトランジスタＮ３のゲート端子は、プリチャージ制御回路ＰＤ１に接続され、第１のプリチャージ信号ＰＲＥ１が入力される。また、ソース端子又はドレイン端子の一方がビット線ＢＬＢ０へ、他方がプリチャージ電位供給線へ接続される。

かかる構成により、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮ３は、ビット線のプリチャージ時において、第１のプリチャージ信号ＰＲＥ１がＨレベルになると、ビット線ＢＬＢ０及びビット線ＢＬＴ０を短絡し、２本のビット線の電位を同電位へとイコライズするとともに、さらに、両ビット線の電位をプリチャージ電位レベルＶＰＲＥへとプリチャージする。
従って、第１のプリチャージ回路ＰＣ１は、ビット線のプリチャージ時において、第１のプリチャージ信号ＰＲＥ１がＨレベルになると、Ｎチャネル型ＭＯＳトランジスタＮ２と、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮ３により、ビット線ＢＬＢ０及びビット線ＢＬＴ０をイコライズする（同電位とする）とともに、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮ３により、プリチャージ電位レベルＶＰＲＥへプリチャージする。

次に、第２のプリチャージ回路ＰＣ２の構成を、図４におけるセンスアンプＳＡ０に対応して設けられたプリチャージ回路を例に説明する。なお、図３及び図４において、プリチャージ回路ＰＣ２は、全て同一の構成であるが、同一のセンスアンプ列ＳＡＲｉに属するプリチャージ回路ＰＣ２のうち、センスアンプを挟んで左右に設けられるプリチャージ回路は、異なる制御信号（マット選択信号）により、活性化または非活性化される。例えば、図４において、センスアンプ列ＳＡＲ１の左側に設けられる第２のプリチャージ回路ＰＣ２は、第２のプリチャージ信号ＰＲＥＦ３により活性化または非活性化され、右側に設けられる第２のプリチャージ回路ＰＣ２は、第２のプリチャージ信号ＰＲＥＦ４により活性化または非活性化される。

第２のプリチャージ回路ＰＣ２の構成については、センスアンプＳＡ０の左側に設けられたプリチャージ回路を例に説明する。
第２のプリチャージ回路ＰＣ２は、図４に示すように、Ｎチャネル型ＭＯＳトランジスタＮ４〜Ｎ６の３つのトランジスタで構成される。Ｎチャネル型ＭＯＳトランジスタＮ４のゲート端子は、プリチャージ制御回路ＰＤ１に接続され、第２のプリチャージ信号ＰＲＥＦ３が入力される。また、ソース端子又はドレイン端子の一方がビット線ＢＬＢ０の近端（第１のビット線の一端）、他方がビット線ＢＬＢ５の遠端（第３のビット線の他端）へ接続される。ここで、ビット線ＢＬＢ０及びビット線ＢＬＴ０がビット線対を構成して、センスアンプＳＡ０に接続されるビット線であり、ビット線ＢＬＢ５及びビット線ＢＬＴ５がビット線対を構成して、センスアンプＳＡ１に接続されるビット線である。すなわち、ビット線ＢＬＢ０とビット線ＢＬＢ５は、ビット線ＢＬＢ０の近端（一端）とビット線ＢＬＢ５の遠端（他端）とが隣接し、ビット線ＢＬＢ０の遠端（他端）とビット線ＢＬＢ５の近端（一端）とが隣接し、互いに平行に延在する関係にある。

かかる構成により、Ｎチャネル型ＭＯＳトランジスタＮ４は、ビット線のプリチャージ時において、第２のプリチャージ信号ＰＲＥＦ３がＨレベルになると、ビット線ＢＬＢ０の近端及びビット線ＢＬＢ５の遠端を短絡し、２本のビット線の電位を同電位へとイコライズする。

また、Ｎチャネル型ＭＯＳトランジスタＮ５のゲート端子は、プリチャージ制御回路ＰＤ１に接続され、第２のプリチャージ信号ＰＲＥＦ３が入力される。また、ソース端子又はドレイン端子の一方がビット線ＢＬＢ０の近端へ、他方が上記プリチャージ電位供給線（プリチャージ電位レベルＶＰＲＥ）へ接続される。
また、Ｎチャネル型ＭＯＳトランジスタＮ６のゲート端子は、プリチャージ制御回路ＰＤ１に接続され、第２のプリチャージ信号ＰＲＥＦ３が入力される。また、ソース端子又はドレイン端子の一方がビット線ＢＬＢ５の遠端へ、他方がプリチャージ電位供給線へ接続される。

かかる構成により、Ｎチャネル型ＭＯＳトランジスタＮ５及びＮ６は、ビット線のプリチャージ時において、第２のプリチャージ信号ＰＲＥＦ３がＨレベルになると、ビット線ＢＬＢ０の近端及びビット線ＢＬＢ５の遠端を短絡し、２本のビット線の電位を同電位へイコライズするとともに、さらに、両ビット線の電位をプリチャージ電位レベルＶＰＲＥへとプリチャージする。
従って、第２のプリチャージ回路ＰＣ２は、ビット線のプリチャージ時において、第２のプリチャージ信号ＰＲＥＦ３がＨレベルになると、Ｎチャネル型ＭＯＳトランジスタＮ４と、Ｎチャネル型ＭＯＳトランジスタＮ５及びＮ６により、ビット線ＢＬＢ０の遠端及びビット線ＢＬＢ５の遠端をイコライズする（同電位とする）とともに、Ｎチャネル型ＭＯＳトランジスタＮ５及びＮ６によりプリチャージ電位レベルＶＰＲＥへプリチャージする。

このように、図３に示すプリチャージ制御回路ＰＤｉは、第１のプリチャージ信号ＰＲＥｉをセンスアンプ列ＳＡＲｉ内の第１のプリチャージ回路ＰＣ１に供給することで、第１のプリチャージ回路ＰＣ１の活性又は非活性状態を制御する。また、プリチャージ制御回路ＰＤｉは、第２のプリチャージ信号ＰＲＥＦ（ｉ×２＋１），ＰＲＥＦ（ｉ×２＋２）を、それぞれ、センスアンプ列ＳＡＲｉ内の左側に位置する第２のプリチャージ回路ＰＣ２、右側に位置する第２のプリチャージ回路ＰＣ２に供給することで、第２のプリチャージ回路ＰＣ２の活性又は非活性状態を制御する。

ここで、図３に示すメモリセルマット列ＭＡＴｉ、センスアンプ列ＳＡＲｉ、第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２の活性、非活性状態についてまとめると、次のような関係になる。
メモリセルマット列ＭＡＴｉが活性化されると、すなわち、メモリセルマット列ＭＡＴｉ内のワード線ＷＬが選択されると、所定の時間経過後、メモリセルマット列ＭＡＴｉを挟むセンスアンプ列ＳＡＲ（ｉ−１）とＳＡＲ（ｉ）が活性化され、センスアンプ列内のセンスアンプが増幅動作を行う。
また、メモリセルマット列ＭＡＴｉ内のワード線ＷＬが選択される前において、センスアンプ列ＳＡＲ（ｉ−１）及びセンスアンプ列ＳＡＲ（ｉ）内の第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２は活性状態から非活性状態へ移行する。プリチャージ時間を終了し、センスアンプによる増幅動作を行うため、各ビット線の電位をフローティングにするためである。

また、センスアンプ列ＳＡＲ（ｉ−２）内の右側に位置する（ＳＡＲ（ｉ−１）側の）第２のプリチャージ回路ＰＣ２も活性状態から非活性状態へ移行する。メモリセルマット列ＭＡＴ（ｉ−１）内のビット線を互いに電気的に非接続とするためである。
また、センスアンプ列ＳＡＲ（ｉ＋１）内の左側に位置する（ＳＡＲ（ｉ）側の）第２のプリチャージ回路ＰＣ２も活性状態から非活性状態へ移行する。メモリセルマット列ＭＡＴ（ｉ＋１）内のビット線を互いに電気的に非接続とするためである。なお、活性状態となった第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２は、プリチャージ時において非活性状態から活性状態へ移行する。
なお、メモリセルマット列ＭＡＴｉが活性化される期間において、他のメモリマットが活性化されることはない。また、上記以外の第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２は、メモリセルマット列ＭＡＴｉが活性化される期間においても、活性化状態を維持し、接続されるビット線の電位をプリチャージ電位レベルＶＰＲＥに維持している。

図５は、図４におけるワード線ＷＬ１を選択し、メモリセルマット列ＭＡＴ１が活性化する場合、プリチャージ時におけるプリチャージ回路の活性化動作及びビット線の電位変化を示すタイミングチャートである。
半導体記憶装置１０において、外部からコマンド端子１１を介してアクティブコマンドが入力されると、アクティブコマンドと共に外部からアドレス端子１４を介して入力されるロウアドレスのうちの数ビットが示すアドレス情報により、一つのメモリセルマット列（図４に示すメモリセルマット列ＭＡＴ１）が活性化される。

まず、時刻ｔ１において、プリチャージ制御回路ＰＤ０〜ＰＤ（ｎ−１）は、メモリセルマット列ＭＡＴ１を活性化するため、制御回路１３からマット選択信号が入力されると、メモリセルマット列ＭＡＴ１に対応するセンスアンプ列ＳＡＲ０及びＳＡＲ１を含む複数のセンスアンプ列内に配置された複数の第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２を活性化状態から非活性化状態へとする。

具体的には、時刻ｔ１において、プリチャージ制御回路ＰＤ１は、第１のプリチャージ信号ＰＲＥ１、第２のプリチャージ信号ＰＲＥＦ３及びＰＲＥＦ４を、ＨレベルからＬレベルへとし、センスアンプ列ＳＡＲ１内の第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２を非活性状態にする。
また、プリチャージ制御回路ＰＤ２は、第１のプリチャージ信号ＰＲＥ２及び第２のプリチャージ信号ＰＲＥＦ６をＨレベルに維持する。これにより、センスアンプ列ＳＡＲ２内の第１のプリチャージ回路ＰＣ１及び第２のプリチャージ信号ＰＲＥＦ６が入力される第２のプリチャージ回路ＰＣ２は、活性状態を維持する。
一方、プリチャージ制御回路ＰＤ２は、第２のプリチャージ信号ＰＲＥＦ５を、ＨレベルからＬレベルへ変化させる。これにより、センスアンプ列ＳＡＲ２内の第２のプリチャージ信号ＰＲＥＦ５が入力される第２のプリチャージ回路ＰＣ２は、非活性状態となる。
また、プリチャージ制御回路ＰＤ０は、第１のプリチャージ信号ＰＲＥ０、第２のプリチャージ信号ＰＲＥＦ１及びＰＲＥＦ２を、ＨレベルからＬレベルへ変化させる。これにより、センスアンプ列ＳＡＲ０内の第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２は、非活性状態となる。

こうして、メモリセルマット列ＭＡＴ１内のビット線、これらのビット線と対をなすメモリセルマット列ＭＡＴ０及びＭＡＴ２内のビット線は、隣接するビット線と電気的に非接続の状態となり、センス動作に備える。すなわち、ビット線対（ＢＬＢ０、ＢＬＴ０）、（ＢＬＢ５、ＢＬＴ５）の各ビット線の電位はプリチャージ電位レベルＶＰＲＥと同電位のレベルのままフローティングとなる。
次に、ワード線駆動回路ＷＤ１は、ワード線ＷＬ１をＨレベル（図５において昇圧電位レベルＶＨで示す）とし、メモリセルマット列ＭＡＴ１を活性化する。これにより、ビット線ＢＬＢ０の電位は、プリチャージ電位レベルＶＰＲＥよりＨレベル側へ変化する。図５においては、メモリセルｃｅｌｌ１がＨレベルのデータを記憶していた場合を示している。また、ビット線ＢＬＢ５の電位は、プリチャージ電位レベルＶＰＲＥよりＬレベル側へ変化する。図５においては、メモリセルｃｅｌｌ２がＬレベルのデータを記憶していた場合を示している。この期間を図５において、「セルデータ読み出し期間」として示している。

時刻ｔ２〜ｔ３は、「センスアンプ活性化期間（再書き込み期間）」であり、ビット線対間の差電位を増幅し、メモリセルのレベルをリストアする期間である。ワード線ＷＬ１をＬレベルにすることで、かかる期間が終了し、時刻ｔ３においてビット線プリチャージ期間へ移行する。

時刻ｔ３において、プリチャージ制御回路ＰＤ１は、第１のプリチャージ信号ＰＲＥ１、第２のプリチャージ信号ＰＲＥＦ３及びＰＲＥＦ４を、ＬレベルからＨレベルへ変化させる。これにより、センスアンプ列ＳＡＲ１内の第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２は活性状態となる。
また、プリチャージ制御回路ＰＤ２は、第２のプリチャージ信号ＰＲＥＦ５を、ＬレベルからＨレベルへ変化させる。これにより、センスアンプ列ＳＡＲ２内の第２のプリチャージ信号ＰＲＥＦ５が入力される第２のプリチャージ回路ＰＣ２は活性状態となる。
また、プリチャージ制御回路ＰＤ０は、第１のプリチャージ信号ＰＲＥ０、第２のプリチャージ信号ＰＲＥＦ１及びＰＲＥＦ２を、ＬレベルからＨレベルへ変化させる。これにより、センスアンプ列ＳＡＲ０内の第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２は活性状態となる。

こうして、センスアンプ列ＳＡＲ１内の第１のプリチャージ回路ＰＣ１は、対応するプリチャージ制御回路ＰＤ１から供給される第１のプリチャージ信号ＰＲＥ１がＨレベルとなり、活性化される。そして、センスアンプＳＡ０，ＳＡ３…に接続されたビット線対（ＢＬＢ０、ＢＬＴ０），（ＢＬＢ３、ＢＬＴ３）を短絡するとともに、各ビット線の電位をプリチャージ電位レベルＶＰＲＥへプリチャージする。

また、センスアンプ列ＳＡＲ０内の第１のプリチャージ回路ＰＣ１は、対応するプリチャージ制御回路ＰＤ０から供給される第１のプリチャージ信号ＰＲＥ０がＨレベルとなり、活性化される。そして、センスアンプＳＡ１，ＳＡ４…に接続されたビット線対（ＢＬＢ５、ＢＬＴ５），（ＢＬＢ６、ＢＬＴ６）を短絡するとともに、各ビット線の電位をプリチャージ電位レベルＶＰＲＥへプリチャージする。

なお、上記以外の第１のプリチャージ回路ＰＣ１は全て、センスアンプ列内のセンスアンプが動作しないため、メモリセルマット列ＭＡＴ１が活性化されている間も、第１のプリチャージ信号ＰＲＥｉ（この場合、ｉは０、１以外）はＨレベルに維持されており、対応するビット線の電位をプリチャージ電位レベルＶＰＲＥに維持している。例えば、センスアンプ列ＳＡＲ２内の第１のプリチャージ回路ＰＣ１は、メモリセルマット列ＭＡＴ１が活性化されている間、センスアンプＳＡ２，ＳＡ５…に接続されたビット線対（ＢＬＢ２、ＢＬＴ２），（ＢＬＢ４、ＢＬＴ４）を短絡し、各ビット線の電位をプリチャージ電位レベルＶＰＲＥへ固定している。

また、センスアンプ列ＳＡＲ１内の第２のプリチャージ回路ＰＣ２は、対応するプリチャージ制御回路ＰＤ１から供給される第２のプリチャージ信号ＰＲＥＦ３、ＰＲＥＦ４がＨレベルとなることにより活性化され、ビット線対（ＢＬＢ０、ＢＬＴ０）と、このビット線対に対してワード線の延伸方向に隣接する複数のビット線（ＢＬＢ５、ＢＬＢ３、ＢＬＢ６、…と、ＢＬＴ２、ＢＬＴ３、ＢＬＴ４、…）とを短絡してイコライズするとともに、プリチャージ電位レベルＶＰＲＥへプリチャージする。つまり、センスアンプ列ＳＡＲ１内の、第２のプリチャージ信号ＰＲＥＦ３が入力される第２のプリチャージ回路ＰＣ２は、センスアンプ列ＳＡＲ０に接続されるビット線ＢＬＢ５、ＢＬＢ６、…の遠端部と、センスアンプ列ＳＡＲ１に接続されるビット線ＢＬＢ０、ＢＬＢ３、…の近端部を短絡させてイコライズするとともに、プリチャージ電位レベルＶＰＲＥへプリチャージする。また、センスアンプ列ＳＡＲ１内の、第２のプリチャージ信号ＰＲＥＦ４が入力される第２のプリチャージ回路ＰＣ２は、センスアンプ列ＳＡＲ２に接続されるビット線ＢＬＴ２、ＢＬＴ４、…の遠端部と、センスアンプ列ＳＡＲ１に接続されるビット線ＢＬＴ０、ＢＬＴ３、…の近端部を短絡させてイコライズするとともに、プリチャージ電位レベルＶＰＲＥへプリチャージする。

また、センスアンプ列ＳＡＲ０内の第２のプリチャージ回路ＰＣ２は、対応するプリチャージ制御回路ＰＤ０から供給される第２のプリチャージ信号ＰＲＥＦ１、ＰＲＥＦ２がＨレベルとなることにより活性化され、ビット線対（ＢＬＢ５、ＢＬＴ５）と、このビット線対に対してワード線の延伸方向に隣接する複数のビット線（図面上側からＤＢＬ、ＤＢＬ、ＢＬＴ６、…と、図面上側からＢＬＢ０、ＢＬＢ３、ＢＬＢ６、…）とを短絡してイコライズするとともに、プリチャージ電位レベルＶＰＲＥへプリチャージする。つまり、センスアンプ列ＳＡＲ０内の、第２のプリチャージ信号ＰＲＥＦ２が入力される第２のプリチャージ回路ＰＣ２は、センスアンプ列ＳＡＲ１に接続されるビット線ＢＬＢ０、ＢＬＢ３、…の遠端部と、センスアンプ列ＳＡＲ０に接続されるビット線ＢＬＢ５、ＢＬＢ６、…の近端部を短絡させてイコライズするとともに、プリチャージ電位レベルＶＰＲＥへプリチャージする。また、センスアンプ列ＳＡＲ０内の、第２のプリチャージ信号ＰＲＥＦ１が入力される第２のプリチャージ回路ＰＣ２は、ダミービット線ＤＢＬ、ＤＢＬ、…の遠端部と、センスアンプ列ＳＡＲ０に接続されるビット線ＢＬＴ５、ＢＬＴ６、…の近端部を短絡させてイコライズするとともに、プリチャージ電位レベルＶＰＲＥへプリチャージする。なお、ダミービット線は、例えばプリチャージ電位レベルＶＰＲＥに電位が固定されているビット線である。

また、センスアンプ列ＳＡＲ２内の、第２のプリチャージ信号ＰＲＥＦ５が入力される第２のプリチャージ回路ＰＣ２は、対応するプリチャージ制御回路ＰＤ２から供給される第２のプリチャージ信号ＰＲＥＦ５がＨレベルとなることにより活性化され、センスアンプ列ＳＡＲ１に接続されるビット線ＢＬＴ０、ＢＬＴ３、…の遠端部と、センスアンプ列ＳＡＲ２に接続されるビット線ＢＬＴ２、ＢＬＴ４、…の近端部を短絡させてイコライズするとともに、プリチャージ電位レベルＶＰＲＥへプリチャージする。
また、図３のメモリセルマット列ＭＡＴ０の左側（センスアンプ列ＳＡＲ０より見て遠い側）に配置された第２のプリチャージ回路ＰＣ２は、対応するプリチャージ制御回路は例えばプリチャージ制御回路ＰＤ０であり、ＰＤ０から供給される第２のプリチャージ信号ＰＲＥＦ１がＨレベルとなることにより活性化され、センスアンプ列ＳＡＲ０に接続されるビット線ＢＬＴ５、ＢＬＴ６、…の遠端部と、電位が固定されているダミービット線を短絡させてイコライズするとともに、プリチャージ電位レベルＶＰＲＥへプリチャージする。

なお、上記以外の第２のプリチャージ回路ＰＣ２は全て、センスアンプ列内のセンスアンプが動作しないため、メモリセルマット列ＭＡＴ１が活性化されている間も、第２のプリチャージ信号ＰＲＥＦｊ（この場合、ｊは１〜５以外）はＨレベルに維持されており、対応するビット線の電位をプリチャージ電位レベルＶＰＲＥに維持している。例えば、センスアンプ列ＳＡＲ２内の第２のプリチャージ信号ＰＲＥＦ６が入力される第２のプリチャージ回路ＰＣ２は、メモリセルマット列ＭＡＴ１が活性化されている間、メモリマット列ＭＡＴ３内のビット線を短絡し、各ビット線の電位をプリチャージ電位レベルＶＰＲＥへ固定している。

このようなプリチャージ動作において、ビット線対（ＢＬＢ０、ＢＬＴ０）に着目すると、ビット線ＢＬＢ０の遠端はプリチャージ回路ＰＣ２により、ビット線ＢＬＢ５の近端に接続され、ビット線ＢＬＴ０の遠端はプリチャージ回路ＰＣ２により、ビット線ＢＬＴ２の近端に接続されるので、ビット線の遠端と近端のプリチャージ時間差が短縮される。また、非活性化状態にあったメモリマットＭＡＴ３のビット線、ＭＡＴ０中のＤＢＬにチャージされた電荷が、ＰＣ１、ＰＣ２を介して供給されるため、プリチャージ時間が更に短縮される。

このように、本実施形態による半導体記憶装置は、第１及び第２の増幅器（ＳＡ０、ＳＡ１）と、第１の増幅器（ＳＡ０）の入力端を一端として互いに逆方向に他端へと延在する第１のビット線対（ＢＬＢ０、ＢＬＴ０）と、第２の増幅器（ＳＡ１）の入力端を一端として互いに逆方向に他端へと延在する第２のビット線対（ＢＬＢ５、ＢＬＴ５）と、第１のビット線対の一端を互いに接続する第１のイコライズ回路（センスアンプ列ＳＡＲ０、ＳＡＲ１内のプリチャージ回路ＰＣ１）と、第２のビット線対のうちの一方のビット線の他端と第１のビット線対のうちのいずれか一方のビット線の一端とを接続する第２のイコライズ回路（センスアンプ列ＳＡＲ１内のＢＬＢ０側、センスアンプ列ＳＡＲ０内のＢＬＢ５側のプリチャージ回路ＰＣ２）と、を備えることを特徴とする半導体記憶装置である。

これにより、本発明は、オープンビット線型のメモリセル部を備える半導体記憶装置において、選択されたワード線が属するメモリセルマット（メモリセルマット列ＭＡＴ１）内の其々のビット線を、該メモリセルマットに隣接して配置されたセンスアンプ列（センスアンプ列ＳＡＲ１、ＳＡＲ２）に属するプリチャージ回路（プリチャージ回路ＰＣ１及びＰＣ２）により、センスアンプの近端及び遠端の両方からプリチャージすることで、ビット線のプリチャージ時間を短縮できるものである。
さらに、本発明の半導体記憶装置は、プリチャージ時に、前記メモリセルマットに対し、前記メモリセルマットに属するビット線と、前記メモリセルマットと其々上記センスアンプ列を挟んで隣接している２つの隣接メモリセルマット（メモリセルマット列ＭＡＴ０、ＭＡＴ２）に属する全てのビット線とが、プリチャージ回路（プリチャージ回路ＰＣ１及びＰＣ２）を介して接続される。そのため、ビット線対間でのプリチャージ時のビット線の電位のバラツキを効果的に抑制することができ、プリチャージ時間を短縮してサイクル時間の高速化を実現することができる。

図５に示すように、ビット線対の遠端にプリチャージ回路ＰＣ２を設けていない半導体記憶装置においては、ビット線波形は破線で示すように、ビット線の近端がプリチャージ回路により短絡され、ビット線対の近端部が同電位となり、その後、ビット線対の遠端がイコライズされ、最終的に時刻ｔ５においてビット線対が同電位となる。これに対し、本発明の半導体装置においては、プリチャージ回路ＰＣ２を設けることで、ビット線の遠端及び近端部において、ビット線対の電位が同電位となる時刻に差が生じない。また、ビット線はプリチャージ回路ＰＣ１及びＰＣ２により、活性化マットの活性化期間においてはプリチャージ電位レベルＶＰＲＥに電位固定されている非活性化メモリセルマットのビット線とも接続されるため、ビット線の遠端及び近端がイコライズされてプリチャージ電位レベルＶＰＲＥとなるまでの時間も、プリチャージ回路ＰＣ２を設けていない半導体記憶装置に比べて短縮されている。すなわち、第１の実施形態における半導体記憶装置においては、遠端及び近端の時間差が短縮されるとともに、プリチャージ完了までの時間も短縮され、実線で示すように、時刻ｔ５に先立つ時刻ｔ４においてプリチャージ動作が完了する。

なお、図６に示すように、図４の第２のプリチャージ回路ＰＣ２に代えて、第３のプリチャージ回路ＰＣ３を配置する構成としてもよい。
第２のプリチャージ回路ＰＣ３は、図４に示した第２のプリチャージ回路ＰＣ２と相違し、ビット線対間の電位をイコライズするＮチャネル型ＭＯＣトランジスタＮ４を有さない。しかし、上述の様に、Ｎチャネル型ＭＯＳトランジスタＮ５及びＮ６は、ビット線のプリチャージ時において、第２のプリチャージ信号ＰＲＥＦ３がＨレベルになると、ビット線ＢＬＢ０の遠端及びビット線ＢＬＢ５の遠端をイコライズするとともに、プリチャージ電位レベルＶＰＲＥへプリチャージする。すなわち、上述の効果を維持しつつ、第３のプリチャージ回路ＰＣ３を用いることにより、第２のプリチャージ回路ＰＣ２を用いる場合に比べて、構成素子数を少なくできるので、半導体記憶装置のレイアウト面積を縮小することができる効果がある。

以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、図７に示すように、図４の第１のプリチャージ回路ＰＣ１及び第２のプリチャージ回路ＰＣ２に代えて、第１のプリチャージ回路ＰＣ１ａ及び第２のプリチャージ回路ＰＣ２ａを配置し、時系列制御する構成としてもよい。この場合、図７に示すように、センスアンプ列ＳＡＲ１に属する第１及び第２のプリチャージ回路を例にとると、プリチャージ回路を構成するトランジスタは、図４におけるトランジスタと同じく、Ｎチャネル型ＭＯＳトランジスタＮ１〜Ｎ３、Ｎ４〜Ｎ６で構成される。そして、第１のプリチャージ回路ＰＣ１ａにおいては、ビット線を短絡させるＮチャネル型ＭＯＳトランジスタＮ１のゲート入力を図４と同じく、ＰＲＥ１とする。一方、ビット線を短絡し、かつ、ビット線電位をプリチャージ電位レベルＶＰＲＥとするＮチャネル型ＭＯＳトランジスタＮ２及びＮ３のゲート入力は、ＰＲＥ１ａとする。また、第２のプリチャージ回路ＰＣ２ａにおいては、隣接するビット線を近端と遠端で短絡させるＮチャネル型ＭＯＳトランジスタＮ４のゲート入力を図４と同じく、ＰＲＥＦ３またはＰＲＥＦ４とする。一方、隣接するビット線を近端と遠端で短絡し、かつ、ビット線電位をプリチャージ電位レベルＶＰＲＥとするＮチャネル型ＭＯＳトランジスタＮ５及びＮ６のゲート入力は、ＰＲＥＦ３ａまたはＰＲＥＦ４ａとする。

ここで、第１のプリチャージ回路ＰＣ１ａ及び第２のプリチャージ回路ＰＣ２ａは、図８のタイミングチャートで示すタイミングで、プリチャージ制御回路ＰＤｉａからプリチャージ信号が入力される。プリチャージ回路を活性化状態から非活性化状態とするタイミングは、図４と同様、ワード線選択前の時刻ｔ１である。一方、時刻ｔ３のプリチャージ開始において、最初に活性化されるトランジスタは、上記Ｎチャネル型ＭＯＳトランジスタＮ１及びＮ４であり、ビット線対間、或いはビット線と隣接ビット線を短絡させる。この時、短絡させるビット線（メモリセルマット列ＭＡＴ１、隣接するメモリセルマット列ＭＡＴ０及びＭＡＴ２内のビット線）は、プリチャージ電位レベルＶＰＲＥを供給する電源線とは接続されず、続く時刻ｔ４において、上記Ｎチャネル型ＭＯＳトランジスタＮ２〜Ｎ３及びＮ５〜Ｎ６により接続されることとなる。

つまり、図８に示すように、プリチャージ制御回路ＰＤｉａは、プリチャージ信号ＰＲＥｉａとＰＲＥＦｉａを、時刻ｔ４までＨレベルと変化させない。すなわち、時刻ｔ３〜ｔ４の期間、実線で示すように、ＶＰＲＥを供給する電源回路の供給電流Ｉｃは流れない。プリチャージ回路ＰＣ１ａ及びＰＣ２ａが、ビット線の電位をプリチャージ電位レベルＶＰＲＥまで変化させる時間は、図中時刻ｔ４〜ｔ６となり、電源回路は、時刻ｔ４〜ｔ６に実線で示す供給電流Ｉｃを消費する。例えば、半導体記憶装置のプリチャージ動作時にリセット動作する周辺回路（制御回路１３、データ入出力回路１６等）やセンスアンプ駆動回路と、上記電源回路との間で、動作電源電圧が供給される電源供給線を共有する場合、電源回路の動作開始時刻を後ろにずらせることで、電源回路の供給電流Ｉｃは、破線から実線のようになる。これにより、周辺回路等と電源回路がほぼ同時に動作することによる電源供給線の電圧降下（電圧ドロップ）を緩和できる。また、プリチャージ制御回路ＰＤｉが、プリチャージ回路ＰＣ１ａ及びＰＣ２ａのＮチャネル型ＭＯＳトランジスタのゲート、及びプリチャージ信号配線を駆動する動作開始時刻も後ろにずれるので、プリチャージ制御回路ＰＤｉの動作電源電圧が供給される動作電源配線を、上記電源供給線と共用する場合、電源供給線の電圧降下を抑制することができる。

本実施形態の場合、ビット線の電位がプリチャージ電位レベルＶＰＲＥまで復帰する時刻は、第１の実施形態に比べ、若干遅くなる。しかし、本発明の要旨であるビット線対間の電位をビット線の遠近端において、等しくするという効果は、プリチャージ制御回路ＰＤｉが、プリチャージ信号ＰＲＥｉとＰＲＥＦｉを、時刻ｔ３においてＨレベルとすることで達成できる。
なお、ビット線の電位をＶＰＲＥまで早く戻すため、プリチャージ信号ＰＲＥｉａとＰＲＥＦｉａの動作電位（電源電位レベルＶｃ）を、電位Ｖｃａ（Ｖｃａ＞Ｖｃ）まで昇圧することで、プリチャージ回路のイコライズ速度を上げてもよい。あるいは、上述の通り、ビット線の遠近端におけるイコライズは出来るため、次のサイクルでのセンスアンプ活性化時のビット線対間に差電位が生じることはない。そのため、プリチャージ信号ＰＲＥｉａとＰＲＥＦｉａの動作電位（電源電位レベルＶｃ）を、Ｖｃｂ（Ｖｃｂ＜Ｖｃ）まで降圧して、プリチャージ制御回路ＰＤｉの消費電流を抑えることとしてもよい。

１０…半導体記憶装置、１１…コマンド端子、１２…コマンドデコーダ、１３…制御回路、１４…アドレス端子、１５…メモリセル部、１６…データ入出力回路、１７…データ端子、２１…メモリセルアレイ、２２…行デコーダ、２３…列デコーダ、ＭＡＴ，ＭＡＴｉ，ＭＡＴ０，ＭＡＴ１，ＭＡＴ２…メモリセルマット列、ＳＡＲ，ＳＡＲｉ，ＳＡＲ０，ＳＡＲ１，ＳＡＲ２…センスアンプ列、ＰＤ，ＰＤｉ，ＰＤｉａ，ＰＤ０，ＰＤ１，ＰＤ２…プリチャージ制御回路、ＷＬ，ＷＬ１…ワード線、ＢＬ，ＢＬＴ，ＢＬＢ，ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１，ＢＬＴ２，ＢＬＢ２，ＢＬＴ３，ＢＬＢ３，ＢＬＴ４，ＢＬＢ４，ＢＬＴ５，ＢＬＢ５，ＢＬＴ６，ＢＬＢ６…ビット線、ＤＢＬ…ダミービット線、ＰＣ１，ＰＣ１ａ，ＰＣ２，ＰＣ２ａ，ＰＣ３…プリチャージ回路、Ｖｃ…電源電位レベル、ＶＰＲＥ…プリチャージ電位レベル、ＶＨ…昇圧電位レベル、ＰＲＥ０，ＰＲＥ１，ＰＲＥ２，ＰＲＥｉ，ＰＲＥｉａ，ＰＲＥＦ１，ＰＲＥＦ２，ＰＲＥＦ３，ＰＲＥＦ４，ＰＲＥＦ５，ＰＲＥＦ６，ＰＲＥＦ，ＰＲＥＦｉａ，ＰＲＥＦｊ…プリチャージ信号

Claims (6)

1. 第１及び第２の増幅器と、
   前記第１の増幅器の入力端を一端として互いに逆方向に他端へと延在する第１のビット線対と、
   前記第２の増幅器の入力端を一端として互いに逆方向に他端へと延在する第２のビット線対と、
   前記第１のビット線対の一端を互いに接続する第１のイコライズ回路と、
   前記第２のビット線対のうちの一方のビット線の他端と前記第１のビット線対のうちのいずれか一方のビット線の一端とを接続する第２のイコライズ回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記第１の増幅器への入力端を一端として、それぞれ逆方向に他端へと延在する第１のビット線及び第２のビット線と、
   前記第２の増幅器への入力端を一端として、それぞれ逆方向に他端へと延在する第３のビット線及び第４のビット線と、
   前記第１のビット線の一端と前記第２のビット線の一端と、前記第３のビット線の一端と前記第４のビット線の一端と、をそれぞれ互いに接続する前記第１のイコライズ回路と、
   前記第１のビット線の一端と前記第３のビット線の他端と、前記第１のビット線の他端と前記第３のビット線の一端と、を互いに接続する前記第２のイコライズ回路と、を備え、
   前記第１のビット線の一端と前記第３のビット線の他端、前記第１のビット線の他端と前記第３のビット線の一端とは、それぞれ隣接し、かつ、前記第１のビット線と前記第３のビット線はほぼ平行に配置されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１のイコライズ回路は、前記第１のビット線の一端と前記第２のビット線の一端と、を互いに接続し、ビット線電位を予め設定されたビット線プリチャージ電位とする第１のビット線対イコライズ回路と、
   前記第３のビット線の一端と前記第４のビット線の一端と、を互いに接続し、ビット線電位を前記ビット線プリチャージ電位とする第２のビット線対イコライズ回路と、を有し、
   前記第２のイコライズ回路は、前記第１のビット線の一端と前記第３のビット線の他端と、を互いに接続し、ビット線電位を前記ビット線プリチャージ電位とする第１のビット線イコライズ回路と、
   前記第１のビット線の他端と前記第３のビット線の一端と、を互いに接続し、ビット線電位を前記ビット線プリチャージ電位とする第２のビット線イコライズ回路と、を有し、
   前記第１のビット線対イコライズ回路及び前記第１のビット線イコライズ回路各々のイコライズ活性化信号を発生する第１のプリチャージ制御回路と、
   前記第２のビット線対イコライズ回路及び前記第２のビット線イコライズ回路各々のイコライズ活性化信号を発生する第２のプリチャージ制御回路と、を備え、
   ビット線プリチャージの際、
   前記第１のプリチャージ制御回路は、
   前記第１のビット線対イコライズ回路を活性化して、前記第１のビット線及び前記第２のビット線を前記ビット線プリチャージ電位とし、
   前記第１のビット線イコライズ回路を活性化して、前記第１のビット線及び前記第３のビット線を前記ビット線プリチャージ電位とし、
   前記第２のプリチャージ制御回路は、
   前記第２のビット線対イコライズ回路を活性化して、前記第３のビット線及び前記第４のビット線を前記ビット線プリチャージ電位とし、
   前記第２のビット線イコライズ回路を活性化して、前記第３のビット線及び前記第１のビット線を前記ビット線プリチャージ電位とすることを特徴とする請求項２記載の半導体記憶装置。
4. 前記第１のイコライズ回路は、前記第１のビット線の一端と前記第２のビット線の一端と、を互いに接続し、ビット線電位を予め設定されたビット線プリチャージ電位とする第１のビット線対イコライズ回路と、
   前記第３のビット線の一端と前記第４のビット線の一端と、を互いに接続し、ビット線電位を前記ビット線プリチャージ電位とする第２のビット線対イコライズ回路と、を有し、
   前記第２のイコライズ回路は、前記第１のビット線の一端と前記第３のビット線の他端と、を互いに接続し、ビット線電位を同電位とする第１のビット線イコライズ回路と、
   前記第１のビット線の他端と前記第３のビット線の一端と、を互いに接続し、ビット線電位を同電位とする第２のビット線イコライズ回路と、を有し、
   前記第１のビット線対イコライズ回路及び前記第１のビット線イコライズ回路各々のイコライズ活性化信号を発生する第１のプリチャージ制御回路と、
   前記第２のビット線対イコライズ回路及び前記第２のビット線イコライズ回路各々のイコライズ活性化信号を発生する第２のプリチャージ制御回路と、を備え、
   ビット線プリチャージの際、
   前記第１のプリチャージ制御回路は、
   前記第１のビット線対イコライズ回路を活性化して、前記第１のビット線及び前記第２のビット線を前記ビット線プリチャージ電位とし、
   前記第１のビット線イコライズ回路を活性化して、前記第１のビット線及び前記第３のビット線を同電位とし、
   前記第２のプリチャージ制御回路は、
   前記第２のビット線対イコライズ回路を活性化して、前記第３のビット線及び前記第４のビット線を前記ビット線プリチャージ電位とし、
   前記第２のビット線イコライズ回路を活性化して、前記第３のビット線及び前記第１のビット線を同電位とすることを特徴とする請求項２記載の半導体記憶装置。
5. 前記第１のイコライズ回路は、前記第１のビット線の一端と前記第２のビット線の一端と、を互いに接続し、ビット線電位を予め設定されたビット線プリチャージ電位とする第１のビット線対イコライズ回路と、
   前記第１のビット線の一端と前記第２のビット線の一端と、を互いに接続し、ビット線電位を同電位とする第３のビット線対イコライズ回路と、
   前記第３のビット線の一端と前記第４のビット線の一端と、を互いに接続し、ビット線電位を前記ビット線プリチャージ電位とする第２のビット線対イコライズ回路と、
   前記第３のビット線の一端と前記第４のビット線の一端と、を互いに接続し、ビット線電位を同電位とする第４のビット線対イコライズ回路と、を有し、
   前記第２のイコライズ回路は、前記第１のビット線の一端と前記第３のビット線の他端と、を互いに接続し、ビット線電位を前記ビット線プリチャージ電位とする第１のビット線イコライズ回路と、
   前記第１のビット線の一端と前記第３のビット線の他端と、を互いに接続し、ビット線電位を同電位とする第３のビット線イコライズ回路と、
   前記第１のビット線の他端と前記第３のビット線の一端と、を互いに接続し、ビット線電位を前記ビット線プリチャージ電位とする第２のビット線イコライズ回路と、
   前記第１のビット線の他端と前記第３のビット線の一端と、を互いに接続し、ビット線電位を同電位とする第４のビット線イコライズ回路と、を有し、
   前記第１のビット線対イコライズ回路及び前記第１のビット線イコライズ回路を活性化する第１のイコライズ活性化信号を発生し、前記第３のビット線対イコライズ回路及び前記第３のビット線イコライズ回路を活性化する第３のイコライズ活性化信号を発生する第１のプリチャージ制御回路と、
   前記第２のビット線対イコライズ回路及び前記第２のビット線イコライズ回路を活性化する第２のイコライズ活性化信号を発生し、前記第４のビット線対イコライズ回路及び前記第４のビット線イコライズ回路を活性化する第４のイコライズ活性化信号を発生する第２のプリチャージ制御回路と、を備え、
   ビット線プリチャージの際、
   前記第１のプリチャージ制御回路は、前記第１のイコライズ活性化信号を発生し、前記第１のビット線、前記第２のビット線及び前記第３のビット線を同電位とし、
   前記第２のプリチャージ制御回路は、前記第２のイコライズ活性化信号を発生し、前記第３のビット線、前記第４のビット線及び前記第１のビット線を同電位とし、
   その後、
   前記第１のプリチャージ制御回路は、前記第３のイコライズ活性化信号を発生し、前記第１のビット線、前記第２のビット線及び前記第３のビット線を前記ビット線プリチャージ電位とし、
   前記第２のプリチャージ制御回路は、前記第４のイコライズ活性化信号を発生し、前記前記第３のビット線、前記第４のビット線及び前記第１のビット線を前記ビット線プリチャージ電位とすることを特徴とする請求項２記載の半導体記憶装置。
6. 複数のメモリセルから構成されるメモリセルマットと、
   前記メモリセルを選択する複数のワード線と、
   外部から入力されるアドレス信号に基づき、このアドレスが指定するメモリセルが接続された前記ワード線を活性化させるワード線駆動回路と、
   活性化されたワード線により選択された前記メモリセルに記憶されているデータが電位変化として読み出される、このメモリセルに接続された複数のビット線と、
   前記ビット線のうちワード線方向に奇数番目のビット線と、前記メモリセルマットに隣接する第２のメモリセルマット内のビット線とからなる第１のビット線対の電位差を増幅して、選択されたメモリセルのデータを出力する第１の増幅器と、
   前記ビット線のうちワード線方向に偶数番目のビット線と、前記メモリセルマットに隣接する、前記第２のメモリセルマットとは反対側の第３のメモリセルマット内のビット線とからなる第２のビット線対の電位差を増幅して、選択されたメモリセルのデータを出力する第２の増幅器と、
   前記第１のビット線対を形成する各ビット線の一端に接続され、各ビット線の電位をイコライズする第１のビット線対イコライズ回路と、
   前記第２のビット線対を形成する各ビット線の一端に接続され、各ビット線の電位をイコライズする第２のビット線対イコライズ回路と、
   前記奇数番目のビット線の一端と、前記偶数番目のビット線の他端とに接続され、各ビット線の電位をイコライズする第１のビット線イコライズ回路と、
   前記偶数番目のビット線の一端と、前記奇数番目のビット線の他端とに接続され、各ビット線の電位をイコライズする第２のビット線イコライズ回路と、を備え、
   前記第１のビット線対イコライズ回路、前記第２のビット線対イコライズ回路、前記第１のビット線イコライズ回路及び前記第２のビット線イコライズ回路は、前記ワード線の非活性化期間においてイコライズ動作をすることを特徴とする半導体記憶装置。

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