JPS61126683A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ビット線をプリチャージし、その電位変動
により情報を読み出す半導体メモリ装置に関する。

〔発明の技術的背景〕

一般に、この種の半導体メモリ装置は、例えば第７図に
示すよう忙構成されている。ここでは、ビット線のプリ
チャージにのみ着目して示しており、図において、ＱＩ
ＩＱ２はプリチャージ信号φＰＲで導通制御されるプリ
チャージ用トランジスタ、ＭＣ１，ＭＣ２，・・・はメ
モリセル、ＢＬ、ＢＬはビット線、ＷＬ、　、　ＷＬ、
、　、・・・は上記メモリセルＭｅ、　、　ＭＣ，、・
・・を選択するワード線である。

上記のような構成において、メモリセルＭＣ，。

ＭＣ，、・・・からの情報読み出し時には、プリチャ−
ジ信号φ、Ｒを”Ｌルベルに設定してトランジスタＱ＋
、Ｑｔをオン状態とし、ビット線ＢＬ。

ＢＬを′Ｈルベルにプリチャージする。次に、ワード線
ＷＬ、、ＷＬ、ｌ・・・によってメモリセルＭＣ，、Ｍ
Ｃ，＊・・・を選択することにより、ビット線ＢＬある
いはＢＬを記憶情報に応じてディスチャージする。そし
て、上記ビット線ＢＬ、ＢＬに生じた電位差を図示しな
いセンスアンプによりて増幅することにより、選択した
メモリセルの記憶情報を得る。

〔背景技術の問題点〕

ところで、上記ビット線ＢＬ、ＢＬＫは、配線抵抗、配
線容量、およびメモリセルとの接合容量等が存在するた
め、プリチャージ用のトランジスタＱ＋、Ｑｔに近いと
ころではプリチャージが早いが、遠くなるにしたがって
所定のレベルに上昇するのが遅くなる。このため、プリ
チャージ時間を充分長く設定してプリチャージを行なっ
ている。また、プリチャージが完全に行なわれず、ビッ
ト線ＢＬ、ＢＬのレベルが均一でないままでメモリセル
から情報が読み出されると、前サイクルのラッチデータ
と読み出したメモリセルの記憶情報が異なっている場合
には、ビット線ＢＬ、ＢＬのレベルを反転させなければ
ならず、読み出し時間が長くなる。

上述したプリチャージの遅れは、メモリ装置の大容量化
、高集積化に伴なって大きくなる傾向にあり、高速化の
阻げとなる。

〔発明の目的〕

この発明は上記のような事情に鑑みてなされメモリ装置
を提供することである。

〔発明の概要〕

すなわち、この発明においては、上記の目的を達成する
ために、ビット線のプリチャージを複数の電流路によっ
て行なうようにしたもので、ビット線のほぼ中央にプリ
チャージ用のトランジスタを設けている。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。第１図におけるビット線ＢＬ。

ＢＬのほぼ中央部と電源ＶＤＤ間にはそれぞれ、プリチ
ャージ用のトランジスタＱ３．Ｑ４が接続され、これら
トランジスタＱｓ、Ｑ＋はプリチャー信号φＰＨによっ
て導通制御される。

このような構成によれば、プリチャージ用のトランジス
タＱ３．Ｑ４から、ビット線ＢＬ　、　ＢＬの両端部に
接続されるメモリセルＭＣ１，ＭＣｎまでの距離を短く
できる。従って、配線抵抗および配線容量の影響を小さ
くでき、プリチャージの高速化が図れる。

第２図は、この発明の他の実施例を示すもので、ビット
線ＢＬ、ＢＬの両端にプリチャージ用のトランジスタＱ
ｓ　、　Ｑａ　、Ｑ？　　およびＱ、を設け、これらト
ランジスタＱｓ、Ｑａ、ＱｙおよびＱ、をプリチャージ
信号φＰＲで導通制御するようにしたものである。この
ような構成においても上記実施例と同様な効果が得られ
る。

第３図は、さらにこの発明の他の実施例を示すもので、
所定数のメモリセル毎にプリチャージ用のトランジスタ
Ｑ、〜Ｑ＋４　　を設け、これらトランジスタＱ９〜Ｑ
　１４をプリチャージ信号φＰＲで導通制御するように
している。このような構成においても上記各実権例と同
様な効果が得られるのけもちろんであり、特に大容量の
メモリ装置に好適である。

第４図ないし第６図はそれぞれ、上記第１図ないし第３
図に示した回路におけるプリチャージ用のトランジスタ
Ｑ、〜Ｑ　１４を逆導電型のもので構成し、プリチャー
ジ信号φＰＲを逆相の信号φＰＩＩにし７たものである
。このような構成においても上記各実権例と同様な効果
が得られるのは言うまでもない。

〔発明の効果〕

以上説明したようにこの発明によれば、プリチャージに
よる遅れを低減し７、高速化が図れる単導体メモリ装置
が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体メモリ装置
を説明するための図、第２図ないし７第６図はそれぞれ
この発明の他の実施例を説明する丸めの図、第７図は従
来の半導体メモリ装置を説明するための図である。 ＢＬ、ＢＬ・・・ビット線、ＷＬ１〜Ｗ　Ｌ　ｎ・・・
ワード線、ＭＣ１〜Ｍ　Ｃｎ・・・メモリセル、Ｑ３〜
Ｑ＋４　・・・プリチャージ用トランジスタ、φＰＲ、
φＰＲ・・・プリチャージ信号、■ＤＤ・・・電源。 出願人代理人　　弁理士　鈴　江　武　産業１図　　　
　　　第２図 第３図

Claims (4)

【特許請求の範囲】
1. （１）プリチャージしたビット線の電位をメモリセルの
   記憶情報に応じてディスチャージし、情報を読み出す半
   導体メモリ装置において、複数の電流路でビット線のプ
   リチャージを行なうプリチャージ手段を設けたことを特
   徴とする半導体メモリ装置。
2. （２）前記プリチャージ手段は、ビット線のほぼ中央部
   に設けられプリチャージ信号で導通制御されるトランジ
   スタから成ることを特徴とする特許請求の範囲第１項記
   載の半導体メモリ装置。
3. （３）前記プリチャージ手段は、ビット線の両端に設け
   られプリチャージ信号で導通制御されるトランジスタか
   ら成ることを特徴とする特許請求の範囲第１項記載の半
   導体メモリ装置。
4. （４）前記プリチャージ手段は、メモリセル毎または所
   定数のメモリセル毎に設けられプリチャージ信号で導通
   制御されるトランジスタから成ることを特徴とする特許
   請求の範囲第１項記載の半導体メモリ装置。