JP2000200890A - 半導体ｍｏｓ／バイポ―ラ複合トランジスタおよびこれを利用した半導体メモリ素子 - Google Patents
半導体ｍｏｓ／バイポ―ラ複合トランジスタおよびこれを利用した半導体メモリ素子Info
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- composite transistor
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- gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/121—BJTs having built-in components
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- Dram (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 キャパシタンス型回路素子に連結される時に
応答速度の早い半導体トランジスタを提供し、また、高
速で感知増幅を行なうことのできる半導体メモリ素子の
センス・アンプを提供する。 【解決手段】 本発明はＭＯＳトランジスタと寄生横型
バイポーラ（PARASITICLATERAL BIPOLAR）トランジスタ
が並列連結された構造を有するＭＯＳ／バイポーラ複合
トランジスタにおいて、第１導電型の半導体基板と、上
記半導体基板に所定の間隔を持って形成された二つの第
２導電型の活性領域と、上記半導体基板上に形成された
ゲート絶縁層と、上記ゲート絶縁層上に形成されて上記
半導体基板に電気的に連結されるゲート電極とを含ん
で、第１導電型のチャンネルが上記ゲート絶縁層下部に
上記活性領域の間に形成されてＭＯＳトランジスタを形
成すると共に、上記第１導電型の半導体基板と上記第２
導電型の活性領域により寄生横型バイポーラ・トランジ
スタが形成される。
応答速度の早い半導体トランジスタを提供し、また、高
速で感知増幅を行なうことのできる半導体メモリ素子の
センス・アンプを提供する。 【解決手段】 本発明はＭＯＳトランジスタと寄生横型
バイポーラ（PARASITICLATERAL BIPOLAR）トランジスタ
が並列連結された構造を有するＭＯＳ／バイポーラ複合
トランジスタにおいて、第１導電型の半導体基板と、上
記半導体基板に所定の間隔を持って形成された二つの第
２導電型の活性領域と、上記半導体基板上に形成された
ゲート絶縁層と、上記ゲート絶縁層上に形成されて上記
半導体基板に電気的に連結されるゲート電極とを含ん
で、第１導電型のチャンネルが上記ゲート絶縁層下部に
上記活性領域の間に形成されてＭＯＳトランジスタを形
成すると共に、上記第１導電型の半導体基板と上記第２
導電型の活性領域により寄生横型バイポーラ・トランジ
スタが形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子に関し、
特に高速で動作できる半導体ＭＯＳ／バイポーラ複合ト
ランジスタおよびこれを利用した半導体メモリ素子のセ
ンス・アンプに関するものである。
特に高速で動作できる半導体ＭＯＳ／バイポーラ複合ト
ランジスタおよびこれを利用した半導体メモリ素子のセ
ンス・アンプに関するものである。
【０００２】
【従来の技術】図９は従来の電圧感知式センス・アンプ
を示す回路図であり、図１０は図９の電圧感知式センス
・アンプの動作特性を示す波形図である。周知の通り、
電圧感知式センス・アンプはビット・ラインＢＬおよび
ビット・ラインバー／ＢＬの間の小さな電位差を感知し
てディジタル値に変換する。図９のように、従来の電圧
感知式センス・アンプはＰＭＯＳトランジスタＰ０、Ｐ
１、ＮＭＯＳトランジスタＮ０、Ｎ１、およびＣＭＯＳ
インバータがクロス・カップルされた正帰還（positive
feedback）構造をなすラッチ回路を含む。
を示す回路図であり、図１０は図９の電圧感知式センス
・アンプの動作特性を示す波形図である。周知の通り、
電圧感知式センス・アンプはビット・ラインＢＬおよび
ビット・ラインバー／ＢＬの間の小さな電位差を感知し
てディジタル値に変換する。図９のように、従来の電圧
感知式センス・アンプはＰＭＯＳトランジスタＰ０、Ｐ
１、ＮＭＯＳトランジスタＮ０、Ｎ１、およびＣＭＯＳ
インバータがクロス・カップルされた正帰還（positive
feedback）構造をなすラッチ回路を含む。
【０００３】図９および図１０を参照し、従来の電圧感
知式センス・アンプの動作を説明する。
知式センス・アンプの動作を説明する。
【０００４】まず、プレチャージ信号ＰＲＥが“ハイ”
レベルであるとＮＭＯＳトランジスタＮ２がターンオン
されて第１出力ＶＯ＋および第２出力ＶＯ−が所定のレ
ベルに等化される。ここで等化されるレベルはＰＭＯＳ
トランジスタＰ０、Ｐ１およびＮＭＯＳトランジスタＮ
０、Ｎ１のチャンネル長さ、チャンネル幅等素子の媒介
変数（parameter）によって決定され、電源電圧のおお
よそ半分程度となる。
レベルであるとＮＭＯＳトランジスタＮ２がターンオン
されて第１出力ＶＯ＋および第２出力ＶＯ−が所定のレ
ベルに等化される。ここで等化されるレベルはＰＭＯＳ
トランジスタＰ０、Ｐ１およびＮＭＯＳトランジスタＮ
０、Ｎ１のチャンネル長さ、チャンネル幅等素子の媒介
変数（parameter）によって決定され、電源電圧のおお
よそ半分程度となる。
【０００５】次に、ワードラインＷＬの電圧が電源電圧
としきい電圧との和に該当する電圧に昇圧され、セルト
ランジスタが選択的にターンオンされて特定メモリセル
がアクセスされる。選択されたメモリセルのデータがビ
ット・ラインＢＬおよび反転ビット・ライン／ＢＬに伝
達される。同時に、プレチャージ信号ＰＲＥが“ロー”
レベルになってセンス・アンプが動作を開始する。
としきい電圧との和に該当する電圧に昇圧され、セルト
ランジスタが選択的にターンオンされて特定メモリセル
がアクセスされる。選択されたメモリセルのデータがビ
ット・ラインＢＬおよび反転ビット・ライン／ＢＬに伝
達される。同時に、プレチャージ信号ＰＲＥが“ロー”
レベルになってセンス・アンプが動作を開始する。
【０００６】図９でＰＬＡＴはＰＭＯＳトランジスタ側
に連結され、定常的に電源電圧が印加され、ＮＬＡＴは
ＮＭＯＳトランジスタ側に連結され、定常的に接地レベ
ルが印加される。
に連結され、定常的に電源電圧が印加され、ＮＬＡＴは
ＮＭＯＳトランジスタ側に連結され、定常的に接地レベ
ルが印加される。
【０００７】図１０は特に“ハイ”レベルデータが感知
された場合を示すもので、ビット・ラインＢＬおよび反
転ビット・ライン／ＢＬのデータによる電圧が展開され
て、その後、センス・アンプの第１出力ＶＯ＋および第
２出力ＶＯ−が変化することを示している。図面から分
かるように、プレチャージ信号ＰＲＥが“ロー”レベル
になった後にも略３．２ｎｓ程度が遅延された後、第１
出力ＶＯ＋および第２出力ＶＯ−が十分展開することが
分かる。このような遅延によってメモリ動作速度が低下
される問題点がある。
された場合を示すもので、ビット・ラインＢＬおよび反
転ビット・ライン／ＢＬのデータによる電圧が展開され
て、その後、センス・アンプの第１出力ＶＯ＋および第
２出力ＶＯ−が変化することを示している。図面から分
かるように、プレチャージ信号ＰＲＥが“ロー”レベル
になった後にも略３．２ｎｓ程度が遅延された後、第１
出力ＶＯ＋および第２出力ＶＯ−が十分展開することが
分かる。このような遅延によってメモリ動作速度が低下
される問題点がある。
【０００８】すなわち、電圧感知式センス・アンプはビ
ット・ラインと反転ビット・ラインの容量性負荷（capa
citive load）に依存するためＲＣ時定数（time consta
nt）によってキャパシタに電荷が完全に充電される時ま
で遅延されるため、その分アクセス時間が遅くなる問題
点がある。
ット・ラインと反転ビット・ラインの容量性負荷（capa
citive load）に依存するためＲＣ時定数（time consta
nt）によってキャパシタに電荷が完全に充電される時ま
で遅延されるため、その分アクセス時間が遅くなる問題
点がある。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
目的はキャパシタンス型回路素子に連結される時に応答
速度の速い半導体トランジスタを提供し、また、高速で
感知増幅を行なうことのできる半導体メモリ素子のセン
ス・アンプを提供することにある。
目的はキャパシタンス型回路素子に連結される時に応答
速度の速い半導体トランジスタを提供し、また、高速で
感知増幅を行なうことのできる半導体メモリ素子のセン
ス・アンプを提供することにある。
【００１０】
【課題を解決するための手段】上記本発明の目的を達成
するために、ＭＯＳトランジスタと寄生水平バイポーラ
（PARASITIC LATERL BIPOLAR）トランジスタが並列連結
された構造を有するＭＯＳ／バイポーラ複合トランジス
タにおいて、第１導電型の半導体基板と、前記半導体基
板に所定の間隔を持って形成された二つの第２導電型の
活性領域と、前記半導体基板上に形成されたゲート絶縁
層と、前記ゲート絶縁層上に形成されて前記半導体基板
に電気的に連結されるゲート電極とを含んで、第１導電
型のチャンネルが前記ゲート絶縁層下部に前記活性領域
の間に形成されてＭＯＳトランジスタを形成すると共
に、前記第１導電型の半導体基板と前記第２導電型の活
性領域とによって寄生水平バイポーラ・トランジスタが
形成されることを特徴とする。
するために、ＭＯＳトランジスタと寄生水平バイポーラ
（PARASITIC LATERL BIPOLAR）トランジスタが並列連結
された構造を有するＭＯＳ／バイポーラ複合トランジス
タにおいて、第１導電型の半導体基板と、前記半導体基
板に所定の間隔を持って形成された二つの第２導電型の
活性領域と、前記半導体基板上に形成されたゲート絶縁
層と、前記ゲート絶縁層上に形成されて前記半導体基板
に電気的に連結されるゲート電極とを含んで、第１導電
型のチャンネルが前記ゲート絶縁層下部に前記活性領域
の間に形成されてＭＯＳトランジスタを形成すると共
に、前記第１導電型の半導体基板と前記第２導電型の活
性領域とによって寄生水平バイポーラ・トランジスタが
形成されることを特徴とする。
【００１１】また、複数のメモリセルでなされた半導体
メモリセル・アレイおよびメモリセル・アレイからのデ
ータ信号を感知増幅するためのセンス・アンプを含む半
導体メモリ素子において、前記センス・アンプは、前記
半導体メモリセルに連結されたビット・ラインおよび反
転ビット・ラインと、前記センス・アンプの出力が伝え
られるデータ・ラインおよび反転データ・ラインと、第
１電源にソース／エミッタが連結され、ゲート／ベース
が前記反転データ・ラインに連結されて、ドレイン／コ
レクタが前記データ・ラインに連結される第１Ｐ型ＭＯ
Ｓ／バイポーラ複合トランジスタと、前記第１電源にソ
ース／エミッタが連結され、ゲート／ベースが前記デー
タ・ラインに連結されて、ドレイン／コレクタが前記反
転データ・ラインに連結される第２Ｐ型ＭＯＳ／バイポ
ーラ複合トランジスタと、前記データ・ラインにドレイ
ン／コレクタが連結され、ゲート／ベースが前記反転デ
ータ・ラインに連結される第１Ｎ型ＭＯＳ／バイポーラ
複合トランジスタと、前記反転データ・ラインにドレイ
ン／コレクタが連結され、ゲート／ベースが前記データ
・ラインに連結される第２Ｎ型ＭＯＳ／バイポーラ複合
トランジスタと、前記第１Ｎ型ＭＯＳ／バイポーラ複合
トランジスタのソース／エミッタと第２電源との間に連
結された第１負荷と、前記第２Ｎ型ＭＯＳ／バイポーラ
複合トランジスタのソース／エミッタと前記第２電源と
の間に連結された第２負荷とを含んでなる半導体メモリ
素子のセンス・アンプを提供する。
メモリセル・アレイおよびメモリセル・アレイからのデ
ータ信号を感知増幅するためのセンス・アンプを含む半
導体メモリ素子において、前記センス・アンプは、前記
半導体メモリセルに連結されたビット・ラインおよび反
転ビット・ラインと、前記センス・アンプの出力が伝え
られるデータ・ラインおよび反転データ・ラインと、第
１電源にソース／エミッタが連結され、ゲート／ベース
が前記反転データ・ラインに連結されて、ドレイン／コ
レクタが前記データ・ラインに連結される第１Ｐ型ＭＯ
Ｓ／バイポーラ複合トランジスタと、前記第１電源にソ
ース／エミッタが連結され、ゲート／ベースが前記デー
タ・ラインに連結されて、ドレイン／コレクタが前記反
転データ・ラインに連結される第２Ｐ型ＭＯＳ／バイポ
ーラ複合トランジスタと、前記データ・ラインにドレイ
ン／コレクタが連結され、ゲート／ベースが前記反転デ
ータ・ラインに連結される第１Ｎ型ＭＯＳ／バイポーラ
複合トランジスタと、前記反転データ・ラインにドレイ
ン／コレクタが連結され、ゲート／ベースが前記データ
・ラインに連結される第２Ｎ型ＭＯＳ／バイポーラ複合
トランジスタと、前記第１Ｎ型ＭＯＳ／バイポーラ複合
トランジスタのソース／エミッタと第２電源との間に連
結された第１負荷と、前記第２Ｎ型ＭＯＳ／バイポーラ
複合トランジスタのソース／エミッタと前記第２電源と
の間に連結された第２負荷とを含んでなる半導体メモリ
素子のセンス・アンプを提供する。
【００１２】また、複数のメモリセルでなされた半導体
メモリセル・アレイおよびメモリセル・アレイからのデ
ータ信号を感知増幅するためのセンス・アンプを含む半
導体メモリ素子において、前記センス・アンプは、前記
半導体メモリセルに連結されるビット・ラインおよび反
転ビット・ラインと、入出力されるデータが載せるデー
タ・ラインおよび反転データ・ラインと、第１電源にソ
ース／エミッタが連結されて、ゲート／ベースが第２出
力ノードに連結され、ドレイン／コレクタが第１出力ノ
ードに連結される第１Ｐ型ＭＯＳ／バイポーラ複合トラ
ンジスタと、前記第１電源にソース／エミッタが連結さ
れ、ゲート／ベースが前記第１出力ノードに連結され
て、ドレイン／コレクタが前記第２出力ノードに連結さ
れる第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、
前記第１出力ノードにドレイン／コレクタが連結され、
ゲート／ベースが前記第２出力ノードに連結される第１
Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、前記第２
出力ノードにドレイン／コレクタが連結され、ゲート／
ベースが前記第１出力ノードに連結される第２Ｎ型ＭＯ
Ｓ／バイポーラ複合トランジスタと、前記第１Ｎ型ＭＯ
Ｓ／バイポーラ複合トランジスタのソース／エミッタと
第２電源との間に連結された第１負荷と、前記第２Ｎ型
ＭＯＳ／バイポーラ複合トランジスタのソース／エミッ
タと前記第２電源との間に連結された第２負荷と、前記
ビット・ラインと前記第１Ｎ型ＭＯＳ／バイポーラ複合
トランジスタのソース／エミッタの間に連結され、セン
ス・イネーブル信号に応答してターンオンされる第１選
択トランジスタと、前記反転ビット・ラインと前記第２
Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エ
ミッタとの間に連結されて、前記センス・イネーブル信
号に応答してターンオンされる第２選択トランジスタ
と、前記第１出力ノードと前記データ・ラインとの間に
連結された第１カラム選択トランジスタと、前記第２出
力ノードと前記反転データ・ラインとの間に連結された
第２カラム選択トランジスタとを含む半導体メモリ素子
のセンス・アンプを提供する。
メモリセル・アレイおよびメモリセル・アレイからのデ
ータ信号を感知増幅するためのセンス・アンプを含む半
導体メモリ素子において、前記センス・アンプは、前記
半導体メモリセルに連結されるビット・ラインおよび反
転ビット・ラインと、入出力されるデータが載せるデー
タ・ラインおよび反転データ・ラインと、第１電源にソ
ース／エミッタが連結されて、ゲート／ベースが第２出
力ノードに連結され、ドレイン／コレクタが第１出力ノ
ードに連結される第１Ｐ型ＭＯＳ／バイポーラ複合トラ
ンジスタと、前記第１電源にソース／エミッタが連結さ
れ、ゲート／ベースが前記第１出力ノードに連結され
て、ドレイン／コレクタが前記第２出力ノードに連結さ
れる第２Ｐ型ＭＯＳ／バイポーラ複合トランジスタと、
前記第１出力ノードにドレイン／コレクタが連結され、
ゲート／ベースが前記第２出力ノードに連結される第１
Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、前記第２
出力ノードにドレイン／コレクタが連結され、ゲート／
ベースが前記第１出力ノードに連結される第２Ｎ型ＭＯ
Ｓ／バイポーラ複合トランジスタと、前記第１Ｎ型ＭＯ
Ｓ／バイポーラ複合トランジスタのソース／エミッタと
第２電源との間に連結された第１負荷と、前記第２Ｎ型
ＭＯＳ／バイポーラ複合トランジスタのソース／エミッ
タと前記第２電源との間に連結された第２負荷と、前記
ビット・ラインと前記第１Ｎ型ＭＯＳ／バイポーラ複合
トランジスタのソース／エミッタの間に連結され、セン
ス・イネーブル信号に応答してターンオンされる第１選
択トランジスタと、前記反転ビット・ラインと前記第２
Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソース／エ
ミッタとの間に連結されて、前記センス・イネーブル信
号に応答してターンオンされる第２選択トランジスタ
と、前記第１出力ノードと前記データ・ラインとの間に
連結された第１カラム選択トランジスタと、前記第２出
力ノードと前記反転データ・ラインとの間に連結された
第２カラム選択トランジスタとを含む半導体メモリ素子
のセンス・アンプを提供する。
【００１３】
【発明の実施の形態】次いで、添附した図面を参照し本
発明の好ましい実施例を説明する。
発明の好ましい実施例を説明する。
【００１４】図１は本発明に係るＮ-型半導体ＭＯＳ／
バイポーラ・トランジスタ（N-typesemiconductor MOS/
BIPOLAR transistor）を示す図面である。図１を参照す
ると、Ｐ型基板１０６上に所定の間隔で形成されたＮ＋
活性領域１０２、１０４、上記Ｐ型基板１０６上に形成
されたゲート絶縁層１１０、および上記ゲート絶縁層１
１０上に形成されたゲート電極１０８で構成されてい
る。上記のような構造の半導体素子で、Ｎ型チャンネル
が上記ゲート絶縁層１１０の下の上記Ｎ＋活性領域の間
に形成される。また、上記Ｐ型基板１０６とゲート電極
１０８とが連結された構造である。ここで、図面符号Ｌ
はチャンネル長さを、図面符号Ｗはチャンネル幅を示
す。このような構造の半導体素子で、Ｎ+／Ｐ型基板／
Ｎ+構造はＮＭＯＳトランジスタだけでなく寄生水平バ
イポーラ接合トランジスタが形成される。
バイポーラ・トランジスタ（N-typesemiconductor MOS/
BIPOLAR transistor）を示す図面である。図１を参照す
ると、Ｐ型基板１０６上に所定の間隔で形成されたＮ＋
活性領域１０２、１０４、上記Ｐ型基板１０６上に形成
されたゲート絶縁層１１０、および上記ゲート絶縁層１
１０上に形成されたゲート電極１０８で構成されてい
る。上記のような構造の半導体素子で、Ｎ型チャンネル
が上記ゲート絶縁層１１０の下の上記Ｎ＋活性領域の間
に形成される。また、上記Ｐ型基板１０６とゲート電極
１０８とが連結された構造である。ここで、図面符号Ｌ
はチャンネル長さを、図面符号Ｗはチャンネル幅を示
す。このような構造の半導体素子で、Ｎ+／Ｐ型基板／
Ｎ+構造はＮＭＯＳトランジスタだけでなく寄生水平バ
イポーラ接合トランジスタが形成される。
【００１５】上記寄生水平バイポーラ接合トランジスタ
のベースは電流感知式増幅器の入力で使われることがで
きるし、このように寄生水平バイポーラ接合トランジス
タがＮＭＯＳトランジスタと並列に連結されている構造
はバイポーラ接合トランジスタを形成するために追加の
面積が必要ではないという利点がある。上記のような構
造を有する素子をＮ型ＭＯＳ／バイポーラ複合トランジ
スタと呼ぶことにする。図１で図面符号Ｇはゲート／ベ
ースを、Ｓはソース／エミッタを、Ｄはドレイン／コレ
クタを表す。
のベースは電流感知式増幅器の入力で使われることがで
きるし、このように寄生水平バイポーラ接合トランジス
タがＮＭＯＳトランジスタと並列に連結されている構造
はバイポーラ接合トランジスタを形成するために追加の
面積が必要ではないという利点がある。上記のような構
造を有する素子をＮ型ＭＯＳ／バイポーラ複合トランジ
スタと呼ぶことにする。図１で図面符号Ｇはゲート／ベ
ースを、Ｓはソース／エミッタを、Ｄはドレイン／コレ
クタを表す。
【００１６】図２は図１に示したＮ型ＭＯＳ／バイポー
ラ複合トランジスタの入力電圧に対する出力電流の特性
を示した特性図である。入力電圧ＶＧＳはゲート−ソー
ス間電圧であり、出力電流ＩＤＳはドレイン−ソース間
に流れる電流である。図面から分かるように、入力電圧
ＶＧＳが０．６Ｖ以上になると寄生水平バイポーラ接合
トランジスタが動作されて、ＮＭＯＳトランジスタによ
る電流以外に水平寄生バイポーラ接合トランジスタによ
る電流が流れることになるため、上記Ｎ型ＭＯＳ／バイ
ポーラ複合トランジスタに流れる電流は極めて大きくな
る。したがって、上記Ｎ型ＭＯＳ／バイポーラ複合トラ
ンジスタに連結される回路素子のキャパシタンス成分が
大きくても早く充電できる利点がある。図３は上記Ｎ型
ＭＯＳ／バイポーラ複合トランジスタの記号を示す。
ラ複合トランジスタの入力電圧に対する出力電流の特性
を示した特性図である。入力電圧ＶＧＳはゲート−ソー
ス間電圧であり、出力電流ＩＤＳはドレイン−ソース間
に流れる電流である。図面から分かるように、入力電圧
ＶＧＳが０．６Ｖ以上になると寄生水平バイポーラ接合
トランジスタが動作されて、ＮＭＯＳトランジスタによ
る電流以外に水平寄生バイポーラ接合トランジスタによ
る電流が流れることになるため、上記Ｎ型ＭＯＳ／バイ
ポーラ複合トランジスタに流れる電流は極めて大きくな
る。したがって、上記Ｎ型ＭＯＳ／バイポーラ複合トラ
ンジスタに連結される回路素子のキャパシタンス成分が
大きくても早く充電できる利点がある。図３は上記Ｎ型
ＭＯＳ／バイポーラ複合トランジスタの記号を示す。
【００１７】図４は本発明に係るＰ型ＭＯＳ／バイポー
ラ複合トランジスタを示す図面である。図４を参照する
と、Ｎ型基板１２６上に所定の間隔で形成されたＰ+活
性領域１２２、１２４、上記Ｎ型基板１２６上に形成さ
れたゲート絶縁層１３０、および上記ゲート絶縁層１３
０上に形成されたゲート電極１２８で構成されている。
上記のような構造の半導体素子おいて、Ｐ型チャンネル
が上記ゲート絶縁層１３０の下の上記Ｐ+活性領域の間
に形成される。また、上記Ｎ型基板１２６とゲート電極
１２８とが連結された構造である。ここで、図面符号Ｌ
はチャンネル長さを、図面符号Ｗはチャンネル幅を表
す。このような構造の半導体素子において、Ｐ+／Ｎ型
基板／Ｐ+構造はＰＭＯＳトランジスタだけでなく寄生
水平バイポーラ接合トランジスタが形成される。
ラ複合トランジスタを示す図面である。図４を参照する
と、Ｎ型基板１２６上に所定の間隔で形成されたＰ+活
性領域１２２、１２４、上記Ｎ型基板１２６上に形成さ
れたゲート絶縁層１３０、および上記ゲート絶縁層１３
０上に形成されたゲート電極１２８で構成されている。
上記のような構造の半導体素子おいて、Ｐ型チャンネル
が上記ゲート絶縁層１３０の下の上記Ｐ+活性領域の間
に形成される。また、上記Ｎ型基板１２６とゲート電極
１２８とが連結された構造である。ここで、図面符号Ｌ
はチャンネル長さを、図面符号Ｗはチャンネル幅を表
す。このような構造の半導体素子において、Ｐ+／Ｎ型
基板／Ｐ+構造はＰＭＯＳトランジスタだけでなく寄生
水平バイポーラ接合トランジスタが形成される。
【００１８】上記寄生水平バイポーラ接合トランジスタ
のベースは電流感知式増幅器の入力として使える。上記
のような構造を有する素子をＰ型ＭＯＳ／バイポーラ複
合トランジスタと呼ぶことにする。図４で図面符号Ｇは
ゲート／ベースを、Ｓはソース／エミッタを、Ｄはドレ
イン／コレクタを示す。図５は上記Ｐ型ＭＯＳ／バイポ
ーラ複合トランジスタの記号である。
のベースは電流感知式増幅器の入力として使える。上記
のような構造を有する素子をＰ型ＭＯＳ／バイポーラ複
合トランジスタと呼ぶことにする。図４で図面符号Ｇは
ゲート／ベースを、Ｓはソース／エミッタを、Ｄはドレ
イン／コレクタを示す。図５は上記Ｐ型ＭＯＳ／バイポ
ーラ複合トランジスタの記号である。
【００１９】図６はＭＯＳ／バイポーラ複合トランジス
タを使用して構成した本発明の一実施例としての半導体
メモリ素子のセンス・アンプを示す回路図である。図６
を参照すると、ビット・ラインＢＬおよびビット・ライ
ンバー／ＢＬがメモリセル・アレイ２００に連結されて
おり、Ｐ型ＭＯＳ／バイポーラ複合トランジスタ３１０
はソース／エミッタが第１電源ＰＬＡＴに連結され、ゲ
ート／ベースが反転データ・ライン／ＩＯに連結され
て、ドレイン／コレクタがデータ・ラインＩＯに連結さ
れている。Ｐ型ＭＯＳ／バイポーラ複合トランジスタ３
１２はソース／エミッタが上記第１電源ＰＬＡＴに連結
され、ゲート／ベースが上記データ・ラインＩＯに連結
され、ドレイン／コレクタが上記反転データ・ライン／
ＩＯに連結されている。
タを使用して構成した本発明の一実施例としての半導体
メモリ素子のセンス・アンプを示す回路図である。図６
を参照すると、ビット・ラインＢＬおよびビット・ライ
ンバー／ＢＬがメモリセル・アレイ２００に連結されて
おり、Ｐ型ＭＯＳ／バイポーラ複合トランジスタ３１０
はソース／エミッタが第１電源ＰＬＡＴに連結され、ゲ
ート／ベースが反転データ・ライン／ＩＯに連結され
て、ドレイン／コレクタがデータ・ラインＩＯに連結さ
れている。Ｐ型ＭＯＳ／バイポーラ複合トランジスタ３
１２はソース／エミッタが上記第１電源ＰＬＡＴに連結
され、ゲート／ベースが上記データ・ラインＩＯに連結
され、ドレイン／コレクタが上記反転データ・ライン／
ＩＯに連結されている。
【００２０】Ｎ型ＭＯＳ／バイポーラ複合トランジスタ
３１４はドレイン／コレクタが上記データ・ラインＩＯ
に連結され、ゲート／ベースが上記反転データ・ライン
／ＩＯに連結されており、Ｎ型ＭＯＳ／バイポーラ複合
トランジスタ３１６はドレイン／コレクタが上記反転デ
ータ・ライン／ＩＯに連結され、ゲート／ベースが上記
データ・ラインＩＯに連結されている。また、負荷３０
６が上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１
４のソース／エミッタおよび第２電源ＮＬＡＴの間に連
結されており、負荷３０８が上記Ｎ型ＭＯＳ／バイポー
ラ複合トランジスタ３１６のソース／エミッタおよび上
記第２電源ＮＬＡＴの間に連結されている。
３１４はドレイン／コレクタが上記データ・ラインＩＯ
に連結され、ゲート／ベースが上記反転データ・ライン
／ＩＯに連結されており、Ｎ型ＭＯＳ／バイポーラ複合
トランジスタ３１６はドレイン／コレクタが上記反転デ
ータ・ライン／ＩＯに連結され、ゲート／ベースが上記
データ・ラインＩＯに連結されている。また、負荷３０
６が上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１
４のソース／エミッタおよび第２電源ＮＬＡＴの間に連
結されており、負荷３０８が上記Ｎ型ＭＯＳ／バイポー
ラ複合トランジスタ３１６のソース／エミッタおよび上
記第２電源ＮＬＡＴの間に連結されている。
【００２１】選択用Ｎ型ＭＯＳ／バイポーラ複合トラン
ジスタ３０２は上記ビット・ラインＢＬおよび上記Ｎ型
ＭＯＳ／バイポーラ複合トランジスタの３１４間に連結
され、ゲート／ベースでセンス・イネーブル信号ＳＥを
入力される。選択用Ｎ型ＭＯＳ／バイポーラ複合トラン
ジスタ３０４は上記反転ビット・ライン／ＢＬおよび上
記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１６のソ
ース／エミッタの間に連結され、ゲート／ベースで上記
センス・イネーブル信号ＳＥを入力される。ここで、デ
ータ・ラインＩＯおよび反転データ・ライン／ＩＯを介
してセンス・アンプの出力信号が外部に伝えられる。
ジスタ３０２は上記ビット・ラインＢＬおよび上記Ｎ型
ＭＯＳ／バイポーラ複合トランジスタの３１４間に連結
され、ゲート／ベースでセンス・イネーブル信号ＳＥを
入力される。選択用Ｎ型ＭＯＳ／バイポーラ複合トラン
ジスタ３０４は上記反転ビット・ライン／ＢＬおよび上
記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１６のソ
ース／エミッタの間に連結され、ゲート／ベースで上記
センス・イネーブル信号ＳＥを入力される。ここで、デ
ータ・ラインＩＯおよび反転データ・ライン／ＩＯを介
してセンス・アンプの出力信号が外部に伝えられる。
【００２２】図６を参照し、本発明に係るセンス・アン
プの動作について説明する。
プの動作について説明する。
【００２３】選択用Ｎ型ＭＯＳ／バイポーラ・トランジ
スタ３０２、３０４はセンス・イネーブル信号ＳＥが
“ハイ”である時にターンオンされ、センス・アンプ３
００がビット・ラインＢＬおよび反転ビット・ライン／
ＢＬに電気的に連結される。定常的に、第１電源ＰＬＡ
Ｔには電源電圧が印加され、第２電源ＮＬＡＴには接地
レベルが印加される。
スタ３０２、３０４はセンス・イネーブル信号ＳＥが
“ハイ”である時にターンオンされ、センス・アンプ３
００がビット・ラインＢＬおよび反転ビット・ライン／
ＢＬに電気的に連結される。定常的に、第１電源ＰＬＡ
Ｔには電源電圧が印加され、第２電源ＮＬＡＴには接地
レベルが印加される。
【００２４】まず、ビット・ラインＢＬの電圧が反転ビ
ット・ライン／ＢＬの電圧より大きい場合をみると、上
記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１６はタ
ーンオンされて、上記Ｎ型ＭＯＳ／バイポーラ複合トラ
ンジスタ３１４はターンオフされて、上記反転データ・
ライン／ＩＯの電圧が上記データ・ラインＩＯの電圧よ
り低くなる。したがって、上記Ｐ型ＭＯＳ／バイポーラ
複合トランジスタ３１０がターンオンされて、上記Ｐ型
ＭＯＳ／バイポーラ複合トランジスタ３１６はターンオ
フされ、上記データ・ラインＩＯがさらに上記反転デー
タ・ライン／ＩＯより電圧が上昇することになる。結
局、データ・ラインＩＯおよび反転データ・ライン／Ｉ
Ｏの電位差がますます大きくなり上記データ・ラインＩ
Ｏは電源電圧レベルになり、上記反転データ・ライン／
ＩＯは接地レベルになる。
ット・ライン／ＢＬの電圧より大きい場合をみると、上
記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３１６はタ
ーンオンされて、上記Ｎ型ＭＯＳ／バイポーラ複合トラ
ンジスタ３１４はターンオフされて、上記反転データ・
ライン／ＩＯの電圧が上記データ・ラインＩＯの電圧よ
り低くなる。したがって、上記Ｐ型ＭＯＳ／バイポーラ
複合トランジスタ３１０がターンオンされて、上記Ｐ型
ＭＯＳ／バイポーラ複合トランジスタ３１６はターンオ
フされ、上記データ・ラインＩＯがさらに上記反転デー
タ・ライン／ＩＯより電圧が上昇することになる。結
局、データ・ラインＩＯおよび反転データ・ライン／Ｉ
Ｏの電位差がますます大きくなり上記データ・ラインＩ
Ｏは電源電圧レベルになり、上記反転データ・ライン／
ＩＯは接地レベルになる。
【００２５】反対に、ビット・ラインＢＬの電圧が反転
ビット・ライン／ＢＬの電圧より低ければ、反転データ
・ライン／ＩＯの信号レベルがデータ・ラインＩＯの信
号レベルより高くなる。
ビット・ライン／ＢＬの電圧より低ければ、反転データ
・ライン／ＩＯの信号レベルがデータ・ラインＩＯの信
号レベルより高くなる。
【００２６】上述したように、本発明に係るＭＯＳ／バ
イポーラ複合トランジスタを使用するセンス・アンプ３
００は通常のＭＯＳトランジスタを使用するセンス・ア
ンプより水平寄生バイポーラ接合トランジスタによって
電流を速く供給できるため、メモリセル２００のデータ
によるビット・ラインＢＬおよび反転ビット・ライン／
ＢＬの電位差を感知および増幅することに要する時間を
大きく短縮することのできる利点がある。
イポーラ複合トランジスタを使用するセンス・アンプ３
００は通常のＭＯＳトランジスタを使用するセンス・ア
ンプより水平寄生バイポーラ接合トランジスタによって
電流を速く供給できるため、メモリセル２００のデータ
によるビット・ラインＢＬおよび反転ビット・ライン／
ＢＬの電位差を感知および増幅することに要する時間を
大きく短縮することのできる利点がある。
【００２７】一方、選択用Ｎ型ＭＯＳ／バイポーラ・ト
ランジスタ３０２、３０４はＰ型ＭＯＳ／バイポーラ・
トランジスタで具現できるし、この場合、センス・イネ
ーブル信号ＳＥを“ロー”レベル・アクティブ信号で具
現すべきである。また、選択用Ｎ型ＭＯＳ／バイポーラ
・トランジスタ３０２、３０４がターンオフされた場合
には、上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３
１４、３１６および上記Ｐ型ＭＯＳ／バイポーラ・トラ
ンジスタ３１０、３１２の設計寸法によって決定される
電圧レベルがデータ・ラインＩＯおよび反転データ・ラ
イン／ＩＯに表われることになって、電源電圧の略１／
２程度となる。
ランジスタ３０２、３０４はＰ型ＭＯＳ／バイポーラ・
トランジスタで具現できるし、この場合、センス・イネ
ーブル信号ＳＥを“ロー”レベル・アクティブ信号で具
現すべきである。また、選択用Ｎ型ＭＯＳ／バイポーラ
・トランジスタ３０２、３０４がターンオフされた場合
には、上記Ｎ型ＭＯＳ／バイポーラ複合トランジスタ３
１４、３１６および上記Ｐ型ＭＯＳ／バイポーラ・トラ
ンジスタ３１０、３１２の設計寸法によって決定される
電圧レベルがデータ・ラインＩＯおよび反転データ・ラ
イン／ＩＯに表われることになって、電源電圧の略１／
２程度となる。
【００２８】図７は本発明に係る他の実施例を示す回路
図であって、図６と同様の構成要素には同じ図面符号を
付けてその説明を省略することにする。
図であって、図６と同様の構成要素には同じ図面符号を
付けてその説明を省略することにする。
【００２９】図７を参照すると、カラム選択用Ｎ型ＭＯ
Ｓ／バイポーラ複合トランジスタ３２４、３２６はカラ
ム選択信号Ｙ１＿ＳＥＬが“ハイ”である時にターンオ
ンされ、第１出力ＶＯ＋および第２出力ＶＯ−がデータ
・ラインＩＯおよび反転データ・ライン／ＩＯに各々伝
えられるようにする。プレチャージ用Ｎ型ＭＯＳ／バイ
ポーラ・トランジスタ３１８はプレチャージ信号ＰＲＥ
１が“ハイ”である時にターンオンされ、ビット・ライ
ンＢＬおよび反転ビット・ライン／ＢＬを等化（equali
ze）させる。また、プレチャージ用Ｎ型ＭＯＳ／バイポ
ーラ・トランジスタ３２８はプレチャージ信号ＰＲＥ２
が“ハイ”である時にターンオンされ、第１出力ＶＯ＋
および第２出力ＶＯ−を等化させる。
Ｓ／バイポーラ複合トランジスタ３２４、３２６はカラ
ム選択信号Ｙ１＿ＳＥＬが“ハイ”である時にターンオ
ンされ、第１出力ＶＯ＋および第２出力ＶＯ−がデータ
・ラインＩＯおよび反転データ・ライン／ＩＯに各々伝
えられるようにする。プレチャージ用Ｎ型ＭＯＳ／バイ
ポーラ・トランジスタ３１８はプレチャージ信号ＰＲＥ
１が“ハイ”である時にターンオンされ、ビット・ライ
ンＢＬおよび反転ビット・ライン／ＢＬを等化（equali
ze）させる。また、プレチャージ用Ｎ型ＭＯＳ／バイポ
ーラ・トランジスタ３２８はプレチャージ信号ＰＲＥ２
が“ハイ”である時にターンオンされ、第１出力ＶＯ＋
および第２出力ＶＯ−を等化させる。
【００３０】ここで、プレチャージ信号ＰＲＥ１、ＰＲ
Ｅ２は同時に"ハイ"レベルになることもできるし、プレ
チャージ信号ＰＲＥ１が先に“ハイ”になった後、プレ
チャージ信号ＰＲＥ２が“ハイ”になるようにすること
ができる。この時、プレチャージ信号はセンス・アンプ
が動作される前に第１出力ＶＯ＋、第２出力ＶＯ−、ビ
ット・ラインＢＬ、反転ビット・ライン／ＢＬを同じ電
圧に等化させるためのものであるが、早い時間内にプレ
チャージを完了しようとするならばプレチャージ信号Ｐ
ＲＥ１、ＰＲＥ２が同時に“ハイ”レベルになることが
好ましく、電流消耗の側面ではプレチャージ信号ＰＲＥ
１が“ハイ”になった後次いでプレチャージ信号ＰＲＥ
２が“ハイ”になるべきである。
Ｅ２は同時に"ハイ"レベルになることもできるし、プレ
チャージ信号ＰＲＥ１が先に“ハイ”になった後、プレ
チャージ信号ＰＲＥ２が“ハイ”になるようにすること
ができる。この時、プレチャージ信号はセンス・アンプ
が動作される前に第１出力ＶＯ＋、第２出力ＶＯ−、ビ
ット・ラインＢＬ、反転ビット・ライン／ＢＬを同じ電
圧に等化させるためのものであるが、早い時間内にプレ
チャージを完了しようとするならばプレチャージ信号Ｐ
ＲＥ１、ＰＲＥ２が同時に“ハイ”レベルになることが
好ましく、電流消耗の側面ではプレチャージ信号ＰＲＥ
１が“ハイ”になった後次いでプレチャージ信号ＰＲＥ
２が“ハイ”になるべきである。
【００３１】負荷用Ｎ型ＭＯＳ／バイポーラ・トランジ
スタ３０６Ａ、３０８Ａのゲートはローレベルとして約
０．５Ｖ程度の信号を印加して常にターンオフ状態にな
り、線形的な特性を有する抵抗として作用する。制御用
Ｎ型ＭＯＳ／バイポーラ・トランジスタ３２０、３２２
は制御信号ＲＥＳが“ハイ”である場合にはビット・ラ
インＢＬを第１出力ＶＯ＋に、反転ビット・ライン／Ｂ
Ｌを第２出力ＶＯ−に各々連結させて、制御信号ＲＥＳ
が“ロー”である場合にはこれらを電気的に孤立させ
る。
スタ３０６Ａ、３０８Ａのゲートはローレベルとして約
０．５Ｖ程度の信号を印加して常にターンオフ状態にな
り、線形的な特性を有する抵抗として作用する。制御用
Ｎ型ＭＯＳ／バイポーラ・トランジスタ３２０、３２２
は制御信号ＲＥＳが“ハイ”である場合にはビット・ラ
インＢＬを第１出力ＶＯ＋に、反転ビット・ライン／Ｂ
Ｌを第２出力ＶＯ−に各々連結させて、制御信号ＲＥＳ
が“ロー”である場合にはこれらを電気的に孤立させ
る。
【００３２】このような制御信号ＲＥＳはメモリセル２
００Ａ、２００Ｂへのデータ書き込み動作がなされる場
合に制御用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３２
０、３２２をターンオンさせるため“ハイ”となる。す
なわち、感知増幅動作が完了された後、センス・アンプ
の第１出力ＶＯ＋をメモリセル２００Ｂに、第２出力Ｖ
Ｏ−をメモリセル２００Ａにまた書き込み動作を遂行す
ることにおいて、制御用Ｎ型ＭＯＳ／バイポーラ・トラ
ンジスタ３２０、３２２をターンオンさせるため“ハ
イ”になるのである。
００Ａ、２００Ｂへのデータ書き込み動作がなされる場
合に制御用Ｎ型ＭＯＳ／バイポーラ・トランジスタ３２
０、３２２をターンオンさせるため“ハイ”となる。す
なわち、感知増幅動作が完了された後、センス・アンプ
の第１出力ＶＯ＋をメモリセル２００Ｂに、第２出力Ｖ
Ｏ−をメモリセル２００Ａにまた書き込み動作を遂行す
ることにおいて、制御用Ｎ型ＭＯＳ／バイポーラ・トラ
ンジスタ３２０、３２２をターンオンさせるため“ハ
イ”になるのである。
【００３３】一方、図７に示したように、メモリセルも
また本発明に係るＮ型ＭＯＳ／バイポーラ複合トランジ
スタまたはＰ型ＭＯＳ／バイポーラ複合トランジスタを
使用して構成することが可能である。図７では一つのト
ランジスタと一つのキャパシタとで構成されるＤＲＡＭ
（dynamic random access memory）セルだけを示した
が、ＳＲＡＭのような他のメモリセルに適用することも
また可能である。参照符号２００Ａおよび２００Ｂはメ
モリセル・アレイを示し、ＰＨＩ＿ＷＬ０、ＰＨＩ＿Ｄ
ＷＬ、ＰＨＩ＿ＷＬ６４等はワードラインを示し、Ｖｐ
１はプレート電圧を示し、メモリセルに対する読み出し
／書き込みアクセス動作は通常の方式で遂行できる。イ
ンバータ４０２、４０４、４０６、４０８は各々データ
Ｄおよび反転データ／Ｄを入力するためのバッファとし
て作用する。
また本発明に係るＮ型ＭＯＳ／バイポーラ複合トランジ
スタまたはＰ型ＭＯＳ／バイポーラ複合トランジスタを
使用して構成することが可能である。図７では一つのト
ランジスタと一つのキャパシタとで構成されるＤＲＡＭ
（dynamic random access memory）セルだけを示した
が、ＳＲＡＭのような他のメモリセルに適用することも
また可能である。参照符号２００Ａおよび２００Ｂはメ
モリセル・アレイを示し、ＰＨＩ＿ＷＬ０、ＰＨＩ＿Ｄ
ＷＬ、ＰＨＩ＿ＷＬ６４等はワードラインを示し、Ｖｐ
１はプレート電圧を示し、メモリセルに対する読み出し
／書き込みアクセス動作は通常の方式で遂行できる。イ
ンバータ４０２、４０４、４０６、４０８は各々データ
Ｄおよび反転データ／Ｄを入力するためのバッファとし
て作用する。
【００３４】上記のような回路で、キャパシタＣＳの片
側に５Ｖのプレート電圧Ｖｐ１が印加されれば、Ｎ型Ｍ
ＯＳ／バイポーラ・トランジスタ３０２がターンオンさ
れ、チャージ電流（charge current）ＩｉｎはＮ型ＭＯ
Ｓ／バイポーラ複合トランジスタ３１６のソースに流れ
ることになる。ここで、ノードＮａから上記Ｎ型ＭＯＳ
／バイポーラ複合トランジスタ３１６を見たインピーダ
ンスは上記ノードＮａから負荷用Ｎ型ＭＯＳ／バイポー
ラ複合トランジスタ３０８Ａを見たインピーダンスより
はるかに小さく設計した方が好ましい。このようなチャ
ージ電流ＩｉｎによりＮ型ＭＯＳ／バイポーラ複合トラ
ンジスタ３１０、３１２およびＮ型ＭＯＳ／バイポーラ
複合トランジスタ３１４、３１６で構成されたＣＭＯＳ
ラッチがトリガ（trigger）されて感知増幅動作が遂行
される。
側に５Ｖのプレート電圧Ｖｐ１が印加されれば、Ｎ型Ｍ
ＯＳ／バイポーラ・トランジスタ３０２がターンオンさ
れ、チャージ電流（charge current）ＩｉｎはＮ型ＭＯ
Ｓ／バイポーラ複合トランジスタ３１６のソースに流れ
ることになる。ここで、ノードＮａから上記Ｎ型ＭＯＳ
／バイポーラ複合トランジスタ３１６を見たインピーダ
ンスは上記ノードＮａから負荷用Ｎ型ＭＯＳ／バイポー
ラ複合トランジスタ３０８Ａを見たインピーダンスより
はるかに小さく設計した方が好ましい。このようなチャ
ージ電流ＩｉｎによりＮ型ＭＯＳ／バイポーラ複合トラ
ンジスタ３１０、３１２およびＮ型ＭＯＳ／バイポーラ
複合トランジスタ３１４、３１６で構成されたＣＭＯＳ
ラッチがトリガ（trigger）されて感知増幅動作が遂行
される。
【００３５】図８は図７に示した半導体メモリ素子の電
流感知増幅回路の動作特性を示した図面である。図８
で、Ｌ１およびＬ２は本発明に係るセンス・アンプの出
力を示し、Ｌ３およびＬ４は従来の技術に係るセンス・
アンプの出力を示したものである。図面から分かるよう
に、本発明によるとセンス・アンプ３００の応答速度を
向上させて遅延を８０％まで減らすことができる。
流感知増幅回路の動作特性を示した図面である。図８
で、Ｌ１およびＬ２は本発明に係るセンス・アンプの出
力を示し、Ｌ３およびＬ４は従来の技術に係るセンス・
アンプの出力を示したものである。図面から分かるよう
に、本発明によるとセンス・アンプ３００の応答速度を
向上させて遅延を８０％まで減らすことができる。
【００３６】本発明は、上記実施例に限定されないし、
種々の変形が本発明の思想内で当分野で通常の知識を有
する者において可能であることは勿論のことである。特
に、Ｎ型ＭＯＳ／バイポーラ複合トランジスタおよびＰ
型ＭＯＳトランジスタを互いに変えて構成したり、“ハ
イ”アクティブの信号を“ロー”アクティブの信号に変
更することはこの技術分野の熟練者には自明なことであ
る。
種々の変形が本発明の思想内で当分野で通常の知識を有
する者において可能であることは勿論のことである。特
に、Ｎ型ＭＯＳ／バイポーラ複合トランジスタおよびＰ
型ＭＯＳトランジスタを互いに変えて構成したり、“ハ
イ”アクティブの信号を“ロー”アクティブの信号に変
更することはこの技術分野の熟練者には自明なことであ
る。
【００３７】
【発明の効果】上述したように、本発明は、従来のセン
ス・アンプに比べて、動作速度を顕著に増加させること
ができる利点を有する。
ス・アンプに比べて、動作速度を顕著に増加させること
ができる利点を有する。
【図１】本発明に係る半導体トランジスタ素子の一例を
示す斜視図である。
示す斜視図である。
【図２】図１に示した半導体トランジスタ素子の入出力
特性を示す特性図である。
特性を示す特性図である。
【図３】図１に示した半導体トランジスタ素子の等化回
路図である。
路図である。
【図４】本発明に係る半導体トランジスタ素子の他の例
を示す斜視図である。
を示す斜視図である。
【図５】図４に示した半導体トランジスタ素子の等化回
路図である。
路図である。
【図６】本発明に係るＭＯＳ／バイポーラ複合トランジ
スタを利用した半導体メモリ素子のセンス・アンプの好
ましい一実施例を示す回路図である。
スタを利用した半導体メモリ素子のセンス・アンプの好
ましい一実施例を示す回路図である。
【図７】本発明に係るＭＯＳ／バイポーラ複合トランジ
スタを利用した半導体メモリ素子のセンス・アンプの好
ましい他の実施例を示す回路図である。
スタを利用した半導体メモリ素子のセンス・アンプの好
ましい他の実施例を示す回路図である。
【図８】図７に示したＭＯＳ／バイポーラ複合トランジ
スタを利用した半導体メモリ素子のセンス・アンプにお
ける動作特性を示す特性図である。
スタを利用した半導体メモリ素子のセンス・アンプにお
ける動作特性を示す特性図である。
【図９】従来の電圧センス・アンプを表す回路図であ
る。
る。
【図１０】図９に示した電圧センス・アンプの特性を示
すタイミング図である。
すタイミング図である。
１０２、１０４ Ｎ+活性領域 １０６ Ｐ型基板 １０８、１２８ ゲート電極 １１０、１３０ ゲート絶縁膜 １２２、１２４ Ｐ+活性領域 １２６ Ｎ型基板 ２００Ａ、２００Ｂ メモリセル・アレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シム ヨンボ 大韓民国 467−860 キュンキド イチョ ンクン ブバリウム アミーリ サン 136−１ ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテ ッド内 (72)発明者 カン ヨンジン 大韓民国 467−860 キュンキド イチョ ンクン ブバリウム アミーリ サン 136−１ ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテ ッド内
Claims (25)
- 【請求項１】 ＭＯＳトランジスタと寄生水平バイポー
ラ（PARASITIC LATERAL BIPOLAR）トランジスタが並列
連結された構造を有するＭＯＳ／バイポーラ複合トラン
ジスタにおいて、 第１導電型の半導体基板と、 前記半導体基板に所定の間隔を持って形成された二つの
第２導電型の活性領域と、 前記半導体基板上に形成されたゲート絶縁層と、 前記ゲート絶縁層上に形成されて前記半導体基板に電気
的に連結されるゲート電極とを含んで、 第１導電型のチャンネルが前記ゲート絶縁層下部に前記
活性領域の間に形成されてＭＯＳトランジスタを形成す
ると共に、前記第１導電型の半導体基板と前記第２導電
型の活性領域とによって寄生水平バイポーラ・トランジ
スタが形成されることを特徴とする半導体ＭＯＳ／バイ
ポーラ複合トランジスタ。 - 【請求項２】 複数のメモリセルでなされた半導体メモ
リセル・アレイおよびメモリセル・アレイからのデータ
信号を感知増幅するためのセンス・アンプを含む半導体
メモリ素子において、 前記センス・アンプは、 前記半導体メモリセルに連結されたビット・ラインおよ
び反転ビット・ラインと、 前記センス・アンプの出力が伝えられるデータ・ライン
および反転データ・ラインと、 第１電源にソース／エミッタが連結され、ゲート／ベー
スが前記反転データ・ラインに連結されて、ドレイン／
コレクタが前記データ・ラインに連結される第１Ｐ型Ｍ
ＯＳ／バイポーラ複合トランジスタと、 前記第１電源にソース／エミッタが連結され、ゲート／
ベースが前記データ・ラインに連結されて、ドレイン／
コレクタが前記反転データ・ラインに連結される第２Ｐ
型ＭＯＳ／バイポーラ複合トランジスタと、 前記データ・ラインにドレイン／コレクタが連結され、
ゲート／ベースが前記反転データ・ラインに連結される
第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、 前記反転データ・ラインにドレイン／コレクタが連結さ
れ、ゲート／ベースが前記データ・ラインに連結される
第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、 前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソ
ース／エミッタと第２電源との間に連結された第１負荷
と、 前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソ
ース／エミッタと前記第２電源との間に連結された第２
負荷とを含んでなる半導体メモリ素子のセンス・アン
プ。 - 【請求項３】 前記ビット・ラインおよび前記第１Ｎ型
ＭＯＳ／バイポーラ複合トランジスタのソース／エミッ
タの間に連結され、ゲート／ベースでセンス・イネーブ
ル信号を入力される第１選択用ＭＯＳ／バイポーラ複合
トランジスタと、 前記反転ビット・ラインおよび前記第２Ｎ型ＭＯＳ／バ
イポーラ複合トランジスタのソース／エミッタの間に連
結され、ゲート／ベースで前記センス・イネーブル信号
を印加される第２選択用ＭＯＳ／バイポーラ複合トラン
ジスタとをさらに含むことを特徴とする請求項２記載の
半導体メモリ素子のセンス・アンプ。 - 【請求項４】 前記第１および第２選択用ＭＯＳ／バイ
ポーラ複合トランジスタはＮ型ＭＯＳ／バイポーラ複合
トランジスタであることを特徴とする請求項３記載の半
導体メモリ素子のセンス・アンプ。 - 【請求項５】 前記第１負荷はゲート／ベースに“ロ
ー”レベル信号が印加され前記データ・ラインおよび前
記第２電源の間に連結された第３Ｎ型ＭＯＳ／バイポー
ラ複合トランジスタであり、 前記第２負荷はゲート／ベースに“ロー”レベル信号が
印加されて、前記反転データ・ラインと前記第２電源と
の間に連結された第４Ｎ型ＭＯＳ／バイポーラ複合トラ
ンジスタであることを特徴とする請求項２記載の半導体
メモリ素子のセンス・アンプ。 - 【請求項６】 前記各々の半導体メモリセルは、 プレート電圧が片側に印加されたキャパシタと、 該当ワードラインにゲート／ベースが連結されドレイン
／コレクタ−ソース／エミッタ経路が該当ビット・ライ
ンに連結されて、ソース／エミッタが前記キャパシタの
他側に連結されたＮ型ＭＯＳ／バイポーラ複合トランジ
スタとを含む請求項２記載の半導体メモリ装置のセンス
・アンプ。 - 【請求項７】 複数のメモリセルでなされた半導体メモ
リセル・アレイおよびメモリセル・アレイからのデータ
信号を感知増幅するためのセンス・アンプを含む半導体
メモリ素子において、 前記センス・アンプは、 前記半導体メモリセルに連結されたビット・ラインおよ
び反転ビット・ラインと、 前記センス・アンプの出力が伝えられるデータ・ライン
および反転データ・ラインと、 第１電源にソース／エミッタが連結され、ゲート／ベー
スが前記反転データ・ラインに連結されて、ドレイン／
コレクタが前記データ・ラインに連結される第１Ｐ型Ｍ
ＯＳ／バイポーラ複合トランジスタと、 前記第１電源にソース／エミッタが連結され、ゲート／
ベースが前記データ・ラインに連結されて、ドレイン／
コレクタが前記反転データ・ラインに連結される第２Ｐ
型ＭＯＳ／バイポーラ複合トランジスタと、 前記データ・ラインにドレイン／コレクタが連結され、
ゲート／ベースが前記反転データ・ラインに連結される
第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、 前記反転データ・ラインにドレイン／コレクタが連結さ
れ、ゲート／ベースが前記データ・ラインに連結される
第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、 前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソ
ース／エミッタと第２電源との間に連結された第１負荷
と、 前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソ
ース／エミッタと前記第２電源との間に連結された第２
負荷とを含む半導体メモリ素子。 - 【請求項８】 前記ビット・ラインおよび前記第１Ｎ型
ＭＯＳ／バイポーラ複合トランジスタのソース／エミッ
タの間に連結され、ゲート／ベースでセンス・イネーブ
ル信号を入力される第１選択用ＭＯＳ／バイポーラ複合
トランジスタと、 前記反転ビット・ラインおよび前記第２Ｎ型ＭＯＳ／バ
イポーラ複合トランジスタのソース／エミッタの間に連
結され、ゲート／ベースで前記センス・イネーブル信号
を印加される第２選択用ＭＯＳ／バイポーラ複合トラン
ジスタとをさらに含むことを特徴とする請求項７記載の
半導体メモリ素子。 - 【請求項９】 前記第１および第２選択用ＭＯＳ／バイ
ポーラ複合トランジスタはＮ型ＭＯＳ／バイポーラ複合
トランジスタであることを特徴とする請求項８記載の半
導体メモリ素子。 - 【請求項１０】 前記第１負荷はゲート／ベースに“ロ
ー”レベル信号が印加され、前記データ・ラインおよび
前記第２電源の間に連結された第３Ｎ型ＭＯＳ／バイポ
ーラ複合トランジスタであり、 前記第２負荷はゲート／ベースに“ロー”レベル信号が
印加されて、前記反転データ・ラインと前記第２電源と
の間に連結された第４Ｎ型ＭＯＳ／バイポーラ複合トラ
ンジスタであることを特徴とする請求項２記載の半導体
メモリ素子。 - 【請求項１１】 前記各々の半導体メモリセルは、 プレート電圧が片側に印加されたキャパシタと、 該当ワードラインにゲート／ベースが連結され、ドレイ
ン／コレクタ−ソース／エミッタ経路が該当ビット・ラ
インに連結されて、ソース／エミッタが前記キャパシタ
の他側に連結されたＮ型ＭＯＳ／バイポーラ複合トラン
ジスタとを含む請求項７記載の半導体メモリ素子。 - 【請求項１２】 複数のメモリセルでなされた半導体メ
モリセル・アレイおよびメモリセル・アレイからのデー
タ信号を感知増幅するためのセンス・アンプを含む半導
体メモリ素子において、 前記センス・アンプは、 前記半導体メモリセルに連結されるビット・ラインおよ
び反転ビット・ラインと、 入出力されるデータが載るデータ・ラインおよび反転デ
ータ・ラインと、 第１電源にソース／エミッタが連結されて、ゲート／ベ
ースが第２出力ノードに連結され、ドレイン／コレクタ
が第１出力ノードに連結される第１Ｐ型ＭＯＳ／バイポ
ーラ複合トランジスタと、 前記第１電源にソース／エミッタが連結され、ゲート／
ベースが前記第１出力ノードに連結されて、ドレイン／
コレクタが前記第２出力ノードに連結される第２Ｐ型Ｍ
ＯＳ／バイポーラ複合トランジスタと、 前記第１出力ノードにドレイン／コレクタが連結され、
ゲート／ベースが前記第２出力ノードに連結される第１
Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、 前記第２出力ノードにドレイン／コレクタが連結され、
ゲート／ベースが前記第１出力ノードに連結される第２
Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、 前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソ
ース／エミッタと第２電源との間に連結された第１負荷
と、 前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソ
ース／エミッタと前記第２電源との間に連結された第２
負荷と、 前記ビット・ラインと前記第１Ｎ型ＭＯＳ／バイポーラ
複合トランジスタのソース／エミッタの間に連結され、
センス・イネーブル信号に応答してターンオンされる第
１選択トランジスタと、 前記反転ビット・ラインと前記第２Ｎ型ＭＯＳ／バイポ
ーラ複合トランジスタのソース／エミッタとの間に連結
されて、前記センス・イネーブル信号に応答してターン
オンされる第２選択トランジスタと、 前記第１出力ノードと前記データ・ラインとの間に連結
された第１カラム選択トランジスタと、 前記第２出力ノードと前記反転データ・ラインとの間に
連結された第２カラム選択トランジスタとを含む半導体
メモリ素子のセンス・アンプ。 - 【請求項１３】 前記第１カラム選択トランジスタはゲ
ート／ベースでカラム選択信号を印加されるＮ型ＭＯＳ
／バイポーラ複合トランジスタであり、 前記第２カラム選択トランジスタはゲート／ベースで前
記カラム選択信号を印加されるＮ型ＭＯＳ／バイポーラ
複合トランジスタであり、 前記第１選択トランジスタはゲート／ベースでセンス・
イネーブル信号を印加されるＮ型ＭＯＳ／バイポーラ複
合トランジスタであり、 前記第２選択トランジスタはゲート／ベースで前記セン
ス・イネーブル信号を印加されるＮ型ＭＯＳ／バイポー
ラ複合トランジスタであることを特徴とする請求項１２
記載の半導体メモリ素子のセンス・アンプ。 - 【請求項１４】 前記第１出力ノードと前記第２出力ノ
ードとの間に連結された第１プレチャージ用ＭＯＳ／バ
イポーラ複合トランジスタと、 前記ビット・ラインと前記反転ビット・ラインとの間に
連結された第２プレチャージ用ＭＯＳ／バイポーラ複合
トランジスタとをさらに含む請求項１２記載の半導体メ
モリ素子のセンス・アンプ。 - 【請求項１５】 前記第１および第２プレチャージ用Ｍ
ＯＳ／バイポーラ複合トランジスタはＮ型ＭＯＳ／バイ
ポーラ複合トランジスタであることを特徴とする請求項
１４記載の半導体メモリ素子のセンス・アンプ。 - 【請求項１６】 前記第１出力ノードと前記ビット・ラ
インとの間に連結された第１制御用ＭＯＳ／バイポーラ
複合トランジスタと、 前記第２出力ノードと前記反転ビット・ラインとの間に
連結された第２制御用ＭＯＳ／バイポーラ複合トランジ
スタとをさらに含む請求項１２記載の半導体メモリ素子
のセンス・アンプ。 - 【請求項１７】 前記第１負荷はゲート／ベースで“ロ
ー”信号が印加される第３Ｎ型ＭＯＳ／バイポーラ複合
トランジスタであり、 前記第２負荷はゲート／ベースで“ロー”信号が印加さ
れる第４Ｎ型ＭＯＳ／バイポーラ複合トランジスタであ
ることを特徴とする請求項１２記載の半導体メモリ素子
のセンス・アンプ。 - 【請求項１８】 前記各々のメモリセルは、 プレート電圧を片側に印加されるキャパシタと、 該当ワードラインにゲート／ベースが連結され、ドレイ
ン／コレクタ−ソース／エミッタ経路が該当ビット・ラ
インに連結されたＮ型ＭＯＳ／バイポーラ複合トランジ
スタとを含む請求項１２記載の半導体メモリ素子のセン
ス・アンプ。 - 【請求項１９】 複数のメモリセルでなされた半導体メ
モリセル・アレイおよびメモリセル・アレイからのデー
タ信号を感知増幅するためのセンス・アンプを含む半導
体メモリ素子において、 前記センス・アンプは、 前記半導体メモリセルに連結されるビット・ラインおよ
び反転ビット・ラインと、 入出力されるデータが載るデータ・ラインおよび反転デ
ータ・ラインと、 第１電源にソース／エミッタが連結されて、ゲート／ベ
ースが第２出力ノードに連結され、ドレイン／コレクタ
が第１出力ノードに連結される第１Ｐ型ＭＯＳ／バイポ
ーラ複合トランジスタと、前記第１電源にソース／エミ
ッタが連結され、ゲート／ベースが前記第１出力 ノードに連結されて、ドレイン／コレクタが前記第２出
力ノードに連結される第２Ｐ型ＭＯＳ／バイポーラ複合
トランジスタと、 前記第１出力ノードにドレイン／コレクタが連結され、
ゲート／ベースが前記第２出力ノードに連結される第１
Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、 前記第２出力ノードにドレイン／コレクタが連結され、
ゲート／ベースが前記第１出力ノードに連結される第２
Ｎ型ＭＯＳ／バイポーラ複合トランジスタと、 前記第１Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソ
ース／エミッタと第２電源との間に連結された第１負荷
と、 前記第２Ｎ型ＭＯＳ／バイポーラ複合トランジスタのソ
ース／エミッタと前記第２電源との間に連結された第２
負荷と、 前記ビット・ラインと前記第１Ｎ型ＭＯＳ／バイポーラ
複合トランジスタのソース／エミッタの間に連結され、
センス・イネーブル信号に応答してターンオンされる第
１選択トランジスタと、 前記反転ビット・ラインと前記第２Ｎ型ＭＯＳ／バイポ
ーラ複合トランジスタのソース／エミッタとの間に連結
されて、前記センス・イネーブル信号に応答してターン
オンされる第２選択トランジスタと、 前記第１出力ノードと前記データ・ラインとの間に連結
された第１カラム選択トランジスタと、 前記第２出力ノードと前記反転データ・ラインとの間に
連結された第２カラム選択トランジスタとを含む半導体
メモリ素子。 - 【請求項２０】 前記第１カラム選択トランジスタはゲ
ート／ベースでカラム選択信号を印加されるＮ型ＭＯＳ
／バイポーラ複合トランジスタであり、 前記第２カラム選択トランジスタはゲート／ベースで前
記カラム選択信号を印加されるＮ型ＭＯＳ／バイポーラ
複合トランジスタであり、 前記第１選択トランジスタはゲート／ベースでセンス・
イネーブル信号を印加されるＮ型ＭＯＳ／バイポーラ複
合トランジスタであり、 前記第２選択トランジスタはゲート／ベースで前記セン
ス・イネーブル信号を印加されるＮ型ＭＯＳ／バイポー
ラ複合トランジスタであることを特徴とする請求項１９
記載の半導体メモリ素子。 - 【請求項２１】 前記第１出力ノードと前記第２出力ノ
ードとの間に連結された第１プレチャージ用ＭＯＳ／バ
イポーラ複合トランジスタと、 前記ビット・ラインと前記反転ビット・ラインとの間に
連結された第２プレチャージ用ＭＯＳ／バイポーラ複合
トランジスタとをさらに含む請求項１９記載の半導体メ
モリ素子。 - 【請求項２２】 前記第１および第２プレチャージ用Ｍ
ＯＳ／バイポーラ複合トランジスタはＮ型ＭＯＳ／バイ
ポーラ複合トランジスタであることを特徴とする請求項
２１記載の半導体メモリ素子。 - 【請求項２３】 前記第１出力ノードと前記ビット・ラ
インとの間に連結された第１制御用ＭＯＳ／バイポーラ
複合トランジスタと、 前記第２出力ノードと前記反転ビット・ラインとの間に
連結された第２制御用ＭＯＳ／バイポーラ複合トランジ
スタとをさらに含む請求項１９記載の半導体メモリ素
子。 - 【請求項２４】 前記第１負荷はゲート／ベースで“ロ
ー”信号が印加される第３Ｎ型ＭＯＳ／バイポーラ複合
トランジスタであり、 前記第２負荷はゲート／ベースで“ロー”信号が印加さ
れる第４Ｎ型ＭＯＳ／バイポーラ複合トランジスタであ
ることを特徴とする請求項１９記載の半導体メモリ素
子。 - 【請求項２５】 前記各々のメモリセルは、 プレート電圧を片側に印加されるキャパシタと、 該当ワードラインにゲート／ベースが連結され、ドレイ
ン／コレクタ−ソース／エミッタ経路が該当ビット・ラ
インに連結されたＮ型ＭＯＳ／バイポーラ複合トランジ
スタとを含む請求項１９記載の半導体メモリ素子。
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