JP4901211B2

JP4901211B2 - センスアンプ及び半導体記憶装置

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Publication number: JP4901211B2
Application number: JP2005371322A
Authority: JP
Inventors: 俊昭枝広; 春希戸田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-12-26
Filing date: 2005-12-26
Publication date: 2012-03-21
Anticipated expiration: 2025-12-26
Also published as: US20070147112A1; JP2007172775A; US7522462B2

Description

この発明は、半導体記憶装置のセルデータを読み出すためのセンスアンプ及びこれを用いた半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルにおいて２ビットの情報を記憶することのできる多値技術の採用により、小さなチップ面積で、より多くの情報を記憶することを可能としている。

これに対して、例えば、二つのメモリセルをペアとして同時に選択して、それらのセル電流差を検出する電流検出型センスアンプを用いて高速センスを可能とするフラッシュメモリが既に提案されている（特許文献１参照）。

この様なフラッシュメモリにおいて、読み出しパフォーマンスを向上させるためには、微小なセル電流をより高速にセンスするセンスアンプ回路が必要になる。
特開２００４−３１９００７号公報

この発明は、微小セル電流を参照電流と比較して高速にデータセンスすることを可能としたセンスアンプを提供することを目的とする。

この発明の一態様によるセンスアンプは、第１及び第２の入力ノードの一方にセル電流が他方に参照電流が供給されて、それらの電流差によりセルデータをセンスするセンスアンプであって、
ドレインがそれぞれ第１及び第２の出力ノードに接続され、ゲートがそれぞれ第２及び第１の出力ノードに接続され、ソースが共通に基準電位端子に接続された第１及び第２のＮＭＯＳトランジスタと、
ドレインがそれぞれ前記第１及び第２のＮＭＯＳトランジスタのそれと共通接続されソースがそれぞれ前記第１及び第２の入力ノードに接続されて、前記第１及び第２のＮＭＯＳトランジスタと共にラッチを構成する第１及び第２のＰＭＯＳトランジスタと、
ドレインがそれぞれ前記第１及び第２の入力ノードに接続されゲートがそれぞれ前記第２及び第１の出力ノードに接続され、ソースが共通に電流源スイッチ素子を介して電源端子に接続された第３及び第４のＰＭＯＳトランジスタと、
前記第１及び第２の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第３及び第４のＮＭＯＳトランジスタと、
前記第１及び第２の出力ノード間に介在してセンス前に第１及び第２の出力ノード間を短絡するイコライズ用トランジスタとを有することを特徴とする。

この発明の他の態様によるセンスアンプは、第１及び第２の入力ノードの一方にセル電流が他方に参照電流が供給されて、それらの電流差によりセルデータをセンスするセンスアンプであって、
ドレインがそれぞれ第１及び第２の出力ノードに接続され、ゲートがそれぞれ第２及び第１の出力ノードに接続され、ソースが共通に基準電位端子に接続された第１及び第２のＮＭＯＳトランジスタと、
ドレインがそれぞれ前記第１及び第２のＮＭＯＳトランジスタのそれと共通接続されソースがそれぞれ前記第１及び第２の入力ノードに接続されて、前記第１及び第２のＮＭＯＳトランジスタと共にラッチを構成する第１及び第２のＰＭＯＳトランジスタと、
ソースがそれぞれ前記第１及び第２の入力ノードに接続されドレインが共通に電流源スイッチ素子を介して電源端子に接続されてセンス初期の電流を絞る働きをする第３及び第４のＮＭＯＳトランジスタと、
前記第１及び第２の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第５及び第６のＮＭＯＳトランジスタと、
前記第１及び第２の出力ノード間に介在してセンス前に第１及び第２の出力ノード間を短絡するイコライズ用トランジスタとを有することを特徴とする。

この発明によれば、微小セル電流を参照電流と比較して高速にデータセンスすることを可能としたセンスアンプを提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア回路構成を示している。メモリコア回路は、セルアレイ１ｔ，１ｃとこれらが共有するセンスアンプ回路２及び、セルアレイ１ｔ，１ｃのワード線（ＴＷＬ，ＣＷＬ，ＲＷＬ）を選択駆動するロウデコード回路３ｔ，３ｃを有する。

この実施の形態においては、セル電流を参照電流との比較で検出してデータ読み出しを行うため、センスアンプ回路３には電流検出型の差動アンプが用いられる。そのため、一方のセルアレイ１ｔには、複数の情報セル（Ｔ−ｃｅｌｌ）ブロックＴ−ＢＬＫに対して、参照電流を生成するための一つの参照セル（Ｒ−ｃｅｌｌ）ブロックＲ−ＢＬＫが配置されている。もう一方のセルアレイ１ｃには同様に、複数の情報セル（Ｃ−ｃｅｌｌ）ブロックＣ−ＢＬＫに対して、一つの参照セルブロックＲ−ＢＬＫが配置されている。

情報セルブロックＴ−ＢＬＫ，Ｃ−ＢＬＫと参照セルブロックＲ−ＢＬＫの間に構成上の相違はない。即ち、セルアレイ１ｔ，１ｃの中で多数のセルブロックの中の少なくとも一つずつが参照セルブロックとして選択されて使用される。そして、後に説明するように、情報セルブロックＴ−ＢＬＫ，Ｃ−ＢＬＫの各セルには、例えば４値記憶であれば４つのデータレベルが書き込まれ、参照セルブロックＲ−ＢＬＫ内の各セルには一つの参照レベルが書かれる。

セルブロックＴ−ＢＬＫ（或いはＣ−ＢＬＫ，Ｒ−ＢＬＫ）は、図２に示すように、複数のＮＡＮＤセルストリングＴ−ＮＡＮＤ（或いはＣ−ＮＡＮＤ，Ｒ−ＮＡＮＤ）を配列して構成されている。各ＮＡＮＤセルストリングは、直列接続された複数の不揮発性メモリセルＭＣ０−ＭＣ３１と、その両端に配置された選択ゲートトランジスタＳ１及びＳ２を有する。

メモリセルＭＣ０−ＭＣ３１の制御ゲートは異なるワード線ＴＷＬ０−ＴＷＬ３１（或いはＣＷＬ０−ＣＷＬ３１，ＲＷＬ０−ＲＷＬ３１）に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

セルアレイ１ｔ，１ｃのビット線ＢＬ，ＢＢＬは対をなして、センスアンプ回路２に接続される。一方のセルアレイ１ｔ（１ｃ）から一つの情報セルブロックＴ−ＢＬＫ（Ｃ−ＢＬＫ）が選択されるとき、他方のセルアレイ１ｃ（１ｔ）から参照セルブロックＲ−ＢＬＫが選択されて、それらの中の選択情報セルＴ−ｃｅｌｌ（Ｃ−ｃｅｌｌ）と選択参照セルＲ−ｃｅｌｌのセル電流がビット線ＢＬ，ＢＢＬを介してセンスアンプ回路２に入る。

図３は、この実施の形態で４値データ記憶を行う場合について、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌと参照セルＲ−ｃｅｌｌに書かれるデータレベルの関係を示している。情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌには、セルしきい値で定義される４つのデータレベルＬ０−Ｌ３の一つが書かれる。参照セルＲ−ｃｅｌｌには同じくセルしきい値で定義される参照レベルＬｒが書かれる。

最下位データレベルＬ０は、例えばベリファイ電圧Ｐ０で消去確認がなされるしきい値が負の消去状態である。データレベルＬ１−Ｌ３はそれぞれベリファイ電圧Ｐ１−Ｐ３で書き込み確認がなされる正のしきい値電圧状態である。参照レベルＬｒは、例えばベリファイ電圧Ｐｒ（＝０Ｖ）で書き込み確認がなされる、略しきい値電圧０Ｖの状態である。

データ消去は、ブロック単位で、ブロック内の全ワード線を０Ｖとし、セルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａを印加して、メモリセルの浮遊ゲートの電子を放出させる動作として行われる。データ消去は、情報セルブロックＴ−ＢＬＫ，Ｃ−ＢＬＫも参照セルブロックＲ−ＢＬＫも同じである。

データ書き込みは、選択ブロック内の選択ワード線に書き込み電圧Ｖｐｇｍを印加し、書き込みデータに応じてメモリセルの浮遊ゲートに電子を注入する動作として行われる。データ書き込みは、情報セルブロックＴ−ＢＬＫ，Ｃ−ＢＬＫも参照セルブロックＲ−ＢＬＫも同じであり、書き込みベリファイ時に用いられるベリファイ電圧Ｐ１−Ｐ３及び参照ベリファイ電圧Ｐｒにより、図３に示すデータレベルＬ１−Ｌ３及び参照レベルＬｒが得られる。

セルアレイ１ｔ側の情報セルＴ−ｃｅｌｌとセルアレイ１ｃ側の情報セルＣ−ｃｅｌｌとは、同様のデータレベルが書かれるが、センスアンプ回路２では、参照セルＲ−ｃｅｌｌとのセル電流差を検出することにより、逆データとしてセンスされる。従って、４つのデータレベルＬ０−Ｌ３のビット割付は、情報セルＴ−ｃｅｌｌとＣ−ｃｅｌｌの間で異なる。

具体的に説明すれば、４値データを上位ビットＨＢと下位ビットＬＢで（ＨＢ，ＬＢ）で表すものとして、例えばセルアレイ１ｔ側の情報セルＴ−ｃｅｌｌでは、Ｌ０＝（１，０），Ｌ１＝（１，１），Ｌ２＝（０，１），Ｌ３＝（０，０）とされる。これに対してセルアレイ１ｃ側の情報セルＣ−ｃｅｌｌでは、Ｌ０＝（０，０），Ｌ１＝（０，１），Ｌ２＝（１，１），Ｌ３＝（１，０）とされる。

データ読み出し時、データレベルＬ０−Ｌ３を参照レベルＬｒとの関係で判別するために、３つ読み出しのステップでワード線に与えられる読み出し電圧が、Ｒ１，Ｒ２及びＲ３である。参照セルＲ−ｃｅｌｌについては、ほぼその参照データレベルＬｒ位置の読み出し電圧Ｒｒが用いられる。書き込みベリファイ読み出し時には、情報セルについてベリファイ電圧Ｐ１，Ｐ２及びＰ３が、参照セルについてベリファイ電圧Ｐｒ（＝Ｒｒ）が用いられる。

図４は、通常読み出し時及び書き込みベリファイ読み出し時の選択セルのバイアス関係を示している。ビット線ＢＬ側である情報セルＮＡＮＤストリングＴ−ＮＡＮＤの中の一つの情報セルＴ−ｃｅｌｌが選択され、同時にビット線ＢＢＬ側で対応する参照セルＮＡＮＤストリングＲ−ＮＡＮＤの中の一つの参照セルＲ−ｃｅｌｌが選択される。選択された情報セル及び参照セルにつながるワード線には、読み出し電圧Ｒ１（又はＲ２，Ｒ３）とＲｒが与えられる。その以外の非選択ワード線及び選択ゲート線には、データによらずセルをオンさせる読み出しパス電圧Ｖｒｅａｄが与えられる。

書き込みベリファイ時には、情報セルＴ−ｃｅｌｌには読み出し電圧Ｒ１−Ｒ３に代わって、ベリファイ電圧Ｐ１−Ｐ３のいずれかが与えられ、参照セルＲ−ｃｅｌｌにはベリファイ電圧Ｐｒが与えられる。

この様なバイアス条件で、情報セルＮＡＮＤストリングに流れるセル電流Ｉｃと参照セルＮＡＮＤストリングに流れる参照電流Ｉｒの差をセンスユニット２１で検出することにより、データを判定する。

図５は、センスユニット２１内のセンスアンプＳＡの基本構成を示している。センスユニット２１は、センスアンプＳＡと、読み出し及び書き込みデータ保持を行うためのデータラッチＬＡＴを備えるが、以下ではセンスアンプＳＡのみに着目して説明する。

図５は、１μＡ程度のセル電流を高速でセンスすることを目的とするラッチタイプのセンスアンプＳＡである。このセンスアンプＳＡは、共通ドレインが第１の出力ノードＯＵＴに接続され、共通ゲートＧＡが第２の出力ノードＯＵＴＢに接続されたＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ１の対、及び共通ドレインが第２の出力ノードＯＵＴＢに接続され、共通ゲートＧＢが第１の出力ノードＯＵＴに接続されたＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ２の対を備えたラッチを主体として構成されている。

ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソースは共通に接地端子Ｖｓｓに接続されている。ゲートＧＡ，ＧＢと接地端子Ｖｓｓの間には、定常状態でオンであり、センス信号ＳＥｎ＝“Ｌ”によりオフになるＮＭＯＳトランジスタＭＮ３，ＭＮ４を介在させている。このＮＭＯＳトランジスタＭＮ３，ＭＮ４がＳＥｎ＝“Ｈ”であるセンス初期のセル電流増幅を行う。

ＰＭＯＳトランジスタＭＰ４，ＭＰ５のソースはそれぞれ、入力ノードＩＮＢ，ＩＮとなる。これらの入力ノードＩＮＢ，ＩＮと電源端子Ｖｄｄ側の電流源スイッチ素子である活性化ＰＭＯＳトランジスタＭＰ１との間には、ＰＭＯＳトランジスタＭＰ２，ＭＰ３を介在させている。これらのＰＭＯＳトランジスタＭＰ２，ＭＰ３のゲートはそれぞれ、共通ゲートＧＡ，ＧＢに接続されている。

ビット線ＢＬ，ＢＢＬがそれぞれ接続される入力ノードＩＮ，ＩＮＢには、活性化信号ＡＣＣｎにより制御されるリセット用ＮＭＯＳトランジスタＭＮ５，ＭＮ６が接続されている。

図６は、このセンスアンプＳＡの動作波形を示している。センスアンプＳＡは、ＡＣＣｎ＝ＳＥｎ＝“Ｈｉｇｈ”の非活性の間、ＰＭＯＳトランジスタＭＰ１がオフ、ＮＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６がオンである。従って、入力ノードＩＮ，ＩＮＢ及び出力ノードＯＵＴ，ＯＵＴＢは全て、低レベル＝Ｖｓｓに設定されている。

ＡＣＣｎ＝“Ｌｏｗ”にすると、活性化ＰＭＯＳトランジスタＭＰ１がオン、リセット用ＮＭＯＳトランジスタＭＮ５，ＭＮ６がオフになり、センスアンプＳＡに電源電流が供給される。同時に、ビット線ＢＬ，ＢＢＬを介して情報セルの電流（セル電流）Ｉｃ，参照セルの電流（参照電流）Ｉｒが流れることにより、その電流差に応じて、ＰＭＯＳトランジスタＭＰ５−ＮＭＯＳトランジスタＭＮ３の電流パス及びＰＭＯＳトランジスタＭＰ４−ＮＭＯＳトランジスタＭＮ４の電流パスに微小な電流差が生じ、出力ノードＯＵＴ，ＯＵＴＢに微小な電圧差が生じる。これがセンス初期の増幅動作である。

その後、センス信号ＳＥｎをＳＥｎ＝“Ｌｏｗ”として、ＮＭＯＳトランジスタＭＮ３，ＭＮ４をオフにすると、出力ノードＯＵＴ，ＯＵＴＢの電圧差は、ラッチの正帰還により増幅され、最終的に一方がＨｉｇｈ（＝Ｖｄｄ）に、他方がＬｏｗ（＝Ｖｓｓ）に確定する。例えば、セル電流がＩｃ＞Ｉｒであれば、図６に示したように、ＯＵＴ＝“Ｈ”，ＯＵＴＢ＝“Ｌ”となる。

このセンスアンプＳＡは電流センス型であって、基本的に入力ノードＩＮ，ＩＮＢに接続されるビット線ＢＬ，ＢＢＬの容量がセンス速度に影響しない。従って、数ｐＦのビット線容量を持ち、数百ｎＡ程度のセル電流しかない流れないＮＡＮＤ型フラッシュメモリにおいても十分に高速なセンスが可能である。

現在実用されているＮＡＮＤ型フラッシュメモリでは、メモリセルのオン／オフによってビット線の充電電荷が放電されるか否かを検出することで読み出しを行っており、参照セルは存在しない。これに対して電流センス型のセンスアンプでは、参照セルを導入する必要があるが、図１〜図４で説明したように、参照セルを通常のメモリセルと同様のセル構造としてセルアレイ内に配置すれば、面積的なオーバーヘッドはほとんどない。

しかしながら、セル電流が２００ｎＡ程度しかない場合、参照電流を１００ｎＡとすると、これらの電流差は１００ｎＡ程度しかない。センスアンプＳＡを構成する各ペアトランジスタのしきい値やゲート長などのバラツキを考えた場合、これらのペアトランジスタのバラツキによる電流差が１００ｎＡ以上あれば、バラツキ自体に起因する電流差がセル電流差を越えてしまい、データセンスが不可能となる。

たとえば、センスアンプＳＡに供給する電流を１０μＡとする。この時、ペアのトランジスタＭＮ３，ＭＮ４の間のゲート長のバラツキが０．０２μｍあるとすると、トランジスタのバラツキによる電流差を５０ｎＡ以下に抑えるために必要とするゲート長ｘ［μｍ］は、１０［μＡ］×０．０２［μｍ］／ｘ［μｍ］＝５０［ｎＡ］から、ｘ＝４μｍ程度にする必要がある。

すべてのトランジスタのゲート長をこの程度まで大きくすると、レイアウト面積が大きくなるだけでなく、トランジスタのコンダクタンスは低下し、センス速度が遅くなる。よって、より少ないセル電流で、高速センスを実現するためには、トランジスタ間のバラツキを十分低く抑えると共に、トランジスタのコンダクタンスを稼げるサイズを選択しなければならない。

以下の実施の形態では、図５のセンスアンプＳＡを基本としてこれを改良し、トランジスタ間のバラツキに対して十分なマージンを有し、数十ｎＡ程度の電流差を数ｎｓ程度で高速センス可能とする。

図７に示すセンスアンプＳＡは、図５のそれの改良型であり、次の点で図５と異なる。

第１は、センスアンプＳＡの活性化に先立って、センスアンプの電流源トランジスタＭＰ１とは独立にビット線ＢＬ，ＢＢＬをプリチャージするために、ビット線プリチャージ用ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３を入力ノードＩＮ，ＩＮＢに接続していることである。これらのトランジスタＭＮ１２，ＭＮ１３のゲートは、活性化信号ＡＣＣｎが“Ｌ”になる前に一定時間“Ｈ”となるプリチャージ制御信号ＡＣＣｐｒにより制御される。

これらのトランジスタＭＮ１２，ＭＮ１３によりビット線プリチャージを行う間、ビット線ＢＬ，ＢＢＬとセンスアンプ本体の間を切り離すために、入力ノードＩＮ，ＩＮＢにはＮＭＯＳトランジスタＭＮ１０，ＭＮ１１が挿入されている。これらのＮＭＯＳトランジスタＭＮ１０，ＭＮ１１は、活性化信号ＡＣＣｎと補の信号ＡＣＣによりゲート駆動される。

第２は、データラッチの共通ゲートノードＧＡ，ＧＢの間、従って出力ノードＯＵＴ，ＯＵＴＢの間に、これらを短絡するためのイコライズ用ＮＭＯＳトランジスタＭＮ１４を介在させている。このＮＭＯＳトランジスタＭＮ１４のゲートは、ＮＭＯＳトランジスタＭＮ３，ＭＮ４と共に、センス信号ＳＥｎでゲートが駆動される。即ち、ＡＣＣｎ＝“Ｌ”によりセンスアンプＳＡが活性化された後、ＳＥｎ＝“Ｈ”により、トランジスタＮＭ１，ＭＮ２，ＭＰ４，ＭＰ５によるセンス動作が行われるまでのセンス初期において、ＮＭＯＳトランジスタＭＮ１４がオンで、出力ノードＯＵＴ，ＯＵＴＢ間を短絡する。

図８は、この実施の形態のセンスアンプＳＡの動作波形を示している。活性化信号ＡＣＣｎを“Ｌ”にすることによりセンスアンプＳＡに電流供給を開始し、これに遅れてセンス信号ＳＥｎを“Ｌ”にすることにより、データセンスする。その基本動作は、図５のセンスアンプと同じである。

この実施の形態では、ＡＣＣｎ＝“Ｌ”にする前に、一定時間ＡＣＣｐｒ＝“Ｈ”によりビット線ＢＬ，ＢＢＬのプリチャージを行う。その間、ＡＣＣ＝“Ｌ”によりＮＭＯＳトランジスタＭＮ１０，ＭＮ１１をオフに保ち、ビット線ＢＬ，ＢＢＬをセンスアンプから切り離した状態とする。センスアンプを活性化するときには、ビット線プリチャージ用トランジスタＭＮ１２，ＭＮ１３をオフにし、またＮＭＯＳトランジスタＭＮ１０，ＭＮ１１をオンさせて、ビット線ＢＬ，ＢＢＬをセンスアンプに接続する。

メモリセルが電流を流すためには、メモリセルのドレイン電圧をあるレベル（ＮＡＮＤ型の場合で０．５Ｖ）以上まであげる必要があるが、ビット線の抵抗、寄生容量が大きいメモリではその時定数のため、ある程度の時間を要する。図７に示すように、センスアンプ活性化に先立つビット線プリチャージ中はビット線とセンスアンプを分離することにより、センスアンプへの無用な電流を遮断して、消費電流を削減することができる。

また、ビット線が非常に長い大容量のメモリでは、ビット線の抵抗および寄生容量が大きくなり、電流センスアンプであっても、センスアンプから最も離れた位置に存在するメモリセルのセル電流が、センスアンプの入力ノードに伝わるまでには時間がかかるため、センス時間は短くても、センス開始までに十分な時間待たなければならなくなる。この実施の形態のようにセンスアンプとビット線ＢＬ，ＢＢＬを接続するＮＭＯＳトランジスタＭＮ１０，ＭＮ１１を導入すると、そのクランプ作用によって、セル電流を増幅した結果をセンスアンプに入力することが可能となる。

更に、センスアンプのトランジスタにバラツキがないものすると、ＡＣＣｎ＝“Ｌ”にした後、ＳＥｎ＝“Ｌ”にするまでの間、ＮＭＯＳトランジスタＭＮ３，ＭＮ４に流れる電流の差は、ＰＭＯＳトランジスタＭＰ５，ＭＰ４を流れる電流の差（セル電流Ｉｃと参照電流Ｉｒの差）に等しい。いま、Ｉｃ−Ｉｒ＝ΔＩｃとして、初期増幅動作を行うＮＭＯＳトランジスタＭＮ３，ＭＮ４間のバラツキによる電流差がΔＩｃ以上ある場合は、そのバラツキ自体が増幅されてセンスされるため、ΔＩｃのセンスが不可能となる。

この実施の形態では、出力ノードＯＵＴ，ＯＵＴＢ間を短絡するイコライズ用ＮＭＯＳトランジスタＭＮ１４を用いて、ＳＥｎ＝“Ｈ”の間、出力ノードＯＵＴ，ＯＵＴＢ間を短絡している。これにより、ＮＭＯＳトランジスタＭＮ３，ＭＮ４のゲート長を大きくすることなく、それらの間のバラツキの影響を最小限に抑えて、電流差ΔＩｃをセンスすることが可能となる。

具体的に説明する。ＮＭＯＳトランジスタＭＮ３，ＭＮ４及びＭＮ１４を流れる電流をＩｍ３，Ｉｍ４及びＩｍ１４とすると、トランジスタＭＮ１４がない場合はＩｍ３−Ｉｍ４＝ΔＩｃが信号量となる。トランジスタＭＮ１４がある場合には、Ｉｍ３−Ｉｍ４−２Ｉｍ１４＝ΔＩｃとなり２Ｉｍ１４だけΔＩｃが少なくなったことと等価になる。即ち信号量が小さくなり、その分センス速度は若干遅くなるが、バラツキに対して強くすることができる。

次に、図７においてＰＭＯＳトランジスタＭＰ４，ＭＰ５に注目した場合、ＳＥｎ＝Ｈｉｇｈの期間は、ＮＭＯＳトランジスタＭＮ１４の導入により、ＰＭＯＳトランジスタＭＰ４，ＭＰ５のバラツキが補正される。しかし、ＳＥｎ＝Ｌｏｗになると、ＰＭＯＳトランジスタＭＰ４，ＭＰ５のバラツキが出力ノードＯＵＴ，ＯＵＴＢに伝わり、ラッチ回路の正帰還動作によりさらにそのバラツキを増幅してしまう。

図９は、その様な問題を解決するセンスアンプＳＡの構成を示している。図７の回路と異なる点は、ラッチを構成するＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲートを、出力ノードＯＵＴ，ＯＵＴＢではなく、共通に接地端子Ｖｓｓに接続していることである。それ以外は、図７と変わらない。

このセンスアンプ回路構成の利点は、第１に、ＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲートが共通であるため、これらのトランジスタによる正帰還動作がなくなり、トランジスタＭＰ４，ＭＰ５がそれらのバラツキを増幅することがなくなることである。第２に、トランジスタＭＰ４，ＭＰ５は、ゲート電圧がＶｓｓのため、常にコンダクタンスの高い状態であり、ＳＥｎ＝Ｌｏｗになると瞬時に出力ノードＯＵＴ，ＯＵＴＢをＮＭＯＳトランジスタのしきい値程度まで上昇させることが可能となる。この様に出力ノードＯＵＴ，ＯＵＴＢを急速にＮＭＯＳトランジスタのしきい値程度まで増加させれば、初期増幅期間で増幅した信号を、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の正帰還動作で高速にラッチすることが可能となる。

次に、図７のセンスアンプ回路で、ＰＭＯＳトランジスタＭＰ２，ＭＰ３に注目したとき、それらの電流は、ビット線ＢＬ，ＢＢＬに流れる電流とＰＭＯＳトランジスタＭＰ４，ＭＰ５に流れる電流とに分かれる。従って、これらのＰＭＯＳトランジスタＭＰ２，ＭＰ３の間の電流にΔＩｃ以上のバラツキがある場合も、センスすべき入力電流差ΔＩｃを打ち消してしまい、センス不可能となる。

これらのトランジスタＭＰ２，ＭＰ３のバラツキを小さくするために、そのトランジスタ長を大きくした場合は、センスアンプに流れる電流自体が少なくなり、センス速度を大幅に遅くする原因となってしまう。

図１０は、この難点を解決するセンスアンプ回路構成を示している。これは、図９のセンスアンプＳＡを基本としたもので、図９の構成に加えて、ＰＭＯＳトランジスタＭＰ２とＭＰ４の間及び、ＰＭＯＳトランジスタＭＰ３とＭＰ５の間に、電流制限用ＮＭＯＳトランジスタＭＮ１５及びＭＮ１６を介在させている。これらのトランジスタＭＮ１５，ＭＮ１６のゲートは共通に制御信号ＶＲＲで制御される。

電流制限用トランジスタＭＮ１５，ＭＮ１６は、センス初期においてセンスアンプ電流を絞り、センス後期には十分な電流が流れるように制御される。具体的に説明する。センス初期即ち、ＡＣＣｎ＝“Ｌ”でありかつ、ＳＥｎ＝“Ｈ”である期間、トランジスタＭＮ１５，ＭＮ１６を流れる電流差がΔＩｃ以上にならないように、制御信号ＶＲＲを低い電圧値に設定して電流を絞る。例えばこのとき制御信号ＶＲＲは、ＮＭＯＳトランジスタのしきい値落ちを考慮した上で、トランジスタＭＰ４，ＭＰ５に電流が流れるように、ＭＰ４，ＭＰ５のしきい値以上の電圧が通せるように設定する。具体的に、ＮＭＯＳトランジスタのしきい値電圧をＶｔｈｎとし、ＰＭＯＳトランジスタのしきい値電圧をＶｔｈｐとして、センス初期の制御信号ＶＲＲを、ＶＲＲ＝│Ｖｔｈｐ│＋Ｖｔｈｎとする。これによって、センスアンプに余分な電流を流すことなく、セル電流差ΔＩｃを増幅できる状態にする。

次に、ＳＥｎ＝“Ｌ”のラッチ期間では、センスアンプに十分な電流を供給して、ラッチ回路によって信号を増幅させる必要があるため、制御信号ＶＲＲをトランジスタＭＮ１５，ＭＮ１６のソース側にしきい値降下のない電圧を通せるように、Ｖｄｄ＋Ｖｔｈｎ以上の電圧とする。

制御信号ＶＲＲをセンス初期段階（ＳＥｎ＝Ｈｉｇｈ）とラッチ期間（ＳＥｎ＝Ｌｏｗ）で変化させることによる利点は、ＡＣ解析により次のように確認できる。

電圧ゲインをＧ＝Ｖｏｕｔ／Ｖｏｕｔｂ、ループゲインをＬＧ＝（Ｖｏｕｔ）^２／（Ｖｏｕｔｂ）^２とし、セル電流Ｉｃと参照電流Ｉｒの関係をＩｃ＞Ｉｒとする。制御信号ＶＲＲの電圧が低い状態では、Ｇ＜１になる。これは、セル電流ＩｃがＰＭＯＳトランジスタＭＰ５を介して、ＳＥｎの変化により増幅された電圧信号として、出力ノードＯＵＴＢに出力される。

Ｉｃ＞Ｉｒのためラッチ回路の正帰還がかからなければ、ＶＯＵＴＢの変化の方が大きいためＧ＜１になる。制御信号ＶＲＲの電圧が低い期間にラッチ回路の正帰還が働いていないことは、センスアンプ自体のバラツキをラッチ回路が増幅することを抑制するため、ΔＩｃの情報だけを増幅することが可能になる。よって、センス初期段階では微小な電流であってもバラツキに対して十分なマージンを有している。

次に、制御信号ＶＲＲを高くすると、トランジスタＭＮ１５，ＭＮ１６でのしきい値電圧降下がなくなり、トランジスタＭＰ４、ＭＰ５、ＭＮ１及びＭＮ２によるラッチ回路を形成することが可能になる。このラッチ回路の正帰還増幅によりＶＯＵＴの振幅が大きくなり、ＬＧ＞１となる。即ち、初期状態でのセル電流に従った増幅信号をラッチ回路の正帰還によりさらに増幅することで、高速センスが可能となる。

ＮＭＯＳトランジスタＭＮ１，ＭＮ２は最終的なラッチ動作において動作するのみであり、それ以前に十分に信号は増幅されているため、これらのＮＭＯＳトランジスタＭＮ１，ＭＮ２のバラツキはセンスマージンにはあまり影響しない。

以上の改良型センスアンプは、セル電流Ｉｃがトランジスタのばらつきに起因するセンスアンプ電流のばらつきとほぼ同じ程度の値の場合に有効となる。しかし、セル電流Ｉｃが数μＡ程度ある場合は、別の構成も可能である。

図１２のセンスアンプＳＡはその一例であり、図１０のセンスアンプＳＡを基本として、電流制限用ＮＭＯＳトランジスタＭＮ１５，ＭＮ１６を導入した代わりに、その電源側のＰＭＯＳトランジスタＭＰ２，ＭＰ３を削除したものである。ＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲートは、図７の回路と同様に、それぞれ出力ノードＯＵＴＢ，ＯＵＴに接続している。

ラッチ回路はＰＭＯＳトランジスタＭＰ４，ＭＰ５とＮＭＯＳトランジスタＭＮ１，ＭＮ２とにより構成可能であるため、ＰＭＯＳトランジスタＭＰ２，ＭＰ３を省くことができる。これにより、ＰＭＯＳトランジスタＭＰ２，ＭＰ３のバラツキの影響がなくなり、バラツキ要因を少なくすることが可能になる。同時に、ＰＭＯＳトランジスタＭＰ２，ＭＰ３の抵抗成分もなくなるため、制御信号ＶＲＲの電圧を高くした際に、より多くの電流を流せるようになり、センス速度の高速化にもつながる。

図１３は、更にシンプルなセンスアンプ構成を示している。これは、ラッチを構成するＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲートを共通に接地する図９の回路を基本として、図９のイコライズ用ＮＭＯＳトランジスタＭＮ１４を削除したものである。セル電流Ｉｃがある程度大きければ、センス初期に出力ノードＯＵＴ，ＯＵＴＢ間のイコライズを行う必要がなく、その分より高速のセンスが可能となる。

次に、図１０のセンスアンプＳＡについてのシミュレーションデータを説明する。図１４は、シミュレーションに用いた図１０に示すセンスアンプＳＡの各トランジスタサイズ（チャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌ）を示している。図１５はシミュレーション結果であり、センス信号ＳＥｎを“Ｌ”にした後の出力ノードＯＵＴ，ＯＵＴＢの電圧遷移を示している。

シミュレーションにおいては、ビット線を抵抗６０ｋΩ、容量１ｐＦとし、セル電流をＩｃ＝１５０ｎＡ、参照電流をＩｒ＝５０ｎＡ、従って電流差ΔＩｃ＝１００ｎＡとしている。センス信号ＳＥｎが“Ｈ”の間、制御信号ＶＲＲ＝３．６Ｖであり、ＳＥｎ＝“Ｌ”にしてから、約１５ｎｓｅｃ遅れて制御信号ＶＲＲ＝４．２Ｖにする。

図１５の結果から、センス信号をＳＥｎ＝“Ｌ”にしてから、約１３．５ｎｓｅｃで出力ノードＯＵＴ，ＯＵＴＢの“Ｈ”，“Ｌ”が確定している。この実施の形態のセンスアンプを用いると、１００ｎＡという微小電流差を、１５ｎｓｅｃ弱という高速でセンスできることが分かる。

本発明は、ＮＡＮＤ型フラッシュメモリに限らず、セル電流を参照電流との比較で検出してデータセンスを行う他のフラッシュメモリへの応用が可能である。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア構成を示す図である。同メモリコアのセルブロック構成を示す図である。同フラッシュメモリが４値データ記憶を行う場合のデータレベルを示す図である。同フラッシュメモリの読み出し原理を説明するための図である。同メモリコアのセンスアンプの基本構成を示す図である。同センスアンプの動作波形を示す図である。他の実施の形態のセンスアンプの構成を示す図である。同センスアンプの動作波形を示す図である。他の実施の形態のセンスアンプの構成を示す図である。他の実施の形態のセンスアンプの構成を示す図である。同センスアンプの動作波形を示す図である。他の実施の形態のセンスアンプの構成を示す図である。他の実施の形態のセンスアンプの構成を示す図である。シミュレーションに用いた図１０のセンスアンプのサイズ関係を示す図である。センス動作のシミュレーション結果を示す図である。

符号の説明

１ｔ，１ｃ…セルアレイ、２…センスアンプ回路、２１…センスユニット、３ｔ，３ｃ…ロウデコーダ、Ｔ−ＮＡＮＤ，Ｃ−ＮＡＮＤ…情報セルＮＡＮＤストリング、Ｒ−ＮＡＮＤ…参照セルＮＡＮＤストリング、Ｔ−ＢＬＫ，Ｃ−ＢＬＫ…情報セルブロック、Ｒ−ＢＬＫ…参照セルブロック、ＳＡ…センスアンプ、ＭＮ１〜ＭＮ６，ＭＮ１０〜ＭＮ１６…ＮＭＯＳトランジスタ、ＭＰ１〜ＭＰ５…ＰＭＯＳトランジスタ。

Claims

電気的書き換え可能な不揮発性メモリセルが配列され、複数個のメモリセルが直列接続されたＮＡＮＤストリングの選択メモリセルのセルデータを、第１及び第２の入力ノードの一方にセル電流が他方に参照電流が供給されて、それらの電流差によりセンスするセンスアンプであって、
ドレインがそれぞれ第１及び第２の出力ノードに接続され、ゲートがそれぞれ第２及び第１の出力ノードに接続され、ソースが共通に基準電位端子に接続された第１及び第２のＮＭＯＳトランジスタと、
ドレインがそれぞれ前記第１及び第２のＮＭＯＳトランジスタのそれと共通接続されソースがそれぞれ前記第１及び第２の入力ノードに接続されて、前記第１及び第２のＮＭＯＳトランジスタと共にラッチを構成する第１及び第２のＰＭＯＳトランジスタと、
ドレインがそれぞれ前記第１及び第２の入力ノードに接続されゲートがそれぞれ前記第２及び第１の出力ノードに接続され、ソースが共通に電流源スイッチ素子を介して電源端子に接続された第３及び第４のＰＭＯＳトランジスタと、
前記第１及び第３のＰＭＯＳトランジスタ間並びに前記第２及び第４のＰＭＯＳトランジスタ間にそれぞれ介在し、ゲートにセンス初期よりもラッチ期間の方がより高いレベルになる制御信号が入力され、センス初期において電流を絞り、ラッチ期間においてセンス初期よりも大きな電流を供給する第１並びに第２の電流制限用ＮＭＯＳトランジスタと、
前記第１及び第２の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第３及び第４のＮＭＯＳトランジスタと、
前記第１及び第２の出力ノード間に介在してセンス前に第１及び第２の出力ノード間を短絡するイコライズ用トランジスタと、
それぞれ前記第１及び第２の入力ノードに設けられ、センス前に一定時間オン駆動されてそれぞれ前記第１及び第２の入力ノードを介してビット線をプリチャージする第１及び第２のビット線プリチャージ用トランジスタと、
それぞれ前記第１及び第２の入力ノードとセンスアンプ本体との間に設けられ、前記ビット線がプリチャージされている間オフ駆動される第１及び第２の切断用ＮＭＯＳトランジスタと
を有し、
前記電流源スイッチ素子は、活性化信号によりオン駆動される第５のＰＭＯＳトランジスタであり、
前記第３及び第４のＮＭＯＳトランジスタは、前記活性化信号に遅れて発生させるセンス信号によりオフ駆動されるものであり、
前記イコライズ用トランジスタは、前記センス信号により前記第３及び第４のＮＭＯＳトランジスタと同時にオフ駆動される第５のＮＭＯＳトランジスタである
ことを特徴とするセンスアンプ。
前記第１及び第２のＰＭＯＳトランジスタのゲートは、それぞれ前記第１及び第２のＮＭＯＳトランジスタのゲートと共通接続されるか、或いは共通に前記基準電位端子に接続される
ことを特徴とする請求項１記載のセンスアンプ。
電気的書き換え可能な不揮発性メモリセルが配列され、複数個のメモリセルが直列接続されたＮＡＮＤストリングの選択メモリセルのセルデータを、第１及び第２の入力ノードの一方にセル電流が他方に参照電流が供給されて、それらの電流差によりセンスするセンスアンプであって、
ドレインがそれぞれ第１及び第２の出力ノードに接続され、ゲートがそれぞれ第２及び第１の出力ノードに接続され、ソースが共通に基準電位端子に接続された第１及び第２のＮＭＯＳトランジスタと、
ドレインがそれぞれ前記第１及び第２のＮＭＯＳトランジスタのそれと共通接続されソースがそれぞれ前記第１及び第２の入力ノードに接続されて、前記第１及び第２のＮＭＯＳトランジスタと共にラッチを構成する第１及び第２のＰＭＯＳトランジスタと、
ソースがそれぞれ前記第１及び第２の入力ノードに接続されドレインが共通に電流源スイッチ素子を介して電源端子に接続され、ゲートにセンス初期よりもラッチ期間の方がより高いレベルになる制御信号が入力され、センス初期において電流を絞り、ラッチ期間においてセンス初期よりも大きな電流を供給する働きをする第３及び第４のＮＭＯＳトランジスタと、
前記第１及び第２の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第５及び第６のＮＭＯＳトランジスタと、
前記第１及び第２の出力ノード間に介在してセンス前に第１及び第２の出力ノード間を短絡するイコライズ用トランジスタと、
それぞれ前記第１及び第２の入力ノードに設けられ、センス前に一定時間オン駆動されてそれぞれ前記第１及び第２の入力ノードを介してビット線をプリチャージする第１及び第２のビット線プリチャージ用トランジスタと、
それぞれ前記第１及び第２の入力ノードとセンスアンプ本体との間に設けられ、前記ビット線がプリチャージされている間オフ駆動される第１及び第２の切断用ＮＭＯＳトランジスタと
を有し、
前記電流源スイッチ素子は、活性化信号によりオン駆動される第３のＰＭＯＳトランジスタであり、
前記第３及び第４のＮＭＯＳトランジスタは、前記活性化信号に遅れて発生させるセンス信号によりオフ駆動されるものであり、
前記イコライズ用トランジスタは、前記センス信号により前記第３及び第４のＮＭＯＳトランジスタと同時にオフ駆動される第５のＮＭＯＳトランジスタである
ことを特徴とするセンスアンプ。
電気的書き換え可能な不揮発性メモリセルが配列され、複数個ずつのメモリセルが直列接続されたＮＡＮＤストリングを構成するセルアレイと、
前記セルアレイの選択メモリセルのデータをセンスする電流検出型のセンスアンプと
を備え、
前記センスアンプは、
一方にセル電流が他方に参照電流が供給される第１及び第２の入力ノードと、
セル電流と参照電流との電流差を増幅したセルデータが出力される第１及び第２の出力ノードと、
ドレインがそれぞれ第１及び第２の出力ノードに接続され、ゲートがそれぞれ第２及び第１の出力ノードに接続され、ソースが共通に基準電位端子に接続された第１及び第２のＮＭＯＳトランジスタと、
ドレインがそれぞれ前記第１及び第２のＮＭＯＳトランジスタのそれと共通接続されソースがそれぞれ前記第１及び第２の入力ノードに接続されて、前記第１及び第２のＮＭＯＳトランジスタと共にラッチを構成する第１及び第２のＰＭＯＳトランジスタと、
ソースがそれぞれ前記第１及び第２の入力ノードに接続されドレインが共通に電流源スイッチ素子を介して電源端子に接続され、ゲートにセンス初期よりもラッチ期間の方がより高いレベルになる制御信号が入力され、センス初期において電流を絞り、ラッチ期間においてセンス初期よりも大きな電流を供給する働きをする第３及び第４のＮＭＯＳトランジスタと、
前記第１及び第２の出力ノードと前記基準電位端子との間にそれぞれ介在して、センス前にオン駆動される第５及び第６のＮＭＯＳトランジスタと、
前記第１及び第２の出力ノード間に介在してセンス前に第１及び第２の出力ノード間を短絡するイコライズ用トランジスタと、
それぞれ前記第１及び第２の入力ノードに設けられ、センス前に一定時間オン駆動されてそれぞれ前記第１及び第２の入力ノードを介してビット線をプリチャージする第１及び第２のビット線プリチャージ用トランジスタと、
それぞれ前記第１及び第２の入力ノードとセンスアンプ本体との間に設けられ、前記ビット線がプリチャージされている間オフ駆動される第１及び第２の切断用ＮＭＯＳトランジスタと
を有し、
前記電流源スイッチ素子は、活性化信号によりオン駆動される第３のＰＭＯＳトランジスタであり、
前記第３及び第４のＮＭＯＳトランジスタは、前記活性化信号に遅れて発生させるセンス信号によりオフ駆動されるものであり、
前記イコライズ用トランジスタは、前記センス信号により前記第３及び第４のＮＭＯＳトランジスタと同時にオフ駆動される第５のＮＭＯＳトランジスタである
ことを特徴とする半導体記憶装置。