JP3162515B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、制御ゲートと半導体基
板の間に電荷蓄積層を有する電気的書き替え可能なメモ
リセルを用いた不揮発性半導体メモリ装置に関する。
板の間に電荷蓄積層を有する電気的書き替え可能なメモ
リセルを用いた不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】不揮発性半導体メモリ装置として、浮游
ゲートを持つＭＯＳＦＥＴ構造のメモリセルやＭＮＯＳ
構造のメモリセルを用いて電気的消去および書き込みを
可能としたものは、ＥＥＰＲＯＭとして知られている。
この種のＥＥＰＲＯＭのメモリアレイは、互いに交差す
る行線と列線の各交点にメモリセルを配置して構成され
る。実際のパターン上では、二つのメモリセルのドレイ
ンを共通にしてここに列線がコンタクトするようにし
て、セル面積をできるだけ小さくしている。しかしこれ
でも、二つのメモリセルに一つのコンタクトを必要と
し、このコンタクト部がセル占有面積の大きい部分を占
めている。
ゲートを持つＭＯＳＦＥＴ構造のメモリセルやＭＮＯＳ
構造のメモリセルを用いて電気的消去および書き込みを
可能としたものは、ＥＥＰＲＯＭとして知られている。
この種のＥＥＰＲＯＭのメモリアレイは、互いに交差す
る行線と列線の各交点にメモリセルを配置して構成され
る。実際のパターン上では、二つのメモリセルのドレイ
ンを共通にしてここに列線がコンタクトするようにし
て、セル面積をできるだけ小さくしている。しかしこれ
でも、二つのメモリセルに一つのコンタクトを必要と
し、このコンタクト部がセル占有面積の大きい部分を占
めている。
【０００３】これに対して最近、メモリセルを複数個直
列接続してＮＡＮＤセルを構成し、コンタクト部を大幅
に減らすことを可能としたＥＥＰＲＯＭが提案されてい
る。ところがこのＮＡＮＤセル型のＥＥＰＲＯＭでは、
多数のメモリセルの直列抵抗で読み出し電流が小さくな
るため、アクセス・スピードがおそいという難点があっ
た。
列接続してＮＡＮＤセルを構成し、コンタクト部を大幅
に減らすことを可能としたＥＥＰＲＯＭが提案されてい
る。ところがこのＮＡＮＤセル型のＥＥＰＲＯＭでは、
多数のメモリセルの直列抵抗で読み出し電流が小さくな
るため、アクセス・スピードがおそいという難点があっ
た。
【０００４】図１１に、不揮発性メモリで用いられてい
る一般的なメモリ１およびセンスアンプ２の回路を示
す。本回路は回路規模が大きいため、ビット線ＢＬＩ〜
ＢＬｎにセンスアンプ２各々設けることは不可能であ
る。したがってこの場合、センスアンプ回路は、カラム
選択ゲート３Ｉ〜３ｎを介してビット線ＢＬＩ〜ＢＬｎ
に接続されるよう構成される。不揮発性メモリセルＭＣ
は複数直列接続されてＮＡＮＤセル４を形成し、その一
端は、選択ゲートＳＧを介してビット線に接続される。
る一般的なメモリ１およびセンスアンプ２の回路を示
す。本回路は回路規模が大きいため、ビット線ＢＬＩ〜
ＢＬｎにセンスアンプ２各々設けることは不可能であ
る。したがってこの場合、センスアンプ回路は、カラム
選択ゲート３Ｉ〜３ｎを介してビット線ＢＬＩ〜ＢＬｎ
に接続されるよう構成される。不揮発性メモリセルＭＣ
は複数直列接続されてＮＡＮＤセル４を形成し、その一
端は、選択ゲートＳＧを介してビット線に接続される。
【０００５】以下に動作の概略と問題点を述べる。この
回路を構成するチップが読み出しモードになると、トラ
ンジスタＴｒ１．Ｔｒ２．Ｔｒ３が導通し、データ線Ｄ
Ｌを充電する。カラム・アドレスが選択されると、所望
のビット線へカラム選択ゲート３を介して充電される。
制御電圧Ｖ1 ，Ｖ2 ，Ｖ3 は、ソフト・ライトをふせぐ
ためデータ線ＤＬおよびビット線ＢＬが１Ｖ程度の差に
なるように電位設定され、なおかつ、セル４が読み出し
電流を流せば、トランジスタＴｒ２の導通が保たれ、セ
ンス・ノードＮＳが“Ｌ”（低）レベルになるようにな
り、セル４が読み出し電流を流さなければ、データ線Ｄ
Ｌの電位が上昇し、トランジスタＴｒ２が非導通にな
り、ノードＮＳが急速に“Ｈ”（高）レベルになるよう
に設定されている。
回路を構成するチップが読み出しモードになると、トラ
ンジスタＴｒ１．Ｔｒ２．Ｔｒ３が導通し、データ線Ｄ
Ｌを充電する。カラム・アドレスが選択されると、所望
のビット線へカラム選択ゲート３を介して充電される。
制御電圧Ｖ1 ，Ｖ2 ，Ｖ3 は、ソフト・ライトをふせぐ
ためデータ線ＤＬおよびビット線ＢＬが１Ｖ程度の差に
なるように電位設定され、なおかつ、セル４が読み出し
電流を流せば、トランジスタＴｒ２の導通が保たれ、セ
ンス・ノードＮＳが“Ｌ”（低）レベルになるようにな
り、セル４が読み出し電流を流さなければ、データ線Ｄ
Ｌの電位が上昇し、トランジスタＴｒ２が非導通にな
り、ノードＮＳが急速に“Ｈ”（高）レベルになるよう
に設定されている。
【０００６】ところがＮＡＮＤセル型ＥＥＰＲＯＭは、
読み出し電流が数μＡと小さいため、トランジスタＴｒ
１，Ｔｒ２，Ｔｒ３の駆動能力を上げると、ノードＮＳ
が“Ｌ”になるべきところが“Ｈ”になってしまう。し
たがって駆動能力を下げざるを得ず、データ線ＤＬおよ
びビット線ＢＬＩ〜ＢＬｎの充電スピードが遅くなり、
アクセスが遅くなることになる。またカラム・アドレス
に関しては高速に読み出しするページ・モード読み出し
はできない。
読み出し電流が数μＡと小さいため、トランジスタＴｒ
１，Ｔｒ２，Ｔｒ３の駆動能力を上げると、ノードＮＳ
が“Ｌ”になるべきところが“Ｈ”になってしまう。し
たがって駆動能力を下げざるを得ず、データ線ＤＬおよ
びビット線ＢＬＩ〜ＢＬｎの充電スピードが遅くなり、
アクセスが遅くなることになる。またカラム・アドレス
に関しては高速に読み出しするページ・モード読み出し
はできない。
【０００７】またＮＡＮＤセル型ＥＥＰＲＯＭでは不要
の書き込みディスターブ（乱れ）をさけるため、共通ロ
ウ（行）一括のページ・モード書き込みを行うのが望ま
しいが、そのためには各ビット線にラッチ回路が余分に
必要となり、面積の増大をまねく。
の書き込みディスターブ（乱れ）をさけるため、共通ロ
ウ（行）一括のページ・モード書き込みを行うのが望ま
しいが、そのためには各ビット線にラッチ回路が余分に
必要となり、面積の増大をまねく。
【０００８】以上の点に鑑み、本発明者らは、各ビット
線に設けられたラッチ回路はセンスアンプ回路としての
動作を行うため、余分の面積の増加は招かない半導体メ
モリ装置を考案した。
線に設けられたラッチ回路はセンスアンプ回路としての
動作を行うため、余分の面積の増加は招かない半導体メ
モリ装置を考案した。
【０００９】図１２にその回路例を示す。この回路は、
アドレスが設定され、読み出しモードになると、ＰＭＯ
ＳトランジスタＭＰ５によってビット線ＢＬが電源電圧
Ｖccに充電される。さらにＭＮＯＳトランジスタＭＮ７
を介してノードＮ２が“Ｈ”となり、制御信号ＳＥＮ１
を“Ｈ”、ＳＥＮ１Ｂを“Ｈ”、ＳＥＮ２Ｂを“Ｌ”Ｓ
ＥＮ２を“Ｌ”とすることにより、ノードＮ２を電源電
圧Ｖccへ、ノードＮ１を接地電圧Ｖssへ充電する。以上
の充電が終了すると、制御信号ＳＥＮ１、ＳＥＮ２を
“Ｌ”、ＳＥＮ１Ｂ、ＳＥＮ２Ｂを“Ｈ”としてトラン
ジスタＭＰ２，ＭＮ１，ＭＰ４，ＭＰ３，ＭＰ５を非導
通として、ビット線ＢＬ、ノードＮ２，Ｎ１はフローテ
ィング状態とする。その後設定されたアドレスにより、
選択されたロウ・アドレスのトランジスタＭＳ１，ＭＳ
２が導通状態となり、また、ＣＧ１〜ＣＧ８は選択され
たアドレスのＣＧのみ“Ｌ”、他は電源電圧まで充電さ
れる。そして選択されたセルが読み出し電流を流せば、
ビット線ＢＬは接地電位に向けて“Ｌ”に放電され、流
さなければ“Ｈ”のまま保たれる。
アドレスが設定され、読み出しモードになると、ＰＭＯ
ＳトランジスタＭＰ５によってビット線ＢＬが電源電圧
Ｖccに充電される。さらにＭＮＯＳトランジスタＭＮ７
を介してノードＮ２が“Ｈ”となり、制御信号ＳＥＮ１
を“Ｈ”、ＳＥＮ１Ｂを“Ｈ”、ＳＥＮ２Ｂを“Ｌ”Ｓ
ＥＮ２を“Ｌ”とすることにより、ノードＮ２を電源電
圧Ｖccへ、ノードＮ１を接地電圧Ｖssへ充電する。以上
の充電が終了すると、制御信号ＳＥＮ１、ＳＥＮ２を
“Ｌ”、ＳＥＮ１Ｂ、ＳＥＮ２Ｂを“Ｈ”としてトラン
ジスタＭＰ２，ＭＮ１，ＭＰ４，ＭＰ３，ＭＰ５を非導
通として、ビット線ＢＬ、ノードＮ２，Ｎ１はフローテ
ィング状態とする。その後設定されたアドレスにより、
選択されたロウ・アドレスのトランジスタＭＳ１，ＭＳ
２が導通状態となり、また、ＣＧ１〜ＣＧ８は選択され
たアドレスのＣＧのみ“Ｌ”、他は電源電圧まで充電さ
れる。そして選択されたセルが読み出し電流を流せば、
ビット線ＢＬは接地電位に向けて“Ｌ”に放電され、流
さなければ“Ｈ”のまま保たれる。
【００１０】この電位はＮ２へ転送される。次にトラン
ジスタＭＰ２、ＭＮ１が導通状態になるように信号線Ｓ
ＥＮ１Ｂが“Ｌ”、ＳＥＮ１が“Ｈ”となり、トランジ
スタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２で構成されるクロ
ックドインバータ２１がアクティブとなる。そして、こ
のインバータ２１のしきい値によってノードＮ１が
“Ｈ”または“Ｌ”になり、ビット線ＢＬの電位がセン
スされることとなる。ノードＮ１の電位が決定される
と、ＳＥＮ２Ｂを“Ｌ”、ＳＥＮ２を“Ｈ”としてトラ
ンジスタＭＰ４，ＭＰ３を導通させ、ノードＮ１，Ｎ２
の電位をラッチすることになる。その後選択されたカラ
ム・アドレスに応じて信号ＣＳＬが“Ｈ”となり、出力
ＩＯ、ＩＯＢへデータが読み出される。
ジスタＭＰ２、ＭＮ１が導通状態になるように信号線Ｓ
ＥＮ１Ｂが“Ｌ”、ＳＥＮ１が“Ｈ”となり、トランジ
スタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２で構成されるクロ
ックドインバータ２１がアクティブとなる。そして、こ
のインバータ２１のしきい値によってノードＮ１が
“Ｈ”または“Ｌ”になり、ビット線ＢＬの電位がセン
スされることとなる。ノードＮ１の電位が決定される
と、ＳＥＮ２Ｂを“Ｌ”、ＳＥＮ２を“Ｈ”としてトラ
ンジスタＭＰ４，ＭＰ３を導通させ、ノードＮ１，Ｎ２
の電位をラッチすることになる。その後選択されたカラ
ム・アドレスに応じて信号ＣＳＬが“Ｈ”となり、出力
ＩＯ、ＩＯＢへデータが読み出される。
【００１１】ところが本方式の場合は隣接するビット線
ＢＬ間の結合容量により、フローティング状態のビット
線ＢＬの電位が左右される。たとえば、あるビット線Ｂ
Ｌは、セルが読み出し電流を流さないものとすると、
“Ｈ”を保っているはずであるが、隣接するビット線Ｂ
Ｌに接続されるセルが読み出し電流を流すと、それらの
隣接するビット線ＢＬは“Ｈ”から“Ｌ”に電位が下
る。すると“Ｈ”を保っているはずのビット線ＢＬは、
“Ｌ”に下がるところの隣接するビット線ＢＬの電位に
引きずられて“Ｌ”にひっぱられる。したがってこのビ
ット線ＢＬを“Ｈ”と読むためには、トランジスタＭＰ
１，ＭＰ２，ＭＮ１，ＭＮ２で構成されるクロックドイ
ンバータ２１のしきい値は、この容量結合による“Ｌ”
への引っぱられを考慮して、低めに設定されねばならな
い。するとビット線ＢＬを“Ｌ”と読むためには、ＢＬ
の電位はＶccからクロックドインバータのしきい値まで
引き下げねばならず、ＮＡＮＤ型セルの読み出し電流が
小さいことを考えると、クロックドインバータを駆動状
態にするまでかなり時間がかかる。
ＢＬ間の結合容量により、フローティング状態のビット
線ＢＬの電位が左右される。たとえば、あるビット線Ｂ
Ｌは、セルが読み出し電流を流さないものとすると、
“Ｈ”を保っているはずであるが、隣接するビット線Ｂ
Ｌに接続されるセルが読み出し電流を流すと、それらの
隣接するビット線ＢＬは“Ｈ”から“Ｌ”に電位が下
る。すると“Ｈ”を保っているはずのビット線ＢＬは、
“Ｌ”に下がるところの隣接するビット線ＢＬの電位に
引きずられて“Ｌ”にひっぱられる。したがってこのビ
ット線ＢＬを“Ｈ”と読むためには、トランジスタＭＰ
１，ＭＰ２，ＭＮ１，ＭＮ２で構成されるクロックドイ
ンバータ２１のしきい値は、この容量結合による“Ｌ”
への引っぱられを考慮して、低めに設定されねばならな
い。するとビット線ＢＬを“Ｌ”と読むためには、ＢＬ
の電位はＶccからクロックドインバータのしきい値まで
引き下げねばならず、ＮＡＮＤ型セルの読み出し電流が
小さいことを考えると、クロックドインバータを駆動状
態にするまでかなり時間がかかる。
【００１２】このことを数値で例示する。隣接する・ビ
ット線ＢＬ間の容量が、ビット線容量の総量の1/2 を占
めるとすると、“Ｈ”を保つはずのビット線は、隣接ビ
ット線に応じてＶcc/2に引き下げられる。電源電圧例え
ばＶcc＝５Ｖとすると、2.5Ｖ引き下げられる。したが
ってクロックドインバータのしきい値をマージンをみて
２Ｖに設定する。ＮＡＮＤセルの読み出し電流の最悪の
場合、つまり非選択のセルがすべてフローティング・ゲ
ートに電子が注入されているとき、３μＡとする。また
ビット線の容量を0.3 ＰＦとすると、ビット線の電位に
かかわらず、最悪の場合の電流をセルが流すとすると、
クロックドインバータをアクティブにするまでにＭＳ
１，ＭＳ２が導通状態となってから、少なくとも0.3PF
×(5-2)V/3μA ＝0.3 μs かかることになる。
ット線ＢＬ間の容量が、ビット線容量の総量の1/2 を占
めるとすると、“Ｈ”を保つはずのビット線は、隣接ビ
ット線に応じてＶcc/2に引き下げられる。電源電圧例え
ばＶcc＝５Ｖとすると、2.5Ｖ引き下げられる。したが
ってクロックドインバータのしきい値をマージンをみて
２Ｖに設定する。ＮＡＮＤセルの読み出し電流の最悪の
場合、つまり非選択のセルがすべてフローティング・ゲ
ートに電子が注入されているとき、３μＡとする。また
ビット線の容量を0.3 ＰＦとすると、ビット線の電位に
かかわらず、最悪の場合の電流をセルが流すとすると、
クロックドインバータをアクティブにするまでにＭＳ
１，ＭＳ２が導通状態となってから、少なくとも0.3PF
×(5-2)V/3μA ＝0.3 μs かかることになる。
【００１３】さらに“Ｈ”を保つビット線がＶccから下
がって中間電位となるため、センスアンプのクロックド
インバータ２１は、アクティブ状態になってから、トラ
ンジスタＭＰ３，ＭＰ４，ＭＮ３，ＭＮ４で構成される
ラッチ側のクロックドインバータ２２がアクティブにな
るまで、電源電圧Ｖccから接地電位への中間電位の間
に、電源間の貫通電流を流し、パワーのロスがある。
がって中間電位となるため、センスアンプのクロックド
インバータ２１は、アクティブ状態になってから、トラ
ンジスタＭＰ３，ＭＰ４，ＭＮ３，ＭＮ４で構成される
ラッチ側のクロックドインバータ２２がアクティブにな
るまで、電源電圧Ｖccから接地電位への中間電位の間
に、電源間の貫通電流を流し、パワーのロスがある。
【００１４】
【発明が解決しようとする課題】以上のように従来の不
揮発性メモリで用いられているセンスアンプはアクセス
が遅く、またページ・モード読み出しはできない。また
前述の考案（図１２）のクロックドインバータ型のセン
スアップでは、隣接ビット線の容量結合による誤読み出
しの心配とパワーロス、誤読み出しを防ぐためにはアク
セス時間を犠牲にしなければならないという問題があっ
た。
揮発性メモリで用いられているセンスアンプはアクセス
が遅く、またページ・モード読み出しはできない。また
前述の考案（図１２）のクロックドインバータ型のセン
スアップでは、隣接ビット線の容量結合による誤読み出
しの心配とパワーロス、誤読み出しを防ぐためにはアク
セス時間を犠牲にしなければならないという問題があっ
た。
【００１５】本発明は、この様な問題を解決して、信頼
性の高いデータの読み出しを可能とするセンスアンプ回
路を持つ不揮発性半導体メモリ装置を提供することを目
的とする。
性の高いデータの読み出しを可能とするセンスアンプ回
路を持つ不揮発性半導体メモリ装置を提供することを目
的とする。
【００１６】
【課題を解決するための手段と作用】本発明に係る不揮
発性半導体メモリ装置は、センスアンプ入力をビット線
対とし、これらを差動的に動作させて、読み出し電流の
小さいＮＡＮＤ型セルでも安定して高速に読み出しでき
るようにしたものである。
発性半導体メモリ装置は、センスアンプ入力をビット線
対とし、これらを差動的に動作させて、読み出し電流の
小さいＮＡＮＤ型セルでも安定して高速に読み出しでき
るようにしたものである。
【００１７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１，図２は、本発明の一実施例に係るＮＡ
ＮＤ型ＥＥＰＲＯＭの要部構成図である。
説明する。図１，図２は、本発明の一実施例に係るＮＡ
ＮＤ型ＥＥＰＲＯＭの要部構成図である。
【００１８】図１は、隣接するビット線対ＢＬ，／ＢＬ
（ＢＬとは信号反転関係にあることを示し、図ではＢＬ
の真上にバーが引かれている。以下“／”の意味は同様
に考える）をセンスアンプ４１の入力とした概略図であ
る。これは、いわゆるＤＲＡＭで用いられているフォー
ルディッド・ビット線方式である。ここで４２はＮＡＮ
Ｄセル，４３はワード線である。このワード線４３は制
御ゲートＣＧと選択ゲートＳＧとをまとめて画いた形で
ある。
（ＢＬとは信号反転関係にあることを示し、図ではＢＬ
の真上にバーが引かれている。以下“／”の意味は同様
に考える）をセンスアンプ４１の入力とした概略図であ
る。これは、いわゆるＤＲＡＭで用いられているフォー
ルディッド・ビット線方式である。ここで４２はＮＡＮ
Ｄセル，４３はワード線である。このワード線４３は制
御ゲートＣＧと選択ゲートＳＧとをまとめて画いた形で
ある。
【００１９】図２は上記セル部分を具体的に示したもの
である。隣接するビット線対の一方例えばＢＬが選択さ
れたとき、もう一方例えば／ＢＬが選択されないように
ビット線側のセレクト・ゲートＭＳ１１，ＭＳ１２がエ
ンハンスメント型トランジスタとデプレッション型トラ
ンジスタの直列接続になっており、一方はエンハンスメ
ント型がビット線ＢＬ側、もう一方はデプレッション型
がビット線／ＢＬ側に接続されている。この隣接する２
つのＮＡＮＤ型セル（メモリセルの数をそれぞれ４つと
した場合）の平面図を示したものが図３である。ここで
ｎ+ 層４５はトランジスタのソース／ドレインとなる。
４６1 〜４６4 は第１層多結晶シリコン膜による浮遊ゲ
ート、４７1 〜４７4 は第２層多結晶シリコン膜による
制御ゲート、４８はソース層である。これらの符号４５
〜４８は反転ビット線／ＢＬ側についても、同様に考え
られる。図４は、図１〜図３を更に具体化した回路図を
示す。
である。隣接するビット線対の一方例えばＢＬが選択さ
れたとき、もう一方例えば／ＢＬが選択されないように
ビット線側のセレクト・ゲートＭＳ１１，ＭＳ１２がエ
ンハンスメント型トランジスタとデプレッション型トラ
ンジスタの直列接続になっており、一方はエンハンスメ
ント型がビット線ＢＬ側、もう一方はデプレッション型
がビット線／ＢＬ側に接続されている。この隣接する２
つのＮＡＮＤ型セル（メモリセルの数をそれぞれ４つと
した場合）の平面図を示したものが図３である。ここで
ｎ+ 層４５はトランジスタのソース／ドレインとなる。
４６1 〜４６4 は第１層多結晶シリコン膜による浮遊ゲ
ート、４７1 〜４７4 は第２層多結晶シリコン膜による
制御ゲート、４８はソース層である。これらの符号４５
〜４８は反転ビット線／ＢＬ側についても、同様に考え
られる。図４は、図１〜図３を更に具体化した回路図を
示す。
【００２０】セルの選択は以下の述べるように行われ
る。図２、図３においてビット線ＢＬに接続するセルが
選択されるときは、信号線ＳＧ−ｄが“Ｈ”、信号線／
ＳＧ−ｄが“Ｌ”となる。信号線／ＳＧ−ｄがゲートに
供給されるトランジスタＭＳ１２はデプレッション型な
ので、／ＳＧ−ｄが“Ｌ”であっても、ビット線ＢＬに
接続するセルが選択されることになる。それに対して、
ビット線／ＢＬに接続するセルは信号線／ＳＧ−ｄがゲ
ートに与えられるトランジスタＭＳ１１がエンハンスメ
ント型なので、ビット線／ＢＬはこの／ＳＧ−ｄがゲー
トに与えられるトランジスタによってセルが選択された
ことにならない。ビット線／ＢＬに接続するセルが選択
されるときは、逆に信号ＳＧ−ｄが“Ｌ”、／ＳＧ−ｄ
が“Ｈ”となって、同様に選択性は満足される。
る。図２、図３においてビット線ＢＬに接続するセルが
選択されるときは、信号線ＳＧ−ｄが“Ｈ”、信号線／
ＳＧ−ｄが“Ｌ”となる。信号線／ＳＧ−ｄがゲートに
供給されるトランジスタＭＳ１２はデプレッション型な
ので、／ＳＧ−ｄが“Ｌ”であっても、ビット線ＢＬに
接続するセルが選択されることになる。それに対して、
ビット線／ＢＬに接続するセルは信号線／ＳＧ−ｄがゲ
ートに与えられるトランジスタＭＳ１１がエンハンスメ
ント型なので、ビット線／ＢＬはこの／ＳＧ−ｄがゲー
トに与えられるトランジスタによってセルが選択された
ことにならない。ビット線／ＢＬに接続するセルが選択
されるときは、逆に信号ＳＧ−ｄが“Ｌ”、／ＳＧ−ｄ
が“Ｈ”となって、同様に選択性は満足される。
【００２１】図４の回路図にもとづいて、さらに詳細に
述べる。ビット線ＢＬ，／ＢＬ対の容量をほぼ同じにす
るために、ＮＡＮＤ型セル４２でビット線側に接続する
のがデプレッション型であるものの数を、ビット線Ｂ
Ｌ，／ＢＬで同じにし、同様にエンハンスメント型であ
るものの数を、ビット線ＢＬ，／ＢＬで同じにする。
述べる。ビット線ＢＬ，／ＢＬ対の容量をほぼ同じにす
るために、ＮＡＮＤ型セル４２でビット線側に接続する
のがデプレッション型であるものの数を、ビット線Ｂ
Ｌ，／ＢＬで同じにし、同様にエンハンスメント型であ
るものの数を、ビット線ＢＬ，／ＢＬで同じにする。
【００２２】またダミーセル５１ではセルの最悪の読み
出し電流よりも小さくしておく。これには、ダミーのＮ
ＡＮＤ型セル５１の各々をデプレッション型トランジス
タにし、チャンネル長Ｌを大きくしておく、などという
手段を用いる。この場合ダミーのワード線ＳＧ−ｄｄ，
／ＳＧ−ｄｄ，ＣＧｄ１，ＣＧｄ２…のＲＣ遅延は抵抗
が小さくなった分、容量が大きくなってノーマル用のセ
ルのワード線のＲＣ遅延とほぼ同じにできるという利点
がある。
出し電流よりも小さくしておく。これには、ダミーのＮ
ＡＮＤ型セル５１の各々をデプレッション型トランジス
タにし、チャンネル長Ｌを大きくしておく、などという
手段を用いる。この場合ダミーのワード線ＳＧ−ｄｄ，
／ＳＧ−ｄｄ，ＣＧｄ１，ＣＧｄ２…のＲＣ遅延は抵抗
が小さくなった分、容量が大きくなってノーマル用のセ
ルのワード線のＲＣ遅延とほぼ同じにできるという利点
がある。
【００２３】前回の読み出しが終了した後からの動作説
明を始める。この状態では、すべてのワード線、ダミー
ワード線ＣＧｎ，ＳＧ−ｄ，ＳＧ−ｓ系、これらの反転
系はすべて接地レベルとなっている。
明を始める。この状態では、すべてのワード線、ダミー
ワード線ＣＧｎ，ＳＧ−ｄ，ＳＧ−ｓ系、これらの反転
系はすべて接地レベルとなっている。
【００２４】またＳＡＮは接地レベル、ＳＡＰは電源Ｖ
ccレベルとなっており、ノードＮ２とＮ１はデータに応
じて電源レベルと接地レベルとなっている。信号線φT
は接地レベルとなっており、センスアンプ４１とビット
線ＢＬ，／ＢＬは切り離されている。ビット線対ＢＬ，
／ＢＬは信号線ＥＱＲ１と／ＰＲＥによりＶPRに充電さ
れ、イコライズされている。ＶPRはプリ・チャージ電位
である。
ccレベルとなっており、ノードＮ２とＮ１はデータに応
じて電源レベルと接地レベルとなっている。信号線φT
は接地レベルとなっており、センスアンプ４１とビット
線ＢＬ，／ＢＬは切り離されている。ビット線対ＢＬ，
／ＢＬは信号線ＥＱＲ１と／ＰＲＥによりＶPRに充電さ
れ、イコライズされている。ＶPRはプリ・チャージ電位
である。
【００２５】ロウ・アドレスが切り換わると、ＳＡＰと
ＳＡＮは1/2 Ｖccとなり、ＥＱＲ２によってＮ２とＮ１
もイコライズされ、さらにφT が“Ｈ”となり、センス
アンプ４１とＢＬ線対は接続される。
ＳＡＮは1/2 Ｖccとなり、ＥＱＲ２によってＮ２とＮ１
もイコライズされ、さらにφT が“Ｈ”となり、センス
アンプ４１とＢＬ線対は接続される。
【００２６】その後ＥＱＲ２，ＥＱＲ１は“Ｌ”、／Ｐ
ＲＥは“Ｈ”となってＢＬ線対、センスアンプ入力Ｎ
２，Ｎ１はフローティング状態となる。次に選択された
ワード線がドライブされ、そのビット線ＢＬまたは／Ｂ
Ｌと対になっている方のダミーワード線５１がドライブ
される。ダミーワード線に接続されたビット線の電位は
下がり、また選択されたワード線に接続されたビット線
は選択されたセルの状態にしたがってプリチャージレベ
ルを保つか、“Ｌ”に放電される。ここで図１２と違う
のは、選択されたビット線の隣接しているビット線は、
ダミーセル５１に接続されるため、プリチャージレベル
を保たねばならないビット線の電位は、隣接ビット線と
の容量結合で下がるにしても、その下がりがダミーセル
に接続されているビット線によって引きおこされるた
め、いつも一定の値となる。図１２の場合は隣接するビ
ット線がデータによって下がり方がちがうという差異が
あり、本発明の方が設計しやすくなっている。
ＲＥは“Ｈ”となってＢＬ線対、センスアンプ入力Ｎ
２，Ｎ１はフローティング状態となる。次に選択された
ワード線がドライブされ、そのビット線ＢＬまたは／Ｂ
Ｌと対になっている方のダミーワード線５１がドライブ
される。ダミーワード線に接続されたビット線の電位は
下がり、また選択されたワード線に接続されたビット線
は選択されたセルの状態にしたがってプリチャージレベ
ルを保つか、“Ｌ”に放電される。ここで図１２と違う
のは、選択されたビット線の隣接しているビット線は、
ダミーセル５１に接続されるため、プリチャージレベル
を保たねばならないビット線の電位は、隣接ビット線と
の容量結合で下がるにしても、その下がりがダミーセル
に接続されているビット線によって引きおこされるた
め、いつも一定の値となる。図１２の場合は隣接するビ
ット線がデータによって下がり方がちがうという差異が
あり、本発明の方が設計しやすくなっている。
【００２７】セル４２のデータによりビット線対に差が
生じたら、ＳＡＰを電源Ｖccレベルへ、ＳＡＮを接地レ
ベルにドライブして、センスアンプ４１によりビット線
対のＢＬ，／ＢＬ間の差を増幅する。その後、セルに対
するストレスを押さえるため、φT を接地レベルとし、
ビット線対ＢＬ，／ＢＬとセンスアンプ４１を切り離
す。ビット線対がセンスアンプから切り離されることに
より、負荷容量が減ったため、ノードＮ２とＮ１は
“Ｈ”（Ｖcc) レベルレベルと“Ｌ”（接地）レベルと
して急速に決定される。その後各トランジスタ４７のゲ
ート入力ＣＳＬが“Ｈ”となり、ノードＮ２，Ｎ１のデ
ータは出力I/o,／I/o へ読み出される。そしてφT が
“Ｌ”に落ちると、ワード線は“Ｌ”に落とされ、ＥＱ
Ｒ１，ＰＲＥによってビット線対はイコライズされ、プ
リチャージ電位ＶPRに充電される。
生じたら、ＳＡＰを電源Ｖccレベルへ、ＳＡＮを接地レ
ベルにドライブして、センスアンプ４１によりビット線
対のＢＬ，／ＢＬ間の差を増幅する。その後、セルに対
するストレスを押さえるため、φT を接地レベルとし、
ビット線対ＢＬ，／ＢＬとセンスアンプ４１を切り離
す。ビット線対がセンスアンプから切り離されることに
より、負荷容量が減ったため、ノードＮ２とＮ１は
“Ｈ”（Ｖcc) レベルレベルと“Ｌ”（接地）レベルと
して急速に決定される。その後各トランジスタ４７のゲ
ート入力ＣＳＬが“Ｈ”となり、ノードＮ２，Ｎ１のデ
ータは出力I/o,／I/o へ読み出される。そしてφT が
“Ｌ”に落ちると、ワード線は“Ｌ”に落とされ、ＥＱ
Ｒ１，ＰＲＥによってビット線対はイコライズされ、プ
リチャージ電位ＶPRに充電される。
【００２８】図４の実施例の波形は図５、図６に示す。
選択されたセルはＣＧ１１に接続されるものとし、選択
されたＮＡＮＤ型セルは、図４の上から１番目とする。
図５、図６の添字において、例えばＣＧmnの最初の数字
ｍはＮＡＮＤ型セル４１を１つのかたまりとしたときの
セルアレイの中での番号、ｎはＮＡＮＤ型セル内でのセ
ルの番号、ＳＧ−ｄｍ，ＳＧ−ｄｍ，ＳＧ−ｓｍのｍも
上記と同じ、ＣＧｄｎのｎも上記と同じ、ｄはダミーセ
ルを表わす。
選択されたセルはＣＧ１１に接続されるものとし、選択
されたＮＡＮＤ型セルは、図４の上から１番目とする。
図５、図６の添字において、例えばＣＧmnの最初の数字
ｍはＮＡＮＤ型セル４１を１つのかたまりとしたときの
セルアレイの中での番号、ｎはＮＡＮＤ型セル内でのセ
ルの番号、ＳＧ−ｄｍ，ＳＧ−ｄｍ，ＳＧ−ｓｍのｍも
上記と同じ、ＣＧｄｎのｎも上記と同じ、ｄはダミーセ
ルを表わす。
【００２９】図７は別の実施例である。ダミーセルをＤ
ＲＡＭのような１トランジスタ、１キャパシタで構成し
たものである。ノーマル用ワード線が選択されたとき、
選択されたノーマル用ビット線の対のビット線に接続す
るダミーセルが選択される。するとビット線の電位が、
トランジスタ６２を介してダミーセル６１のキャパシタ
Ｃに充電され、その電荷分だけ、ビット線ＢＬまたは／
ＢＬの電位が下がる。それをレファレンス電位として用
いるものである。後は、前の実施例のようにビット線対
の電位がセンスアンプに伝えられた後、信号線φT によ
ってセンスアンプ４１とビット線ＢＬ，／ＢＬは切り離
される。ワード線がリセットされた後、Reset 信号によ
り、ダミーセルのキャパシタＣの電荷は、トランジスタ
６３を介して放電される。以上の点をのぞいて他の動作
は前の実施例と同様である。以上の２例において、図１
２で考案されているものより隣接ビット線によるノイズ
を小さくすることができる。
ＲＡＭのような１トランジスタ、１キャパシタで構成し
たものである。ノーマル用ワード線が選択されたとき、
選択されたノーマル用ビット線の対のビット線に接続す
るダミーセルが選択される。するとビット線の電位が、
トランジスタ６２を介してダミーセル６１のキャパシタ
Ｃに充電され、その電荷分だけ、ビット線ＢＬまたは／
ＢＬの電位が下がる。それをレファレンス電位として用
いるものである。後は、前の実施例のようにビット線対
の電位がセンスアンプに伝えられた後、信号線φT によ
ってセンスアンプ４１とビット線ＢＬ，／ＢＬは切り離
される。ワード線がリセットされた後、Reset 信号によ
り、ダミーセルのキャパシタＣの電荷は、トランジスタ
６３を介して放電される。以上の点をのぞいて他の動作
は前の実施例と同様である。以上の２例において、図１
２で考案されているものより隣接ビット線によるノイズ
を小さくすることができる。
【００３０】しかし、高集積かがすすみ、隣接ビット線
間の容量の割合が増大すると、ＤＲＡＭで提案されてい
るような図８の如きツイステッド・ビットライン方式も
考えられる。(H.Hidaka et al.“Twisted bit-line arc
hitectures for multi-mega-bit DRAMS ”IEEE J.Solid
-State Circuits, Vol.24,pp.21-27,Feb.1989)
間の容量の割合が増大すると、ＤＲＡＭで提案されてい
るような図８の如きツイステッド・ビットライン方式も
考えられる。(H.Hidaka et al.“Twisted bit-line arc
hitectures for multi-mega-bit DRAMS ”IEEE J.Solid
-State Circuits, Vol.24,pp.21-27,Feb.1989)
【００３１】図９の実施例は、ダミー側を、Ｖref とい
う基準電位に設定するものである。ダミー側の電位はト
ランジスタ７１を介してＶref 付近に固定されるため、
隣接ビット線による容量結合ノイズは完全にカットされ
る。
う基準電位に設定するものである。ダミー側の電位はト
ランジスタ７１を介してＶref 付近に固定されるため、
隣接ビット線による容量結合ノイズは完全にカットされ
る。
【００３２】図１０にプリチャージ電位ＶPRと基準電位
Ｖref を発生する回路の一例を示す。Ｖref はＶPRより
低い電位である。ただしあまり低すぎるとφT を“Ｌ”
におとすタイミングがおそくなり、アクセスがおそくな
る。例えばＶPRをＶcc/2としたときＶref は「( Ｖcc/
2) −0.3 」ボルト程度とする。本発明は、上記各実施
例のみに限らず、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
Ｖref を発生する回路の一例を示す。Ｖref はＶPRより
低い電位である。ただしあまり低すぎるとφT を“Ｌ”
におとすタイミングがおそくなり、アクセスがおそくな
る。例えばＶPRをＶcc/2としたときＶref は「( Ｖcc/
2) −0.3 」ボルト程度とする。本発明は、上記各実施
例のみに限らず、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
【００３３】
【発明の効果】以上本発明によれば、高速になおかつ隣
接したビット線のノイズの影響を低減し、また誤ったデ
ータ読み出しを防止した信頼性の高いセンスアンプをも
つ不揮発性半導体メモリ装置を提供することができる。
接したビット線のノイズの影響を低減し、また誤ったデ
ータ読み出しを防止した信頼性の高いセンスアンプをも
つ不揮発性半導体メモリ装置を提供することができる。
【図１】本発明の原理を示すメモリセルアレイ部および
センスアンプ回路部の構成を示す図。
センスアンプ回路部の構成を示す図。
【図２】図１のＮＡＮＤセル部分を特に詳細化して表わ
した図。
した図。
【図３】本発明によるＮＡＮＤセルの一例を示すパター
ン平面図。
ン平面図。
【図４】本発明の一実施例に係るＮＡＮＤセル型ＥＥＰ
ＲＯＭのメモリセルアレイ部およびセンスアンプ回路部
の構成を示す図。
ＲＯＭのメモリセルアレイ部およびセンスアンプ回路部
の構成を示す図。
【図５】同実施例を説明するための波形図。
【図６】同実施例を説明するための波形図。
【図７】本発明の別の実施例に係るＮＡＮＤセル型ＥＥ
ＰＲＯＭのメモリセルアレイ部およびセンスアンプ回路
部の構成を示す図。
ＰＲＯＭのメモリセルアレイ部およびセンスアンプ回路
部の構成を示す図。
【図８】本発明の趣旨を示すメモリセルアレイ部および
センスアンプ回路部の構成を示す図。
センスアンプ回路部の構成を示す図。
【図９】本発明の別の実施例に係るＮＡＮＤセル型ＥＥ
ＰＲＯＭのメモリセルアレイ部およびセンスアンプ回路
部の構成を示す図。
ＰＲＯＭのメモリセルアレイ部およびセンスアンプ回路
部の構成を示す図。
【図１０】レファレンス電位、プリチャージ電位発生回
路の一例を示す図。
路の一例を示す図。
【図１１】一般的な不揮発性メモリで用いられるセンス
アンプ回路。
アンプ回路。
【図１２】本出願人の考案による不揮発性メモリ回路
図。
図。
４１…センスアンプ、 ４２…ＮＡＮＤ型セル、 ４３
…ワード線、５１，６１…ダミーセル、 ＢＬ，／ＢＬ
…ビット線対、ＣＧ１〜ＣＧ２，ＣＧ１１〜ＣＧ１ｎ…
制御ゲート線、ＳＧ−ｄ，ＳＧ−ｓ，ＳＧ−ｄ１〜ＳＧ
−ｄｄ…選択ゲート線。
…ワード線、５１，６１…ダミーセル、 ＢＬ，／ＢＬ
…ビット線対、ＣＧ１〜ＣＧ２，ＣＧ１１〜ＣＧ１ｎ…
制御ゲート線、ＳＧ−ｄ，ＳＧ−ｓ，ＳＧ−ｄ１〜ＳＧ
−ｄｄ…選択ゲート線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06 H01L 21/8247 H01L 27/115
Claims (9)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層され、電荷蓄積層と基板との間の電荷の授受により
書き込みおよび消去を行う書き替え可能なメモリセルが
複数個直列接続されてＮＡＮＤセルを構成してこれらセ
ルがマトリクス配列され、前記ＮＡＮＤセルの一端部の
ドレインが選択ゲートを介してビット線に接続され、各
メモリセルの制御ゲートが制御ゲート線に接続されて構
成される不揮発性半導体メモリ装置において、ビット線
対は、互いに電気的特性がほぼ等しくかつ互いに近接並
行して配置されており、前記制御ゲートを駆動する制御
ゲート線および前記選択ゲートを駆動する選択ゲート線
は前記ビット線対と交差し、前記ビット線対上の信号を
差動的に検出する手段を設けたことを特徴とする不揮発
性半導体メモリ装置。 - 【請求項２】請求項１に記載の不揮発性半導体メモリ装
置において、前記選択ゲートは、エンハンスメント型ト
ランジスタとデプレッション型トランジスタとが直列に
接続されており、前記ＮＡＮＤセルのうちの互いに隣り
合うＮＡＮＤセルでは、前記直列に接続されたエンハン
スメント型トランジスタとデプレッション型トランジス
タのうちビット線に接続されているトランジスタは交互
の配列になっていることを特徴とする不揮発性半導体メ
モリ装置。 - 【請求項３】請求項１に記載の不揮発性半導体メモリ装
置において、前記ビット線の各々に設けたダミーのメモ
リセルと、その記憶データを読み出すための一対のダミ
ー用の選択ゲート線、制御ゲート線と、前記ビット線対
のいずれか一方のビット線に接続された選択すべきノー
マル用のメモリセルに対し、他方のビット線に接続され
たダミーのメモリセルを選択すべく、前記ノーマル用の
選択ゲート線、制御ゲート線と前記ダミー用の選択ゲー
ト線と制御ゲート線を選択的に駆動する手段とを、更に
備えたことを特徴とする不揮発性半導体メモリ装置。 - 【請求項４】請求項３に記載の不揮発性半導体メモリ装
置において、ダミーのメモリセルは、複数個直列接続さ
れてＮＡＮＤセルを構成しており、そのダミー用のＮＡ
ＮＤセルを構成しているダミーのメモリセルの数は、ノ
ーマル用のＮＡＮＤセルを構成しているメモリセルの数
と同数であることを特徴とする不揮発性半導体メモリ装
置。 - 【請求項５】請求項４に記載の不揮発性半導体メモリ装
置において、ダミー用ＮＡＮＤセルの一端部のドレイン
が選択ゲートを介して前記ビット線に接続されて構成さ
れ、前記ダミー用の選択ゲートは、エンハンスメント型
トランジスタとデプレッション型トランジスタで直列に
接続されており、かつビット線側につながるトランジス
タの型が、そのトランジスタのビット線と対になるビッ
ト線につながるＮＡＮＤセルのトランジスタの型とは異
種の型であることを特徴とする不揮発性半導体メモリ装
置。 - 【請求項６】請求項３に記載の不揮発性半導体メモリ装
置において、ダミーのメモリセルは１トランジスタ、１
キャパシタで構成されていることを特徴とする不揮発性
半導体メモリ装置。 - 【請求項７】請求項６に記載の不揮発性半導体メモリ装
置において、ダミーのメモリセルのトランジスタは、ノ
ーマル用のＮＡＮＤセルの選択ゲートトランジスタと同
構造であり、かつビット線とキャパシタの間に介在する
ことを特徴とする不揮発性半導体メモリ装置。 - 【請求項８】請求項１に記載の不揮発性半導体メモリ装
置において、選択されたノーマル用メモリセルに接続す
るビット線とペアのもう一方のビット線にレファレンス
電位を提供する手段を、更に設けたことを特徴とする不
揮発性半導体メモリ装置。 - 【請求項９】請求項８に記載の不揮発性半導体メモリ装
置において、前記レファレンス電位は、ビット線および
これにつながるセンスアンプ側のデータ線をプリチャー
ジする電位に対し差があることを特徴とする不揮発性半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32041692A JP3162515B2 (ja) | 1992-11-30 | 1992-11-30 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32041692A JP3162515B2 (ja) | 1992-11-30 | 1992-11-30 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06168596A JPH06168596A (ja) | 1994-06-14 |
| JP3162515B2 true JP3162515B2 (ja) | 2001-05-08 |
Family
ID=18121215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32041692A Expired - Fee Related JP3162515B2 (ja) | 1992-11-30 | 1992-11-30 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3162515B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5680347A (en) * | 1994-06-29 | 1997-10-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US8767433B2 (en) | 2004-05-06 | 2014-07-01 | Sidense Corp. | Methods for testing unprogrammed OTP memory |
| US7511982B2 (en) * | 2004-05-06 | 2009-03-31 | Sidense Corp. | High speed OTP sensing scheme |
| JP5483799B2 (ja) * | 2006-01-06 | 2014-05-07 | 三星電子株式会社 | メモリ装置及びその動作方法 |
| KR100811278B1 (ko) * | 2006-12-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 셀프 부스팅을 이용한 낸드 플래시 메모리소자의 읽기 방법 |
| JP5777845B2 (ja) * | 2008-06-26 | 2015-09-09 | スパンション エルエルシー | 不揮発性記憶装置及び不揮発性記憶装置からのデータ読み出し方法 |
| JP2010079953A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-11-30 JP JP32041692A patent/JP3162515B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06168596A (ja) | 1994-06-14 |
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