JP5483799B2 - メモリ装置及びその動作方法 - Google Patents
メモリ装置及びその動作方法 Download PDFInfo
- Publication number
- JP5483799B2 JP5483799B2 JP2007000757A JP2007000757A JP5483799B2 JP 5483799 B2 JP5483799 B2 JP 5483799B2 JP 2007000757 A JP2007000757 A JP 2007000757A JP 2007000757 A JP2007000757 A JP 2007000757A JP 5483799 B2 JP5483799 B2 JP 5483799B2
- Authority
- JP
- Japan
- Prior art keywords
- floating body
- complementary
- body transistor
- bit lines
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 23
- 230000000295 complement effect Effects 0.000 claims description 40
- 239000004065 semiconductor Substances 0.000 claims description 39
- 238000002955 isolation Methods 0.000 claims description 17
- 230000008878 coupling Effects 0.000 claims description 14
- 238000010168 coupling process Methods 0.000 claims description 14
- 238000005859 coupling reaction Methods 0.000 claims description 14
- 230000003071 parasitic effect Effects 0.000 claims description 12
- 230000001939 inductive effect Effects 0.000 claims 2
- 238000009826 distribution Methods 0.000 description 10
- 210000000746 body region Anatomy 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 101001042415 Cratylia mollis Mannose/glucose-specific lectin Cramoll Proteins 0.000 description 5
- 102100029775 Eukaryotic translation initiation factor 1 Human genes 0.000 description 5
- 101001012787 Homo sapiens Eukaryotic translation initiation factor 1 Proteins 0.000 description 5
- 101000643378 Homo sapiens Serine racemase Proteins 0.000 description 5
- 230000003321 amplification Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- AIXMJTYHQHQJLU-UHFFFAOYSA-N chembl210858 Chemical compound O1C(CC(=O)OC)CC(C=2C=CC(O)=CC=2)=N1 AIXMJTYHQHQJLU-UHFFFAOYSA-N 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 4
- 101100481704 Arabidopsis thaliana TMK3 gene Proteins 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2281—Timing of a read operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/229—Timing of a write operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/4016—Memory devices with silicon-on-insulator cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
本発明は、半導体メモリ装置に関し、特に、フローティングボディートランジスタ型キャパシタレスメモリセルを具備する半導体メモリ装置及びその動作方法に関するものである。
一般的に、ダイナミックアクセスメモリ装置のメモリセルは、電荷を蓄積するためのキャパシタとキャパシタをアクセスするためのトランジスタとを具備する。メモリセルの論理値は、キャパシタの電圧によって決定される。しかしながら、半導体メモリ装置の集積度を増加させるために、単一トランジスタで構成されたＤＲＡＭメモリセルが提案された。ここでは、このような単一トランジスタ型メモリセルを「フローティングボディートランジスタ型キャパシタレスメモリセル」と称し、または、簡単に「トランジスタセル」と称する。
書き込みモードにおいて、フローティングボディートランジスタ型キャパシタレスメモリセルは、セルのスレッショルド電圧がチャンネルボディー電位を変化させるによって変化し、読み出しモードにおいて、論理状態は、セルを介して通過する電流の大きさによって区別される。これを、図１を参照してさらに詳しく説明する。
図１は、フローティングボディートランジスタ型キャパシタレスメモリセルの一例の断面図である。図示したように、この例のフローティングボディートランジスタ型キャパシタレスメモリセルは、シリコン基板１００及び埋沒オキサイド層１０１を含む。ソース１０３とドレイン領域１０４との間に置かれたフローティングチャンネルボディー領域１０２が埋沒オキサイド層１０１上に配置される。ゲート誘電体１０５とゲート電極１０６は、フローティングチャンネルボディー領域１０２上に配置され、絶縁層１０７（例えば、ＳｉＯ２層）が基板１００上の他のデバイスからフローティングボディートランジスタ型キャパシタレスメモリセルを分離するために形成される。
論理「１」及び論理「０」状態は、フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧Ｖｔｈに依存し、フローティングボディートランジスタ型キャパシタレスメモリセルに印加される書き込み及び読み出し電圧の例を以下の表１に示す。
書き込みデータ「１」である動作時は、電圧バイアス条件は、Ｖｇｓ＞Ｖｔｈ及びＶｇｄ＜Ｖｔｈに設定される。これはトランジスタが飽和状態で動作するようにする。この状態において、インパクトイオン化は、ドレイン領域１０４とフローティングチャンネルボディー領域１０２との接合から起きる。結果として、ホールがフローティングチャンネルボディー領域１０２に注入され、これがフローティングチャンネルボディー領域１０２の電位を増加させ、フローティングボディートランジスタ型キャパシタレスメモリセルのスレッショルド電圧Ｖｔｈを減少させる。
書き込みデータ「０」である動作時は、ドレイン電圧Ｖｄは、フローティングチャンネルボディー領域１０２とドレイン領域１０４との間の接合に順方向バイアス状態を作るためネガティブ電圧に落ちる。順方向バイアスは、フローティングチャンネルボディー領域１０２内に含まれるホール群をドレイン領域１０４に移動させる。これは、フローティングチャンネルボディー領域１０２の電位を減少させ、スレッショルド電圧Ｖｔｈを増加させる。
読み出しの動作の時は、電圧バイアス条件は、Ｖｇｓ＞Ｖｔｈ及びＶｇｄ＞Ｖｔｈに設定され、トランジスタセルが線形領域で動作することになる。ドレイン電流は基準セル電流と比較され、これによってフローティングボディートランジスタ型キャパシタレスメモリセルがハイ（論理「０」）またはロー（論理「１」）電圧閾値Ｖｔｈ状態にあるかどうかが判別される。より詳しくは、測定されたドレイン電流が基準電流よりも小さいと、論理「０」状態が読み出され、測定されたドレイン電流が基準電流よりも大きいと、論理「１」状態が読み出される。
一般的に、基準セル電流は、「０」及び「１」状態にそれぞれプログラムされた基準（またはダミー）トランジスタセルを用いて発生される。さらに、基準電圧発生回路及び他の回路は、「０」の基準トランジスタセルのドレイン電流値と「１」の基準トランジスタセルのドレイン電流値との間の値を有する基準電流を発生するために用いられる。
ここで、特許文献１に記載された技術を検討する。フローティングボディートランジスタ型キャパシタレスメモリセルの読み出し動作は、多くのエラーを誘発しやすい。このようなエラーの例を図２Ａないし図２Ｃを参照して説明する。
図２Ａ及び２Ｂは、複数のフローティングボディートランジスタ型キャパシタレスセルの「０」または「１」状態のドレイン電流分布２０１、２０２と複数の読み出し動作と係わる基準セルの電流分布２０３を示す。
図２Ａは基準セル電流分布２０３と「０」状態のドレイン電流分布２０１とが重複した部分２１０を示し、図２Ｂは基準セル電流分布２０３と「１」状態のドレイン電流分布２０２とが重複した部分２１１を示す。いずれの場合でも、読み出しエラーが発生する。図２Ａ及び図２Ｂの重複条件２１０、２１１はプロセス変化、温度変化などのような多数の要因に基づいて発生しうる。
図２Ｃは、トランジスタセルの「０」状態と「１」状態のドレイン電流分布２０１、２０２が他の部分２１２で重複することを示している。これは、フローティングボディートランジスタ型キャパシタレスメモリセルの揮発性により現われる。すなわち、フローティングチャンネルボディー領域からのリークがセルトランジスタのスレッショルド電圧Ｖｔｈを変動させる原因となる。したがって、従来のキャパシタタイプのＤＲＡＭセルをリフレッシュするのと同じ方法で、フローティングボディートランジスタ型キャパシタレスメモリセルを周期的にリフレッシュする必要がある。
上述のように、読み出しエラーに対する傾向に付加えて、従来のフローティングボディートランジスタ型キャパシタレスメモリセルを有するＤＲＡＭ装置は、基準電流を生成するために基準電流生成器、基準メモリセル、及び他の回路を必要とするという短所を有している。これはメモリ装置の集積度を増加させるのに障害となる。また、基準メモリセルをリフレッシュするためのリフレッシュ動作においてより長い時間を要する。
米国公開特許第２００５−０６８８０７号明細書
米国特許第６，６５０，５６５号明細書
米国公開特許第２００５−０４７２４０号明細書
日本特開２００４−０２２０９６号公報
米国特許第６，５６７，３３０号明細書
本発明の目的は、データ書き込み時にビットラインにネガティブ電圧を印加する必要がなく、キャパシタレス動的メモリセルを具備した半導体メモリ装置を提供することにある。
本発明の他の目的は、データ読み出し時に必要な回路構成が簡単で、キャパシタレス動的メモリセルを具備した半導体メモリ装置を提供することにある。
本発明のさらに他の目的は、前記目的を達成するためのキャパシタレス動的メモリセルを具備した半導体メモリ装置の動作方法を提供することにある。
本発明の第１形態による半導体メモリ装置は、相補的な第１及び第２ビットライン、相補的な第１及び第２ビットラインにそれぞれ結合された相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを含む単位メモリセル、及び相補的な第１及び第２ビットライン間の電圧差を増幅するための相補的な第１ビット及び第２ビットライン間に接続されている電圧センス増幅器を具備する。
本発明の第２形態による半導体メモリ装置は、複数のメモリセルブロックと複数のメモリセルブロックに接続されているメモリセルアレイを具備し、メモリブロックそれぞれは相補的な第１及び第２ビットライン及び相補的な第１及び第２ビットラインにそれぞれ接続されている相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備する。
本発明の第３形態によるフローティングボディートランジスタ型キャパシタレスメモリセル装置のスレッショルド電圧を書き込んだり再保存したりする方法は、第１及び第２ビットラインとそれぞれ接続する第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルのうち１つのスレッショルド電圧を用いたり、または再保存するネガティブ基本条件の原因を提供する電気容量上で一対をなす第１及び第２ビットラインを含んで提供する。
本発明の第４形態による半導体メモリ装置の動作方法は、第１ビットラインに接続されている反転された第１フローティングボディートランジスタ型キャパシタレスメモリセルの低いスレッショルド状態の再保存、及び第２ビットラインに接続されている反転された第２フローティングボディートランジスタ型キャパシタレスメモリセルの高いスレッショルド状態の再保存を含み、反転された第２フローティングボディートランジスタ型キャパシタレスメモリセルの高いスレッショルド状態は第２ビットラインの電圧がネガティブとなるようにする第１及び第２ビットライン間の容量性結合（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）によって再保存される。
本発明の第５形態による半導体メモリ装置の動作方法は、相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルとそれぞれ接続する相補的な第１及び第２ビットラインの充電を含み、充電された第１及び第２ビットライン間の電圧差は第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセル間のスレッショルド電圧の差に相当し、充電された第１及び第２ビットライン間の電圧差を増幅することを含む。
したがって、本発明のキャパシタレス動的メモリセルを具備した半導体メモリ装置は、データ「０」書き込み及び再保存時にビットラインにネガティブ電圧を印加する必要がないので、ビットラインに供給するためのネガティブ電圧発生器を具備する必要がない。
以下、図面を参照してフローティングボディートランジスタ型キャパシタレスメモリセルを具備するメモリ装置及びその動作方法を説明する。
図３は、本発明の実施形態に係るフローティングボディートランジスタ型キャパシタレスメモリセル装置のブロック図である。
図３の例として、メモリセル装置はメモリセルアレイ１００、ローデコーダ２００、コラムデコーダ３００、及び制御ブロック４００を含む。
メモリセルアレイ１００は、図３に示すように複数のメモリブロックＢＬＫ＜１：ｋ＞を含む。それぞれのメモリブロックＢＬＫ＜１：ｋ＞は、複数のワードラインＷＬ＜１：ｍ＞、複数のビットラインＢＬ＜１：ｎ＞、及び複数の反転ビットラインＢＬＢ＜１：ｎ＞を含む。例えば、ビットラインＢＬ＜１：ｎ＞と反転ビットラインＢＬＢ＜１：ｎ＞は、図３に示すようにそれぞれのメモリブロックＢＬＫ＜１：ｋ＞内で交代に配列される。
ビットラインＢＬ及び反転ビットラインＢＬＢからなる対を、ここでは、「一対のビットラインＢＬ／ＢＬＢ」と言う。したがって、本実施形態においてメモリブロックＢＬＫごとに、ｎ個の一対（即ち、ｎ対）のビットラインＢＬＢ＜１：ｎ＞がある。
以後にさらに詳しく説明されるが（図４を参照して）、フローティングボディートランジスタ型キャパシタレスメモリセルＭＣは、メモリブロックＢＬＫ＜１：ｋ＞内部のワードラインＷＬ＜１：ｋ＞＜１：ｍ＞とビットラインＢＬ＜１：ｎ＞、ＢＬＢ＜１：ｎ＞とのそれぞれの交差点に位置する。「単位メモリセル」とは、ビットラインＢＬに接続する第１フローティングボディートランジスタ型キャパシタレスメモリセルＭＣと反転ビットラインＢＬＢに接続する第２フローティングボディートランジスタ型キャパシタレスメモリセルＭＣにより実施形態として定義される。単位メモリセルは、第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの反転スレッショルド電圧状態により示される論理値を保存する。ここで、単位メモリセルそれぞれの反対スレッショルド電圧状態を有する第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを含む。この実施形態において、フローティングボディートランジスタ型キャパシタレスメモリセルは、ＮＭＯＳ型トランジスタである。
メモリブロックごとに「ｍ」個のワードラインとメモリブロックＢＬＫごとに「ｎ」個の一対のビットラインＢＬ／ＢＬＢとがあるので、メモリセルアレイ１００における「ｋ」個のメモリブロックＢＬＫのそれぞれは「ｍ×ｎ」個の単位メモリセルを含む。
また、図３において、一対のアイソレーションゲートＩＳＯＧとセンス増幅器Ｓ／Ａは、隣接したメモリブロックＢＬＫの対応する一対のビットラインＢＬ／ＢＬＢの間に接続される。この実施形態において、奇数番号を有する一対のビットラインＢＬ／ＢＬＢの間に接続されているアイソレーションゲートＩＳＯＧとセンス増幅器Ｓ／Ａそれぞれの対は、奇数番号を有するメモリブロックＢＬＫの右側（図３において）に配置され、偶数番号を有する一対のビットラインＢＬ／ＢＬＢの間に接続されているアイソレーションゲートＩＳＯＧとセンス増幅器Ｓ／Ａの集合は偶数番号を有するメモリブロックＢＬＫの右側（図３において）に配置される。
ワードラインＷＬ＜１：ｋ＞＜１：ｍ＞は、図３に示すように、ローデコーダ２００に接続される。また、コラムデコーダ３００は、相補的な一対のビットラインＢＬ／ＢＬＢ＜１：ｎ＞のそれぞれのセンス増幅器Ｓ／Ａに印加されるコラム選択信号ＣＳＬ＜１：ｎ＞を発生する。また、制御ブロック４００は、アイソレーションゲートＩＳＯＧとそれぞれのメモリブロックＢＬＫに接続するセンス増幅器Ｓ／Ａに対する複数の制御信号を生成する。このような制御信号は、第１及び第２アイソレーション信号ＩＳＯ１、ＩＳＯ２、第１及び第２センス増幅制御信号ＬＡ、ＬＡＢ、及び接地選択ライン信号ＧＳＬを含む。また、図に示してないが、反転データラインはそれぞれのメモリブロックＢＬＫに接続されるセンス増幅器Ｓ／Ａのコラム選択ゲート（図示せず）に接続させる。
図４は、隣接メモリブロックＢＬＫ１、ＢＬＫ２の一対のビットラインＢＬ／ＢＬＢ間に接続されるアイソレーションゲートＩＯＳＧとセンス増幅器Ｓ／Ａの例を示すものである。
第１メモリブロックＢＬＫ１において、単位メモリセルＴＭＣ（Ｔｗｉｎ Ｍｅｍｏｒｙ ｃｅｌｌ）は、それぞれワードラインＷＬとゲートとが接続される相補的な第１及び第２フローティングボディーキャパシタレスメモリセルＦＮ１、ＦＮ１Ｂで構成される。第１フローティングボディーキャパシタレスメモリセルＦＮ１は、ビットラインＢＬと第１選択ラインＳＬ１との間に接続され、第２フローティングボディーキャパシタレスメモリセルＦＮ１Ｂは、反転ビットラインＢＬＢと第２選択ラインＳＬ２との間に接続される。
第１転送ゲートＴＧ１は第１選択ラインＳＬ１と接地選択ラインＧＳＬとの間に接続され、第２転送ゲートＴＧ２は第２選択ラインＳＬ２と接地選択ラインＧＳＬとの間に接続される。第１転送ゲートＴＧ１は、ビットラインＢＬと接地選択ラインＧＳＬとのそれぞれにゲートが接続するＮＭＯＳトランジスタＮ１、Ｎ２を含む。同様に、第２転送ゲートＴＧ２は、反転ビットラインＢＬＢと接地選択ラインＧＳＬとのそれぞれにゲートが接続するＮＭＯＳトランジスタＮ３、Ｎ４を含む。
図４において、点線で示されたキャパシタンスは、ビットラインＢＬと反転ビットラインＢＬＢとの間の寄生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）である。後述することになるが、本発明に係る１つ以上の動作上の実施形態は、一対をなしているツインメモリセルＴＭＣの１つ以上のスレッショルド電圧を再保存している、このような寄生キャパシタンスＣｂ１を利用している。
第２メモリブロックＢＬＫ２に対しても上述の第１メモリブロックＢＬＫ１と同様に構成される。
第１アイソレーションゲートＩＳＯＧ１は、第１メモリブロックＢＬＫ１のサブビットラインＳＢＬとビットラインＢＬとの間に接続されたＮＭＯＳトランジスタＮ５を含む。同様に、第２アイソレーションゲートＩＳＯＧ２は、第２メモリブロックＢＬＫ２のサブビットラインＳＢＬとビットラインＢＬとの間に接続されたＮＭＯＳトランジスタＮ７を含み、第２メモリブロックＢＬＫ２の反転サブビットラインＳＢＬＢと反転ビットラインＢＬＢとの間に接続されたＮＭＯＳトランジスタＮ８を含む。第１アイソレーションゲートＩＳＯＧ１のＮＭＯＳトランジスタＮ５、Ｎ６は、第１アイソレーション信号ＩＳＯ１が印加されるゲートを有し、第２アイソレーションゲートＩＳＯＧ２のトランジスタＮ７、Ｎ８は、第２アイソレーション信号ＩＳＯ２が印加されるゲートを有する。
センス増幅器Ｓ／Ａは、ＮＭＯＳトランジスタＮ９、Ｎ１０によって形成されるコラム選択ゲートＣＳＬＧを含む。ＮＭＯＳトランジスタＮ９は、データラインＤとサブビットラインＳＢＬとの間に接続される。ＮＭＯＳトランジスタＮ１０は、反転データラインＤＢと反転サブビットラインＳＢＬＢとの間に接続される。ＮＭＯＳトランジスタＮ９、Ｎ１０のそれぞれはコラム選択信号ＣＳＬが印加されるゲートを有する。
センス増幅器Ｓ／Ａは、さらにセンス増幅ＮＭＯＳトランジスタＮ１１、Ｎ１２とＰＭＯＳトランジスタＰ１、Ｐ２とを含む。ＮＭＯＳトランジスタＮ１１、Ｎ１２はサブビットラインＳＢＬと反転サブビットラインＳＢＬＢとの間で直列に接続する。同様に、ＰＭＯＳトランジスタＰ１、Ｐ２もサブビットラインＳＢＬと反転サブビットラインＳＢＬＢとの間で直列に接続される。ＮＭＯＳトランジスタＮ１２とＰＭＯＳトランジスタＰ２は、サブビットラインＳＢＬに接続されているゲートを有し、一方、ＮＭＯＳトランジスタＮ１１とＰＭＯＳトランジスタＰ１は、反転サブビットラインＳＢＬＢに接続されているゲートを有する。また、第１センス増幅制御信号ＬＡは、ＰＭＯＳトランジスタＰ１、Ｐ２間の連結ノードに印加され、第２センス増幅制御信号ＬＡＢは、ＮＭＯＳトランジスタＮ１１、Ｎ１２間の連結ノードに印加される。
本発明の実施形態に係る図３と図４のフローティングボディートランジスタ型キャパシタレスメモリセル装置の動作は、図５Ａないし図５Ｃを参照して説明することができる。
まず、図３、図４、及び図５Ａを参照して本発明の実施形態に係るアクティブ動作を説明する。アクティブ動作は、再保存機能を含んでおり、アクティブ動作の時間区間Ｔ１、Ｔ２はそれぞれの読み出し及び書き込み動作に優先して実行される。
ビットラインを充電する時間区間Ｔ１のスタートにおいて、制御ブロック４００は、接地選択ライン信号ＧＳＬと第１アイソレーション信号ＩＳＯ１とをハイ（例えば２Ｖ）とする。これによって、転送ゲートＴＧ１（トランジスタＮ２）と転送ゲートＴＧ２（トランジスタＮ４）はターンオンされ、ビットラインＢＬはサブビットラインＳＢＬに接続され、反転ビットラインＢＬＢは反転サブビットラインＳＢＬＢに接続される。また、ローデコーダはワードラインＷＬをハイ（例えば、２ｖ、またはその以上）に活性化し、これによってフローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１、ＦＮ１Ｂはそれぞれのスレッショルド電圧によってターンオンされる。
フローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１、ＦＮ１Ｂのスレッショルド電圧の差によって、ビットラインＢＬの電圧は反転ビットラインＢＬＢの電圧とは異なる。例えば、メモリセルＦＮ１にデータ「１」が書き込みされ、メモリセルＦＮ１Ｂにデータ「０」が書き込みされたと仮定しよう。この場合に、メモリセルＦＮ１のスレッショルド電圧Ｖｔｈ１は、メモリセルＦＮ１Ｂのスレッショルド電圧Ｖｔｈ０よりも小さい。したがって、２Ｖ供給電圧（ＶＣＣ＝２Ｖ）を仮定すると、ビットライン電圧ＶＢＬと反転ビットライン電圧ＶＢＬＢはおおよそ次のようになる。
ＶＢＬ＝２Ｖ−ＶｔｈＮ２−Ｖｔｈ１
ＶＢＬＢ＝２Ｖ−ＶｔｈＮ４−Ｖｔｈ０
図５Ａに示すように、ビットライン電圧ＶＢＬと反転ビットライン電圧ＶＢＬＢとの間の電圧差ΔＶＢＬは次のようになる。
ΔＶＢＬ＝Ｖｔｈ０−Ｖｔｈ１
例として、ビットライン電圧ＶＢＬと反転ビットライン電圧ＶＢＬＢとの間の電圧差ΔＶＢＬは、供給電圧が２Ｖであるとき、約０．３Ｖとすることができる。
ＶＢＬ＝２Ｖ−ＶｔｈＮ２−Ｖｔｈ１
ＶＢＬＢ＝２Ｖ−ＶｔｈＮ４−Ｖｔｈ０
図５Ａに示すように、ビットライン電圧ＶＢＬと反転ビットライン電圧ＶＢＬＢとの間の電圧差ΔＶＢＬは次のようになる。
ΔＶＢＬ＝Ｖｔｈ０−Ｖｔｈ１
例として、ビットライン電圧ＶＢＬと反転ビットライン電圧ＶＢＬＢとの間の電圧差ΔＶＢＬは、供給電圧が２Ｖであるとき、約０．３Ｖとすることができる。
時間区間Ｔ２は、フローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１、ＦＮ１Ｂのうち１つにデータ「１」を再保存させるためのものである。この例においては、データ「１」はメモリセルＦＮ１に再保存される。
制御ブロック４００は、接地選択ライン信号ＧＳＬをロー（例えば、０Ｖ）とさせ、転送ゲートＴＧ１（トランジスタＮ２）と転送ゲートＴＧ２（トランジスタＮ４）をターンオフさせ、ビットラインＢＬ／ＢＬＢをフローティング状態にさせる。また、第１センス増幅器制御信号ＬＡはハイ（例えば、２Ｖ）に活性化され、第２センス増幅器制御信号ＬＡＢはロー（例えば、０Ｖ）に活性化される。センス増幅器Ｓ／Ａはビットライン電圧差ΔＶＢＬを感知し、この場合においては、ビットラインＢＬ電圧を電源電圧ＶＣＣ（例えば２Ｖ）に、反転ビットラインＢＬＢの電圧は接地電圧ＶＳＳ（例えば、ＯＶ）に増幅させる。その間、ビットラインＢＬ電圧ＶＣＣがメモリセルＦＮ１のデータ「１」を再保存できるようにするためにメモリセルＦＮ１に印加される。
時間区間Ｔ３は、フローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１、ＦＮ１Ｂのうち１つにデータ「０」を再保存するための時間である。この場合は、データ「０」がメモリセルＦＮ１Ｂに再保存される。
制御ブロック４００は、アイソレーション信号ＩＳＯ１をロー（例えば、０Ｖ）とさせ、これによって、サブビットラインＳＢＬ、ＳＢＬＢからビットラインＢＬ、ＢＬＢのそれぞれを電気的に絶縁させる。その結果、ビットラインＢＬ電圧はトランジスタＮ１のスレッショルド電圧ＶｔｈＮ１に下がる。
また、ビットラインＢＬと反転ビットラインＢＬＢとの間の寄生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）Ｃｂ１によって、反転ビットラインＢＬＢ電圧が初期にネガティブ電圧で駆動される。すなわち、寄生容量性結合（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）がフローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１Ｂと反転ビットラインＢＬＢ間に逆方向バイアスを誘導する。したがって、その時間の間、データ「０」はフローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１Ｂに再保存される。結局、反転ビットラインＢＬ電圧はトランジスタＮ４のスレッショルド電圧ＶｔｈＮ４になる。
図３、図４、及び図５Ｂを参照して本発明の実施形態に係る書き込み動作を説明する。この例では、データ「１」がフローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１に書き込まれ、データ「０」がフローティングボディートランジスタ型キャパシタレスセルＦＮ１Ｂに書き込まれる。
図５Ｂの書き込み動作の時間区間Ｔ１、Ｔ２は、上述の図５Ａにおける活性化動作の時間区間Ｔ１、Ｔ２に等しい。したがって、詳しい説明については重複を避けるために省略する。
時間区間Ｔ３において、コラムデコーダ３００は、書き込み命令とコラムアドレスに応答してコラム選択ライン信号ＣＳＬをハイ（例えば、２Ｖ）に活性化させる。これは、コラム選択ゲートＣＳＬＧをデータラインＤをサブビットラインＳＢＬに電気的に接続し、反転データラインＤＢを反転サブビットラインＳＢＬＢに電気的に接続する。このように、アイソレーション信号ＩＳＯ１がハイとして活性化されたために、データラインＤのデータ「１」と反転データラインＤＢのデータ「０」がそれぞれビットラインＢＬと反転ビットラインＢＬＢに伝送される。よって、この場合において、ビットラインＢＬ電圧は約電源電圧ＶＣＣ（例えば、２Ｖ）になって、データ「１」がフローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１に書き込みされる。
時間区間Ｔ４において、コラムデコーダ３００はコラム選択ライン信号ＣＳＬをローに不活性化させ、制御ブロック４００はアイソレーション信号ＩＳＯをローに不活性化させて、そして、センス増幅制御信号ＬＡ、ＬＡＢをそれぞれロー及びハイに不活性化させる。図５で説明した時間区間Ｔ３において、データ「０」の再保存のように、ビットラインＢＬと反転ビットラインＢＬＢとの間の寄生キャパシタンスＣｂ１によって、反転ビットラインＢＬＢを初期にネガティブ電圧で駆動させる。寄生容量による容量性結合は、フローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１Ｂと反転ビットラインＢＬＢとの間に逆方向バイアスがかかるようにする。そして、時間区間Ｔ４の間に、データ「０」がフローティングボディーキャパシタレスメモリセルＦＮ１Ｂに書き込みされる。
図３、図４、及び図５Ｃを参照して本発明の実施形態に係る読み出し動作を説明する。この一例では、データ「１」をフローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１から読み出し、データ「０」をフローティングボディーキャパシタレスメモリセルＦＮ１Ｂから読み出す。
図５Ｃの読み出し動作の時間区間Ｔ１、Ｔ２は、図５Ａの活性化動作の時間区間Ｔ１、Ｔ２に等しい。したがって、詳しい説明は重複を避けるために省略する。
時間区間Ｔ３において、コラムデコーダ３００は読み出し命令とアドレスに応答してコラム選択ライン信号ＣＳＬをハイに活性化させる。このように、サブビットラインＳＢＬ上のデータ「１」はデータラインＤに伝送され、反転サブビットラインＳＢＬＢ上のデータ「０」は反転データラインＤＢに伝送される。
以後、時間区間Ｔ４は図５Ａの時間区間Ｔ３に接続されて、既に説明したような方法で実行されてフローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１Ｂにデータ「０」を再保存する。
メモリ装置と上記動作上の方法は、従来のフローティングボディートランジスタ型キャパシタメモリ装置よりも数多くのメリットを有している。例えば、十分な高電圧が接地選択ライン信号ＧＳＬに印加されることにより、ビットライン電圧差ΔＶＢＬは従来の複雑な電流センス増幅器よりも電圧センス増幅器の使用が可能となるように生成される。また、ビットライン電圧差ΔＶＢＬはビットライン充電動作の間に生成されるので、活性化動作後にビットラインＢＬ、ＢＬＢを等化する必要がない。詳しくは、回路構成はフローティングボディートランジスタ型キャパシタレスメモリセロデータ「０」を再保存及び／または書き込み逆方向バイアス条件を達成するためのビットラインＢＬ、ＢＬＢ間の寄生容量性結合を利用することによって単純になる。
また、実施形態はメモリ装置（ＤＲＡＭ装置のような）のそれぞれの単位メモリセルを定義するためにフローティングボディートランジスタ型キャパシタレスメモリセルを利用する。実施形態は高集積キャパシタレスメモリセル構造のメリットを提供し、一方同時にトランジスタセルの論理値を読み出しするために必要な基準セル（またはダミーセル）、基準電流生成器、及び他の従来回路が必要とされない。また、基準セルを使用してないため、基準セルをリフレッシュするための動作時間が必要ない。
上記のような実施形態において、キャパシタンスＣｂ１は、伝導性（ｃｏｎｄｕｃｔｉｖｅ）ビットラインＢＬと伝導性反転ビットラインＢＬＢとの間の寄生キャパシタンスである。当業者によく知られているように、このような伝導性ラインは１つ以上の絶縁体によって分離され、これによって、寄生キャパシタンスを形成する。しかし、実際の容量素子が電気的に寄生キャパシタンスＣｂ１を代替したり、補充したりするためにビットラインＢＬ、ＢＬＢ間に電気的に挿入される。
本発明のさらに他の実施形態による図３及び図４のフローティングボディートランジスタ型キャパシタレスメモリセル装置の動作を図６Ａないし図６Ｃを参照して説明する。
図６Ａないし図６Ｃの実施形態は、図５Ａないし図５Ｃの実施形態におけるフローティングボディートランジスタ型キャパシタレスメモリセルＦＮ１にデータ「１」を書き込み及び／または再保存するのために、ゲート誘導ドレインリークＧＩＤＬ電流（インパクトイオン化の代わり）が活用されるということを除けば等しい。すなわち、ワードラインＷＬ電圧をネガティブ電圧（例えば、−０．６Ｖ）で駆動できるようにし、メモリセルＦＮ１のゲートはネガティブとなって、メモリセルＦＮ１のドレイン電圧はポジティブとなる。当業者なら理解できるように、この条件は、ゲート誘導ドレインリークＧＩＤＬ電流をメモリセルＦＮ１にデータ「１」を書き込みまたは再保存するようにする。
図６Ａによれば、ワードラインＷＬ電圧は、時間区間Ｔ２の間にネガティブ電圧に駆動され、これはメモリセルＦＮ１にデータ「１」を再保存するゲート誘導ドレインリークＧＩＤＬ電流を生成するためである。したがって、ワードラインＷＬ電圧は、時間区間Ｔ３でハイとなり、これは図５Ａで、あらかじめ述べられたようにメモリセルＦＮ１Ｂにデータ「０」を再保存するためである。
このように、図６Ｂの書き込み動作と図６Ｃの読み出し動作において、メモリセルＦＮ１にデータ「１」を再保存及び／または書き込みゲート誘導ドレインリークＧＩＤＬ電流を生成するため、時間区間Ｔ２、Ｔ３の間にワードラインＷＬ電圧はネガティブ電圧で駆動される。以後、ワードラインＷＬ電圧は時間区間Ｔ４でハイとなり、これは、図５Ｂ及び図５Ｃにおいてあらかじめ説明されたようにメモリセルＦＮ１Ｂにデータ「０」を再保存するためである。
上述を除けば、図６Ａないし図６Ｃの実施形態は、図５Ａないし図５Ｃの実施形態と等しい。よって、図６Ａないし図６Ｃの詳しい説明は重複を避けるために省略する。
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
１００ メモリセルアレイ
２００ ローデコーダ
３００ コラムデコーダ
４００ 制御ブロック
ＢＬ ビットライン
ＢＬＢ 反転ビットライン
ＢＬＫ メモリブロック
Ｓ／Ａ 増幅器
ＷＬ ワードライン
２００ ローデコーダ
３００ コラムデコーダ
４００ 制御ブロック
ＢＬ ビットライン
ＢＬＢ 反転ビットライン
ＢＬＫ メモリブロック
Ｓ／Ａ 増幅器
ＷＬ ワードライン
Claims (27)
- 相補的な第１及び第２ビットラインと、
前記相補的な第１及び第２ビットラインにそれぞれ接続された相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備する単位メモリセルと、
前記相補的な第１及び第２ビットライン間の電圧差を増幅するように前記相補的な第１及び第２ビットライン間に接続された電圧センス増幅器と、を具備し、
前記第１及び第２ビットライン間の容量性結合を含み、
前記第１及び第２ビットライン間の前記容量性結合は、前記第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの比較的高い１つのスレッショルド電圧を書き込んだり再保存したりするためにネガティブバイアスを誘発する
ことを特徴とする半導体メモリ装置。 - 前記電圧センス増幅器は、
前記相補的な第１及び第２ビットライン間に直列に接続された第１及び第２ＮＭＯＳトランジスタと、
前記相補的な第１及び第２ビットライン間に直列に接続された第１及び第２ＰＭＯＳトランジスタと、を具備し、
前記第１ＮＭＯＳ及びＰＭＯＳトランジスタの各ゲートは前記第１ビットラインに接続され、前記第２ＮＭＯＳ及びＰＭＯＳトランジスタの各ゲートは前記第２ビットラインに接続する
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 前記容量性結合は、
前記第１及び第２ビットライン間の寄生キャパシタンスを含む
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 前記容量性結合は、
前記第１及び第２ビットライン間に接続されている容量性素子を含む
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、
前記電圧センス増幅器と前記第１及び第２ビットライン間に接続されているアイソレーションゲートをさらに具備する
ことを特徴とする、請求項１に記載の半導体メモリ装置。 - 前記電圧センス増幅器は、
相補的な第１及び第２サブビットラインと、前記第１及び第２サブビットラインを相補的な第１及び第２データラインのそれぞれに選択的に接続するコラム選択ゲートとを具備する
ことを特徴とする請求項５に記載の半導体メモリ装置。 - 前記第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルのゲートがワードラインに接続されている
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、
接地選択ラインと第１及び第２転送ゲートをさらに具備し、
前記第１転送ゲートと前記第１フローティングボディートランジスタ型キャパシタレスメモリセルは前記接地選択ラインと前記第１ビットラインとの間に直列に接続され、前記第２転送ゲートと前記第２フローティングボディートランジスタ型キャパシタレスメモリセルは前記接地選択ラインと前記第２ビットラインとの間に直列に接続されている
ことを特徴とする請求項７に記載の半導体メモリ装置。 - 前記第１転送ゲートは、前記第１ビットラインに接続されたゲートを有する第１トランジスタと、前記接地選択ラインに接続されたゲートを有する第２トランジスタを含み、
前記第２転送ゲートは、前記第２ビットラインに接続されたゲートを有する第３トランジスタと、前記接地選択ラインに接続されたゲートを有する第４トランジスタを含む
ことを特徴とする請求項８に記載の半導体メモリ装置。 - 複数のメモリセルブロックと、前記複数のメモリセルブロックに接続されている複数の電圧センス増幅器とを有するメモリセルアレイを具備し、
前記複数のメモリセルブロックのそれぞれは、
相補的な第１及び第２ビットラインと、前記相補的な第１及び第２ビットラインにそれぞれ接続された相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルとを含む単位メモリセルを具備し、
前記第１及び第２ビットライン間の容量性結合を含み、
前記第１及び第２ビットライン間の前記容量性結合は、前記第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの比較的高い１つのスレッショルド電圧を書き込んだり再保存したりするためにネガティブバイアスを誘発する
ことを特徴とする半導体メモリ装置。 - 前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルは、各メモリセルブロック内のワードラインに接続されたゲートを有する
ことを特徴とする請求項１０に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、
前記メモリセルブロック内の前記ワードラインに接続されているローデコーダをさらに具備する
ことを特徴とする請求項１１に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、
相補的な第１及び第２データラインを前記第１及び第２ビットラインのそれぞれに選択的に連結するコラムデコーダをさらに具備する
ことを特徴とする請求項１２に記載の半導体メモリ装置。 - 前記半導体メモリ装置は、
前記複数の電圧センス増幅器の動作を制御する制御ブロックをさらに具備する
ことを特徴とする請求項１３に記載の半導体メモリ装置。 - 前記容量性結合は、
前記第１及び第２ビットライン間の寄生キャパシタンスを含む
ことを特徴とする請求項１０に記載の半導体メモリ装置。 - 前記容量性結合は、
前記第１及び第２ビットライン間に接続されている容量性素子を含む
ことを特徴とする請求項１０に記載の半導体メモリ装置。 - 前記複数のセンス増幅器は、それぞれ、
相補的な第１及び第２サブビットラインと、前記第１及び第２サブビットラインを相補的な第１及び第２データラインのそれぞれに選択的に接続するコラム選択ゲートとを具備する
ことを特徴とする請求項１０に記載の半導体メモリ装置。 - 相補的な第１及び第２ビットラインにそれぞれ接続されている相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの比較的高い１つのスレッショルド電圧を書き込んだり、再保存したりするネガティブバイアスを誘発するために前記第１及び第２ビットラインを容量的に結合し、
前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの一方に比較的高いスレッショルド電圧を書き込んだり再保存したりし、前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの他方に比較的低いスレッショルド電圧を書き込んだり再保存したりする
ことを特徴とするフローティングボディートランジスタ型キャパシタレスメモリセル装置のスレッショルド電圧を書き込みしたり再保存したりする方法。 - 前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルにおける１つの前記スレッショルド電圧は比較的高いスレッショルド電圧であり、前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルにおける他の１つの前記スレッショルド電圧は比較的低いスレッショルド電圧である
ことを特徴とする請求項１８に記載の方法。 - 前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルにおける他の１つの前記比較的低いスレッショルド電圧は、前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルにおける１つの前記比較的高いスレッショルド電圧が書き込まれたり再保存されたりする前に、書き込まれたり再保存されたりする
ことを特徴とする請求項１９に記載の方法。 - インパクトイオン化が、前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルの比較的低いスレッショルド電圧を書き込んだり再保存したりするために用いられる
ことを特徴とする請求項２０に記載の方法。 - ゲート誘導ドレインリーク電流が、前記相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルにおける他の１つの前記比較的低いスレッショルド電圧を書き込んだり再保存したりするために用いられる
ことを特徴とする請求項２０に記載の方法。 - 相補的な第１及び第２ビットラインにそれぞれ接続されている相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを有する半導体メモリ装置の動作方法であって、
前記第１ビットラインに接続されている前記第１フローティングボディートランジスタ型キャパシタレスメモリセルの低いスレッショルド状態を再保存し、
前記第２ビットラインに接続されている前記第２フローティングボディートランジスタ型キャパシタレスメモリセルの高いスレッショルド状態を再保存することを含み、
前記第２フローティングボディートランジスタ型キャパシタレスメモリセルの高いスレッショルド状態は前記第２ビットラインにネガティブバイアスを誘発するようにする前記第１及び第２ビットライン間の容量性結合によって再保存される
ことを特徴とする半導体メモリ装置の動作方法。 - 前記第１フローティングボディートランジスタ型キャパシタレスメモリセルの低いスレッショルド状態を再保存することがインパクトイオン化によって行われる
ことを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。 - 前記第１フローティングボディートランジスタ型キャパシタレスメモリセルの低いスレッショルド状態を再保存する際、前記第１フローティングボディートランジスタ型キャパシタレスメモリセルのゲートにポジティブ電圧が印加される
ことを特徴とする請求項２４に記載の半導体メモリ装置の動作方法。 - 前記第１フローティングボディートランジスタ型キャパシタレスメモリセルの低いスレッショルド状態を再保存することがゲート誘導ドレインリーク電流によって行われる
ことを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。 - 前記第１フローティングボディートランジスタ型キャパシタレスメモリセルの低いスレッショルド状態を再保存する際、前記第１フローティングボディートランジスタ型キャパシタレスメモリセルのゲートにネガティブ電圧が印加される
ことを特徴とする請求項２６に記載の半導体メモリ装置の動作方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2006-0001989 | 2006-01-06 | ||
| KR1020060001989A KR100675300B1 (ko) | 2006-01-06 | 2006-01-06 | 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법 |
| US11/546,421 US7433223B2 (en) | 2006-01-06 | 2006-10-12 | Memory devices including floating body transistor capacitorless memory cells and related methods |
| US11/546421 | 2006-10-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007184089A JP2007184089A (ja) | 2007-07-19 |
| JP5483799B2 true JP5483799B2 (ja) | 2014-05-07 |
Family
ID=38282373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007000757A Active JP5483799B2 (ja) | 2006-01-06 | 2007-01-05 | メモリ装置及びその動作方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5483799B2 (ja) |
| DE (1) | DE102007001783B4 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2670094B2 (ja) * | 1988-07-25 | 1997-10-29 | 三菱電機株式会社 | 電気的に書換え可能な不揮発性半導体メモリ |
| JP2621411B2 (ja) * | 1988-08-31 | 1997-06-18 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP3162515B2 (ja) * | 1992-11-30 | 2001-05-08 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JPH06290591A (ja) * | 1993-03-31 | 1994-10-18 | Sony Corp | 半導体不揮発性記憶装置 |
| US7085153B2 (en) * | 2003-05-13 | 2006-08-01 | Innovative Silicon S.A. | Semiconductor memory cell, array, architecture and device, and method of operating same |
| US7184298B2 (en) | 2003-09-24 | 2007-02-27 | Innovative Silicon S.A. | Low power programming technique for a floating body memory transistor, memory cell, and memory array |
| JP4110115B2 (ja) | 2004-04-15 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
-
2007
- 2007-01-05 DE DE102007001783.0A patent/DE102007001783B4/de active Active
- 2007-01-05 JP JP2007000757A patent/JP5483799B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| DE102007001783A1 (de) | 2007-08-09 |
| JP2007184089A (ja) | 2007-07-19 |
| DE102007001783B4 (de) | 2018-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7433223B2 (en) | Memory devices including floating body transistor capacitorless memory cells and related methods | |
| US7301838B2 (en) | Sense amplifier circuitry and architecture to write data into and/or read from memory cells | |
| KR100673901B1 (ko) | 저전압용 반도체 메모리 장치 | |
| US5701268A (en) | Sense amplifier for integrated circuit memory devices having boosted sense and current drive capability and methods of operating same | |
| JP3742191B2 (ja) | 半導体集積回路装置 | |
| US7869274B2 (en) | Semiconductor memory device | |
| KR20030081012A (ko) | 반도체 기억 장치 | |
| JPH0512866A (ja) | ダイナミツク型半導体記憶装置 | |
| KR101295775B1 (ko) | 커패시터리스 동적 반도체 메모리 장치 및 그 동작 방법 | |
| JP4583703B2 (ja) | 半導体記憶装置 | |
| KR101308046B1 (ko) | 커패시터리스 동적 반도체 메모리 장치 및 이 장치의 동작방법 | |
| KR100571650B1 (ko) | 저전압용 반도체 메모리 장치 | |
| US8472272B2 (en) | Semiconductor device having hierarchical bit line structure | |
| KR100649351B1 (ko) | 저전압용 반도체 메모리 장치 | |
| JP4348545B2 (ja) | 低電圧用半導体メモリ装置 | |
| KR100652794B1 (ko) | 저전압용 반도체 메모리 장치 | |
| US7733681B2 (en) | Ferroelectric memory with amplification between sub bit-line and main bit-line | |
| JP4983062B2 (ja) | メモリ装置 | |
| KR100207970B1 (ko) | 반도체 기억장치 | |
| JP5483799B2 (ja) | メモリ装置及びその動作方法 | |
| KR100562647B1 (ko) | 저전압용 반도체 메모리 장치 | |
| JP4406527B2 (ja) | 半導体集積回路装置 | |
| KR100772686B1 (ko) | 저전압용 반도체 메모리 장치 | |
| KR20080045018A (ko) | 반도체 메모리 장치 및 이 장치의 동작 방법 | |
| JP2006179852A (ja) | 低電圧用半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080702 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101228 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120229 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120410 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120628 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131126 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140218 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5483799 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |