JP2621411B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置に関し、特に高速読
み出しが可能なEEPROMを提案するものである。

〔従来の技術〕

第５図は例えば1984年 ISSCC DIGEST OF TECHNICAL
PAPERS,P144〜145に示されている従来の不揮発性半導体
記憶装置の要部回路図である。メモリセル１は各２つの
トランジスタQ1,Q2及びメモリトランジスタM1,M2の４素
子から構成されている。トランジスタQ1,Q2のドレイン
は夫々反転ビット線▲▼，ビット線BLと各別に接続
されており、それらの各ゲートはともにワード線WLと接
続されている。またトランジスタQ1,Q2の各ソースは、
メモリトランジスタM1,M2のドレインと各別に接続され
ている。メモリトランジスタM1,M2の各コントロールゲ
ートはともにコントロールゲート線CGLと接続されてい
る。更にメモリトランジスタM1,M2の各ソースはトラン
ジスタQ3,Q4のドレインと、各別に接続されており、ト
ランジスタQ3,Q4の各ゲートはともにソース線SLと接続
されていて、各ソースは接地されている。そして、反転
ビット線▲▼はダイオード接続された負荷トランジ
スタQ5を介して電源電圧Vccの電源と、ビット線BLはダ
イオード接続された負荷トランジスタQ6を介して電源電
圧Vccの電源と接続されている。反転ビット線▲▼
及びビット線BLは、それらの反転ビット線▲▼とビ
ット線BLとの間の電位差を検出するセンスアンプ（差動
増幅器）２と接続されている。

次にこの不揮発性半導体記憶装置の動作を説明する。
メモリセル１へのデータの書き込みは、２つのメモリト
ランジスタM1,M2に互いに相補的なデータを書き込むこ
とにより行われる。また、データの書き込みには、デー
タ消去とプログラムの２つのステップがある。データを
書き込む場合、データ消去時にはソース線SLが「Ｈ」に
なる。また、選択されたワード線WLが高電圧に立ち上げ
られる。この状態で反転ビット線▲▼，ビット線BL
はともに0Vにされ、コントロールゲート線CGLには高電
圧が印加される。これによってメモリトランジスタM1,M
2のフローティングゲートに電子が注入され、コントロ
ールゲートからみたメモリトランジスタM1,M2の閾値が
高くなる。これがデータ消去状態に対応する。

その後、プログラムサイクルに移ると、ソース線SLは
「Ｌ」になりトランジスタQ3,Q4がオフして、メモリト
ランジスタM1,M2のソースはフローティングになる。こ
の状態でコントロールゲート線CGLは0Vにされ、書き込
みデータが「Ｈ」の場合は反転ビット線▲▼に、
「Ｌ」の場合はビット線BLに高電圧が印加される。これ
によって高電圧が印加された反転ビット線又はビット線
のメモリトランジスタM1又はM2のフローティングゲート
から電子が引き抜かれる。それにより書き込みデータが
「Ｈ」の場合には、メモリトランジスタM1の閾値が，書
き込みデータが「Ｌ」の場合には、メモリトランジスタ
M2の閾値が低くなる。これがプログラム状態に対応す
る。即ち書き込みデータが「Ｈ」の場合にはメモリトラ
ンジスタM1は電子がフローティングゲートから引き抜か
れるプログラム状態となり、メモリトランジスタM2は電
子がフローティングゲートに注入されるデータ消去状態
になる。また、書き込みデータが「Ｌ」の場合には、メ
モリトランジスタM1がデータ消去状態になり、メモリト
ランジスタM2がプログラム状態になる。

一方、メモリセル１からのデータ読み出しは、先づ反
転ビット線▲▼，ビット線BLが負荷トランジスタQ
5,Q6を介して、電源電圧Vccから負荷トランジスタQ5,Q6
の閾値Vthを差し引いた電圧でプリチャージされる。こ
のとき、ソース線SLは「Ｈ」であり、コントロールゲー
ト線CGLにはメモリトランジスタがデータ消去状態にあ
るときの閾値と、プルグラム状態にあるときの閾値との
中間の電圧、例えば0Vが印加される。また選択されたワ
ード線WLが「Ｈ」に立ち上がる。この状態で、メモリセ
ル１に「Ｈ」のデータが書き込まれている場合には、メ
モリトランジスタM1の閾値は、コントロールゲート線CG
Lの電位よりも低いためにメモリトランジスタM1がオン
して、反転ビット線▲▼の電位が低下する。また、
このときのメモリトランジスタM2の閾値はコントロール
ゲート線CGLの電位より高いので、メモリトランジスタM
2はオフしたままでビット線BLの電位は変化しない。こ
の反転ビット線▲▼，ビット線BLの電位差をセンス
アンプ２によって検出することによりデータの読み出し
が行われる。

また、メモリセル１に「Ｌ」のデータが書き込まれて
いる場合も同様にしてデータの読み出しが行われる。

〔発明が解決しようとする課題〕

前述したように従来の不揮発性半導体記憶装置は、デ
ータ書き込み時に反転ビット線又はビット線に高電圧を
与える必要がある。そこで不揮発性半導体記憶装置では
そのような高電圧を印加する手段として第６図に示す如
くトランジスタQ16のソースを、ゲートとドレインとを
接続しているトランジスタQ17のドレインと接続し、ト
ランジスタQ16のゲートとトランジスタQ17のソースとを
接続していて、トランジスタQ17のドレインにコンデン
サC1を介してクロック制御信号φを与える高電圧スイッ
チを用いている。そしてこの高電圧スイッチはワード線
WL,コントロールゲート線CGL,ビット線BL,反転ビット線
▲▼の夫々に設けられている。

この高電圧スイッチはノードN1が「Ｈ」であると容量
結合によりノードN1の電位をクロック制御信号φに基づ
いて高電圧Vppまで立ち上げるが、ノードN1が「Ｌ」で
あるとノードN1の電位は「Ｌ」のままである。

このように従来の不揮発性半導体記憶装置では、例え
ば書き込みデータ「Ｈ」の場合、プログラムサイクルに
おいて反転ビット線▲▼に高電圧が印加されビット
線BLは0Vにされる。したがって、高電圧スイッチを活性
化する前に予め反転ビット線▲▼を「Ｈ」に、ビッ
ト線BLを「Ｌ」にする必要がある。しかし、データの読
み出し時に書き込みデータが「Ｈ」であると、メモリト
ランジスタM1がオン、メモリトランジスタM2がオフする
ので、反転ビット線▲▼の電位は低下して「Ｌ」に
なり、ビット線BLの電位は「Ｈ」になる。したがって、
従来の不揮発性半導体記憶装置では、データ書き込み時
（プログラムサイクル時）とデータ読み出し時では反転
ビット線▲▼、ビット線BLの電位の関係が異なるた
め、書き込みデータを一時的にラッチするためのコラム
ラッチとセンスアンプとを共用することができず、反転
ビット線▲▼，ビット線BLに対してコラムラッチと
センスアンプとを夫々独立して設けなければならない。
それ故、チップ面積が大きくなり高集積化が困難である
という問題がある。

本発明は前述した問題に鑑み、データ書き込み時及び
データ読み出し時の反転ビット線▲▼、ビット線BL
の電位の関係を同じにして、コラムラッチとセンスアン
プとを共用し得る不揮発性半導体記憶装置を提供するこ
とを目的とする。

〔課題を解決するための手段〕

第１発明は、データの書き込み、消去可能なメモリセ
ルを各２つのトランジスタ及びメモリトランジスタで構
成しており、第１のトランジスタのドレイン（又はソー
ス）を反転ビット線と、第２のトランジスタのドレイン
（又はソース）をビット線と、第1,第２のトランジスタ
のゲートをともにワード線と、第１のトランジスタのソ
ース（又はドレイン）を第１のメモリトランジスタのド
レイン（又はソース）と、第２のトランジスタのソース
（又はドレイン）を第２のメモリトランジスタのドレイ
ン（又はソース）と、第1,第２のメモリトランジスタの
コントロールゲートをともにコントロールゲート線と夫
々接続して、第1,第２のメモリトランジスタのソース
（またはドレイン）に反転ビット線及びビット線電位よ
り高い電圧を印加すべき電圧印加手段と、反転ビット線
とビット線との間に接続していてインバータを交差接続
してなるフリップフロップ回路とを設ける。

第２発明は、データの書き込み、消去可能なメモリセ
ルを各２つのトランジスタ及びメモリトランジスタで構
成しており、第１のトランジスタのドレイン（又はソー
ス）を反転ビット線と、第２のトランジスタのドレイン
（又はソース）をビット線と、第1,第２のトランジスタ
のゲートをともにワード線と、第１のトランジスタのソ
ース（又はドレイン）を第１のメモリトランジスタのド
レイン（又はソース）及び第２のメモリトランジスタの
コントロールゲートと、第２のトランジスタのソース
（またはドレイン）を第２のメモリトランジスタのドレ
イン（又はソース）及び第１のメモリトランジスタのコ
ントロールゲートと夫々接続して、第1,第２のメモリト
ランジスタのソース（またはドレイン）に反転ビット線
及びビット線電位より高い電圧を印加すべき電圧印加手
段と、反転ビット線とビット線との間に接続していてイ
ンバータを交差接続してなるフリップフロップ回路とを
設ける。

〔作用〕

第１発明においては、データ読み出し時にプログラム
状態にあるメモリトランジスタが接続されるビット線
（書き込みデータが「Ｈ」の場合は反転ビット線）が読
み出し電圧により充電され、その電位が上昇する。デー
タ消去状態にあるメモリトランジスタが接続される反転
ビット線（書き込みデータが「Ｈ」である場合はビット
線）の電位は変化しない。これらの電位差をフリップフ
ロップ回路が検出する。データ書き込み時には書き込み
データが「Ｈ」の場合は反転ビット線が「Ｈ」に、ビッ
ト線が「Ｌ」になる。

これによりデータ読みだし時及びデータ書き込み時の
（プログラムサイクル時）の反転ビット線及びビット線
の電位の関係は同じになる。

第２発明においては、データ読み出し時にプログラム
状態にあるメモリトランジスタが接続されるビット線
（書き込みデータが「Ｈ」の場合は反転ビット線）が読
み出し電圧により充電され、ビット線が接続されるメモ
リトランジスタのドレイン及び反転ビット線が接続され
るメモリトランジスタのコントロールゲートの電位が上
昇する。データ消去状態にあるメモリトランジスタが接
続される反転ビット線（書き込みデータが「Ｈ」である
場合はビット線）の電位は変化せず、反転ビット線が接
続されるメモリトランジスタのドレイン及びビット線が
接続されるメモリトランジスタのコントロールゲートの
電位は変化しない。このとき、データ消去状態にあるメ
モリトランジスタのコントロールゲートには、読み出し
電圧が印加されることになるため、データ消去状態にあ
るメモリトランジスタの閾値は読み出し電圧の電圧以上
であることが望ましい。

これによりデータ読み出し時及びデータ書き込み時
（プログラムサイクル時）の反転ビット線及びビット線
の電位の関係は同じになり、またデータ消去及びプログ
ラムの動作は同時となる。

〔実施例〕

以下本発明をその実施例を示す図面によって詳述す
る。

第１図は第１発明に係る不揮発性半導体記憶装置の要
部回路図である。メモリセル１は各２つのトランジスタ
Q1,Q2及びメモリトランジスタM1,M2で構成されている。
トランジスタQ1,Q2のドレインは反転ビット線▲
▼，ビット線BLと各別に接続されており、それらの各ゲ
ートはともにワード線WLと接続されている。トランジス
タQ1,Q2の各ソースはメモリトランジスタM1,M2のドレイ
ンと各別に接続されている。メモリトランジスタM1,M2
の各コントロールゲートはともにコントロールゲート線
CGLと接続されている。またメモリトランジスタM1,M2の
ソースはトランジスタQ3,Q4のドレインと各別に接続さ
れており、トランジスタQ3,Q4の各ゲートはともにソー
ス線SLと接続されていて、各ソースはともに読み出し電
圧線V_Rと接続されている。反転ビット線▲▼，ビッ
ト線BLは夫々トランジスタQ8,Q9を介してフリップフロ
ップ回路たるセンスアンプ２と接続されている。このト
ランジスタQ8,Q9のゲートはともにビットライントラン
スファゲート線BLTと接続されている。センスアンプ２
は２個のインバータを交差接続して構成されており、反
転ビット線▲▼はトランジスタQ10,Q11の各ドレイ
ンと接続されるとともにトランジスタQ12,Q13の各ゲー
トと接続されている。一方、ビット線BLはトランジスタ
Q12,Q13の各ドレインと接続されるとともに、トランジ
スタQ10,Q11の各ゲートと接続されている。トランジス
タQ10,Q12の各ソースはトラジスタQ14を介して電源電圧
Vccの電源と接続され、トランジスタQ11,Q13の各ソース
は、トランジスタQ15を介して接地されている。トラン
ジスタQ14,Q15の各ゲートには、互いに相補的な反転セ
ンスアンプ活性化信号▲▼、センスアンプ活性化信
号Soが各別に与えられる。

このセンスアンプ２は、書き込みデータを一時的にラ
ッチするためのコラムラッチとしても用いている。

次にこのように構成した不揮発性半導体記憶装置の動
作を第１図により説明する。

いま、書き込みデータが「Ｈ」の場合には、反転ビッ
ト線▲▼が「Ｈ」に、ビット線BL「Ｌ」になり、書
き込みデータが「Ｌ」の場合には反転ビット線▲▼
が「Ｌ」に、ビット線BLが「Ｈ」になる。このとき、ビ
ットライントランスファゲート線BLTは「Ｈ」、反転セ
ンスアンプ活性化信号▲▼は「Ｌ」、センスアンプ
活性化信号Soは「Ｈ」であるので、センスアンプ２には
書き込みデータに対応した反転ビット線▲▼，ビッ
ト線BLの電位がラッチされる。そしてこのような動作を
他の反転ビット線▲▼とビット線BLとの回路部分に
ついても繰り返し、夫々のセンスアンプ２に、書き込み
データに対応した反転ビット線▲▼，ビット線BLの
電位が順次ラッチされる。その後、データの書き込みサ
イクルに移るが、データの書き込みは、前述した如くデ
ータ消去とプログラムの２つのステップがあり、先づデ
ータ消去サイクルが始まる。データ消去サイクルでは、
ソース線SLは「Ｌ」になり、メモリトランジスタM1,M2
のソースはフローティング状態になる。そして、選択さ
れたワード線WLが高電圧に立ち上げられる。この状態に
おいては反転ビット線▲▼，ビット線BLは0Vにさ
れ、コントロールゲート線CGLには高電圧が印加され
る。これによってメモリトランジスタM1,M2のフローテ
ィングゲートに電子が注入されて、コントロールゲート
からみたメモリトランジスタM1,M2の閾値は高くなる。
これが、データ消去状態に対応する。このデータ消去サ
イクルにおいてはビットライントランスファゲート線BL
Tは「Ｌ」であるので、センスアンプ２にラッチされた
反転ビット線▲▼，ビット線BLの電位は保持されて
いる。

次にプログラムサイクルに移る。プログラムサイクル
においてソース線SLは「Ｌ」であり、メモリトランジス
タM1,M2のソースのフローティング状態は変化せず、ま
た選択されたワード線WLは高電圧に立ち上げられ、一
方、コントロールゲート線CGLは0Vにされる。この状態
においてはビットライントランスファゲート線BLTは
「Ｈ」になり、センスアンプ２にラッチされていた反転
ビット線▲▼，ビット線BLの電位がメモリセル１に
与えられる。即ち、書き込みデータが「Ｈ」の場合には
反転ビット線▲▼は「Ｈ」に、ビット線BLは「Ｌ」
になり、書き込みデータが「Ｌ」の場合には反転ビット
線▲▼は「Ｌ」にビット線BLは「Ｈ」になる。その
後、反転ビット線▲▼，ビット線BLに接続された図
示しない高電圧スイッチが活性化し、「Ｈ」であるビッ
ト線（反転ビット線▲▼又はビット線BL）が高電圧
に立ち上げられる。また「Ｌ」であるビット線（ビット
線BL又は反転ビット線▲▼）は0Vのままである。こ
れによって高電圧が印加された方のメモリトランジスタ
（M1又はM2）のフローティングゲートから電子が引き抜
かれ、書き込みデータが「Ｈ」の場合には、メモリトラ
ンジスタM1の閾値が低くなり、書き込みデータが「Ｌ」
の場合には、メモリトランジスタM2の閾値が低くなる。
これがプログラム状態に対応する。即ち、書き込みデー
タが「Ｈ」の場合にはメモリトランジスタM1はプログラ
ム状態になり、メモリトランジスタM2はデータ消去状態
になり、一方、書き込みデータが「Ｌ」の場合には、メ
モリトランジスタM1はデータ消去状態に、メモリトラン
ジスタM2はプログラム状態になる。

しかして、データの読み出しは、先づ反転ビット線▲
▼，ビット線BLが0Vになる。次にソース線SLが
「Ｈ」になり、コントロールゲート線CGLにはメモリト
ランジスタがデータ消去状態にあるときの閾値と、プロ
グラム状態にある閾値との中間の電圧、例えば0Vが印加
される。また選択されたワード線WLが「Ｈ」に立ち上が
る。この状態において、メモリセル１に「Ｈ」が書き込
まれている場合には、メモリトランジスタM1がオンして
読み出し電圧線V_Rの電圧によりメモリトランジスタM1の
ソースから電流が供給されて反転ビット線▲▼の電
位が上昇する。またメモリトランジスタM2はオフしてお
り、ビット線BLの電位は変化しない。このときビットラ
イントランスファゲート信号BLTは「Ｈ」であり、トラ
ンジスタQ8,Q9はオンしている。その後、反転センスア
ンプ活性化信号▲▼が「Ｌ」、センスアンプ活性化
信号Soが「Ｈ」になり、センスアンプ２が活性化する。
反転ビット線▲▼，ビット線BLの電位はセンスアン
プ２によって、反転ビット線▲▼は「Ｈ」（電源電
圧Vccレベル）に、ビット線BLは「Ｌ」（接地レベル）
にされてデータの読み出しが行われる。

一方、メモリセル１に「Ｌ」のデータが書き込まれて
いる場合も同様にしてデータの読み出しが行われる。

なお、第１図においては、反転ビット線▲▼とビ
ット線BLに対して単一のメモリセル１を配置し、トラン
ジスタQ3,Q4を設けているが、メモリセル１を複数とし
た場合にはそれらに共通のトランジスタQ3,Q4を前記同
様に設けてもよく、あるいは共通の反転ビット線▲
▼とビット線BLとに複数のメモリセルを設けて夫々のメ
モリセルに対してトランジスタQ3,Q4を設けてもよい。
しかし、各メモリセル１に対してトランジスタQ3,Q4を
設けた場合には半導体記憶装置の集積化が低下すること
になる。

第２図は第１発明の変形例を示す不揮発性半導体記憶
装置の要部回路図である。メモリトランジスタM1,M2の
各ソースが共通に接続されており、そのソースにトラン
ジスタQ7のドレインを接続している。またトランジスタ
Q7のソースを読み出し電圧線V_Rと接続していて、その他
の回路構成は第１図と同様となっている。この第２図に
示す構成とした場合は、トランジスタQ3,Q4がトランジ
スタQ7に置き換えられて、半導体記憶装置の集積化をよ
り高めることができる。

第３図は第２発明に係る不揮発性半導体記憶装置の要
部回路図である。メモリセル１におけるメモリトランジ
スタM1のコントロールゲートをメモリトランジスタM2の
ドレインと、メモリトランジスタM2のコントロールゲー
トをメモリトランジスタM1のドレインと交差接続してい
る。そしてその他の回路構成は第１図における回路と同
様となっている。この第３図に示した不揮発性半導体記
憶装置は第１図に示したものとデータ書き込みサイクル
の動作が異なる。

この不揮発性半導体記憶装置は、データ書き込み時に
データ消去とプログラムの２つのステップを必要とせ
ず、１ステップで２つのメモリトランジスタを夫々デー
タ消去状態、プログラム状態にする。例えば、書き込み
データが「Ｈ」の場合、反転ビット線▲▼の「Ｈ」
と、ビット線BLの「Ｌ」とがセンスアンプ２にラッチさ
れる。その後、データ書き込みサイクルではソース線SL
は「Ｌ」であり、メモリトランジスタM1,M2のソースは
フローティング状態になる。そして選択されたワード線
WLが高電圧に立ち上げられる。この状態でビットライン
トランスファゲート線BLTは「Ｈ」になり、センスアン
プ２にラッチされていた反転ビット線▲▼，ビット
線BLの電位がメモリセル１に与えられる。即ち、反転ビ
ット線▲▼は「Ｈ」に、ビット線BLは「Ｌ」にな
る。その後、反転ビット線▲▼，ビット線BLに接続
された図示しない高電圧スイッチが活性化し、反転ビッ
ト線▲▼が高電圧に立ち上げられる。またビット線
BLは0Vのままである。その結果、メモリトランジスタM1
のドレインと、メモリトランジスタM2のコントロールゲ
ートには高電圧が印加され、メモリトランジスタM1のコ
ントロールゲートとメモリトランジスタM2のドレインは
0Vになる。これによって、メモリトランジスタM1のフロ
ーティングゲートから電子が引き抜かれてメモリトラン
ジスタM1はプログラム状態になり、メモリトランジスタ
M2のフローティングゲートに電子が注入されて、メモリ
トランジスタM2はデータ消去状態になる。また書き込み
データが「Ｌ」の場合も同様に１ステップでデータの書
き込みが行われる。

一方、データの読み出しは第１図に示したものと同様
に行われるが、データ消去状態にあるメモリトランジス
タのコントロールゲートには読み出し電圧V_Rが印加され
ることになるため、データ消去状態にあるメモリトラン
ジスタの閾値は、読み出し電圧線V_Rの電圧以上であるこ
とが望ましい。

なお、このように回路構成においても、トランジスタ
Q3,Q4を共通の反転ビット線▲▼，ビット線BLと接
続された複数のメモリセルに対して共通に、あるいは各
メモリセルに対して夫々設けてもよい。

第４図は第２発明の変形例を示す不揮発性半導体記憶
装置の要部回路図である。メモリセル１におけるメモリ
トランジスタM1,M2の各ソースを共通に接続しており、
そのソースにトランジスタQ7のドレインを接続し、その
ソースを読み出し電圧線V_Rと接続している。そして、そ
の他の回路構成は第３図に示す回路と同様となってい
る。この第４図に示す構成とした場合はトランジスタQ
3,Q4がトランジスタQ7に置き換えられて半導体記憶装置
の集積化を高め得る。

この回路構成においても、トランジスタQ7を、共通の
反転ビット線▲▼とビット線BLに対して設けた複数
のメモリセル１の夫々に設けてもよく、あるいは共通に
単一で設けてもよい。

なお、各トランジスタ及び各メモリトランジスタのド
レイン側をソース側と入れ換えても同様の効果が得られ
るのは言うまでもない。

〔発明の効果〕

以上詳述したように、第１発明によればデータ読み出
し時にメモリトランジスタのソースに読み出し電圧を印
加して、プログラム状態にあるメモリトランジスタが接
続されているビット線を充電して電圧を高める構成にし
たので、データ書き込み時（プログラム時）とデータ読
み出し時の反転ビット線及びビット線の電位関係が同じ
になる。それにより反転ビット線とビット線との間に設
けたフリップフロップ回路がセンスアンプとコラムラッ
チとを共用し得て、チップ面積を減少させて高集積化が
可能になる。

また、第２発明によればデータの書き込みに、データ
消去とプログラムの２つのステップを必要とせず、１動
作でデータの書き込みが終了してデータの書き込み時間
を短縮することができる。

したがって本発明は高集積化が図れ、またデータ書き
込み時間が短い不揮発性半導体記憶装置を提供できる優
れた効果を奏する。

【図面の簡単な説明】 第１図は第１発明に係る不揮発性半導体記憶装置の要部
回路図、第２図はその変形例を示す不揮発性半導体記憶
装置の要部回路図、第３図は第２発明に係る不揮発性半
導体記憶装置の要部回路図、第４図はその変形例を示す
不揮発性半導体記憶装置の要部回路図、第５図は従来の
不揮発性半導体記憶装置の要部回路図、第６図は高電圧
スイッチの回路図である。 １……メモリセル、２……センスアンプ（差動増幅
器）、Q1,Q2〜Q17……トランジスタ、M1,M2……メモリ
トランジスタ、WL……ワード線、SL……ソース線、V_R…
…読み出し電圧線、CGL……コントロールゲート線、BLT
……ビットライントランスファゲート線、▲▼……
反転ビット線、BL……ビット線 なお、図中、同一符号は同一、又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 和男 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 寺田 康 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】データの書き込み、消去可能なメモリセル
   を複数個備えている不揮発性半導体記憶装置において、 前記メモリセルは各２つのトランジスタ及びメモリトラ
   ンジスタを有しており、第１のトランジスタのドレイン
   （又はソース）を反転ビット線と、第２のトランジスタ
   のドレイン（又はソース）をビット線と、第1,第２のト
   ランジスタのゲートをともにワード線と、第１のトラン
   ジスタのソース（又はドレイン）を第１のメモリトラン
   ジスタのドレイン（又はソース）と、第２のトランジス
   タのソース（又はドレイン）を第２のメモリトランジス
   タのドレイン（又はソース）と、第1,第２のメモリトラ
   ンジスタのコントロールゲートをともにコントロールゲ
   ート線と夫々接続して、第1,第２のメモリトランジスタ
   のソース（又はドレイン）に反転ビット線及びビット線
   電位より高い電圧を印加すべき電圧印加手段と、反転ビ
   ット線とビット線との間に接続していてインバータを交
   差接続してなるフリップフロップ回路とを設けているこ
   とを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】データの書き込み、消去可能なメモリセル
   を複数個備えている不揮発性半導体記憶装置において、 前記メモリセルは各２つのトランジスタ及びメモリトラ
   ンジスタを有しており、第１のトランジスタのドレイン
   （又はソース）を反転ビット線と、第２のトランジスタ
   のドレイン（又はソース）をビット線と、第1,第２のト
   ランジスタのゲートをともにワード線と、第１のトラン
   ジスタのソース（又はドレイン）を第１のメモリトラン
   ジスタのドレイン（又はソース）及び第２のメモリトラ
   ンジスタのコントロールゲートと、第２のトランジスタ
   のソース（又はドレイン）を第２のメモリトランジスタ
   のドレイン（又はソース）及び第１のメモリトランジス
   タのコントロールゲートと夫々接続して、第1,第２のメ
   モリトランジスタのソース（又はドレイン）に反転ビッ
   ト線及びビット線電位より高い電圧を印加すべき電圧印
   加手段と、反転ビット線とビット線との間に接続してい
   てインバータを交差接続してなるフリップフロップ回路
   とを設けていることを特徴とする不揮発性半導体記憶装
   置。