JPH03283094A

JPH03283094A - 半導体メモリ

Info

Publication number: JPH03283094A
Application number: JP2082676A
Authority: JP
Inventors: Takashi Yamaguchi; 孝志山口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-03-29
Filing date: 1990-03-29
Publication date: 1991-12-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに関し、特に７ラツシ一クリア信
号発生回路を有する半導体メモリに関する。

〔従来の技術〕

従来、かかる半導体メモリにおいては、電源投入後メモ
リセル全てに「０」情報を書き込み、しかる後書き込み
を行なっている。このためには、外部入力端子を有する
フラッシュクリア信号発生回路を用い、「０」情報の書
き込みを行なう必要がある。

第４図はかかる従来の一例を示す半導体メモリのブロッ
ク図である。

第４図に示すように、かかる半導体メモリは、アドレス
を入力とするＮＡＮＤ回路９とＰチャンネル型ＭＯ８Ｆ
ＥＴＱ１〜Ｑ３およびＮチャンネル型ＭＯ８ＦＥＴＱ４
〜Ｑ６とを有するロウデコーダ１と、このロウデコーダ
ｌにワード線ＷＬで接続され且つメモリセル（ＭＣ）１
０とＰチャンネルｍ−ＭＯ８ＦＥＴＱｙ、Ｑｓ−Ｑｓ。

およびＮチャンネル屋ＭＯ８ＦＥＴＱ９とを有するセル
アレイ部２と、インバータ１１．１２を有し、フラッシ
ュクリア入力信号Ｆを入力して正相および反転信号を作
成するフラッシュクリア信号発生回路３Ａとで構成され
る。尚、ＸＥはロウデコーダ１の活性化信号、ＦＣ，Ｆ
Ｃは共にフラッシュクリア内部信号、ＢＬ、ＢＬはビッ
ト線を表わす。

次に、かかるフラッシュ信号発生回路３Ａを中心とした
半導体メモリの回路動作について説明する。

フラッシュクリア入力信号Ｆが「０」から「１」レベル
に変化すると、フラッシュクリア信号発生回路３Ａのイ
ンバータ１１の出力であるフラッジ−クリア内部信号Ｆ
Ｃは「１」から「０」レベルに変化し、またインバータ
１２の出力であるフラッシュクリア内部信号ＦＣは「０
」から「１」レベルに変化する。この内部信号ＦＣが「
０」レベルにあるため、ロウデコーダ１のＮチャンネル
型ＭＯ８ＦＥＴＱ、はオン、Ｃ６はオフする。従って、
アドレス入力およびロウデコーダ１の活性化信号ＸＥの
レベルにかかわらず、ワード線ＷＬは強制的に「１」レ
ベルになる。また、ＦＣが１１」レベル、ＦＣがｒＯＪ
レベルにあるため、セルアレイ部２のＰチャンネル型Ｍ
Ｏ８ＦＥＴ　Ｃ７，Ｑ、はオフ、ＮおよびＰチャンネル
型ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｅ　＝　Ｑｌ。

はオンする。従って、ビット線ＢＬは「０」レベル、Ｂ
Ｌは「１」レベルになシ、メモリセル１０に「０」情報
が書き込まれる。

上述したように、フラッシュクリア入力信号Ｆを「１」
レベルにすることにより、全メモリセル１０に「０」情
報を書き込むことが可能である。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリは、全メモリセルに情報ｒ
ＯＪを書き込むためのフラッシュクリア回路にはフラッ
シュクリア外部入力端子を設けなければならないので、
汎用性がないという欠点がある。

本発明の目的は、かかるフラッシュクリア外部入力端子
を新たに必要とすることのない半導体メモリを提供する
ことにある。

〔ａ題を解決するだめの手段〕

本発明の半導体メモリは、アドレス入力によりワード線
を駆動するロウデコーダと、前記ワード線に各メモリセ
ルが接続されたセルアレイ部と、電源投入後最初の書き
込み動作が始まったか否かの状態を記憶するフリップフ
ロップ回路を備え且つ前記フリップフロップ回路の出力
により前記セルアレイ部のメモリセル全てに「０」情報
を書き込むことのできるフラッシュクリア信号発生回路
とを有し、最初の書き込み動作が始まった後は通常の読
み出しまたは書き込み動作を実施するように構成される
。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示す半導体メモリの回
路図である。

第１図に示すように、本実施例において、ロウデコーダ
１及びセルアレイ部２は前述した第４図に示す従来例と
同一であり、相違する点はフラッシュクリア信号発生回
路３の構成にある。すなわち、本実施例のフラッシュク
リア信号発生回路３はインバータ５．６からなるフリッ
プフロップ回路（Ｆ／Ｆ）４と、反転信号を作成するイ
ンバータ７と、書き込み制御信号ＷＥをゲート入力とす
るＮチャンネル型ＭＯ８ＦＥＴ　Ｑ□１と、容量素子Ｃ
１及びＣ２とで構成されている。特に、書き込み制御信
号ＷＥが「０」レベルの状態で電源が投入された場合は
、必ずフラッシュクリア内部信号ＦＣが「１」レベルと
なるようにフリップフロップ回路４を構成するインバー
タ５，６のトランジスタサイズを調整している。また、
容量素子Ｃ１，Ｃ２はｖベル安定のためのカップリング
容量である。

一方、書き込み制御信号ＷＥが「１」レベルになると、
Ｑｌｌがオンになシ、フリップフロップ回路４を反転さ
せるので、その出力である内部信号ＦＣは「０」レベル
になる。

第２図は第１図におけるフラッジ−クリア信号波形図で
ある。

第２図に示すように、ここではフラッシュクリア動作サ
イクルと、通常の書き込み又は読み出しサイクルとに分
けている。

まず、書き込み制御外部端子（ＷＥ＋図示省略）を「１
」レベルのまま電源■ｃｃを投入すると、図示していな
い書き込み制御回路の出力ＷＥは「０」レベルのままで
あるので、フラッシュクリア内部信号ＦＣ，ＦＣはそれ
ぞれ「１」レベルとｒＯＪレベルになる。この状態にお
いては、前述した従来例の説明と同様に、ワード線ＷＬ
を強制的に「１」レベル、ビット＠ＢＬをｒＯＪレベル
、ビット線ＢＬを「１」レベルにするので、メモリセル
１０（第４図参照）に「０」情報が書き込まれる。従っ
て、電源投入後、全メモリセルに「０」情報が書き込ま
れる。

次に、書き込み制御外部端子（ＷＥ）がｒｌＪから「０
」レベルへ変化し最初の書き込み動作が始まると、書き
込み制御信号ＷＥは「１」レベルとなシ、Ｎチャンネル
型ＭＯ８ＦＥＴＱ、１がオンするため、インバータ５．
６で構成されるフリップフロップ回路４が反転し、フラ
ッジ−クリア内部信号ＦＣ，πがそれぞれ「０」レベル
と「１」レベルになる。従って、フラッジ−クリア機能
が終了する。以下、書き込み制御外部端子（ＷＥ　）の
レベルにかかわらず、ＦＣ，ＦＣはそれぞれ「０」レベ
ルと「１」レベルを維持し続けるので、通常の書き込み
または読み出し動作（サイクル）が可能となる。

第３図は本発明の第二の実施例を説明するだめの半導体
メモリにおけるフラッシュクリア信号発生回路図である
。

第３図に示すように、本実施例において、ロウデコーダ
１およびセルアレイ部２は前述した第一の実施例と同様
に第４図で説明した従来例と同じであるので、その説明
を省略する。また、第一の実施例を示す第１図との相違
点はフラッシュクリア信号発生回路３を構成するために
、フェーズＦυ、インバータ８及びヘチャンネル型ＭＯ
８ＦＥＴＱ１□、Ｑユ、を追加したことにある。

次に、かかるフラッシュクリア信号発生回路３の動作に
ついて説明する。

まず、フェーズＦＵが切断されていない場合はＮチャン
ネル型ＭＯ８ＦＥＴ　Ｑ□２及びＱ□３が共にオフ状態
を維持し続けるので、この第３図に示すフラッシュクリ
ア回路３の動作は第１図に示す回路と全く同じになる。

一方、フ、ユーズＦＵが切断された場合はＮチャンネル
ｆｉＭＯ８ＦＥＴ　Ｑ１２及びＱ１３が共にオン状態を
維持し続けるため、電源投入後の書き込み制御信号ＷＥ
のレベルにかかわらず、フラッシュクリア信号ＦＣとＦ
Ｃはそれぞれ「０」レベルと「１」レベルを維持し続け
、フラッシュクリア機能が働かない。すなわち、フェー
ズＦＵを切断することにより、フラッシュクリア機能を
無しにすることができる。要するに、本実施例では前述
した第一の実施例と比較し、半導体メモリの製造後にフ
ェーズＦＵを切断するか否かにより、フラッシュクリア
機能の有無を選択することができるという利点がある。

〔発明の効果〕

以上説明したように、本発明の半導体メモリは、電源投
入後の最初の書き込み動作が始まる罰に、全メモリセル
に「０」情報を書き込むことの可能なフラッシュクリア
回路を有することにより、フラッシュクリア外部入力端
子を設ける必要がなく、汎用性のあるフラッシュクリア
機能を実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す半導体メモリの回
路図、第２図は第１図におけるフラッシュクリア信号波
形図、第３図は本発明の第二の実施例を説明するための
半導体メモリにおけるフラッシュクリア信号発生回路図
、第４図は従来の一例を示す半導体メモリの回路図であ
る。１・・・ロウデコーダ、２・・・セルアレイ部、３・・
・フラッシュクリア信号発生回路、４・・・フリップフ
ロップ回路（Ｆ／Ｆ）　、５〜８・・・インバータ、９
・・・ＮＡＮＤ回路、１０・・・メモリセル、Ｆ・・・
フラッシュクリア入力信号、ＦＣ，ＦＣ・・・フラッシ
ュクリア内部信号、ＸＥ・・・ロウデコーダ活性化信号
、ＷＬ・・・ワード線、ＢＬ、ＢＬ・・・ビット線、Ｗ
Ｅ・・・書き込み制御信号、Ｑ１〜Ｑ１３・・・ＭＯＳ
ＦＥＴ、Ｃ１，Ｃ，＋＋＋容量素子。

Claims

【特許請求の範囲】１　アドレス入力によりワード線を駆動するロウデコー
ダと、前記ワード線に各メモリセルが接続されたセルア
レイ部と、電源投入後最初の書き込み動作が始まったか
否かの状態を記憶するフリップフロップ回路を備え且つ
前記フリップフロップ回路の出力により前記セルアレイ
部のメモリセル全てに「０」情報を書き込むことのでき
るフラッシュクリア信号発生回路とを有し、最初の書き
込み動作が始まった後は通常の読み出しまたは書き込み
動作を実施することを特徴とする半導体メモリ。２　請求項１記載のフラッシュクリア信号発生回路にフ
ェーズ回路を付加し、前記フェーズの切断によりフラッ
シュクリア機能の有無を選択できるようにしたことを特
徴とする半導体メモリ。