JPH10199288A - メモリ装置用ヒューズオプション回路 - Google Patents
メモリ装置用ヒューズオプション回路Info
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Abstract
(57)【要約】
【課題】 本発明はメモリ装置に用いられるヒューズオ
プション回路（fuse option circuit ）に関する。 【解決手段】 本発明のヒューズオプション回路はヒュ
ーズに直列連結されるトランジスタを提供する。この
際、前記トランジスタのターンオン抵抗は正常的なヒュ
ーズの抵抗成分よりは大きく、不完全にカッティングさ
れた時のヒューズ抵抗よりは小さいものに選択すること
により、ヒューズの連結状態を完全に判別して半導体装
置の生産収率を改良させることができる。
プション回路（fuse option circuit ）に関する。 【解決手段】 本発明のヒューズオプション回路はヒュ
ーズに直列連結されるトランジスタを提供する。この
際、前記トランジスタのターンオン抵抗は正常的なヒュ
ーズの抵抗成分よりは大きく、不完全にカッティングさ
れた時のヒューズ抵抗よりは小さいものに選択すること
により、ヒューズの連結状態を完全に判別して半導体装
置の生産収率を改良させることができる。
Description
【０００１】
【発明の属する技術分野及び従来の技術】本発明はメモ
リ装置に用いられるヒューズオプション回路（fuse opt
ion circuit ）に関する。
リ装置に用いられるヒューズオプション回路（fuse opt
ion circuit ）に関する。
【０００２】一般に、メモリ装置のヒューズオプション
回路はヒューズの連結状態を制御しメモリ装置のリダン
ダンシー回路を動作又は非動作させるための制御回路で
あり、図1 は従来のヒューズオプション回路図である。
回路はヒューズの連結状態を制御しメモリ装置のリダン
ダンシー回路を動作又は非動作させるための制御回路で
あり、図1 は従来のヒューズオプション回路図である。
【０００３】図示のように、電源電圧（VCC ）と第１NM
OSトランジスタ（１１）のドレイン端子（Ａ）の間にヒ
ューズが連結される。第１NMOSトランジスタ（１１）の
ドレイン端子（Ａ）は、直列に連結されたPMOSトランジ
スタ（１３）と第２NMOSトランジスタ（１２）の共通ゲ
ートに連結されている。第１PMOSトランジスタ（１３）
と第２NMOSトランジスタ（１２）はCMOSインバータを形
成する。CMOSインバータの出力端子（Ｂ）はヒューズと
連結されている第１NMOSトランジスタ（１１）のゲート
端子と連結され、さらに第１反転増幅器（１４）の入力
端とも連結される。
OSトランジスタ（１１）のドレイン端子（Ａ）の間にヒ
ューズが連結される。第１NMOSトランジスタ（１１）の
ドレイン端子（Ａ）は、直列に連結されたPMOSトランジ
スタ（１３）と第２NMOSトランジスタ（１２）の共通ゲ
ートに連結されている。第１PMOSトランジスタ（１３）
と第２NMOSトランジスタ（１２）はCMOSインバータを形
成する。CMOSインバータの出力端子（Ｂ）はヒューズと
連結されている第１NMOSトランジスタ（１１）のゲート
端子と連結され、さらに第１反転増幅器（１４）の入力
端とも連結される。
【０００４】従来技術の回路図である図１は、電源電圧
（VCC ）と第１NMOSトランジスタ（１１）のドレイン端
子（Ａ）との間のヒューズが連結された状態を示し、図
２はヒューズがカッティングされた状態を示す。
（VCC ）と第１NMOSトランジスタ（１１）のドレイン端
子（Ａ）との間のヒューズが連結された状態を示し、図
２はヒューズがカッティングされた状態を示す。
【０００５】以下、図１及び図２を参照して従来のヒュ
ーズオプション回路の動作を詳しく説明する。
ーズオプション回路の動作を詳しく説明する。
【０００６】ヒューズ（１）が連結されている図１にお
いて、電源電圧（VCC ）はヒューズ（１）を介して端子
（Ａ）の電位をハイレベルに形成する。端子（Ａ）のハ
イレベル電位は、第１PMOSトランジスタ（１３）と第２
NMOSトランジスタ（１２）でなるCMOSインバータの出力
端子（Ｂ）をローレベル電位で出力させる。
いて、電源電圧（VCC ）はヒューズ（１）を介して端子
（Ａ）の電位をハイレベルに形成する。端子（Ａ）のハ
イレベル電位は、第１PMOSトランジスタ（１３）と第２
NMOSトランジスタ（１２）でなるCMOSインバータの出力
端子（Ｂ）をローレベル電位で出力させる。
【０００７】このように出力された端子（Ｂ）のローレ
ベル電位は、ヒューズ（１）と直列に連結されている第
１NMOSトランジスタ（１１）のゲートに印加され、第１
NMOSトランジスタ（１１）の状態をターンオフに保持さ
せるとともに、第１反転増幅器（１４）の入力端に印加
され第１反転増幅器（１４）の出力端にVCC 電位を出力
させる。
ベル電位は、ヒューズ（１）と直列に連結されている第
１NMOSトランジスタ（１１）のゲートに印加され、第１
NMOSトランジスタ（１１）の状態をターンオフに保持さ
せるとともに、第１反転増幅器（１４）の入力端に印加
され第１反転増幅器（１４）の出力端にVCC 電位を出力
させる。
【０００８】ヒューズがカッティングされている図２に
おいて、端子（Ａ）はフローティングされている状態で
あるが、実質的には端子（Ａ）と基板間の接合を介し接
合漏洩電流が通過することになり、このため端子（Ａ）
の電位は接地電位であるVSSになる。前記端子（Ａ）の
接地電位（VSS ）はCMOSインバータと第１反転増幅器
（１４）を経て第１反転増幅器（１４）の出力端にVSS
電位を出力することになる。
おいて、端子（Ａ）はフローティングされている状態で
あるが、実質的には端子（Ａ）と基板間の接合を介し接
合漏洩電流が通過することになり、このため端子（Ａ）
の電位は接地電位であるVSSになる。前記端子（Ａ）の
接地電位（VSS ）はCMOSインバータと第１反転増幅器
（１４）を経て第１反転増幅器（１４）の出力端にVSS
電位を出力することになる。
【０００９】このように、ヒューズオプション回路はヒ
ューズの連結有無状態に従い、その出力される出力電位
がハイレベルのVCC 又は接地電位のVSS を表すことにな
る。しかし、このようなヒューズオプション回路には次
のような問題点がある。
ューズの連結有無状態に従い、その出力される出力電位
がハイレベルのVCC 又は接地電位のVSS を表すことにな
る。しかし、このようなヒューズオプション回路には次
のような問題点がある。
【００１０】図３と係り、従来のヒューズオプション回
路の問題点を記述する。
路の問題点を記述する。
【００１１】図３は、図１のヒューズが完全にカッティ
ングされていないため高抵抗（Ｒ）状態に残っている不
完全なヒューズカッティング状態を示す。ヒューズが完
全にカッティングされた状態を示す図２においては、端
子（Ａ）の電位は接合漏洩電流の影響でVSS を保持する
ことになる反面、ヒューズの不完全なカッティング状態
を示す図３においては、電源電圧（VCC ）から高抵抗
（Ｒ）を介して電流が流れ、この電流は端子（Ａ）と基
板間の接合部分を経て漏洩することになる。
ングされていないため高抵抗（Ｒ）状態に残っている不
完全なヒューズカッティング状態を示す。ヒューズが完
全にカッティングされた状態を示す図２においては、端
子（Ａ）の電位は接合漏洩電流の影響でVSS を保持する
ことになる反面、ヒューズの不完全なカッティング状態
を示す図３においては、電源電圧（VCC ）から高抵抗
（Ｒ）を介して電流が流れ、この電流は端子（Ａ）と基
板間の接合部分を経て漏洩することになる。
【００１２】この際、不安定な値を表す高抵抗（Ｒ）対
基板と連結される前記接合部分の等価抵抗間の比率に従
い、ヒューズオプション回路の出力電圧はVCC 又はVSS
に不安定な状態を表すことになる。即ち、接合部分の等
価抵抗に対する前記高抵抗（Ｒ）の値が相対的に非常に
大きい場合には、図２の場合と類似となり、従って、回
路の出力はVSS となり安定した動作をすることになる
が、前記接合部分の等価抵抗に対する前記高抵抗（Ｒ）
の値が相対的に小さい場合には、端子（Ａ）の電位がハ
イレベルとなり回路の出力はVCC となって、ヒューズオ
プション回路は誤動作を招くことになる。
基板と連結される前記接合部分の等価抵抗間の比率に従
い、ヒューズオプション回路の出力電圧はVCC 又はVSS
に不安定な状態を表すことになる。即ち、接合部分の等
価抵抗に対する前記高抵抗（Ｒ）の値が相対的に非常に
大きい場合には、図２の場合と類似となり、従って、回
路の出力はVSS となり安定した動作をすることになる
が、前記接合部分の等価抵抗に対する前記高抵抗（Ｒ）
の値が相対的に小さい場合には、端子（Ａ）の電位がハ
イレベルとなり回路の出力はVCC となって、ヒューズオ
プション回路は誤動作を招くことになる。
【００１３】それ以外にも、前記接合部分の等価抵抗と
前記高抵抗（Ｒ）の値が類似な場合にも出力は安定せ
ず、VCC 又はVSS に交差しながら誤動作をすることにな
る場合がある。このような多様な事情により、生産性側
面で収率が低下する問題点が発生することになる。
前記高抵抗（Ｒ）の値が類似な場合にも出力は安定せ
ず、VCC 又はVSS に交差しながら誤動作をすることにな
る場合がある。このような多様な事情により、生産性側
面で収率が低下する問題点が発生することになる。
【００１４】
【発明が解決しようとする課題】前述した問題点を解決
するための本発明の目的は、ヒューズのカッティング状
態が不完全な場合にもヒューズオプション回路の機能を
完璧に遂行することができる、ヒューズオプション回路
を提供して収率を改良させることにある。
するための本発明の目的は、ヒューズのカッティング状
態が不完全な場合にもヒューズオプション回路の機能を
完璧に遂行することができる、ヒューズオプション回路
を提供して収率を改良させることにある。
【００１５】
【課題を解決するための手段】本発明の目的、特徴と長
所は添付の図面と係る次の詳細な説明を介しより明らか
になるはずである。
所は添付の図面と係る次の詳細な説明を介しより明らか
になるはずである。
【００１６】前記目的の達成のため、本発明では図４に
示すように新規の制御信号を受信する第３NMOSトランジ
スタ（４１）をさらに備える。
示すように新規の制御信号を受信する第３NMOSトランジ
スタ（４１）をさらに備える。
【００１７】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施形態を詳しく説明すれば次の通りである。
明の実施形態を詳しく説明すれば次の通りである。
【００１８】図４は、本発明のヒューズオプション回路
を示すもので、従来回路に対しPMOSトランジスタ（１
３）と第２NMOSトランジスタ（１２）の共通ゲート端子
であり、同時にヒューズ（１）と第１NMOSトランジスタ
（１１）のドレインとの連結端子である端子（Ａ）に、
制御信号発生器により所定の制御信号が印加されるゲー
トと、接地電源と連結されたソース及び前記端子（Ａ）
と連結されたドレインを有する新しい第３NMOSトランジ
スタ（４１）を添加した。
を示すもので、従来回路に対しPMOSトランジスタ（１
３）と第２NMOSトランジスタ（１２）の共通ゲート端子
であり、同時にヒューズ（１）と第１NMOSトランジスタ
（１１）のドレインとの連結端子である端子（Ａ）に、
制御信号発生器により所定の制御信号が印加されるゲー
トと、接地電源と連結されたソース及び前記端子（Ａ）
と連結されたドレインを有する新しい第３NMOSトランジ
スタ（４１）を添加した。
【００１９】ヒューズ（１）が連結された状態で、ヒュ
ーズオプション回路の出力がVCC になるためには、端子
（Ａ）の電圧がハイレベルを保持しなければならない。
本発明回路において、ヒューズの抵抗値より所定の制御
信号が印加される第３NMOSトランジスタ（４１）の抵抗
値が一層大きくなれば、端子（Ａ）の電圧はハイレベル
を保持することになり円滑に動作することになる。
ーズオプション回路の出力がVCC になるためには、端子
（Ａ）の電圧がハイレベルを保持しなければならない。
本発明回路において、ヒューズの抵抗値より所定の制御
信号が印加される第３NMOSトランジスタ（４１）の抵抗
値が一層大きくなれば、端子（Ａ）の電圧はハイレベル
を保持することになり円滑に動作することになる。
【００２０】図５は、ヒューズが不完全にカッティング
された状態を表す。ヒューズがカッティングされた状態
での電源電圧と端子（Ａ）間の抵抗値をR2で示す時、本
発明のヒューズオプション回路が安定な動作をするため
には出力が接地電位のVSS とならなければならない。
された状態を表す。ヒューズがカッティングされた状態
での電源電圧と端子（Ａ）間の抵抗値をR2で示す時、本
発明のヒューズオプション回路が安定な動作をするため
には出力が接地電位のVSS とならなければならない。
【００２１】本発明回路において、抵抗値（R2）が所定
の制御信号が印加される第３NMOSトランジスタ（４１）
の抵抗値より一層大きくなれば、端子（Ａ）の電圧はロ
ーレベルを保持することになり円滑に動作することにな
る。即ち、所定のゲート電圧が印加される第３NMOSトラ
ンジスタ（４１）のサイズを調節して抵抗値（R2）より
一層小さくすれば、端子（Ａ）の電位はVCC ／2 以下と
なり、第１反転増幅器（１４）の出力はローレベルのVS
S となって正常動作を行うことになる。
の制御信号が印加される第３NMOSトランジスタ（４１）
の抵抗値より一層大きくなれば、端子（Ａ）の電圧はロ
ーレベルを保持することになり円滑に動作することにな
る。即ち、所定のゲート電圧が印加される第３NMOSトラ
ンジスタ（４１）のサイズを調節して抵抗値（R2）より
一層小さくすれば、端子（Ａ）の電位はVCC ／2 以下と
なり、第１反転増幅器（１４）の出力はローレベルのVS
S となって正常動作を行うことになる。
【００２２】このように、本発明のヒューズオプション
回路では、所定の制御信号が印加されるゲート及びヒュ
ーズと連結されたドレインと、接地電源と連結されたソ
ースを有する第３NMOS（４１）を付加することにより、
ヒューズの不完全なカッティングにより従来のヒューズ
オプション回路で発生した回路の誤動作を防ぐことがで
きる。
回路では、所定の制御信号が印加されるゲート及びヒュ
ーズと連結されたドレインと、接地電源と連結されたソ
ースを有する第３NMOS（４１）を付加することにより、
ヒューズの不完全なカッティングにより従来のヒューズ
オプション回路で発生した回路の誤動作を防ぐことがで
きる。
【００２３】前記第３NMOSトランジスタ（４１）のゲー
トに印加される制御信号に対して記述する。
トに印加される制御信号に対して記述する。
【００２４】図６は、ゲートに印加される制御信号を説
明するための制御信号発生器とその信号波形図であり、
電源電圧印加時にヒューズオプション回路のヒューズ状
態を判別可能な制御信号の波形を表す。
明するための制御信号発生器とその信号波形図であり、
電源電圧印加時にヒューズオプション回路のヒューズ状
態を判別可能な制御信号の波形を表す。
【００２５】図示のように、制御信号発生器は第２PMOS
トランジスタ（６１）及び第３PMOSトランジスタ（６
２）と第２反転増幅器（６３）でなり、第２PMOSトラン
ジスタ（６１）のソースは電源電圧と連結しゲートは接
地電源に連結され、ドレインは第３PMOSトランジスタ
（６２）のソースと第２反転増幅器（６３）の入力端に
連結され、第３PMOSトランジスタ（６２）のゲートには
電源電圧に従属した電圧源（VBB ）が印加され、第２反
転増幅器（６３）の出力端で制御信号が出力される。
トランジスタ（６１）及び第３PMOSトランジスタ（６
２）と第２反転増幅器（６３）でなり、第２PMOSトラン
ジスタ（６１）のソースは電源電圧と連結しゲートは接
地電源に連結され、ドレインは第３PMOSトランジスタ
（６２）のソースと第２反転増幅器（６３）の入力端に
連結され、第３PMOSトランジスタ（６２）のゲートには
電源電圧に従属した電圧源（VBB ）が印加され、第２反
転増幅器（６３）の出力端で制御信号が出力される。
【００２６】図６の信号波形で分るように、電源電圧が
ターンオンされると、電源電圧は所定の傾斜でVCC まで
上昇することになり、これと同時に電源電圧に従属した
電圧源（VBB ）の電位は、接地電位からそれよりさらに
低い所定電位まで下がることになる。
ターンオンされると、電源電圧は所定の傾斜でVCC まで
上昇することになり、これと同時に電源電圧に従属した
電圧源（VBB ）の電位は、接地電位からそれよりさらに
低い所定電位まで下がることになる。
【００２７】即ち、第２PMOSトランジスタ（６１）のソ
ースに電源電圧が印加されると、第３PMOSトランジスタ
（６２）のゲートには電源電圧に従属した電圧源の出力
が印加され、図示の出力波形で示すように、反転増幅器
を介し鋸歯波形の制御信号が出力される。
ースに電源電圧が印加されると、第３PMOSトランジスタ
（６２）のゲートには電源電圧に従属した電圧源の出力
が印加され、図示の出力波形で示すように、反転増幅器
を介し鋸歯波形の制御信号が出力される。
【００２８】従来のヒューズオプション回路ではヒュー
ズがカッティングされた状態の出力が安定しなかった反
面、図４に示す本発明のヒューズオプション回路は、図
６の制御信号発生器から出力する制御信号を受信する第
３NMOSトランジスタ（４１）を用いることにより、ヒュ
ーズの連結状態を明らかに示す。
ズがカッティングされた状態の出力が安定しなかった反
面、図４に示す本発明のヒューズオプション回路は、図
６の制御信号発生器から出力する制御信号を受信する第
３NMOSトランジスタ（４１）を用いることにより、ヒュ
ーズの連結状態を明らかに示す。
【００２９】即ち、ヒューズが連結されている場合に電
源電圧が印加されると、第３NMOSトランジスタ（４１）
のゲートには鋸歯波形の制御信号が印加され第３NMOS
（４１）は導電状態になる。
源電圧が印加されると、第３NMOSトランジスタ（４１）
のゲートには鋸歯波形の制御信号が印加され第３NMOS
（４１）は導電状態になる。
【００３０】この際、ヒューズの抵抗より第３NMOSトラ
ンジスタ（４１）の等価抵抗がさらに大きいため端子
（Ａ）の電位はハイレベルを保持し、従って、反転増幅
器を介したヒューズオプション回路の出力はVCC を保持
することになる。所定時間の経過後、制御信号は接地電
位を保持するため、ヒューズオプション回路の出力は変
りなくVCC である。
ンジスタ（４１）の等価抵抗がさらに大きいため端子
（Ａ）の電位はハイレベルを保持し、従って、反転増幅
器を介したヒューズオプション回路の出力はVCC を保持
することになる。所定時間の経過後、制御信号は接地電
位を保持するため、ヒューズオプション回路の出力は変
りなくVCC である。
【００３１】ヒューズがカッティングされている場合に
電源電圧が印加されると、第３NMOSトランジスタ（４
１）のゲートには鋸歯波形の制御信号が印加され第３NM
OS（４１）は導電状態になる。この時、カッティング状
態にあるヒューズの等価抵抗が、第３NMOSトランジスタ
（４１）の等価抵抗がさらに大きいため端子（Ａ）の電
位はローレベルを保持し、従って、CMOSインバータの出
力はハイレベルを表す。CMOSインバータのハイレベル出
力は第１NMOS（１１）のゲートに印加され第１NMOS（１
１）を導電状態に形成する。
電源電圧が印加されると、第３NMOSトランジスタ（４
１）のゲートには鋸歯波形の制御信号が印加され第３NM
OS（４１）は導電状態になる。この時、カッティング状
態にあるヒューズの等価抵抗が、第３NMOSトランジスタ
（４１）の等価抵抗がさらに大きいため端子（Ａ）の電
位はローレベルを保持し、従って、CMOSインバータの出
力はハイレベルを表す。CMOSインバータのハイレベル出
力は第１NMOS（１１）のゲートに印加され第１NMOS（１
１）を導電状態に形成する。
【００３２】所定時間が経過して制御信号が接地電位状
態となっても、CMOSインバータの出力はハイレベルを保
持するため回路の動作には変化がなく、従って反転増幅
器を介したヒューズオプション回路の出力は常にローレ
ベルのVSS を保持することになる。
態となっても、CMOSインバータの出力はハイレベルを保
持するため回路の動作には変化がなく、従って反転増幅
器を介したヒューズオプション回路の出力は常にローレ
ベルのVSS を保持することになる。
【００３３】図７は、ゲートに印加される制御信号を説
明するための制御信号発生器とその信号の波形図であ
り、電源電圧印加後にメモリチップを動作させる条件を
利用するのに用いられる。例えば、DRAMメモリ素子にお
いて、２００μｓ経過後８rasbサイクル又は８リフレッ
シュサイクルを行った後、正常的なリード（read）及び
ライト（write ）を行うよう規定されているが、図７の
制御信号発生器は前記一例中から８リフレッシュサイク
ルを利用する場合に用いられる回路を示す。図７の構成
は次の通りである。
明するための制御信号発生器とその信号の波形図であ
り、電源電圧印加後にメモリチップを動作させる条件を
利用するのに用いられる。例えば、DRAMメモリ素子にお
いて、２００μｓ経過後８rasbサイクル又は８リフレッ
シュサイクルを行った後、正常的なリード（read）及び
ライト（write ）を行うよう規定されているが、図７の
制御信号発生器は前記一例中から８リフレッシュサイク
ルを利用する場合に用いられる回路を示す。図７の構成
は次の通りである。
【００３４】図７の制御信号発生器は、直列連結した第
３反転増幅器（７１）と第４反転増幅器（７２）及び第
５反転増幅器（７３）と、第５反転増幅器（７３）の出
力が印加されるNAND素子（７４）と、NAND素子（７４）
の出力が印加される第６反転増幅器（７５）でなり、第
３反転増幅器（７１）の入力端と、NAND素子（７４）の
さらに他の入力端には外部リフレッシュ命令に反応した
リフレッシュ信号が印加され、第６反転増幅器（７５）
で制御信号が出力される。
３反転増幅器（７１）と第４反転増幅器（７２）及び第
５反転増幅器（７３）と、第５反転増幅器（７３）の出
力が印加されるNAND素子（７４）と、NAND素子（７４）
の出力が印加される第６反転増幅器（７５）でなり、第
３反転増幅器（７１）の入力端と、NAND素子（７４）の
さらに他の入力端には外部リフレッシュ命令に反応した
リフレッシュ信号が印加され、第６反転増幅器（７５）
で制御信号が出力される。
【００３５】図７の回路と波形図で分るように、外部リ
フレッシュ命令信号中で一番目の命令に応答するパルス
信号がリフレッシュ信号であり、このリフレッシュ信号
は図７の制御信号発生器の入力端に印加され、本発明の
ヒューズオプション回路に必要な制御信号を発生させ
る。パルス信号で出力される制御信号は図６と同一機能
を行う。
フレッシュ命令信号中で一番目の命令に応答するパルス
信号がリフレッシュ信号であり、このリフレッシュ信号
は図７の制御信号発生器の入力端に印加され、本発明の
ヒューズオプション回路に必要な制御信号を発生させ
る。パルス信号で出力される制御信号は図６と同一機能
を行う。
【００３６】
【発明の効果】前述したように、本発明ではヒューズオ
プション回路の入力端に信号制御発生器の出力を受信す
る第３NANDトランジスタ（４１）を付加し、ヒューズオ
プション回路のヒューズ状態を明らかにすることによ
り、メモリ装置の収率を改良させる効果を得ることがで
きる。
プション回路の入力端に信号制御発生器の出力を受信す
る第３NANDトランジスタ（４１）を付加し、ヒューズオ
プション回路のヒューズ状態を明らかにすることによ
り、メモリ装置の収率を改良させる効果を得ることがで
きる。
【００３７】併せて、本発明の好ましい一例は例示の目
的のため開示されたものであり、当業者であれば本発明
の思想と範囲内で多様な修正、変更、付加等が可能なは
ずであり、このような修正、変更等は特許請求範囲に属
するものと見なすべきである。
的のため開示されたものであり、当業者であれば本発明
の思想と範囲内で多様な修正、変更、付加等が可能なは
ずであり、このような修正、変更等は特許請求範囲に属
するものと見なすべきである。
【図１】ヒューズが連結されている従来のヒューズオプ
ション回路である。
ション回路である。
【図２】ヒューズがカッティングされている従来のヒュ
ーズオプション回路である。
ーズオプション回路である。
【図３】不完全なヒューズカッティング状態を示す従来
のヒューズオプション回路である。
のヒューズオプション回路である。
【図４】ヒューズが連結されている本発明のヒューズオ
プション回路である。
プション回路である。
【図５】不完全なヒューズカッティング状態を示す本発
明のヒューズオプション回路である。
明のヒューズオプション回路である。
【図６】本発明のNMOSゲートに印加される制御信号を説
明するための制御信号発生器とその信号波形図である。
明するための制御信号発生器とその信号波形図である。
【図７】本発明のNMOSゲートに印加される制御信号を説
明するためのさらに他の制御信号発生器とその信号波形
図である。
明するためのさらに他の制御信号発生器とその信号波形
図である。
１ ヒューズ １１、１２、４１ NMOSトランジスタ １３、６１、６２ PMOSトランジスタ １４、６３、７１、７２、７３、７５ 反転増幅器
Claims (6)
- 【請求項１】 電源電圧端子に連結されたヒューズと、
前記ヒューズの他の端部に連結されるドレインと、接地
電源に連結されたソースを有する第１MOS トランジスタ
と、入力端が前記第１MOS トランジスタのドレインに連
結されたCMOSインバータと、前記CMOSインバータの出力
端に連結され前記CMOSインバータの出力信号の電圧レベ
ルを安定化させる第１反転増幅器を備え、前記第１MOS
のゲートは前記CMOSインバータの出力端に連結されたメ
モリ装置用ヒューズオプション回路において、 前記第１MOS トランジスタと並列連結され、所定の抵抗
成分を有する第２MOSトランジスタをさらに備え、 前記トランジスタのターンオン抵抗は正常的なヒューズ
の抵抗成分よりも大きく、不完全にカッティングされた
時のヒューズ抵抗よりは小さいことを特徴とするメモリ
装置用ヒューズオプション回路。 - 【請求項２】 前記第２MOS トランジスタのターンオン
ターンオフ状態を制御する制御信号発生器を、さらに含
むことを特徴とする請求項１記載のメモリ装置用ヒュー
ズオプション回路。 - 【請求項３】 前記制御信号発生器は第３MOS トランジ
スタと、第４MOS トランジスタと第２反転増幅器を含
み、前記第３MOS トランジスタのソースは電源電圧と連
結しゲートは接地電源に連結され、ドレインは前記第４
MOS トランジスタのソースと前記第２反転増幅器の入力
端に連結され、前記第４MOS トランジスタのゲートには
前記電源電圧に従属した電圧源が印加され、前記第２反
転増幅器の出力端から前記制御信号が出力することを特
徴とする請求項２記載のメモリ装置用ヒューズオプショ
ン回路。 - 【請求項４】 前記制御信号発生器はリフレッシュ信号
を受信して所定時間遅延させる遅延手段と、前記リフレ
ッシュ信号と前記遅延手段の出力信号を受信するNAND素
子と、NAND素子の出力信号を受信して前記制御信号を出
力する第２反転増幅器を含むことを特徴とする請求項２
記載のメモリ装置用ヒューズオプション回路。 - 【請求項５】 前記制御信号は、鋸歯波形パルス信号で
あることを特徴とする請求項３記載のメモリ装置用ヒュ
ーズオプション回路。 - 【請求項６】 前記制御信号は、矩形パルス信号である
ことを特徴とする請求項４記載のメモリ装置用ヒューズ
オプション回路。
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|---|---|
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| JP2943784B2 JP2943784B2 (ja) | 1999-08-30 |
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| KR (1) | KR100248350B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1997
- 1997-12-25 JP JP9366224A patent/JP2943784B2/ja not_active Expired - Fee Related
- 1997-12-29 US US08/999,257 patent/US5953279A/en not_active Expired - Lifetime
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|---|---|
| KR100248350B1 (ko) | 2000-03-15 |
| KR19980060876A (ko) | 1998-10-07 |
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