JPH05250892A - 冗長アドレス発生回路 - Google Patents
冗長アドレス発生回路Info
- Publication number
- JPH05250892A JPH05250892A JP4048855A JP4885592A JPH05250892A JP H05250892 A JPH05250892 A JP H05250892A JP 4048855 A JP4048855 A JP 4048855A JP 4885592 A JP4885592 A JP 4885592A JP H05250892 A JPH05250892 A JP H05250892A
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- Japan
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- node
- potential side
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- power supply
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Abstract
(57)【要約】
【目的】ＣＭＯＳ構成を採用することにより、定常的に
流れる電流をなくし、電力消費を抑えることを目的とす
る。 【構成】所定のタイミング信号ＳT の論理がＬ論理のと
きに高電位側電源ＶCCとノードＮA との間を接続する第
１のスイッチ素子Ｓ1 と、所定のタイミング信号ＳT の
論理がＨ論理のときに低電位側電源ＶSSと該ノードＮA
との間を接続する第２のスイッチ素子Ｓ2 と、該高電位
側電源ＶCCと該第１のスイッチ素子の間または該第１の
スイッチ素子と該ノードＮA の間に設けられたレーザ切
断型のヒューズ素子Ｆと、該ノードＮA の論理を反転し
て取り出すインバータゲートＩＮＶと、該インバータゲ
ートＩＮＶの出力論理がＨ論理のときに前記低電位側電
源ＶSSと該ノードＮA との間を接続する第３のスイッチ
素子Ｓ3 と、をアドレスビットごとに備えたことを特徴
とする。
流れる電流をなくし、電力消費を抑えることを目的とす
る。 【構成】所定のタイミング信号ＳT の論理がＬ論理のと
きに高電位側電源ＶCCとノードＮA との間を接続する第
１のスイッチ素子Ｓ1 と、所定のタイミング信号ＳT の
論理がＨ論理のときに低電位側電源ＶSSと該ノードＮA
との間を接続する第２のスイッチ素子Ｓ2 と、該高電位
側電源ＶCCと該第１のスイッチ素子の間または該第１の
スイッチ素子と該ノードＮA の間に設けられたレーザ切
断型のヒューズ素子Ｆと、該ノードＮA の論理を反転し
て取り出すインバータゲートＩＮＶと、該インバータゲ
ートＩＮＶの出力論理がＨ論理のときに前記低電位側電
源ＶSSと該ノードＮA との間を接続する第３のスイッチ
素子Ｓ3 と、をアドレスビットごとに備えたことを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ等の冗長回路技
術に適用する冗長アドレス発生回路に関する。
術に適用する冗長アドレス発生回路に関する。
【０００２】
【従来の技術】一般に、メモリが大容量化していくにつ
れて、不良ビットを１つも含まないメモリアレイを製造
することが急速に困難になってくる。特に、新規の製造
技術を用いて開発されるメモリの場合、初期の試作時の
欠陥レベルが高く、歩留りがきわめて悪い。そこで、メ
モリセルアレイに冗長な列や行を加えて、不良のセルや
行、列を置換する冗長回路技術が用いられる。
れて、不良ビットを１つも含まないメモリアレイを製造
することが急速に困難になってくる。特に、新規の製造
技術を用いて開発されるメモリの場合、初期の試作時の
欠陥レベルが高く、歩留りがきわめて悪い。そこで、メ
モリセルアレイに冗長な列や行を加えて、不良のセルや
行、列を置換する冗長回路技術が用いられる。
【０００３】この技術では、正規のアレイ中に不良ビッ
トがあった場合、その不良ビットを含む行（あるいは
列）に対応する外部アドレス信号に対して、選択動作を
行うように冗長デコータをプログラミングする（一般に
ヒューズ切断方式）。これにより、不良ビットを含むア
ドレスが入力されたときには、冗長デコータを選択する
と同時に、正規の行（あるいは列）デコータに対して選
択禁止信号を出力することができ、正規の行（あるいは
列）に代えて、冗長行（あるいは冗長列）を選択するこ
とができる。
トがあった場合、その不良ビットを含む行（あるいは
列）に対応する外部アドレス信号に対して、選択動作を
行うように冗長デコータをプログラミングする（一般に
ヒューズ切断方式）。これにより、不良ビットを含むア
ドレスが入力されたときには、冗長デコータを選択する
と同時に、正規の行（あるいは列）デコータに対して選
択禁止信号を出力することができ、正規の行（あるいは
列）に代えて、冗長行（あるいは冗長列）を選択するこ
とができる。
【０００４】図５は、従来の冗長アドレス発生回路の構
成図（但し、１ビット分）である。この回路は、ヒュー
ズ１の未切断時に、所定のタイミング信号ＳT （例え
ば、メモリのロウ・アドレス・ストローブ信号/RAS）の
論理変化と同相の信号ＦＡi を出力するが、ヒューズ１
を切断（例えばレーザ切断）すると、信号ＦＡi をＬ論
理に固定するようになっている。
成図（但し、１ビット分）である。この回路は、ヒュー
ズ１の未切断時に、所定のタイミング信号ＳT （例え
ば、メモリのロウ・アドレス・ストローブ信号/RAS）の
論理変化と同相の信号ＦＡi を出力するが、ヒューズ１
を切断（例えばレーザ切断）すると、信号ＦＡi をＬ論
理に固定するようになっている。
【０００５】すなわち、ヒューズ１の未切断時にはＮＭ
ＯＳ２が常にオンとなるから、ＳT＝Ｈ論理となってＰ
ＭＯＳ３がオフの期間では、ＮＭＯＳ２を通して低電位
側電源（ＶSS）がインバータゲート４に与えられる（Ｆ
Ａi ＝Ｈ論理）。あるいは、ＳT ＝Ｌ論理となってＰＭ
ＯＳ３がオンの期間では、このＰＭＯＳ３を通して与え
られる高電位側電源（ＶCC）とＶSSのほぼ中間電位（イ
ンバータゲート４の入力しきい値を越える電位）がイン
バータゲート４に与えられる（ＦＡi ＝Ｌ論理）。従っ
て、インバータゲート４から取り出される信号ＦＡ
i は、信号ＳT と同相関係で変化する。
ＯＳ２が常にオンとなるから、ＳT＝Ｈ論理となってＰ
ＭＯＳ３がオフの期間では、ＮＭＯＳ２を通して低電位
側電源（ＶSS）がインバータゲート４に与えられる（Ｆ
Ａi ＝Ｈ論理）。あるいは、ＳT ＝Ｌ論理となってＰＭ
ＯＳ３がオンの期間では、このＰＭＯＳ３を通して与え
られる高電位側電源（ＶCC）とＶSSのほぼ中間電位（イ
ンバータゲート４の入力しきい値を越える電位）がイン
バータゲート４に与えられる（ＦＡi ＝Ｌ論理）。従っ
て、インバータゲート４から取り出される信号ＦＡ
i は、信号ＳT と同相関係で変化する。
【０００６】一方、ヒューズ１の切断時には、ＮＭＯＳ
５を通してＮＭＯＳ２のゲートがＶ SSに落とされ、ＮＭ
ＯＳ２は常にオフとなる。従って、ＳT ＝Ｌ論理になっ
てＰＭＯＳ３がオンし、ＦＡi がＬ論理になると、この
ＦＡi ＝Ｌ論理により、ＰＭＯＳ６がオンして、以降
は、ＳT の論理に拘らずＦＡi ＝Ｌ論理に固定される。
５を通してＮＭＯＳ２のゲートがＶ SSに落とされ、ＮＭ
ＯＳ２は常にオフとなる。従って、ＳT ＝Ｌ論理になっ
てＰＭＯＳ３がオンし、ＦＡi がＬ論理になると、この
ＦＡi ＝Ｌ論理により、ＰＭＯＳ６がオンして、以降
は、ＳT の論理に拘らずＦＡi ＝Ｌ論理に固定される。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
従来の冗長アドレス発生回路にあっては、ヒューズ１と
ＶSSの間に設けられたＮＭＯＳ５が常時オン状態となっ
ているため、ヒューズ１の未切断時には、ＶCC→ヒュー
ズ１→ＮＭＯＳ５→ＶSSの経路で多量の電流（貫通電
流）ｉ1 が流れ続ける不具合があり、電力消費の面で改
善すべき課題があった。なお、図５中のＲ1 は電流抑制
用の抵抗である。 ［目的］そこで、本発明は、ＣＭＯＳ構成を採用するこ
とにより、定常的に流れる電流をなくし、電力消費を抑
えることを目的とする。
従来の冗長アドレス発生回路にあっては、ヒューズ１と
ＶSSの間に設けられたＮＭＯＳ５が常時オン状態となっ
ているため、ヒューズ１の未切断時には、ＶCC→ヒュー
ズ１→ＮＭＯＳ５→ＶSSの経路で多量の電流（貫通電
流）ｉ1 が流れ続ける不具合があり、電力消費の面で改
善すべき課題があった。なお、図５中のＲ1 は電流抑制
用の抵抗である。 ［目的］そこで、本発明は、ＣＭＯＳ構成を採用するこ
とにより、定常的に流れる電流をなくし、電力消費を抑
えることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、所定のタイ
ミング信号ＳT の論理がＬ論理のときに高電位側電源Ｖ
CCとノードＮA との間を接続する第１のスイッチ素子Ｓ
1 と、所定のタイミング信号ＳT の論理がＨ論理のとき
に低電位側電源ＶSSと該ノードＮA との間を接続する第
２のスイッチ素子Ｓ2 と、該高電位側電源ＶCCと該第１
のスイッチ素子の間または該第１のスイッチ素子と該ノ
ードＮA の間に設けられたレーザ切断型のヒューズ素子
Ｆと、該ノードＮA の論理を反転して取り出すインバー
タゲートＩＮＶと、該インバータゲートＩＮＶの出力論
理がＨ論理のときに前記低電位側電源ＶSSと該ノードＮ
Aとの間を接続する第３のスイッチ素子Ｓ3 と、をアド
レスビットごとに備えたことを特徴とする。
成するためその原理図を図１に示すように、所定のタイ
ミング信号ＳT の論理がＬ論理のときに高電位側電源Ｖ
CCとノードＮA との間を接続する第１のスイッチ素子Ｓ
1 と、所定のタイミング信号ＳT の論理がＨ論理のとき
に低電位側電源ＶSSと該ノードＮA との間を接続する第
２のスイッチ素子Ｓ2 と、該高電位側電源ＶCCと該第１
のスイッチ素子の間または該第１のスイッチ素子と該ノ
ードＮA の間に設けられたレーザ切断型のヒューズ素子
Ｆと、該ノードＮA の論理を反転して取り出すインバー
タゲートＩＮＶと、該インバータゲートＩＮＶの出力論
理がＨ論理のときに前記低電位側電源ＶSSと該ノードＮ
Aとの間を接続する第３のスイッチ素子Ｓ3 と、をアド
レスビットごとに備えたことを特徴とする。
【０００９】
【作用】本発明では、信号ＳT の論理状態に応じてＳ1
とＳ2 が相補的にオンオフし、そのオン／オフ切替の瞬
間だけに貫通電流が発生する。従って、定常的に流れる
電流をなくすことができるから、従来例と比較して大幅
に低消費電力化を図ることができる。
とＳ2 が相補的にオンオフし、そのオン／オフ切替の瞬
間だけに貫通電流が発生する。従って、定常的に流れる
電流をなくすことができるから、従来例と比較して大幅
に低消費電力化を図ることができる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図４は本発明に係る冗長アドレス発生回路
の一実施例を示す図である。図２において、冗長アドレ
ス発生回路は、高電位側電源ＶCCと低電位側電源ＶSSと
の間に、アドレスビット数と同数の回路Ｃ0 、Ｃ1 、…
…Ｃn を備え、全ての回路には、例えばメモリのロウ・
アドレス・ストローブ（/RAS）信号のように、所定のタ
イミングでＨ論理からＬ論理に変化する信号ＳT が与え
られ、それぞれの回路からは、アドレスの各ビットに相
当する信号ＦＡ0 、ＦＡ1 、……ＦＡnが出力される。
する。図２〜図４は本発明に係る冗長アドレス発生回路
の一実施例を示す図である。図２において、冗長アドレ
ス発生回路は、高電位側電源ＶCCと低電位側電源ＶSSと
の間に、アドレスビット数と同数の回路Ｃ0 、Ｃ1 、…
…Ｃn を備え、全ての回路には、例えばメモリのロウ・
アドレス・ストローブ（/RAS）信号のように、所定のタ
イミングでＨ論理からＬ論理に変化する信号ＳT が与え
られ、それぞれの回路からは、アドレスの各ビットに相
当する信号ＦＡ0 、ＦＡ1 、……ＦＡnが出力される。
【００１１】図３は、１つの回路Ｃi （ｉは０、１、…
…、ｎ）の構成図である。この例では、ＶCCとＶSSの間
にＰＭＯＳ１０及びＮＭＯＳ１１を配置し、これらのＰ
ＭＯＳ１０とＮＭＯＳ１１の間をレーザー切断型のヒュ
ーズ素子１２を介して接続すると共に、ＰＭＯＳ１０と
ＮＭＯＳ１１のゲートを共通化して、ＣＭＯＳ構成のイ
ンバータ１３を構成する。
…、ｎ）の構成図である。この例では、ＶCCとＶSSの間
にＰＭＯＳ１０及びＮＭＯＳ１１を配置し、これらのＰ
ＭＯＳ１０とＮＭＯＳ１１の間をレーザー切断型のヒュ
ーズ素子１２を介して接続すると共に、ＰＭＯＳ１０と
ＮＭＯＳ１１のゲートを共通化して、ＣＭＯＳ構成のイ
ンバータ１３を構成する。
【００１２】そして、ＣＭＯＳインバータ１３の入力に
所定の信号ＳT を与え、その出力、すなわちヒューズ素
子１２とＮＭＯＳ１１の間のノード１４からインバータ
ゲート１５を介してＦＡi を取り出すと共に、ＣＭＯＳ
インバータ１３のＮＭＯＳ１１に並列接続したＮＭＯＳ
１６のゲートにＦＡi を与えて構成する。従って、この
回路によれば、（１）信号ＳT の論理がＬ論理のときに
ＰＭＯＳ１０がオンしてＶCCとノード１４（発明の要旨
に記載のノードＮA に相当）との間を接続するから、こ
のＰＭＯＳ１０は第１のスイッチ素子（Ｓ1 ）に相当
し、（２）信号ＳT の論理がＨ論理のときにＮＭＯＳ１
１がオンしてＶSSとノード１４との間を接続するから、
このＮＭＯＳ１１は第２のスイッチ素子（Ｓ2 ）に相当
し、（３）インバータゲート１５（発明の要旨に記載の
インバータゲートＩＮＶに相当）の出力論理がＨ論理の
ときにＮＭＯＳ１６がオンしてＶSSとノード１４との間
を接続するから、このＮＭＯＳ１６は第３のスイッチ素
子（Ｓ3 ）に相当する。
所定の信号ＳT を与え、その出力、すなわちヒューズ素
子１２とＮＭＯＳ１１の間のノード１４からインバータ
ゲート１５を介してＦＡi を取り出すと共に、ＣＭＯＳ
インバータ１３のＮＭＯＳ１１に並列接続したＮＭＯＳ
１６のゲートにＦＡi を与えて構成する。従って、この
回路によれば、（１）信号ＳT の論理がＬ論理のときに
ＰＭＯＳ１０がオンしてＶCCとノード１４（発明の要旨
に記載のノードＮA に相当）との間を接続するから、こ
のＰＭＯＳ１０は第１のスイッチ素子（Ｓ1 ）に相当
し、（２）信号ＳT の論理がＨ論理のときにＮＭＯＳ１
１がオンしてＶSSとノード１４との間を接続するから、
このＮＭＯＳ１１は第２のスイッチ素子（Ｓ2 ）に相当
し、（３）インバータゲート１５（発明の要旨に記載の
インバータゲートＩＮＶに相当）の出力論理がＨ論理の
ときにＮＭＯＳ１６がオンしてＶSSとノード１４との間
を接続するから、このＮＭＯＳ１６は第３のスイッチ素
子（Ｓ3 ）に相当する。
【００１３】次に、作用を説明する。 ＜ヒューズ素子１２の未切断時＞ＳT ＝Ｈ論理のときに
は、ＮＭＯＳ１１がオンするから、このＮＭＯＳ１１を
通して与えられるＶSSによってノード１４の論理が決ま
りＬ論理（ＦＡi はＨ論理）になる。このとき、ＦＡi
＝Ｈ論理によってＮＭＯＳ１６がオンし、ノード１４に
はこのＮＭＯＳ１６を介してもＶSSが与えられる。
は、ＮＭＯＳ１１がオンするから、このＮＭＯＳ１１を
通して与えられるＶSSによってノード１４の論理が決ま
りＬ論理（ＦＡi はＨ論理）になる。このとき、ＦＡi
＝Ｈ論理によってＮＭＯＳ１６がオンし、ノード１４に
はこのＮＭＯＳ１６を介してもＶSSが与えられる。
【００１４】一方、ＳT ＝Ｌ論理に変化すると、ＮＭＯ
Ｓ１１がオフするとほぼ同時に、ＰＭＯＳ１０がオンす
るから、このＰＭＯＳ１０を通して与えられるＶCCと、
既にＮＭＯＳ１６を通して与えられていたＶSSとの中間
電位によってノード１４の論理が決まる。ここで、ＶCC
とＶSSの中間電位は、インバータゲート１５の入力しき
い値を越える電位であるから、この場合のノード１４の
論理はＨ論理（ＦＡiはＬ論理）になる。
Ｓ１１がオフするとほぼ同時に、ＰＭＯＳ１０がオンす
るから、このＰＭＯＳ１０を通して与えられるＶCCと、
既にＮＭＯＳ１６を通して与えられていたＶSSとの中間
電位によってノード１４の論理が決まる。ここで、ＶCC
とＶSSの中間電位は、インバータゲート１５の入力しき
い値を越える電位であるから、この場合のノード１４の
論理はＨ論理（ＦＡiはＬ論理）になる。
【００１５】従って、ヒューズ素子１２の未切断時に
は、ＳT と同相のＦＡi が出力される。 ＜ヒューズ素子１２の切断時＞ＳT ＝Ｈ論理のときに
は、未切断時と同様にＦＡi の論理がＨ論理となり、Ｎ
ＭＯＳ１６を介してノード１４にＶSSが与えられるが、
ＳT ＝Ｌ論理に変化したとしても、ＶCCとノード１４間
の経路がヒューズ素子１２によって切断されているため
に、ノード１４の論理は、ＮＭＯＳ１６を通して与えら
れるＶSSによって固定されたまま変化しない。従って、
ヒューズ素子１２の切断時には、ＳT の論理変化に拘ら
ず、ＦＡi ＝Ｈ論理固定になる。
は、ＳT と同相のＦＡi が出力される。 ＜ヒューズ素子１２の切断時＞ＳT ＝Ｈ論理のときに
は、未切断時と同様にＦＡi の論理がＨ論理となり、Ｎ
ＭＯＳ１６を介してノード１４にＶSSが与えられるが、
ＳT ＝Ｌ論理に変化したとしても、ＶCCとノード１４間
の経路がヒューズ素子１２によって切断されているため
に、ノード１４の論理は、ＮＭＯＳ１６を通して与えら
れるＶSSによって固定されたまま変化しない。従って、
ヒューズ素子１２の切断時には、ＳT の論理変化に拘ら
ず、ＦＡi ＝Ｈ論理固定になる。
【００１６】以上述べたように、本実施例では、ＳT を
Ｈ論理からＬ論理へと変化させたときのＦＡi の論理
を、ヒューズ素子１２の切断／未切断の状態に対応させ
ることができ、冗長アドレスを任意にプログラムできる
という従来同様の効果に加え、ＣＭＯＳ構成を採用した
ので、定常的に流れる電流を皆無にできるとともに、貫
通電流を大幅に抑制して低消費電力化を図ることができ
るという特有の効果が得られる。なお、ヒューズ素子１
２の位置がＶCCとＰＭＯＳ１０の間にあっても構わな
い。
Ｈ論理からＬ論理へと変化させたときのＦＡi の論理
を、ヒューズ素子１２の切断／未切断の状態に対応させ
ることができ、冗長アドレスを任意にプログラムできる
という従来同様の効果に加え、ＣＭＯＳ構成を採用した
ので、定常的に流れる電流を皆無にできるとともに、貫
通電流を大幅に抑制して低消費電力化を図ることができ
るという特有の効果が得られる。なお、ヒューズ素子１
２の位置がＶCCとＰＭＯＳ１０の間にあっても構わな
い。
【００１７】図４は、回路Ｃi の他の構成例であり、ノ
ード１４とＮＭＯＳ１１の間に、ヒューズ素子１２とほ
ぼ同一の物理的特性を有するダミーヒューズ素子１７を
追加したものである。なお、他の回路要素には図３と同
一の符号を付してある。この構成によれば、ヒューズ素
子１２の未切断時におけるノード１４の立上り特性と立
ち下がり特性を揃えることができるので好ましい。
ード１４とＮＭＯＳ１１の間に、ヒューズ素子１２とほ
ぼ同一の物理的特性を有するダミーヒューズ素子１７を
追加したものである。なお、他の回路要素には図３と同
一の符号を付してある。この構成によれば、ヒューズ素
子１２の未切断時におけるノード１４の立上り特性と立
ち下がり特性を揃えることができるので好ましい。
【００１８】
【発明の効果】本発明によれば、ＣＭＯＳ構成を採用し
たので、定常的に流れる電流をなくすことができ、電力
消費を抑えることができる。
たので、定常的に流れる電流をなくすことができ、電力
消費を抑えることができる。
【図１】本発明の原理図である。
【図２】一実施例の冗長アドレス発生回路のブロック図
である。
である。
【図３】一実施例の冗長アドレス発生回路の回路図であ
る。
る。
【図４】一実施例の冗長アドレス発生回路の他の回路図
である。
である。
【図５】従来例の冗長アドレス発生回路の回路図であ
る。
る。
ＳT ：タイミング信号 ＶCC：高電位側電源 ＮA ：ノード Ｓ1 ：第１のスイッチ素子 ＶSS：低電位側電源 Ｓ2 ：第２のスイッチ素子 Ｆ：ヒューズ素子 ＩＮＶ：インバータゲート Ｓ3 ：第３のスイッチ素子 １０：ＰＭＯＳ（第１のスイッチ素子） １１：ＮＭＯＳ（第２のスイッチ素子） １２：ヒューズ素子 １４：ノード １５：インバータゲート １６：ＮＭＯＳ（第３のスイッチ素子）
Claims (1)
- 【請求項１】所定のタイミング信号（ＳT ）の論理がＬ
論理のときに高電位側電源（ＶCC）とノード（ＮA ）と
の間を接続する第１のスイッチ素子（Ｓ1 ）と、 所定のタイミング信号（ＳT ）の論理がＨ論理のときに
低電位側電源（ＶSS）と該ノード（ＮA ）との間を接続
する第２のスイッチ素子（Ｓ2 ）と、 該高電位側電源（ＶCC）と該第１のスイッチ素子の間ま
たは該第１のスイッチ素子と該ノード（ＮA ）の間に設
けられたレーザ切断型のヒューズ素子（Ｆ）と、 該ノード（ＮA ）の論理を反転して取り出すインバータ
ゲート（ＩＮＶ）と、 該インバータゲート（ＩＮＶ）の出力論理がＨ論理のと
きに前記低電位側電源（ＶSS）と該ノード（ＮA ）との
間を接続する第３のスイッチ素子（Ｓ3 ）と、をアドレ
スビットごとに備えたことを特徴とする冗長アドレス発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048855A JPH05250892A (ja) | 1992-03-05 | 1992-03-05 | 冗長アドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048855A JPH05250892A (ja) | 1992-03-05 | 1992-03-05 | 冗長アドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250892A true JPH05250892A (ja) | 1993-09-28 |
Family
ID=12814887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048855A Pending JPH05250892A (ja) | 1992-03-05 | 1992-03-05 | 冗長アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953279A (en) * | 1996-12-31 | 1999-09-14 | Hyundai Electronics Industries Co., Ltd. | Fuse option circuit for memory device |
| US6281739B1 (en) | 1998-07-06 | 2001-08-28 | Nec Corporation | Fuse circuit and redundant decoder |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143300A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 冗長構成選択回路 |
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
-
1992
- 1992-03-05 JP JP4048855A patent/JPH05250892A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143300A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | 冗長構成選択回路 |
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
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| US6281739B1 (en) | 1998-07-06 | 2001-08-28 | Nec Corporation | Fuse circuit and redundant decoder |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |