JPH01184796A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH01184796A JPH01184796A JP63011362A JP1136288A JPH01184796A JP H01184796 A JPH01184796 A JP H01184796A JP 63011362 A JP63011362 A JP 63011362A JP 1136288 A JP1136288 A JP 1136288A JP H01184796 A JPH01184796 A JP H01184796A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- transistor
- memory cell
- circuit
- redundant memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000002950 deficient Effects 0.000 claims abstract description 13
- 230000011664 signaling Effects 0.000 abstract 1
- 230000000295 complement effect Effects 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に関し、特に正規メモリセル
を冗長メモリセルへ置換するたもの置換回路に関する。
を冗長メモリセルへ置換するたもの置換回路に関する。
従来、この種の半導体メモリ装置は第５図のような構成
となっていた。本従来例は、正規メモリセルアレイ５６
と、冗長メモリセルアレイ５５と、Ｘ及びＹデコーダ５
４．５７と、冗長メモリセルアレイ５５を駆動するアン
ドゲート５３と、アドレスプログラム回路５８と、アド
レスプログラム回路５８から作られる信号に対応して設
けられたプログラム回路５１ａ〜５１ｍと、冗長メモリ
駆動回路５２と、制御回路５９からなっている。
となっていた。本従来例は、正規メモリセルアレイ５６
と、冗長メモリセルアレイ５５と、Ｘ及びＹデコーダ５
４．５７と、冗長メモリセルアレイ５５を駆動するアン
ドゲート５３と、アドレスプログラム回路５８と、アド
レスプログラム回路５８から作られる信号に対応して設
けられたプログラム回路５１ａ〜５１ｍと、冗長メモリ
駆動回路５２と、制御回路５９からなっている。
プログラム回路５１ａ〜５１ｍは第６図に示すようにヒ
ユーズＦ６１と、ゲート入力かで瓦（チップセレクト信
号）の遅延信号ｖ丁７であるＰＭＯ３）ランジスタＱ６
１と、ゲート入力が電源Ｖｃｃに固定されたＮＭＯ８）
ランジスタＱ６２と、ＮＭｏ５トランジ、１Ｑ６３及び
ＣＭＯＳ インバータ（Ｑ６４．Ｑ６５）で構成される
フリップフロップ６１と、アドレス切換回路６２で構成
されている。
ユーズＦ６１と、ゲート入力かで瓦（チップセレクト信
号）の遅延信号ｖ丁７であるＰＭＯ３）ランジスタＱ６
１と、ゲート入力が電源Ｖｃｃに固定されたＮＭＯ８）
ランジスタＱ６２と、ＮＭｏ５トランジ、１Ｑ６３及び
ＣＭＯＳ インバータ（Ｑ６４．Ｑ６５）で構成される
フリップフロップ６１と、アドレス切換回路６２で構成
されている。
また、冗長メモリ駆動回路５２は第７図に示すように、
ヒユーズＦ７１と、ゲート入力が■（チップセレクト信
号）の遅延信号ｖ丁７である２ＭＯ８）ランジスタＱ７
１と、ゲート入力が電源Ｖｃｃに固定されたＮＭＯ８）
ランジスタＱ７２と、ＮＭＯ８）ランジスタＱ７３及び
ＣＭＯＳインバータ（Ｃ７４，Ｃ７５）で構成されるフ
リップフロップで構成されている。
ヒユーズＦ７１と、ゲート入力が■（チップセレクト信
号）の遅延信号ｖ丁７である２ＭＯ８）ランジスタＱ７
１と、ゲート入力が電源Ｖｃｃに固定されたＮＭＯ８）
ランジスタＱ７２と、ＮＭＯ８）ランジスタＱ７３及び
ＣＭＯＳインバータ（Ｃ７４，Ｃ７５）で構成されるフ
リップフロップで構成されている。
次に、本従来例の回路動作を説明する。
メモリテストシステムによって、正規メモリセルアレイ
５６中の欠陥メモリセルが検出されると、プログラム回
路５１ａ〜５１ｍ中のヒユーズ（第６図のＦ６１）及び
冗長メモリ駆動回路５２中のヒユーズ（第７図のＦ７１
）をレーザビームにより適宜切断したその各出力Ｒ６゜
〜Ｒｓｍ及びＲＥをハイレベルに固定する。第７図の冗
長メモリ駆動回路において、冗長メモリを使用する場合
すなわちヒユーズＦ７１を切断した場合、接点Ｎ７１の
レベルはゲート入力が電源Ｖｃｃに固定されたＮＭＯ８
）ランジスタＱ７１によりロウレベルとなる。このレベ
ルはＣＭＯＳインバータ（Ｃ７４゜Ｃ７５）を介して反
転し、冗長メモリ駆動回路の出力ＲＥはハイレベルとな
りこの信号ＲＥはＮＡＮＤゲート５３に入力され、ＮＡ
ＮＤゲート５３は活性化状態となる。次に第６図のプロ
グラム回路においてヒユーズＦ６１が切断された場合（
アドレス相補信号１ｉＬｘｌ、 ａπのうちｉπがハ
イレベルのとき）、接点Ｎ６１のレベルはゲート入力が
電源Ｖｃｃに固定されたＮＭＯ８）ランジスタＱ６２に
よりロウレベルとなりこのレベルがＣＭＯＳインバータ
（Ｃ６４，Ｃ６５）により反転されハイレベルとなりア
ドレス切換回路６２に入力される。すると、アドレス切
換回路中のＮＭＯＳトランジスタＱ６６及び２ＭＯ８）
ランジスタＱ６７で構成されるトランスファーゲートが
導通状態となりアドレス相補信号τπ側のレベルが出力
Ｒ６１へ伝達され出力Ｒ６，はハイレベルとなる。逆に
ヒユーズＦ６１を切断しない場合（アドレス相補信号ａ
、、、ａπのうちａ□がハイレベルのとき）、接点Ｎ６
１は、電源ＶｃｃからヒユーズＦ８１及び■（チップセ
レクト信号、この場合半導体メモリ装置がアクティブ状
態の時について考えているのでロウレベル）の遅延信号
ｖ丁７をゲート入力とするＰＭＯ３）ランジスタＱ６１
を介して流れ込む電流によりハイレベルとなる。このレ
ベルがＣＭＯＳインバータ（Ｃ６４，Ｃ６５）を介して
反転されロウレベルとなりアドレス切換回路６２へ入力
される。すると、アドレス切換回路中のＰＭＯＳトラン
ジスタＱ６８及びＮＭＯ８）ランジスタＱ６９で構成さ
れるトランスファーゲートが導通状態となりアドレス相
補信号ａｉｌ側のレベルが出力Ｒｓ＋へ伝達され出力Ｒ
ｓ＋はハイレベルとなる。このようにして、欠陥メモリ
セルのアドレスと一致した信号が入力された時にすべて
のプログラム回路の出力がノ１イレベルとなるようにヒ
ユーズを適宜切断する。
５６中の欠陥メモリセルが検出されると、プログラム回
路５１ａ〜５１ｍ中のヒユーズ（第６図のＦ６１）及び
冗長メモリ駆動回路５２中のヒユーズ（第７図のＦ７１
）をレーザビームにより適宜切断したその各出力Ｒ６゜
〜Ｒｓｍ及びＲＥをハイレベルに固定する。第７図の冗
長メモリ駆動回路において、冗長メモリを使用する場合
すなわちヒユーズＦ７１を切断した場合、接点Ｎ７１の
レベルはゲート入力が電源Ｖｃｃに固定されたＮＭＯ８
）ランジスタＱ７１によりロウレベルとなる。このレベ
ルはＣＭＯＳインバータ（Ｃ７４゜Ｃ７５）を介して反
転し、冗長メモリ駆動回路の出力ＲＥはハイレベルとな
りこの信号ＲＥはＮＡＮＤゲート５３に入力され、ＮＡ
ＮＤゲート５３は活性化状態となる。次に第６図のプロ
グラム回路においてヒユーズＦ６１が切断された場合（
アドレス相補信号１ｉＬｘｌ、 ａπのうちｉπがハ
イレベルのとき）、接点Ｎ６１のレベルはゲート入力が
電源Ｖｃｃに固定されたＮＭＯ８）ランジスタＱ６２に
よりロウレベルとなりこのレベルがＣＭＯＳインバータ
（Ｃ６４，Ｃ６５）により反転されハイレベルとなりア
ドレス切換回路６２に入力される。すると、アドレス切
換回路中のＮＭＯＳトランジスタＱ６６及び２ＭＯ８）
ランジスタＱ６７で構成されるトランスファーゲートが
導通状態となりアドレス相補信号τπ側のレベルが出力
Ｒ６１へ伝達され出力Ｒ６，はハイレベルとなる。逆に
ヒユーズＦ６１を切断しない場合（アドレス相補信号ａ
、、、ａπのうちａ□がハイレベルのとき）、接点Ｎ６
１は、電源ＶｃｃからヒユーズＦ８１及び■（チップセ
レクト信号、この場合半導体メモリ装置がアクティブ状
態の時について考えているのでロウレベル）の遅延信号
ｖ丁７をゲート入力とするＰＭＯ３）ランジスタＱ６１
を介して流れ込む電流によりハイレベルとなる。このレ
ベルがＣＭＯＳインバータ（Ｃ６４，Ｃ６５）を介して
反転されロウレベルとなりアドレス切換回路６２へ入力
される。すると、アドレス切換回路中のＰＭＯＳトラン
ジスタＱ６８及びＮＭＯ８）ランジスタＱ６９で構成さ
れるトランスファーゲートが導通状態となりアドレス相
補信号ａｉｌ側のレベルが出力Ｒｓ＋へ伝達され出力Ｒ
ｓ＋はハイレベルとなる。このようにして、欠陥メモリ
セルのアドレスと一致した信号が入力された時にすべて
のプログラム回路の出力がノ１イレベルとなるようにヒ
ユーズを適宜切断する。
第５図ＮＡＮＤゲート５３の入力がこのようにしてすべ
てハイレベルとなるとＮＡＮＤゲート５３の出力はハイ
レベルとなり冗長メモリセルアレイ５５の１つのワード
線が選択され、これと同時にＮＡＮＤゲート５３の出力
はＸデコーダ５４にも入力され欠陥メモリセルが接続さ
ｈたワード線を非選択状態にする。これにより欠陥メモ
リセルが接続されたメモリセルな冗長メモリセル５５中
のメモリセルに置換される。
てハイレベルとなるとＮＡＮＤゲート５３の出力はハイ
レベルとなり冗長メモリセルアレイ５５の１つのワード
線が選択され、これと同時にＮＡＮＤゲート５３の出力
はＸデコーダ５４にも入力され欠陥メモリセルが接続さ
ｈたワード線を非選択状態にする。これにより欠陥メモ
リセルが接続されたメモリセルな冗長メモリセル５５中
のメモリセルに置換される。
ここで第６図のプログラム回路及び第７図の冗長メモリ
駆動回路において、Ｃ８（チップセレクト信号）の遅延
信号ｖ丁′をゲート入力とする２ＭＯ８）ランジスタＱ
６１及びＣ７１が図のように接続されているのは、冗長
メモリを使用しない場合（ヒユーズＦ６１．Ｆ７１未切
断）でかつ半導体メモリ装置がスタンバイ状態の場合、
電源ＶｃｃからヒユーズＦ６１（またはＦ７１）及びＰ
ＭＯ３）ランジスタＱ６１ （またはＣ７１）及びＮＭ
Ｏ８）ランジスタＱ６２（またはＣ７２）を介してＧＮ
Ｄに流れ込む余分な電流をカットするためである。
駆動回路において、Ｃ８（チップセレクト信号）の遅延
信号ｖ丁′をゲート入力とする２ＭＯ８）ランジスタＱ
６１及びＣ７１が図のように接続されているのは、冗長
メモリを使用しない場合（ヒユーズＦ６１．Ｆ７１未切
断）でかつ半導体メモリ装置がスタンバイ状態の場合、
電源ＶｃｃからヒユーズＦ６１（またはＦ７１）及びＰ
ＭＯ３）ランジスタＱ６１ （またはＣ７１）及びＮＭ
Ｏ８）ランジスタＱ６２（またはＣ７２）を介してＧＮ
Ｄに流れ込む余分な電流をカットするためである。
また、ゲート入力がＶｃｃに固定されたＮＭＯＳトラン
ジスタＱ６２（またはＯ７２）のオン抵抗は、ヒユーズ
Ｆ６１（またはＦ７１）の抵抗とＰＭＯ８）ランジスタ
Ｑ６１ （またはＯ７１）のオン抵抗を加えた抵抗より
充分に大きくなるように設定する。
ジスタＱ６２（またはＯ７２）のオン抵抗は、ヒユーズ
Ｆ６１（またはＦ７１）の抵抗とＰＭＯ８）ランジスタ
Ｑ６１ （またはＯ７１）のオン抵抗を加えた抵抗より
充分に大きくなるように設定する。
上述した従来の半導体メモリ装置では、冗長メモリを使
用しない場合において、半導体メモリ装置がスタンバイ
状態の時プログラム回路内に余分な電流が流れないが、
半導体メモリ装置がアクティブ状態の時電源Ｖｃｃから
ＧＮＤへ余分な電流が流れるような構成となっているの
で、メモリ容量の増加に伴いプログラム回路も多数必要
となり、さらに冗長メモリセルを２行２列、または４行
、またはそれ以上必要となってくるとプログラム回路で
流れる電流が無視できなくなるという欠点がある。
用しない場合において、半導体メモリ装置がスタンバイ
状態の時プログラム回路内に余分な電流が流れないが、
半導体メモリ装置がアクティブ状態の時電源Ｖｃｃから
ＧＮＤへ余分な電流が流れるような構成となっているの
で、メモリ容量の増加に伴いプログラム回路も多数必要
となり、さらに冗長メモリセルを２行２列、または４行
、またはそれ以上必要となってくるとプログラム回路で
流れる電流が無視できなくなるという欠点がある。
本発明の半導体メモリ装置は、正規メモリセルアレイに
欠陥メモリセルが生じた場合に、その正規メモリセルに
代えて使用するための冗長メモリセルと、冗長メモリセ
ルを使用するが否かを判定する冗長メモリ駆動回路と、
置換すべき不良セルのアドレスを決定する複数のプログ
ラム回路とを有し、該アドレスプログラム回路は前記冗
長メモリ駆動回路の出力信号と■（チップセレクト信号
）の遅延信号テ丁−によって制御され、冗長メモリ駆動
回路は、テ百（チップセレクト信号）の遅延信号３丁７
によって制御される。
欠陥メモリセルが生じた場合に、その正規メモリセルに
代えて使用するための冗長メモリセルと、冗長メモリセ
ルを使用するが否かを判定する冗長メモリ駆動回路と、
置換すべき不良セルのアドレスを決定する複数のプログ
ラム回路とを有し、該アドレスプログラム回路は前記冗
長メモリ駆動回路の出力信号と■（チップセレクト信号
）の遅延信号テ丁−によって制御され、冗長メモリ駆動
回路は、テ百（チップセレクト信号）の遅延信号３丁７
によって制御される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の半導体メモリ装置の溝成図
であり、従来この種の半導体メモリ装置との相違点は、
プログラム回路１１ａ〜ｌ１ｍをで３−（チップセレク
ト信号）の遅延信号３丁７及び冗長メモリ駆動回路１２
から作られる信号πｌ“によって制御する点が異なる。
であり、従来この種の半導体メモリ装置との相違点は、
プログラム回路１１ａ〜ｌ１ｍをで３−（チップセレク
ト信号）の遅延信号３丁７及び冗長メモリ駆動回路１２
から作られる信号πｌ“によって制御する点が異なる。
第２図は本発明の一実施例のプログラム回路であり、冗
長メモリ駆動回路からの信号百ｒをゲート入力するＰＭ
Ｏ３）ランジスタＱ２１と、■（チップセレクト信号）
の遅延信号３丁７をゲート入力とするＰＭＯ８）ランジ
スタＱ２２及びＮＭＯ８）ランジスタＱ２３と、ヒユー
ズＦ２１゜Ｆ２２とアドレス切換回路２１か“ら構成さ
れている。
長メモリ駆動回路からの信号百ｒをゲート入力するＰＭ
Ｏ３）ランジスタＱ２１と、■（チップセレクト信号）
の遅延信号３丁７をゲート入力とするＰＭＯ８）ランジ
スタＱ２２及びＮＭＯ８）ランジスタＱ２３と、ヒユー
ズＦ２１゜Ｆ２２とアドレス切換回路２１か“ら構成さ
れている。
第３図は本発明の一実施例の冗長メモリ駆動回路であり
、ヒユーズＦ３１と、テ百（チップセレクト信号）の遅
延信号で］「−をゲート入力とするＰＭＯ８）ランジス
タＱ３１と、ゲート入力が電源Ｖｃｃに固定されている
ＮＭＯ８）ランジスタＱ３２と、ＮＭＯ３）ランジスタ
Ｑ３３及びＣＭＯＳインバータ（Ｏ３４，Ｏ３５）で構
成されるフリップフロップ３１とで構成されている。
、ヒユーズＦ３１と、テ百（チップセレクト信号）の遅
延信号で］「−をゲート入力とするＰＭＯ８）ランジス
タＱ３１と、ゲート入力が電源Ｖｃｃに固定されている
ＮＭＯ８）ランジスタＱ３２と、ＮＭＯ３）ランジスタ
Ｑ３３及びＣＭＯＳインバータ（Ｏ３４，Ｏ３５）で構
成されるフリップフロップ３１とで構成されている。
まず、本発明の半導体メモリ装置がアクティブ状態の場
合について考える。Ｏ８（チップセレクト信号）の遅延
信号Ｃ８７はアクティブ状態であるのでロウレベルであ
り、第２図のプログラム回路において３丁（チップセレ
クト信号）の遅延信号Ｃ８７をゲート入力とするＰＭＯ
８）ランジスタＱ２２及びＮＭＯ３）ランジスタＱ２３
はそれぞれ導通状態、非導通状態となり、第３図の冗長
メモリ駆動回路においては、ＰＭＯ８）ランジスタＱ３
１は導通状態である。冗長メモリを使用しない場合、（
第２図のプログラム回路及び第３図の冗長メモリ駆動回
路のヒユーズＦ２１．Ｆ２２．Ｆ３１は未切断）、第３
図の冗長メモリ駆動回路において、ヒユーズＦ３１は未
切断であるので電源ＶｃｃからヒユーズＦ３１及びＰＭ
Ｏ３）ランジスタＱ３１を介して電流が流れ、接点Ｎ３
１のレベルはハイレベルとなり、ＣＭＯＳインバータ（
Ｏ３４，Ｏ３５）によりこのレベルが反転して信号ＲＥ
はロウレベル、また信号π百はさらにＣＭＯＳインバー
タにより反転されてハイレベルとなる。信号ＲＥは第１
図のＮＡＮＤゲート１３へ入力されており信号ＲＥはロ
ウレベルであるのでＮＡＮＤゲー）１３の出力はロウレ
ベルとなり冗長メモリセルアレイは非選択となる。
合について考える。Ｏ８（チップセレクト信号）の遅延
信号Ｃ８７はアクティブ状態であるのでロウレベルであ
り、第２図のプログラム回路において３丁（チップセレ
クト信号）の遅延信号Ｃ８７をゲート入力とするＰＭＯ
８）ランジスタＱ２２及びＮＭＯ３）ランジスタＱ２３
はそれぞれ導通状態、非導通状態となり、第３図の冗長
メモリ駆動回路においては、ＰＭＯ８）ランジスタＱ３
１は導通状態である。冗長メモリを使用しない場合、（
第２図のプログラム回路及び第３図の冗長メモリ駆動回
路のヒユーズＦ２１．Ｆ２２．Ｆ３１は未切断）、第３
図の冗長メモリ駆動回路において、ヒユーズＦ３１は未
切断であるので電源ＶｃｃからヒユーズＦ３１及びＰＭ
Ｏ３）ランジスタＱ３１を介して電流が流れ、接点Ｎ３
１のレベルはハイレベルとなり、ＣＭＯＳインバータ（
Ｏ３４，Ｏ３５）によりこのレベルが反転して信号ＲＥ
はロウレベル、また信号π百はさらにＣＭＯＳインバー
タにより反転されてハイレベルとなる。信号ＲＥは第１
図のＮＡＮＤゲート１３へ入力されており信号ＲＥはロ
ウレベルであるのでＮＡＮＤゲー）１３の出力はロウレ
ベルとなり冗長メモリセルアレイは非選択となる。
また信号Ｉｒは第２図のＰＭＯ８）ランジスタＱ２１の
ゲートに入力され、信号π■はハイレベルであるのでＰ
ＭＯ８）ランジスタＱ２１は非導通状態となり、これに
より電源ＶｃｃからＰＭＯＳトランジスタＱ２１及びＣ
２２、ヒユーズＦ’２１及びＦ２２を介してＧＮＤへ流
れ込む電流をカットする。これにより第２図のプログラ
ム回路へ流れる余分な電流をカットする。
ゲートに入力され、信号π■はハイレベルであるのでＰ
ＭＯ８）ランジスタＱ２１は非導通状態となり、これに
より電源ＶｃｃからＰＭＯＳトランジスタＱ２１及びＣ
２２、ヒユーズＦ’２１及びＦ２２を介してＧＮＤへ流
れ込む電流をカットする。これにより第２図のプログラ
ム回路へ流れる余分な電流をカットする。
次に冗長メモリを使用した場合について考える。
第３図のヒユーズＦ３１は切断し、第２図においてヒユ
ーズＦ２１．Ｆ２２はアドレス切換回路２１の出力Ｒ１
１がハイレベルとなるようにどちらか一方を切断する。
ーズＦ２１．Ｆ２２はアドレス切換回路２１の出力Ｒ１
１がハイレベルとなるようにどちらか一方を切断する。
第３図においてヒユーズＦ３１が切断されると電源Ｖｃ
ｃからＰＭＯ８）ランジスタＱ３１を介して接点Ｎ３１
へ流れる電流がカットされ、ゲート入力を電源Ｖｃｃに
固定したＮＭＯ３）ランジスタＱ３２により接点Ｎ３１
はロウレベルとなる。これにより信号ＲＥはハイレベル
、信号π■はロウレベルとなり第１図におけるＮＡＮＤ
ゲート１３は活性化状態となる。次に第２図において信
号π■はロウレベルとなるのでＰＭＯＳトランジスタＱ
２１は導通状態となりヒユーズＦ２２が切断された場合
（アドレス信号から作られる相補信号ａ、ｌ、丁πのう
ち丁πがハイレベルの場合）、接点Ｎ２１のレベルはハ
イレベルとなり、Ｎ Ｍ ＯＳ ）ランジスタＱ２４及
びＰＭＯＳトランジスタＱ２５で構成されるトランスフ
ァーゲートが導通状態となる。これによりアドレス信号
から作られる相補信号のうち丁πのレベルが出力Ｒ＋＋
に伝達されハイレベルとなる。逆にヒユーズＦ２１が切
断された場合（アドレスから作られる相補信号ａ□、ｉ
πのうちａ□がハイレベルの場合）、接点Ｎ２１のレベ
ルはヒユーズＦ２２によりロウレベルとなり、ＰＭＯ３
）ランジスタＱ２６及びＮＭＯ５）ランジスタＱ２７で
構成されるトランスファーゲートが導通状態となる。こ
れにより、アドレス信号から作られる相補信号のうちａ
ｘｌのレベルが出力Ｒ１１に伝達されたハイレベルとな
る。このように欠陥メモリセルのアドレスと一致した信
号が入力された時にすべてのプログラム回路の出力がハ
イレベルとなるようにヒユーズの切断を行う。これによ
り第１図のＮＡＮＤゲート１３の入力はすべてハイレベ
ルとなりＮＡＮＤゲート１３の出力はハイレベルとなり
冗長メモリセルアレイ１５の１ワード線が選択され、こ
れと同時にＮＡＮＤゲート１３の出力はＸデコーダ１４
にも入力され、欠陥メモリセルが接続されたワード線を
非選択状態にする。
ｃからＰＭＯ８）ランジスタＱ３１を介して接点Ｎ３１
へ流れる電流がカットされ、ゲート入力を電源Ｖｃｃに
固定したＮＭＯ３）ランジスタＱ３２により接点Ｎ３１
はロウレベルとなる。これにより信号ＲＥはハイレベル
、信号π■はロウレベルとなり第１図におけるＮＡＮＤ
ゲート１３は活性化状態となる。次に第２図において信
号π■はロウレベルとなるのでＰＭＯＳトランジスタＱ
２１は導通状態となりヒユーズＦ２２が切断された場合
（アドレス信号から作られる相補信号ａ、ｌ、丁πのう
ち丁πがハイレベルの場合）、接点Ｎ２１のレベルはハ
イレベルとなり、Ｎ Ｍ ＯＳ ）ランジスタＱ２４及
びＰＭＯＳトランジスタＱ２５で構成されるトランスフ
ァーゲートが導通状態となる。これによりアドレス信号
から作られる相補信号のうち丁πのレベルが出力Ｒ＋＋
に伝達されハイレベルとなる。逆にヒユーズＦ２１が切
断された場合（アドレスから作られる相補信号ａ□、ｉ
πのうちａ□がハイレベルの場合）、接点Ｎ２１のレベ
ルはヒユーズＦ２２によりロウレベルとなり、ＰＭＯ３
）ランジスタＱ２６及びＮＭＯ５）ランジスタＱ２７で
構成されるトランスファーゲートが導通状態となる。こ
れにより、アドレス信号から作られる相補信号のうちａ
ｘｌのレベルが出力Ｒ１１に伝達されたハイレベルとな
る。このように欠陥メモリセルのアドレスと一致した信
号が入力された時にすべてのプログラム回路の出力がハ
イレベルとなるようにヒユーズの切断を行う。これによ
り第１図のＮＡＮＤゲート１３の入力はすべてハイレベ
ルとなりＮＡＮＤゲート１３の出力はハイレベルとなり
冗長メモリセルアレイ１５の１ワード線が選択され、こ
れと同時にＮＡＮＤゲート１３の出力はＸデコーダ１４
にも入力され、欠陥メモリセルが接続されたワード線を
非選択状態にする。
次に本発明の半導体メモリ装置がスタンバイ状態の場合
について考える。第３図の冗長メモリ駆動回路において
、Ｃ８（チップセレクト信号）の遅延信号ｖ丁７はスタ
ンバイ状態であるのでハイレベルであり、Ｏ８−をゲー
ト入力とするＰＭＯＳトランジスタＱ３１は非導通状態
となり冗長メモリを使用しない場合（ヒユーズＦ３１未
切断）は電源ＶｃｃからヒユーズＦ３１、ＰＭＯ３）ラ
ンジスタＱ３１、ＮＭＯ３）ランジスタＱ３２を介して
流れる電流をカットし、スタンバイ時には、余分な電流
がカットされる。これにより接点Ｎ３１のレベルはゲー
ト入力が電源Ｖｃｃに固定されたＮＭＯ３）ランジスタ
Ｑ３２によりロウレベルとなり信号ＲＥは接点Ｎ３１の
レベルがＣＭＯＳインバータ（Ｃ３４，Ｏ３５）を介し
てハイレベルとなり、信号π■はさらにＣＭＯＳインバ
ータにより反転されたレベルロウレベルとなる。次に第
２図のプログラム回路において、信号πＤ’１ゲート入
力とするＰＭＯ８）ランジスタＱ２１はｉ号π■がロウ
レベルなので導通状態となるが、Ｏ８（チップセレクト
信号）の遅延信号−Ｃ３７をゲート入力とするＰＭＯＳ
トランジスタＱ２２が信号Ｃ８−がハイレベルのため非
導通状態となり、スタンバイ時にプログラム回路に流れ
る余分な電流（電源ＶｃｃからＰＭＯ８）ランジスタＱ
２１及びＣ２２、ヒユーズＦ２１及びＦ２２を介してＧ
ＮＤへ流れ込む電流）をカットする。
について考える。第３図の冗長メモリ駆動回路において
、Ｃ８（チップセレクト信号）の遅延信号ｖ丁７はスタ
ンバイ状態であるのでハイレベルであり、Ｏ８−をゲー
ト入力とするＰＭＯＳトランジスタＱ３１は非導通状態
となり冗長メモリを使用しない場合（ヒユーズＦ３１未
切断）は電源ＶｃｃからヒユーズＦ３１、ＰＭＯ３）ラ
ンジスタＱ３１、ＮＭＯ３）ランジスタＱ３２を介して
流れる電流をカットし、スタンバイ時には、余分な電流
がカットされる。これにより接点Ｎ３１のレベルはゲー
ト入力が電源Ｖｃｃに固定されたＮＭＯ３）ランジスタ
Ｑ３２によりロウレベルとなり信号ＲＥは接点Ｎ３１の
レベルがＣＭＯＳインバータ（Ｃ３４，Ｏ３５）を介し
てハイレベルとなり、信号π■はさらにＣＭＯＳインバ
ータにより反転されたレベルロウレベルとなる。次に第
２図のプログラム回路において、信号πＤ’１ゲート入
力とするＰＭＯ８）ランジスタＱ２１はｉ号π■がロウ
レベルなので導通状態となるが、Ｏ８（チップセレクト
信号）の遅延信号−Ｃ３７をゲート入力とするＰＭＯＳ
トランジスタＱ２２が信号Ｃ８−がハイレベルのため非
導通状態となり、スタンバイ時にプログラム回路に流れ
る余分な電流（電源ＶｃｃからＰＭＯ８）ランジスタＱ
２１及びＣ２２、ヒユーズＦ２１及びＦ２２を介してＧ
ＮＤへ流れ込む電流）をカットする。
次に冗長メモリが使用されていてスタンバイ状態の場合
について考える。第３図の冗長メモリ駆動回路において
、ヒユーズＦ３１は切断されておりかつ、ｖ丁７をゲー
ト入力とするＰＭＯ８）ランジスタＱ３１はｖ丁７がハ
イレベルなので非導通状態であるので接点Ｎ３１はゲー
ト入力が電源Ｖｃｃに固定されたＮＭＯ８）ランジスタ
Ｑ３２によりロウレベル、信号ＲＥは接点Ｎ３１のレベ
ルがＣＭＯＳインバータ（Ｃ３４，Ｃ３５）を介してハ
イレベルとなり信号π■はさらにＣＭＯＳインバータに
より反転されたレベルロウレベルとなる。次に第２図の
プログラム回路において信号Ｋｒをゲート入力とするＰ
ＭＯ８）ランジスタＱ２１は信号π■がロウレベルなの
で導通状態となるが、ｖ百７をゲート入力とするＰＭＯ
３）ランジスタＱ２２がで丁７がハイレベルのため非導
通状態であるので電源Ｖｃｃからの電流供給はカットさ
れる。このときヒユーズＦ２１が切断された場合はヒユ
ーズＦ２２（未切断）により接点Ｎ２１のレベルはロウ
レベルとなるが、ヒユーズＦ２２が切断された場合、Ｐ
ＭＯ８）ランジスタＱ２２が非導通状態のため電源Ｖｃ
ｃからの電流供給がカットされ接点Ｎ２１のレベルがフ
ローティングになろうとするがＣ８をゲート入力とする
ＮＭＯＳトランジスタＣ２３がで百７がハイレベルなの
で導通状態となるため接点Ｎ２１のレベルはロウレベル
となる。これにより接点Ｎ２１のレベルがフローティン
グになった場合にアドレス切換回路２１の中のＣＭＯＳ
インバータ２２において、ＰＭＯ３）ランジスタ及びＮ
ＭＯ８）ランジスタの共に導通状態になった時に電源Ｖ
ｃｃからＰＭＯ８）ランジスタ及びＮＭＯ８）ランジス
タを介してＧＮＤの流れる余分な電流をカットする。
について考える。第３図の冗長メモリ駆動回路において
、ヒユーズＦ３１は切断されておりかつ、ｖ丁７をゲー
ト入力とするＰＭＯ８）ランジスタＱ３１はｖ丁７がハ
イレベルなので非導通状態であるので接点Ｎ３１はゲー
ト入力が電源Ｖｃｃに固定されたＮＭＯ８）ランジスタ
Ｑ３２によりロウレベル、信号ＲＥは接点Ｎ３１のレベ
ルがＣＭＯＳインバータ（Ｃ３４，Ｃ３５）を介してハ
イレベルとなり信号π■はさらにＣＭＯＳインバータに
より反転されたレベルロウレベルとなる。次に第２図の
プログラム回路において信号Ｋｒをゲート入力とするＰ
ＭＯ８）ランジスタＱ２１は信号π■がロウレベルなの
で導通状態となるが、ｖ百７をゲート入力とするＰＭＯ
３）ランジスタＱ２２がで丁７がハイレベルのため非導
通状態であるので電源Ｖｃｃからの電流供給はカットさ
れる。このときヒユーズＦ２１が切断された場合はヒユ
ーズＦ２２（未切断）により接点Ｎ２１のレベルはロウ
レベルとなるが、ヒユーズＦ２２が切断された場合、Ｐ
ＭＯ８）ランジスタＱ２２が非導通状態のため電源Ｖｃ
ｃからの電流供給がカットされ接点Ｎ２１のレベルがフ
ローティングになろうとするがＣ８をゲート入力とする
ＮＭＯＳトランジスタＣ２３がで百７がハイレベルなの
で導通状態となるため接点Ｎ２１のレベルはロウレベル
となる。これにより接点Ｎ２１のレベルがフローティン
グになった場合にアドレス切換回路２１の中のＣＭＯＳ
インバータ２２において、ＰＭＯ３）ランジスタ及びＮ
ＭＯ８）ランジスタの共に導通状態になった時に電源Ｖ
ｃｃからＰＭＯ８）ランジスタ及びＮＭＯ８）ランジス
タを介してＧＮＤの流れる余分な電流をカットする。
第４図は本発明の実施例２の冗長メモリ駆動回路であり
、ゲート入力がＧＮＤに固定されたＰＭＯ８）ランジス
タＱ４１と、ＣＭＯＳインバータ４１及び４３と、ゲー
ト入力かで１７（チップセレクト信号）の遅延信号Ｏ８
−を反転したレベルが入力されるＮＭＯ３）ランジスタ
Ｑ４２と、ヒユーズＦ４１．ＮＭＯ８）ランジスタＱ４
３及びＣＭＯＳインバータ（Ｃ４４，Ｃ４５）で構成さ
れるフリップフロップ４２で構成されている。
、ゲート入力がＧＮＤに固定されたＰＭＯ８）ランジス
タＱ４１と、ＣＭＯＳインバータ４１及び４３と、ゲー
ト入力かで１７（チップセレクト信号）の遅延信号Ｏ８
−を反転したレベルが入力されるＮＭＯ３）ランジスタ
Ｑ４２と、ヒユーズＦ４１．ＮＭＯ８）ランジスタＱ４
３及びＣＭＯＳインバータ（Ｃ４４，Ｃ４５）で構成さ
れるフリップフロップ４２で構成されている。
本実施例と上述した実施例の相異点は、ヒユーズＦ４１
とＧＮＤ側へ設けたこと、て「７をゲート入力とするＰ
ＭＯ８）ランジスタＱ３１の代わりにて百７をＣＭＯＳ
インバータを介して反転させたレベルをゲート入力とす
るＮＭＯ８）ランジスタＱ４２を設けたこと、ゲート入
力がＶｃｃに固定されたＮＭＯ８）ランジスタＱ３２の
代すりにゲート入力がＧＮＤに固定されたＰＭＯ８）ラ
ンジスタＱ４１を設けたことである。
とＧＮＤ側へ設けたこと、て「７をゲート入力とするＰ
ＭＯ８）ランジスタＱ３１の代わりにて百７をＣＭＯＳ
インバータを介して反転させたレベルをゲート入力とす
るＮＭＯ８）ランジスタＱ４２を設けたこと、ゲート入
力がＶｃｃに固定されたＮＭＯ８）ランジスタＱ３２の
代すりにゲート入力がＧＮＤに固定されたＰＭＯ８）ラ
ンジスタＱ４１を設けたことである。
動作については上述した第１の実施例と同様である。
以上説明したように本発明は、プログラム回路を冗長メ
モリ駆動回路の出力信号及びテ瓦（チップセレクト信号
）の遅延信号３丁−で制御することにより冗長メモリを
使用しない場合、または半導体メモリ装置がスタンバイ
状態の場合において、プログラム回路に余分な電流を流
さないことができる効果がある。
モリ駆動回路の出力信号及びテ瓦（チップセレクト信号
）の遅延信号３丁−で制御することにより冗長メモリを
使用しない場合、または半導体メモリ装置がスタンバイ
状態の場合において、プログラム回路に余分な電流を流
さないことができる効果がある。
第１図は本発明の半導体メモリ装置の構成図、第２図は
プログラム回路、第３図は第１実施例の冗長メモリ駆動
回路、第４図は第２実施例の冗長メモリ駆動回路、第５
図は従来例の半導体メモリ装置の構成図、第６図は従来
例のプログラム回路、第７図は従来例の冗長メモリ駆動
回路である。 ＡＸｏ・・・Ａｘｍ、Ａｙｏ・・・Ａｙｍ・旧・・アド
レス信号、Ｃ８・・・・・・チップセレクト信号、 ６
ｇ”・・則アウトプットイネーブル信号、ＷＥ−・・・
・・・ライトイネーブル信号、Ｉｌｏ・・・・・・デー
タ入出力、で３７・・・・・・ｖ百の遅延信号、（ａ８
゜２丁π）〜（ａ＋＋＋＋＋ｅ丁π）。 （ａア。、ｉ：）・・・・・・相補アドレス信号、１３
・・・・・・ＮＡＮＤゲート、Ｆ２１．Ｆ２２．Ｆ’３
１．Ｆ４１゜Ｆ６１．Ｆ７１・・・・・・ヒユーズ、Ｃ
２１，Ｃ２２゜Ｃ２５，Ｃ２６，Ｃ３１，Ｃ３３，Ｃ４
１，Ｃ４４゜Ｃ６１，Ｃ６４，Ｃ６７、Ｃ６８，Ｃ７１
，Ｃ７４・・・・・・ＰＭＯ８）ランジスタ、Ｃ２３，
Ｃ２４，Ｃ２７、Ｃ３２，Ｃ３３，Ｃ３５，Ｃ４２，Ｃ
４３、Ｃ４５，Ｃ６２，Ｃ６３，Ｃ６５，Ｃ６６、Ｃ６
９、Ｃ７２，Ｃ７３，Ｃ７５・・団・ＮＭＯ８）ランジ
スタ。 代理人 弁理士 内 原 晋 （２ｘｊ 第２面 第３１ χ４図
プログラム回路、第３図は第１実施例の冗長メモリ駆動
回路、第４図は第２実施例の冗長メモリ駆動回路、第５
図は従来例の半導体メモリ装置の構成図、第６図は従来
例のプログラム回路、第７図は従来例の冗長メモリ駆動
回路である。 ＡＸｏ・・・Ａｘｍ、Ａｙｏ・・・Ａｙｍ・旧・・アド
レス信号、Ｃ８・・・・・・チップセレクト信号、 ６
ｇ”・・則アウトプットイネーブル信号、ＷＥ−・・・
・・・ライトイネーブル信号、Ｉｌｏ・・・・・・デー
タ入出力、で３７・・・・・・ｖ百の遅延信号、（ａ８
゜２丁π）〜（ａ＋＋＋＋＋ｅ丁π）。 （ａア。、ｉ：）・・・・・・相補アドレス信号、１３
・・・・・・ＮＡＮＤゲート、Ｆ２１．Ｆ２２．Ｆ’３
１．Ｆ４１゜Ｆ６１．Ｆ７１・・・・・・ヒユーズ、Ｃ
２１，Ｃ２２゜Ｃ２５，Ｃ２６，Ｃ３１，Ｃ３３，Ｃ４
１，Ｃ４４゜Ｃ６１，Ｃ６４，Ｃ６７、Ｃ６８，Ｃ７１
，Ｃ７４・・・・・・ＰＭＯ８）ランジスタ、Ｃ２３，
Ｃ２４，Ｃ２７、Ｃ３２，Ｃ３３，Ｃ３５，Ｃ４２，Ｃ
４３、Ｃ４５，Ｃ６２，Ｃ６３，Ｃ６５，Ｃ６６、Ｃ６
９、Ｃ７２，Ｃ７３，Ｃ７５・・団・ＮＭＯ８）ランジ
スタ。 代理人 弁理士 内 原 晋 （２ｘｊ 第２面 第３１ χ４図
Claims (1)
- 正規メモリセルアレイに欠陥メモリセルが生じた場合
に、その正規メモリセルに代えて使用するための冗長メ
モリセルと、冗長メモリセルを使用するか否かを判定す
る冗長メモリ駆動回路と、置換すべき不良セルのアドレ
スを決定する複数のプログラム回路とを有する半導体メ
モリ装置において、該アドレスプログラム回路は前記冗
長メモリ駆動回路の出力信号及びチップセレクト信号の
遅延信号によって制御され、冗長メモリ駆動回路は該遅
延信号によって制御されることを特徴とする半導体メモ
リ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011362A JPH01184796A (ja) | 1988-01-19 | 1988-01-19 | 半導体メモリ装置 |
| US07/299,092 US4935899A (en) | 1988-01-19 | 1989-01-19 | Semiconductor memory device with redundant memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011362A JPH01184796A (ja) | 1988-01-19 | 1988-01-19 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184796A true JPH01184796A (ja) | 1989-07-24 |
Family
ID=11775916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011362A Pending JPH01184796A (ja) | 1988-01-19 | 1988-01-19 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4935899A (ja) |
| JP (1) | JPH01184796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05250892A (ja) * | 1992-03-05 | 1993-09-28 | Fujitsu Ltd | 冗長アドレス発生回路 |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4995004A (en) * | 1989-05-15 | 1991-02-19 | Dallas Semiconductor Corporation | RAM/ROM hybrid memory architecture |
| US5270974A (en) * | 1990-09-07 | 1993-12-14 | Alliance Semiconductor Corporation | Monolithic fail bit memory |
| JPH04222998A (ja) * | 1990-12-25 | 1992-08-12 | Nec Corp | 半導体メモリ装置 |
| JP3115623B2 (ja) * | 1991-02-25 | 2000-12-11 | 株式会社日立製作所 | スタティック型ｒａｍ |
| EP0505652B1 (en) * | 1991-03-29 | 1996-03-13 | International Business Machines Corporation | Memory system with adaptable redundancy |
| US5334880A (en) * | 1991-04-30 | 1994-08-02 | International Business Machines Corporation | Low voltage programmable storage element |
| US5994770A (en) * | 1991-07-09 | 1999-11-30 | Dallas Semiconductor Corporation | Portable electronic data carrier |
| EP0529330A3 (en) * | 1991-07-31 | 1993-09-29 | Texas Instruments Incorporated | System with laser link decoder for dram redundancy scheme |
| JP2853406B2 (ja) * | 1991-09-10 | 1999-02-03 | 日本電気株式会社 | 半導体記憶装置 |
| JPH05166396A (ja) * | 1991-12-12 | 1993-07-02 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JP2567180B2 (ja) * | 1992-03-23 | 1996-12-25 | 株式会社東芝 | 半導体メモリ |
| US5327381A (en) * | 1992-06-03 | 1994-07-05 | Mips Computer Systems, Inc. | Redundancy selection apparatus and method for an array |
| JP2981346B2 (ja) * | 1992-08-31 | 1999-11-22 | シャープ株式会社 | 読み出し専用半導体記憶装置 |
| US5319592A (en) * | 1992-11-25 | 1994-06-07 | Fujitsu Limited | Fuse-programming circuit |
| US5345110A (en) * | 1993-04-13 | 1994-09-06 | Micron Semiconductor, Inc. | Low-power fuse detect and latch circuit |
| JP2856645B2 (ja) * | 1993-09-13 | 1999-02-10 | 株式会社東芝 | 半導体記憶装置 |
| KR960008825B1 (en) * | 1993-11-18 | 1996-07-05 | Samsung Electronics Co Ltd | Row redundancy circuit and method of semiconductor memory device with double row decoder |
| US5848541A (en) * | 1994-03-30 | 1998-12-15 | Dallas Semiconductor Corporation | Electrical/mechanical access control systems |
| US5831827A (en) * | 1994-04-28 | 1998-11-03 | Dallas Semiconductor Corporation | Token shaped module for housing an electronic circuit |
| US5679944A (en) * | 1994-06-15 | 1997-10-21 | Dallas Semiconductor Corporation | Portable electronic module having EPROM memory, systems and processes |
| US5838620A (en) * | 1995-04-05 | 1998-11-17 | Micron Technology, Inc. | Circuit for cancelling and replacing redundant elements |
| WO1996038845A1 (en) * | 1995-05-31 | 1996-12-05 | Macronix International Co., Ltd. | Technique for reconfiguring a high density memory |
| JP3230795B2 (ja) * | 1995-09-29 | 2001-11-19 | シャープ株式会社 | 読み出し専用半導体記憶装置 |
| US5812468A (en) * | 1995-11-28 | 1998-09-22 | Micron Technology, Inc. | Programmable device for redundant element cancel in a memory |
| KR100204340B1 (ko) * | 1996-06-19 | 1999-06-15 | 윤종용 | 메모리 장치의 모드 셋팅 회로 |
| US5912579A (en) * | 1997-02-06 | 1999-06-15 | Zagar; Paul S. | Circuit for cancelling and replacing redundant elements |
| US6055611A (en) * | 1997-07-09 | 2000-04-25 | Micron Technology, Inc. | Method and apparatus for enabling redundant memory |
| US6314527B1 (en) | 1998-03-05 | 2001-11-06 | Micron Technology, Inc. | Recovery of useful areas of partially defective synchronous memory components |
| US6332183B1 (en) | 1998-03-05 | 2001-12-18 | Micron Technology, Inc. | Method for recovery of useful areas of partially defective synchronous memory components |
| US6381708B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | Method for decoding addresses for a defective memory array |
| US6381707B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | System for decoding addresses for a defective memory array |
| JP2000132990A (ja) | 1998-10-27 | 2000-05-12 | Fujitsu Ltd | 冗長判定回路、半導体記憶装置及び冗長判定方法 |
| JP3301398B2 (ja) * | 1998-11-26 | 2002-07-15 | 日本電気株式会社 | 半導体記憶装置 |
| US6496876B1 (en) | 1998-12-21 | 2002-12-17 | Micron Technology, Inc. | System and method for storing a tag to identify a functional storage location in a memory device |
| US6578157B1 (en) | 2000-03-06 | 2003-06-10 | Micron Technology, Inc. | Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components |
| US7269765B1 (en) | 2000-04-13 | 2007-09-11 | Micron Technology, Inc. | Method and apparatus for storing failing part locations in a module |
| US6400208B1 (en) * | 2000-08-09 | 2002-06-04 | Agere Systems Guardian Corp. | On-chip trim link sensing and latching circuit for fuse links |
| JP2002134620A (ja) * | 2000-10-27 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置 |
| KR20170055222A (ko) | 2015-11-11 | 2017-05-19 | 삼성전자주식회사 | 리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683899A (en) * | 1979-12-12 | 1981-07-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5816544A (ja) * | 1981-07-22 | 1983-01-31 | Toshiba Corp | プログラム可能回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720817A (en) * | 1985-02-26 | 1988-01-19 | Texas Instruments Incorporated | Fuse selection of predecoder output |
| JPH0638320B2 (ja) * | 1985-03-18 | 1994-05-18 | 日本電気株式会社 | メモリ回路 |
-
1988
- 1988-01-19 JP JP63011362A patent/JPH01184796A/ja active Pending
-
1989
- 1989-01-19 US US07/299,092 patent/US4935899A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683899A (en) * | 1979-12-12 | 1981-07-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5816544A (ja) * | 1981-07-22 | 1983-01-31 | Toshiba Corp | プログラム可能回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05250892A (ja) * | 1992-03-05 | 1993-09-28 | Fujitsu Ltd | 冗長アドレス発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4935899A (en) | 1990-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01184796A (ja) | 半導体メモリ装置 | |
| US5274593A (en) | High speed redundant rows and columns for semiconductor memories | |
| JP2731136B2 (ja) | 半導体メモリ装置の冗長回路及び冗長方法 | |
| JPS632351A (ja) | 半導体装置 | |
| JPS59142800A (ja) | 半導体集積回路装置 | |
| JP3691655B2 (ja) | メモリ集積回路の冗長メモリセルの制御方法とその回路、及びメモリ集積回路 | |
| JPH06259991A (ja) | メモリ用の列冗長回路装置 | |
| JP3691643B2 (ja) | ダイナミック型カラムリダンダンシ駆動回路 | |
| JP4140039B2 (ja) | ローリペア方式を用いる半導体メモリ素子 | |
| US5045720A (en) | Method for selecting a spare column and a circuit thereof | |
| JPH04255998A (ja) | 半導体記憶装置 | |
| EP0675501B1 (en) | Non-volatile memory element with double programmable cell and corresponding reading circuit for redundancy circuits | |
| US4754434A (en) | Switching plane redundancy | |
| JPH09128993A (ja) | 半導体メモリ装置の冗長回路とその冗長デコーダ | |
| JP2001101893A (ja) | スタティック型半導体記憶装置 | |
| KR100253373B1 (ko) | 반도체 메모리의 컬럼 퓨즈 리페어회로 | |
| JPH0676593A (ja) | 半導体メモリ装置 | |
| JPH04346000A (ja) | 半導体メモリ装置 | |
| JPH0461098A (ja) | 半導体メモリ装置 | |
| KR100520678B1 (ko) | 퓨즈를 포함하는 지연회로, 이를 이용한 반도체 집적회로및 반도체 메모리 장치 | |
| JP3256562B2 (ja) | 半導体記憶装置 | |
| JP2997486B2 (ja) | 半導体記憶回路装置 | |
| JP3495152B2 (ja) | 半導体メモリ | |
| JPS61999A (ja) | 半導体メモリ制御回路 | |
| JPH05166394A (ja) | 半導体集積回路 |