JPH0461098A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0461098A JPH0461098A JP2171474A JP17147490A JPH0461098A JP H0461098 A JPH0461098 A JP H0461098A JP 2171474 A JP2171474 A JP 2171474A JP 17147490 A JP17147490 A JP 17147490A JP H0461098 A JPH0461098 A JP H0461098A
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- 238000010586 diagram Methods 0.000 description 4
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-
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- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリ装置に関し、特に、冗長ワード線
とワード線の置換回路を含む半導体メモリ装置に関する
。
とワード線の置換回路を含む半導体メモリ装置に関する
。
［従来の技術］
第２図は、半導体メモリ装置のワード線選択系回路と冗
長ワード線選択回路の従来例の回路図である。第２図に
おいて、２０１はワード線選択用の外部アドレス信号Ａ
ｘｌ、Ａｘ２を入力とし、内部アドレス信号Ａｘ１′、
Ｘ＝７］−１Ａｘ２′ｒ〒１を出力する入力回路、２０
２は内部アドレス信号Ａｘｌ’ 、ＴマＴ、Ａｘ２′、
１７丁をデコードするデコーダ、２０３はアドレス信号
ＴＹＴ、ＴＹ１が冗長ワード線と置換されたワード線を
選択するときの値となったときに”Ｌ ”レベルを出力
するように設定されるアドレスプログラム回路、２０５
はアドレス信号ＴＶ下、人薯「で−が冗長ワード線と置
換されたツー１〜線を選択するときの値となったときに
Ｈ“ルベルを出力するように設定されるアドレスプログ
ラム回路、２０６はプログラム回路の出力信号を入力と
し冗長ワード線２０８の選択信号を出力するＮＡＮＤゲ
ート、２０７はＮＡＮＤゲート２０６の出力を入力とす
る冗長ワード線駆動回路、２１２は２つのプログラム回
路２０３の出力信号が共に“Ｌ°“レベル、すなわち信
号ＴＴＴ、ＴＹｌの組み合わせが冗長ワード線を選択す
べきものとなると、” Ｌ ”レベルの出力信号を発生
し、それ以外のＴ’ＴＴ 、７Ｖ’ｉ丁の状態では出力
信号を“′Ｈ″レベルにしておく制御信号発生回路、２
０４はデコーダ２０２の出力を入力とし制御信号発生回
路２１２の出力信号によって制御を受けるＮＡＮＤゲー
ト、２０９はＮＡＮＤゲートの出力を受けてワード線２
１１を駆動するワード線駆動回路、ＭＣはメモリセル、
ＭＣＡはメモリセルアレイ、ＢＬ、ｒはビット線である
。
長ワード線選択回路の従来例の回路図である。第２図に
おいて、２０１はワード線選択用の外部アドレス信号Ａ
ｘｌ、Ａｘ２を入力とし、内部アドレス信号Ａｘ１′、
Ｘ＝７］−１Ａｘ２′ｒ〒１を出力する入力回路、２０
２は内部アドレス信号Ａｘｌ’ 、ＴマＴ、Ａｘ２′、
１７丁をデコードするデコーダ、２０３はアドレス信号
ＴＹＴ、ＴＹ１が冗長ワード線と置換されたワード線を
選択するときの値となったときに”Ｌ ”レベルを出力
するように設定されるアドレスプログラム回路、２０５
はアドレス信号ＴＶ下、人薯「で−が冗長ワード線と置
換されたツー１〜線を選択するときの値となったときに
Ｈ“ルベルを出力するように設定されるアドレスプログ
ラム回路、２０６はプログラム回路の出力信号を入力と
し冗長ワード線２０８の選択信号を出力するＮＡＮＤゲ
ート、２０７はＮＡＮＤゲート２０６の出力を入力とす
る冗長ワード線駆動回路、２１２は２つのプログラム回
路２０３の出力信号が共に“Ｌ°“レベル、すなわち信
号ＴＴＴ、ＴＹｌの組み合わせが冗長ワード線を選択す
べきものとなると、” Ｌ ”レベルの出力信号を発生
し、それ以外のＴ’ＴＴ 、７Ｖ’ｉ丁の状態では出力
信号を“′Ｈ″レベルにしておく制御信号発生回路、２
０４はデコーダ２０２の出力を入力とし制御信号発生回
路２１２の出力信号によって制御を受けるＮＡＮＤゲー
ト、２０９はＮＡＮＤゲートの出力を受けてワード線２
１１を駆動するワード線駆動回路、ＭＣはメモリセル、
ＭＣＡはメモリセルアレイ、ＢＬ、ｒはビット線である
。
このメモリセル装置において、今、アドレス信号ＡＸＩ
、ＡＸ２が共に゛Ｈ′°レヘルレベるときに選択される
ワード線（図で一番下のワード線２１１）が冗長ワード
線と置換されたものとする、このときには、２つのプロ
グラム回路２０３は、それぞれＫ］ココ−ＴＴＴが’
ｒ−”レベルのときにともに゛Ｌ″レベルの信号を出力
し、また、２つのプログラム回路２０５は、それぞれＴ
ＴＴ、Ｋτ−が゛Ｌ″レベルのときに” Ｈ”レベルの
信号を出力するように設定される。
、ＡＸ２が共に゛Ｈ′°レヘルレベるときに選択される
ワード線（図で一番下のワード線２１１）が冗長ワード
線と置換されたものとする、このときには、２つのプロ
グラム回路２０３は、それぞれＫ］ココ−ＴＴＴが’
ｒ−”レベルのときにともに゛Ｌ″レベルの信号を出力
し、また、２つのプログラム回路２０５は、それぞれＴ
ＴＴ、Ｋτ−が゛Ｌ″レベルのときに” Ｈ”レベルの
信号を出力するように設定される。
このように設定されたメモリ装置において、アドレス信
号Ａｘ１．Ａｘ２がともに°゛ＨＨパレベルったときに
は２つのプログラム回路２０３の出力はともに゛Ｌパレ
ベルとなるので、制御信号発生回路２１２の出力は“Ｌ
″レベルなる。これにより、ＮＡＮＤゲート２０４の出
力は゛′Ｈ′ルベル、ワード線駆動回路２０９の出力は
°“Ｌ ”レベルとなって本来選択さるべきワード線２
１１は非選択となされる。
号Ａｘ１．Ａｘ２がともに°゛ＨＨパレベルったときに
は２つのプログラム回路２０３の出力はともに゛Ｌパレ
ベルとなるので、制御信号発生回路２１２の出力は“Ｌ
″レベルなる。これにより、ＮＡＮＤゲート２０４の出
力は゛′Ｈ′ルベル、ワード線駆動回路２０９の出力は
°“Ｌ ”レベルとなって本来選択さるべきワード線２
１１は非選択となされる。
このとき、■７丁＝”Ｌ”レベル、Ｔ丁ｌＬ′”レベル
となったことにより、２つのプログラム回１Ｗ２０５の
出力は共に゛Ｈ°°レベルとなり、ＮＡＮＤケート２０
６の出力は″′Ｌ′ルヘル、冗長ワード線駆動回路２０
７の出力は゛Ｈ′ルベルとなって、冗長ワード線２０８
が選択される。
となったことにより、２つのプログラム回１Ｗ２０５の
出力は共に゛Ｈ°°レベルとなり、ＮＡＮＤケート２０
６の出力は″′Ｌ′ルヘル、冗長ワード線駆動回路２０
７の出力は゛Ｈ′ルベルとなって、冗長ワード線２０８
が選択される。
Ａｘｌ＝Ａｘ２＝ ”Ｈ”レベル以外のアドレス信号の
組み合わせによる制御信号発生回路２１２の出力はいず
れも゛Ｈ″レベルとなり、この場合には、デコーダ２０
２の出力により通常のワード線が１本選択される。
組み合わせによる制御信号発生回路２１２の出力はいず
れも゛Ｈ″レベルとなり、この場合には、デコーダ２０
２の出力により通常のワード線が１本選択される。
Ｅ発明が解決しようとする課題］
上述した従来の通常ワード線と冗長ワード線の選択回路
では、ワード線の置換が必要なアドレス信号入力がある
と、通常選択されるべきワード線を非選択にする必要が
あるので、以下のような欠点があった。
では、ワード線の置換が必要なアドレス信号入力がある
と、通常選択されるべきワード線を非選択にする必要が
あるので、以下のような欠点があった。
第２図の回路において、Ａ ｘ １、Ａ Ｘ ２に置換
ワード線のアドレス信号が発生してから、通常のフード
線を非選択化する信号（制御信号発生回路の出力信号）
が゛Ｌ″レベルになるまでの時間ｔ。は、入力回路２０
１、プログラム回路２０３および制御信号発生回路２］
２の回路による遅延時開である。
ワード線のアドレス信号が発生してから、通常のフード
線を非選択化する信号（制御信号発生回路の出力信号）
が゛Ｌ″レベルになるまでの時間ｔ。は、入力回路２０
１、プログラム回路２０３および制御信号発生回路２］
２の回路による遅延時開である。
ところが、入力回路２０１の出力がデコーダ２０２に入
力され、その出力がＮＡＮＤゲート２０４に入力される
Ｊでの時間をｔｌとすると、１゜＜ ｔ ｏの関係とな
り、時間ｔ１経過後にワード線駆動回路２０９は置換す
べきワード線を選択してしまい、選択されたメモリセル
ＭＣは時間ｔ。が経過するまでビット線ＢＬ、■に誤情
報を出力してしまう。
力され、その出力がＮＡＮＤゲート２０４に入力される
Ｊでの時間をｔｌとすると、１゜＜ ｔ ｏの関係とな
り、時間ｔ１経過後にワード線駆動回路２０９は置換す
べきワード線を選択してしまい、選択されたメモリセル
ＭＣは時間ｔ。が経過するまでビット線ＢＬ、■に誤情
報を出力してしまう。
第２図の回路においては、上述の問題を解決する手段と
して、デコーダ２０２への入力信号線に遅延回１＃ ２
１．３を挿入し、これによりアドレス信号を時間ｔ２だ
け遅らせて、ｊ、＋ｔ２＞ｔｏとしている。しかしなが
ら、このような対策では、遅延回路２１３によりアドレ
ス信号Ａｘｌ、Ａｘ２が置換されていないワード線を選
択する信号であっても、デコーダ２０２からデコード信
号が出力されるまでの時間は、１． ＋１２になってし
まう。アドレス入力からワード線選択までを極めて短時
間で行う必要のある高速半導体メモリにおいては、この
ような遅延回路２１３による遅延は重大な欠点となる。
して、デコーダ２０２への入力信号線に遅延回１＃ ２
１．３を挿入し、これによりアドレス信号を時間ｔ２だ
け遅らせて、ｊ、＋ｔ２＞ｔｏとしている。しかしなが
ら、このような対策では、遅延回路２１３によりアドレ
ス信号Ａｘｌ、Ａｘ２が置換されていないワード線を選
択する信号であっても、デコーダ２０２からデコード信
号が出力されるまでの時間は、１． ＋１２になってし
まう。アドレス入力からワード線選択までを極めて短時
間で行う必要のある高速半導体メモリにおいては、この
ような遅延回路２１３による遅延は重大な欠点となる。
［課題を解決するための手段］
本発明の半導体メモリ装置では、アドレス信号からデコ
ードされた信号が、ヒユーズ等の回路遮断可能素子を介
してワード線を直接駆動する回路に入力される。そして
、ワード線を駆動する回路の入力端子と電源との間には
抵抗が接続される。
ードされた信号が、ヒユーズ等の回路遮断可能素子を介
してワード線を直接駆動する回路に入力される。そして
、ワード線を駆動する回路の入力端子と電源との間には
抵抗が接続される。
［実施例］
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す、ワード線選択系およ
び冗長ワード線選択系回路の回路図である。同図におい
て、１０１は外部アドレス信号Ａｘ１．Ａｘ２から内部
アドレス信号Ａｘ１′、７’：ＶＴ、Ａｘ２′、ＴＴｌ
を発生させる入力回路、］０２はアドレス信号Ａｘｌ′
、ｒ７丁、Ａｘ２、Ｔ〒丁をデコードするデコーダ、１
０９はデコーダ］０２の出力を、入力とするワード線駆
動回路、］０３は、ワード線駆動回路］０９内に内蔵さ
れた、インバータ］］０の入力端子を電源レベルにプル
アップする抵抗、１０４はデコーダ１０２の出力端子と
ワード線駆動回路１０９の入力端子との間に挿入された
ヒユーズ、１０５は、入力信号のＨ°“レベル、” Ｌ
”レベルに対して予め出力情報を設定できる回路であ
って、アドレス信号Ｔ７丁、ＴＴ７が冗長ワード線を使
用すべき入力になると′Ｈ”レベルを出力するアドレス
プログラム回路、１０６は冗長ワード線１０８を選択す
る信号を出力するＮＡＮＤゲート、１０７はワード線駆
動回路である。
び冗長ワード線選択系回路の回路図である。同図におい
て、１０１は外部アドレス信号Ａｘ１．Ａｘ２から内部
アドレス信号Ａｘ１′、７’：ＶＴ、Ａｘ２′、ＴＴｌ
を発生させる入力回路、］０２はアドレス信号Ａｘｌ′
、ｒ７丁、Ａｘ２、Ｔ〒丁をデコードするデコーダ、１
０９はデコーダ］０２の出力を、入力とするワード線駆
動回路、］０３は、ワード線駆動回路］０９内に内蔵さ
れた、インバータ］］０の入力端子を電源レベルにプル
アップする抵抗、１０４はデコーダ１０２の出力端子と
ワード線駆動回路１０９の入力端子との間に挿入された
ヒユーズ、１０５は、入力信号のＨ°“レベル、” Ｌ
”レベルに対して予め出力情報を設定できる回路であ
って、アドレス信号Ｔ７丁、ＴＴ７が冗長ワード線を使
用すべき入力になると′Ｈ”レベルを出力するアドレス
プログラム回路、１０６は冗長ワード線１０８を選択す
る信号を出力するＮＡＮＤゲート、１０７はワード線駆
動回路である。
このような構成のメモリ装置において、いずれのワード
線も冗長ワード線と置換されなかったものとすると、例
えば、アドレス信号Ａｘｌ、Ａｘ２がパＨ°”レベルと
なると、アドレス信号Ａｘｌ、Ａｘ２′が” ）ｌ ”
レベルとなり、デコーダ１０２により選択されたワード
線駆動回路１０９がワード線１１１を選択する。このと
き、アドレス信号Ａｘｌ、Ａｘ２が変化してからワード
線１１１か選択されるまでの時間ｔ３は、入力回路１０
１、デコーダ１０２、ヒユーズ１０４およびインバータ
１１０による遅延時間の加算値である。通常、半導体メ
モリ装置においてヒユーズ１０４には低抵抗の配線材料
が使用され、その遅延時間は他の回路構成要素のそれと
比較して無視しうる。
線も冗長ワード線と置換されなかったものとすると、例
えば、アドレス信号Ａｘｌ、Ａｘ２がパＨ°”レベルと
なると、アドレス信号Ａｘｌ、Ａｘ２′が” ）ｌ ”
レベルとなり、デコーダ１０２により選択されたワード
線駆動回路１０９がワード線１１１を選択する。このと
き、アドレス信号Ａｘｌ、Ａｘ２が変化してからワード
線１１１か選択されるまでの時間ｔ３は、入力回路１０
１、デコーダ１０２、ヒユーズ１０４およびインバータ
１１０による遅延時間の加算値である。通常、半導体メ
モリ装置においてヒユーズ１０４には低抵抗の配線材料
が使用され、その遅延時間は他の回路構成要素のそれと
比較して無視しうる。
したがって、本実施例においては、置換されないワード
線が選択されるまでの遅延時間は、従来例より、遅延回
路２１３、デコーダ２０２のインバータ１段分およびＮ
ＡＮＤゲート２０４の遅延時間分短縮される。
線が選択されるまでの遅延時間は、従来例より、遅延回
路２１３、デコーダ２０２のインバータ１段分およびＮ
ＡＮＤゲート２０４の遅延時間分短縮される。
次に、Ａｘｌ′、Ａｘ２′が゛Ｈ′ルベルであるときに
選択されるワード線１１１が冗長ワード線１０８に置換
された場合について説明する。その場合には、予めヒユ
ーズ］０４が切断される。
選択されるワード線１１１が冗長ワード線１０８に置換
された場合について説明する。その場合には、予めヒユ
ーズ］０４が切断される。
したがって、このときには、ワード線駆動回路のインバ
ータ１１０の入力端子のレベルは、電源レベル供給用の
抵抗１０３により、常時゛Ｈ“レベルとなり、ワード線
１１１は常に“Ｌ″ルベルすなわち非選択状態となる。
ータ１１０の入力端子のレベルは、電源レベル供給用の
抵抗１０３により、常時゛Ｈ“レベルとなり、ワード線
１１１は常に“Ｌ″ルベルすなわち非選択状態となる。
そして、この場合、プロクラム回路１０５は、７Ｖｒ丁
、Ａ下「７−が゛′Ｌ゛レヘルレベきに゛Ｈ″レベルの
出力信号を出力するようにセットされるので、アドレス
信号がワーｌ〜線１］１を選択するものであるときには
、冗長ワード線１０８が選択される。
、Ａ下「７−が゛′Ｌ゛レヘルレベきに゛Ｈ″レベルの
出力信号を出力するようにセットされるので、アドレス
信号がワーｌ〜線１］１を選択するものであるときには
、冗長ワード線１０８が選択される。
一方、アドレス信号ＡＸ１．ＡＸ２、がともに“Ｈ゛レ
ベルあるとき以外は、正規のワード線が選択されるが、
このとき、アドレス信号の変化から、正規のワード線が
選択されるまての時間は上述したｔ３となる。
ベルあるとき以外は、正規のワード線が選択されるが、
このとき、アドレス信号の変化から、正規のワード線が
選択されるまての時間は上述したｔ３となる。
［発明の効果］
以上説明したように、本発明は、デコーダの出力端子と
ワード線駆動回路の入力端子との間に、ヒユーズ等の回
路遮断可能素子を接続しておき、正規のワード線を冗長
ワード線と置換する場合には、デコーダーワード線駆動
回路間を遮断するものであるので、本発明によれば、従
来のように入力アドレス状態を検出して置換すべきワー
ド線を非選択にする回路が必要なくなるばかりでなく、
ワード線の選択系に遅延回路を入れる必要もなくなり、
また、テコーダ内のインバータおよびデコーダの出力部
に接続されていたＮＡＮＤゲートが削除されるので、高
速なワード線選択が可能となる。
ワード線駆動回路の入力端子との間に、ヒユーズ等の回
路遮断可能素子を接続しておき、正規のワード線を冗長
ワード線と置換する場合には、デコーダーワード線駆動
回路間を遮断するものであるので、本発明によれば、従
来のように入力アドレス状態を検出して置換すべきワー
ド線を非選択にする回路が必要なくなるばかりでなく、
ワード線の選択系に遅延回路を入れる必要もなくなり、
また、テコーダ内のインバータおよびデコーダの出力部
に接続されていたＮＡＮＤゲートが削除されるので、高
速なワード線選択が可能となる。
第１図は本発明の一実施例を示す回路図、第２図は従来
例の回路図である。 １０１．２０１・・・入力回路、 １０２．２０２
・・・デコーダ、 １０３・・・抵抗、 １０４
・ヒユーズ、 １０５．２０３．２０５・・・アド
レスプログラム回路、 １０６．２０４．２０６・・
・ＮＡＮＤゲート、 １０７．２０７・・・冗長ワ
ード線駆動回路、 １０８．２０８・・・冗長ワー
ド線、 １０９．２０９・・・ワード線駆動回路、
１１０・・・インバータ、 １１１．２１１・・・
ワード線、 ＢＬ、π・・・ビット線、 ＭＣ
・・・メモリセル。
例の回路図である。 １０１．２０１・・・入力回路、 １０２．２０２
・・・デコーダ、 １０３・・・抵抗、 １０４
・ヒユーズ、 １０５．２０３．２０５・・・アド
レスプログラム回路、 １０６．２０４．２０６・・
・ＮＡＮＤゲート、 １０７．２０７・・・冗長ワ
ード線駆動回路、 １０８．２０８・・・冗長ワー
ド線、 １０９．２０９・・・ワード線駆動回路、
１１０・・・インバータ、 １１１．２１１・・・
ワード線、 ＢＬ、π・・・ビット線、 ＭＣ
・・・メモリセル。
Claims (3)
- （１）アドレス信号を受けこれをデコードするデコーダ
と、デコーダの出力信号を受けてワード線を駆動するワ
ード線駆動回路と、冗長ワード線を選択しうる回路と、
を含む半導体メモリ装置において、前記デコーダの出力
端子と前記ワード線駆動回路の入力端子との間には回路
を遮断することのできる素子が接続されていることを特
徴とする半導体メモリ装置。 - （２）前記ワード線駆動回路と電源との間にはプルアッ
プ素子またはプルダウン素子が接続されている請求項１
記載の半導体メモリ装置。 - （３）前記回路を遮断することのできる素子がヒューズ
である請求項１または２記載の半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171474A JPH0461098A (ja) | 1990-06-29 | 1990-06-29 | 半導体メモリ装置 |
| EP19910110425 EP0464577A3 (en) | 1990-06-29 | 1991-06-25 | Semiconductor memory device having breaker associated with address decoder circuit for deactivating defective memory cell |
| KR1019910010750A KR950013399B1 (ko) | 1990-06-29 | 1991-06-27 | 결점이 있는 메모리 셀을 비활성화하기 위해 어드레스 디코더 회로와 결합된 차단기를 가진 반도체 메모리 장치 |
| US07/723,158 US5285417A (en) | 1990-06-29 | 1991-06-28 | Semiconductor memory device having breaker associated with address decoder circuit for deactivating defective memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171474A JPH0461098A (ja) | 1990-06-29 | 1990-06-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461098A true JPH0461098A (ja) | 1992-02-27 |
Family
ID=15923777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171474A Pending JPH0461098A (ja) | 1990-06-29 | 1990-06-29 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5285417A (ja) |
| EP (1) | EP0464577A3 (ja) |
| JP (1) | JPH0461098A (ja) |
| KR (1) | KR950013399B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996015538A1 (en) | 1994-11-15 | 1996-05-23 | Cirrus Logic, Inc. | Circuits, systems, and methods for accounting for defective cells in a memory device |
| US5737511A (en) * | 1996-06-13 | 1998-04-07 | United Microelectronics Corporation | Method of reducing chip size by modifying main wordline repair structure |
| KR100281895B1 (ko) * | 1998-07-14 | 2001-02-15 | 윤종용 | 용단 퓨즈 박스와 이를 구비하는 반도체장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251397A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | 半導体メモリ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4587638A (en) * | 1983-07-13 | 1986-05-06 | Micro-Computer Engineering Corporation | Semiconductor memory device |
| US4720817A (en) * | 1985-02-26 | 1988-01-19 | Texas Instruments Incorporated | Fuse selection of predecoder output |
| JPH0235699A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 化合物半導体メモリデバイス |
-
1990
- 1990-06-29 JP JP2171474A patent/JPH0461098A/ja active Pending
-
1991
- 1991-06-25 EP EP19910110425 patent/EP0464577A3/en not_active Withdrawn
- 1991-06-27 KR KR1019910010750A patent/KR950013399B1/ko not_active IP Right Cessation
- 1991-06-28 US US07/723,158 patent/US5285417A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251397A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950013399B1 (ko) | 1995-11-08 |
| EP0464577A3 (en) | 1992-10-28 |
| EP0464577A2 (en) | 1992-01-08 |
| US5285417A (en) | 1994-02-08 |
| KR920001556A (ko) | 1992-01-30 |
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