JPH06338189A - カラムアドレス遷移検出回路 - Google Patents
カラムアドレス遷移検出回路Info
- Publication number
- JPH06338189A JPH06338189A JP5127197A JP12719793A JPH06338189A JP H06338189 A JPH06338189 A JP H06338189A JP 5127197 A JP5127197 A JP 5127197A JP 12719793 A JP12719793 A JP 12719793A JP H06338189 A JPH06338189 A JP H06338189A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- shot pulse
- signal
- column address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 ロウ系回路の動作終了を伝える信号ＧＴの
“Ｌ”から“Ｈ”への遷移タイミングにおいて、検出信
号ＡＴＤにハザードが発生するという問題を解決し、検
出信号ＡＴＤにハザードが発生せず、動作マージンの優
れたＡＴＤ回路を提供する。 【構成】 信号ＧＴが“Ｌ”から“Ｈ”へ遷移すると、
ＮＭＯＳ４２がオン状態となってＡＴＤ回路が活性化す
る。これと同時に、ワンショットパルス発生回路１０及
びインバータ１３からワンショットパルスＰ２が出力さ
れ、ＮＭＯＳ４０がオンする。すると、パルス発生ノー
ドＮ１０に“Ｌ”のワンショットパルスが発生し、それ
がインバータ３１，３２で波形整形され、検出信号ＡＴ
Ｄにワンショットパルスが発生する。
“Ｌ”から“Ｈ”への遷移タイミングにおいて、検出信
号ＡＴＤにハザードが発生するという問題を解決し、検
出信号ＡＴＤにハザードが発生せず、動作マージンの優
れたＡＴＤ回路を提供する。 【構成】 信号ＧＴが“Ｌ”から“Ｈ”へ遷移すると、
ＮＭＯＳ４２がオン状態となってＡＴＤ回路が活性化す
る。これと同時に、ワンショットパルス発生回路１０及
びインバータ１３からワンショットパルスＰ２が出力さ
れ、ＮＭＯＳ４０がオンする。すると、パルス発生ノー
ドＮ１０に“Ｌ”のワンショットパルスが発生し、それ
がインバータ３１，３２で波形整形され、検出信号ＡＴ
Ｄにワンショットパルスが発生する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭという）等の半導体記
憶装置に設けられ、ビット線の選択等を行うカラム
（列）系回路を活性化させる時の動作マージンを向上さ
せるのに適したカラムアドレス遷移検出回路（以下、Ａ
ＴＤ回路という）に関するものである。
アクセスメモリ（以下、ＤＲＡＭという）等の半導体記
憶装置に設けられ、ビット線の選択等を行うカラム
（列）系回路を活性化させる時の動作マージンを向上さ
せるのに適したカラムアドレス遷移検出回路（以下、Ａ
ＴＤ回路という）に関するものである。
【０００２】
【従来の技術】従来のＡＴＤ回路は、ロウ（行）系回路
の動作が終了したことを伝える信号ＧＴによって活性化
され、メモリセルアレイのカラム方向を選択するための
カラムアドレスが遷移する毎にワンショットパルスを発
生させる回路である。図２は、従来のＡＴＤ回路の一構
成例を示す回路図である。このＡＴＤ回路は、ロウ系回
路の動作が終了したことを伝える信号ＧＴの波形整形を
行う２段のインバータ１，２と、該インバータ２の出力
側に接続されたパルス発生ノードＮ１上の信号の波形整
形を行ってワンショットパルスＰ１の検出信号ＡＴＤを
出力する２段のインバータ３，４とを、備えている。パ
ルス発生ノードＮ１と接地電位ＶＳＳとの間には、（ｎ
＋１）個のＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳという）５0 〜５n が接続されている。各ＮＭＯＳ
５0〜５n は、カラムアドレスＡ0 ，…の遷移によって
発生する複数のワンショットパルスＡＴ0 〜ＡＴn でオ
ン，オフ動作するトランジスタである。
の動作が終了したことを伝える信号ＧＴによって活性化
され、メモリセルアレイのカラム方向を選択するための
カラムアドレスが遷移する毎にワンショットパルスを発
生させる回路である。図２は、従来のＡＴＤ回路の一構
成例を示す回路図である。このＡＴＤ回路は、ロウ系回
路の動作が終了したことを伝える信号ＧＴの波形整形を
行う２段のインバータ１，２と、該インバータ２の出力
側に接続されたパルス発生ノードＮ１上の信号の波形整
形を行ってワンショットパルスＰ１の検出信号ＡＴＤを
出力する２段のインバータ３，４とを、備えている。パ
ルス発生ノードＮ１と接地電位ＶＳＳとの間には、（ｎ
＋１）個のＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳという）５0 〜５n が接続されている。各ＮＭＯＳ
５0〜５n は、カラムアドレスＡ0 ，…の遷移によって
発生する複数のワンショットパルスＡＴ0 〜ＡＴn でオ
ン，オフ動作するトランジスタである。
【０００３】図３は図２に示すＡＴＤ回路の動作波形図
であり、この図を参照しつつ図２の動作を説明する。信
号ＧＴが低レベル（以下、“Ｌ”という）の時は、それ
がインバータ１，２で波形整形されるので、パルス発生
ノードＮ１が“Ｌ”となる。パルス発生ノードＮ１が
“Ｌ”の時は、それがインバータ３，４で波形整形され
て検出信号ＡＴＤも“Ｌ”となっている。そのため、カ
ラムアドレスＡ0 ，…が遷移し、ワンショットパルスＡ
Ｔi （但し、ｉ；０〜ｎの任意の値）が発生してＮＭＯ
Ｓ５i （但し、ｉ；０〜ｎの任意の値）がオン状態とな
っても、検出信号ＡＴＤが変化しない。信号ＧＴが高レ
ベル（以下、“Ｈ”という）の時は、それがインバータ
１，２で波形整形されてパルス発生ノードＮ１が“Ｈ”
であるため、それがさらにインバータ３，４で波形整形
されて検出信号ＡＴＤも“Ｈ”となる。ここで、カラム
アドレスＡ0 ，…が遷移し、ワンショットパルスＡＴi
が発生すると、ＮＭＯＳ５i がオン状態となる。ＮＭＯ
Ｓ５i がオン状態となると、パルス発生ノードＮ１が
“Ｌ”になり、それがインバータ３，４で波形整形され
るので、検出信号ＡＴＤに“Ｌ”のワンショットパルス
Ｐ１が発生する。ワンショットパルスＡＴiが終了し、
ＮＭＯＳ５i がオフ状態になると、パルス発生ノードＮ
１が再び“Ｈ”になり、検出信号ＡＴＤも“Ｈ”にな
る。
であり、この図を参照しつつ図２の動作を説明する。信
号ＧＴが低レベル（以下、“Ｌ”という）の時は、それ
がインバータ１，２で波形整形されるので、パルス発生
ノードＮ１が“Ｌ”となる。パルス発生ノードＮ１が
“Ｌ”の時は、それがインバータ３，４で波形整形され
て検出信号ＡＴＤも“Ｌ”となっている。そのため、カ
ラムアドレスＡ0 ，…が遷移し、ワンショットパルスＡ
Ｔi （但し、ｉ；０〜ｎの任意の値）が発生してＮＭＯ
Ｓ５i （但し、ｉ；０〜ｎの任意の値）がオン状態とな
っても、検出信号ＡＴＤが変化しない。信号ＧＴが高レ
ベル（以下、“Ｈ”という）の時は、それがインバータ
１，２で波形整形されてパルス発生ノードＮ１が“Ｈ”
であるため、それがさらにインバータ３，４で波形整形
されて検出信号ＡＴＤも“Ｈ”となる。ここで、カラム
アドレスＡ0 ，…が遷移し、ワンショットパルスＡＴi
が発生すると、ＮＭＯＳ５i がオン状態となる。ＮＭＯ
Ｓ５i がオン状態となると、パルス発生ノードＮ１が
“Ｌ”になり、それがインバータ３，４で波形整形され
るので、検出信号ＡＴＤに“Ｌ”のワンショットパルス
Ｐ１が発生する。ワンショットパルスＡＴiが終了し、
ＮＭＯＳ５i がオフ状態になると、パルス発生ノードＮ
１が再び“Ｈ”になり、検出信号ＡＴＤも“Ｈ”にな
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＡＴＤ回路では、次のような問題があり、それを解決す
ることが困難であった。図４は、図２のＡＴＤ回路にお
ける他の動作波形図である。この動作波形図では、信号
ＧＴの“Ｌ”から“Ｈ”への遷移タイミングと、カラム
アドレスＡ0 ，…の遷移タイミングが一致した場合の動
作波形が示されている。図４に示すように、信号ＧＴが
“Ｌ”から“Ｈ”へ遷移するタイミングと、カラムアド
レスＡ0 ，…の遷移タイミングが一致した場合、信号Ｇ
Ｔの“Ｌ”から“Ｈ”への遷移によって検出信号ＡＴＤ
も“Ｌ”から“Ｈ”へ遷移する。この時、カラムアドレ
スＡ0 ，…が遷移するので、ワンショットパルスＡＴi
が発生し、ＮＭＯＳ５i がオン状態となってノードＮ１
が“Ｌ”になり、検出信号ＡＴＤも“Ｌ”になってハザ
ード（hazard；ロジック変数の変化の時間的な遅速によ
って不測の過渡出力を生じ、そのためにシーケンスの異
常進行等が生じること）が発生し、動作マージンがなく
なるという問題があった。本発明は、前記従来技術が持
っていた課題として、信号ＧＴの“Ｌ”から“Ｈ”への
遷移タイミングと、カラムアドレスＡ0 ，…の遷移タイ
ミングによって検出信号ＡＴＤにハザードが発生し、動
作マージンがなくなるという点について解決するため
に、ＡＴＤ回路の構成を変更し、検出信号ＡＴＤにハザ
ードが発生せず、動作マージンの優れたＡＴＤ回路を提
供することを目的とする。
ＡＴＤ回路では、次のような問題があり、それを解決す
ることが困難であった。図４は、図２のＡＴＤ回路にお
ける他の動作波形図である。この動作波形図では、信号
ＧＴの“Ｌ”から“Ｈ”への遷移タイミングと、カラム
アドレスＡ0 ，…の遷移タイミングが一致した場合の動
作波形が示されている。図４に示すように、信号ＧＴが
“Ｌ”から“Ｈ”へ遷移するタイミングと、カラムアド
レスＡ0 ，…の遷移タイミングが一致した場合、信号Ｇ
Ｔの“Ｌ”から“Ｈ”への遷移によって検出信号ＡＴＤ
も“Ｌ”から“Ｈ”へ遷移する。この時、カラムアドレ
スＡ0 ，…が遷移するので、ワンショットパルスＡＴi
が発生し、ＮＭＯＳ５i がオン状態となってノードＮ１
が“Ｌ”になり、検出信号ＡＴＤも“Ｌ”になってハザ
ード（hazard；ロジック変数の変化の時間的な遅速によ
って不測の過渡出力を生じ、そのためにシーケンスの異
常進行等が生じること）が発生し、動作マージンがなく
なるという問題があった。本発明は、前記従来技術が持
っていた課題として、信号ＧＴの“Ｌ”から“Ｈ”への
遷移タイミングと、カラムアドレスＡ0 ，…の遷移タイ
ミングによって検出信号ＡＴＤにハザードが発生し、動
作マージンがなくなるという点について解決するため
に、ＡＴＤ回路の構成を変更し、検出信号ＡＴＤにハザ
ードが発生せず、動作マージンの優れたＡＴＤ回路を提
供することを目的とする。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ロウ系回路の動作が終了したことを
伝える信号ＧＴによって活性化され、カラムアドレスが
遷移する毎にワンショットパルスＰ１を発生するＡＴＤ
回路において、次のような手段を講じている。即ち、前
記信号ＧＴの遷移タイミングでワンショットパルスＰ２
を発生させ、このワンショットパルスＰ２によって前記
カラムアドレスの遷移時と同様に前記ワンショットパル
スＰ１を発生させる回路構成にしている。第２の発明で
は、ロウ系回路の動作が終了したことを伝える信号ＧＴ
によって活性化され、カラムアドレスが遷移する毎にパ
ルス発生用トランジスタでパルス発生ノードを所定電位
に遷移させて該パルス発生ノードからワンショットパル
スＰ１を発生させるＡＴＤ回路において、次のような手
段を設けている。即ち、前記信号ＧＴの遷移タイミング
でワンショットパルスＰ２を発生するパルス発生手段
と、前記パルス発生用トランジスタに対して並列接続さ
れ、前記ワンショットパルスＰ２によって制御される第
１のトランジスタと、前記パルス発生用トランジスタ及
び前記第１のトランジスタに共通接続され、前記信号Ｇ
Ｔで制御される回路活性化用の第２のトランジスタと、
前記パルス発生ノードを一定電位にプルアップ又はプル
ダウンする負荷回路とを、設けている。
を解決するために、ロウ系回路の動作が終了したことを
伝える信号ＧＴによって活性化され、カラムアドレスが
遷移する毎にワンショットパルスＰ１を発生するＡＴＤ
回路において、次のような手段を講じている。即ち、前
記信号ＧＴの遷移タイミングでワンショットパルスＰ２
を発生させ、このワンショットパルスＰ２によって前記
カラムアドレスの遷移時と同様に前記ワンショットパル
スＰ１を発生させる回路構成にしている。第２の発明で
は、ロウ系回路の動作が終了したことを伝える信号ＧＴ
によって活性化され、カラムアドレスが遷移する毎にパ
ルス発生用トランジスタでパルス発生ノードを所定電位
に遷移させて該パルス発生ノードからワンショットパル
スＰ１を発生させるＡＴＤ回路において、次のような手
段を設けている。即ち、前記信号ＧＴの遷移タイミング
でワンショットパルスＰ２を発生するパルス発生手段
と、前記パルス発生用トランジスタに対して並列接続さ
れ、前記ワンショットパルスＰ２によって制御される第
１のトランジスタと、前記パルス発生用トランジスタ及
び前記第１のトランジスタに共通接続され、前記信号Ｇ
Ｔで制御される回路活性化用の第２のトランジスタと、
前記パルス発生ノードを一定電位にプルアップ又はプル
ダウンする負荷回路とを、設けている。
【０００６】
【作用】第１の発明によれば、以上のようにＡＴＤ回路
を構成したので、信号ＧＴによってＡＴＤ回路が活性化
され、カラムアドレスが遷移する毎にワンショットパル
スＰ１が発生する。ここで、信号ＧＴが遷移すると、ワ
ンショットパルスＰ２が発生する。このワンショットパ
ルスＰ２は、カラムアドレスの遷移によって発生するワ
ンショットパルスＰ１と等価な信号として用いられ、該
ワンショットパルスＰ２の発生によって該カラムアドレ
スの遷移時と同様にワンショットパルスＰ１が発生され
る。これにより、信号ＧＴの遷移タイミング（即ち、Ａ
ＴＤ回路の活性化タイミング）においての検出信号のハ
ザードが無くなる。第２の発明によれば、信号ＧＴが遷
移すると、第２のトランジスタが動作してＡＴＤ回路が
活性化すると共に、パルス発生手段によってワンショッ
トパルスＰ２が発生し、第１のトランジスタが動作す
る。第１のトランジスタが動作すると、カラムアドレス
の遷移によって発生するワンショットパルスで動作する
パルス発生用トランジスタと同様に、パルス発生ノード
からワンショットパルスＰ１が発生する。これにより、
信号ＧＴの遷移タイミング（即ち、ＡＴＤ回路の活性化
タイミング）においての検出信号のハザードが無くな
る。従って、前記課題を解決できるのである。
を構成したので、信号ＧＴによってＡＴＤ回路が活性化
され、カラムアドレスが遷移する毎にワンショットパル
スＰ１が発生する。ここで、信号ＧＴが遷移すると、ワ
ンショットパルスＰ２が発生する。このワンショットパ
ルスＰ２は、カラムアドレスの遷移によって発生するワ
ンショットパルスＰ１と等価な信号として用いられ、該
ワンショットパルスＰ２の発生によって該カラムアドレ
スの遷移時と同様にワンショットパルスＰ１が発生され
る。これにより、信号ＧＴの遷移タイミング（即ち、Ａ
ＴＤ回路の活性化タイミング）においての検出信号のハ
ザードが無くなる。第２の発明によれば、信号ＧＴが遷
移すると、第２のトランジスタが動作してＡＴＤ回路が
活性化すると共に、パルス発生手段によってワンショッ
トパルスＰ２が発生し、第１のトランジスタが動作す
る。第１のトランジスタが動作すると、カラムアドレス
の遷移によって発生するワンショットパルスで動作する
パルス発生用トランジスタと同様に、パルス発生ノード
からワンショットパルスＰ１が発生する。これにより、
信号ＧＴの遷移タイミング（即ち、ＡＴＤ回路の活性化
タイミング）においての検出信号のハザードが無くな
る。従って、前記課題を解決できるのである。
【０００７】
【実施例】図１は、本発明の実施例を示すＡＴＤ回路の
回路図である。このＡＴＤ回路は、ロウ系回路の動作終
了を伝える信号ＧＴを入力してワンショットパルスを発
生するワンショットパルス発生回路１０を有し、該ワン
ショットパルス発生回路１０の出力側に、その出力を反
転してワンショットパルスＰ２を出力するインバータ１
３が接続されている。このワンショットパルス発生回路
１０及びインバータ１３により、パルス発生手段が構成
されている。又、本実施例のＡＴＤ回路では、検出信号
ＡＴＤを初期状態“Ｈ”にするための電流制御の負荷回
路２０が設けられている。この負荷回路２０の入力側は
電源電位ＶＣＣに接続され、その出力側がパルス発生ノ
ードＮ１０に接続されている。パルス発生ノードＮ１０
には、その信号の波形整形を行って検出信号ＡＴＤを出
力する２段のインバータ３１，３２が直列接続されてい
る。インバータ１３の出力側には、該インバータ１３か
ら出力されるワンショットパルスＰ２によってゲート制
御されるＮＭＯＳ（第１のトランジスタ）４０が接続さ
れ、そのドレインがノードＮ１０に、ソースがノードＮ
１１にそれぞれ接続されている。さらに、ノードＮ１０
には、（ｎ＋１）個のＮＭＯＳ（パルス発生用トランジ
スタ）４１0 〜４１n の各ドレインが接続され、それら
の各ソースがノードＮ１１に共通接続されている。各Ｎ
ＭＯＳ４１0 〜４１n は、カラムアドレスＡ0 ，…の遷
移によって発生するワンショットパルスＡＴ0 〜ＡＴn
でゲート制御されるトランジスタである。ノードＮ１１
には、ＡＴＤ回路を活性化するために信号ＧＴでゲート
制御されるＮＭＯＳ（第２のトランジスタ）４２のドレ
インが接続され、そのソースが接地電位ＶＳＳに接続さ
れている。
回路図である。このＡＴＤ回路は、ロウ系回路の動作終
了を伝える信号ＧＴを入力してワンショットパルスを発
生するワンショットパルス発生回路１０を有し、該ワン
ショットパルス発生回路１０の出力側に、その出力を反
転してワンショットパルスＰ２を出力するインバータ１
３が接続されている。このワンショットパルス発生回路
１０及びインバータ１３により、パルス発生手段が構成
されている。又、本実施例のＡＴＤ回路では、検出信号
ＡＴＤを初期状態“Ｈ”にするための電流制御の負荷回
路２０が設けられている。この負荷回路２０の入力側は
電源電位ＶＣＣに接続され、その出力側がパルス発生ノ
ードＮ１０に接続されている。パルス発生ノードＮ１０
には、その信号の波形整形を行って検出信号ＡＴＤを出
力する２段のインバータ３１，３２が直列接続されてい
る。インバータ１３の出力側には、該インバータ１３か
ら出力されるワンショットパルスＰ２によってゲート制
御されるＮＭＯＳ（第１のトランジスタ）４０が接続さ
れ、そのドレインがノードＮ１０に、ソースがノードＮ
１１にそれぞれ接続されている。さらに、ノードＮ１０
には、（ｎ＋１）個のＮＭＯＳ（パルス発生用トランジ
スタ）４１0 〜４１n の各ドレインが接続され、それら
の各ソースがノードＮ１１に共通接続されている。各Ｎ
ＭＯＳ４１0 〜４１n は、カラムアドレスＡ0 ，…の遷
移によって発生するワンショットパルスＡＴ0 〜ＡＴn
でゲート制御されるトランジスタである。ノードＮ１１
には、ＡＴＤ回路を活性化するために信号ＧＴでゲート
制御されるＮＭＯＳ（第２のトランジスタ）４２のドレ
インが接続され、そのソースが接地電位ＶＳＳに接続さ
れている。
【０００８】図５は、図１中のワンショットパルス発生
回路１０の一構成例を示す回路図である。このワンショ
ットパルス発生回路１０は、奇数段のインバータ１１1
〜１１m列と、１つの２入力ＮＡＮＤゲート１２とで構
成されている。インバータ１１1〜１１m 列の入力側に
は信号ＧＴが入力され、該インバータ１１1 〜１１m 列
の出力側と信号ＧＴとがＮＡＮＤゲート１２の入力側に
接続され、該ＮＡＮＤゲート１２の出力側からワンショ
ットパルスが発生するようになっている。図６は、図５
に示すワンショットパルス発生回路１０の動作波形図で
ある。このワンショットパルス発生回路１０では、入力
される信号ＧＴが“Ｌ”から“Ｈ”へ遷移する時のみ、
ワンショットパルスが発生する。図７は、図１中の負荷
回路２０の一構成例を示す回路図である。この負荷回路
２０は、入力側と出力側が電流が小さくなるように大き
な抵抗値の抵抗２１で接続されている。
回路１０の一構成例を示す回路図である。このワンショ
ットパルス発生回路１０は、奇数段のインバータ１１1
〜１１m列と、１つの２入力ＮＡＮＤゲート１２とで構
成されている。インバータ１１1〜１１m 列の入力側に
は信号ＧＴが入力され、該インバータ１１1 〜１１m 列
の出力側と信号ＧＴとがＮＡＮＤゲート１２の入力側に
接続され、該ＮＡＮＤゲート１２の出力側からワンショ
ットパルスが発生するようになっている。図６は、図５
に示すワンショットパルス発生回路１０の動作波形図で
ある。このワンショットパルス発生回路１０では、入力
される信号ＧＴが“Ｌ”から“Ｈ”へ遷移する時のみ、
ワンショットパルスが発生する。図７は、図１中の負荷
回路２０の一構成例を示す回路図である。この負荷回路
２０は、入力側と出力側が電流が小さくなるように大き
な抵抗値の抵抗２１で接続されている。
【０００９】図８は、図１、図５及び図７に示すＡＴＤ
回路の動作波形図であり、この図を参照しつつ本実施例
のＡＴＤ回路の動作を説明する。ロウ系回路の動作が終
了したことを伝える信号ＧＴが“Ｌ”の時には、ＮＭＯ
Ｓ４２がオフしている。そのため、カラムアドレスＡ
0 ，…が遷移してワンショットパルスＡＴi （但し、
ｉ；０〜ｎの任意の値）が発生し、ＮＭＯＳ４１i （但
し、ｉ；０〜ｎの任意の値）がオン状態となっても、ノ
ードＮ１０が負荷回路２０によって“Ｈ”を維持するの
で、検出信号ＡＴＤが変化しない。信号ＧＴが“Ｈ”の
時には、ＮＭＯＳ４２がオン状態となってＡＴＤ回路が
活性化される。この状態で、カラムアドレスＡ0 ，…が
遷移すると、ワンショットパルスＡＴi が発生し、ＮＭ
ＯＳ４１i がオン状態となってノードＮ１０が“Ｌ”と
なり、検出信号ＡＴＤにワンショットパルスＰ１が発生
する。信号ＧＴの“Ｌ”から“Ｈ”への遷移タイミング
では、ワンショットパルス発生回路１０からワンショッ
トパルスが発生し、それがインバータ１３によってワン
ショットパルスＡＴi と同じワンショットパルスＰ２が
出力され、ＮＭＯＳ４０がオン状態となる。この時、Ｎ
ＭＯＳ４２がオン状態となっているので、ＮＭＯＳ４０
のオン状態によってノードＮ１０上に“Ｌ”のワンショ
ットパルスが発生し、それがインバータ３１，３２で波
形整形されてワンショットパルスＰ１が発生する。その
ため、カラムアドレスＡ0 ，…が遷移した時と同等の検
出信号ＡＴＤを得ることができる。これに対し、信号Ｇ
Ｔの“Ｌ”から“Ｈ”への遷移タイミングと同時にカラ
ムアドレスＡ0 ，…が遷移しても、ＮＭＯＳ４０及びＮ
ＭＯＳ４１0 〜４１n のオンするトランジスタの数が変
化するだけで、検出信号ＡＴＤにハザードが発生しな
い。
回路の動作波形図であり、この図を参照しつつ本実施例
のＡＴＤ回路の動作を説明する。ロウ系回路の動作が終
了したことを伝える信号ＧＴが“Ｌ”の時には、ＮＭＯ
Ｓ４２がオフしている。そのため、カラムアドレスＡ
0 ，…が遷移してワンショットパルスＡＴi （但し、
ｉ；０〜ｎの任意の値）が発生し、ＮＭＯＳ４１i （但
し、ｉ；０〜ｎの任意の値）がオン状態となっても、ノ
ードＮ１０が負荷回路２０によって“Ｈ”を維持するの
で、検出信号ＡＴＤが変化しない。信号ＧＴが“Ｈ”の
時には、ＮＭＯＳ４２がオン状態となってＡＴＤ回路が
活性化される。この状態で、カラムアドレスＡ0 ，…が
遷移すると、ワンショットパルスＡＴi が発生し、ＮＭ
ＯＳ４１i がオン状態となってノードＮ１０が“Ｌ”と
なり、検出信号ＡＴＤにワンショットパルスＰ１が発生
する。信号ＧＴの“Ｌ”から“Ｈ”への遷移タイミング
では、ワンショットパルス発生回路１０からワンショッ
トパルスが発生し、それがインバータ１３によってワン
ショットパルスＡＴi と同じワンショットパルスＰ２が
出力され、ＮＭＯＳ４０がオン状態となる。この時、Ｎ
ＭＯＳ４２がオン状態となっているので、ＮＭＯＳ４０
のオン状態によってノードＮ１０上に“Ｌ”のワンショ
ットパルスが発生し、それがインバータ３１，３２で波
形整形されてワンショットパルスＰ１が発生する。その
ため、カラムアドレスＡ0 ，…が遷移した時と同等の検
出信号ＡＴＤを得ることができる。これに対し、信号Ｇ
Ｔの“Ｌ”から“Ｈ”への遷移タイミングと同時にカラ
ムアドレスＡ0 ，…が遷移しても、ＮＭＯＳ４０及びＮ
ＭＯＳ４１0 〜４１n のオンするトランジスタの数が変
化するだけで、検出信号ＡＴＤにハザードが発生しな
い。
【００１０】以上のように、本実施例では、信号ＧＴか
らワンショットパルス発生回路１０でワンショットパル
スを発生し、そのワンショットパルスを用いてＮＭＯＳ
４０をオン状態とし、カラムアドレスＡ0 ，…の遷移に
よって発生するワンショットパルスＡＴi と等価な信号
として用いるようにしているので、信号ＧＴの“Ｌ”か
ら“Ｈ”への遷移タイミング（即ち、ＡＴＤ回路の活性
化のタイミング）においての検出信号ＡＴＤのハザード
が無くなり、動作マージンを向上できる。なお、本発明
は上記実施例に限定されず、種々の変形が可能である。
その変形例としては、例えば次のようなものがある。 （ａ） ワンショットパルス発生回路１０は図５以外の
回路で構成してもよい。又、負荷回路２０は、図７以外
の負荷ＭＯＳ等で構成してもよい。 （ｂ） ＮＭＯＳ４０，４１0 〜４１n ，４２は、電源
の極性を変えること等によってＰチャネルＭＯＳトラン
ジスタ等の他のトランジスタで構成してもよい。又、こ
れらのトランジスタ構成を図１以外の回路構成に変更し
てもよい。
らワンショットパルス発生回路１０でワンショットパル
スを発生し、そのワンショットパルスを用いてＮＭＯＳ
４０をオン状態とし、カラムアドレスＡ0 ，…の遷移に
よって発生するワンショットパルスＡＴi と等価な信号
として用いるようにしているので、信号ＧＴの“Ｌ”か
ら“Ｈ”への遷移タイミング（即ち、ＡＴＤ回路の活性
化のタイミング）においての検出信号ＡＴＤのハザード
が無くなり、動作マージンを向上できる。なお、本発明
は上記実施例に限定されず、種々の変形が可能である。
その変形例としては、例えば次のようなものがある。 （ａ） ワンショットパルス発生回路１０は図５以外の
回路で構成してもよい。又、負荷回路２０は、図７以外
の負荷ＭＯＳ等で構成してもよい。 （ｂ） ＮＭＯＳ４０，４１0 〜４１n ，４２は、電源
の極性を変えること等によってＰチャネルＭＯＳトラン
ジスタ等の他のトランジスタで構成してもよい。又、こ
れらのトランジスタ構成を図１以外の回路構成に変更し
てもよい。
【００１１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、ロウ系回路の動作終了を伝える信号ＧＴをワ
ンショットパルスＰ２に変換し、そのワンショットパル
スＰ２を、カラムアドレスの遷移によって発生するワン
ショットパルスと等価な信号として用いる回路構成にし
たので、例えば、信号ＧＴの“Ｌ”から“Ｈ”への遷移
タイミング（即ち、ＡＴＤ回路の活性化のタイミング）
においての検出信号のハザードが無くなり、動作マージ
ンを向上できる。第２の発明によれば、信号ＧＴが遷移
すると、パルス発生手段からワンショットパルスＰ２が
発生され、そのワンショットパルスＰ２によって第１の
トランジスタが動作し、検出信号にワンショットパルス
Ｐ１が発生するようにしたので、例えば、信号ＧＴの
“Ｌ”から“Ｈ”への遷移タイミングにおいての検出信
号のハザードを、比較的簡単な回路で的確に除去でき
る。
によれば、ロウ系回路の動作終了を伝える信号ＧＴをワ
ンショットパルスＰ２に変換し、そのワンショットパル
スＰ２を、カラムアドレスの遷移によって発生するワン
ショットパルスと等価な信号として用いる回路構成にし
たので、例えば、信号ＧＴの“Ｌ”から“Ｈ”への遷移
タイミング（即ち、ＡＴＤ回路の活性化のタイミング）
においての検出信号のハザードが無くなり、動作マージ
ンを向上できる。第２の発明によれば、信号ＧＴが遷移
すると、パルス発生手段からワンショットパルスＰ２が
発生され、そのワンショットパルスＰ２によって第１の
トランジスタが動作し、検出信号にワンショットパルス
Ｐ１が発生するようにしたので、例えば、信号ＧＴの
“Ｌ”から“Ｈ”への遷移タイミングにおいての検出信
号のハザードを、比較的簡単な回路で的確に除去でき
る。
【図１】本発明の実施例を示すカラムアドレス遷移検出
回路（ＡＴＤ回路）の回路図である。
回路（ＡＴＤ回路）の回路図である。
【図２】従来のＡＴＤ回路の回路図である。
【図３】図２の動作波形図である。
【図４】図２の他の動作波形図である。
【図５】図１中のワンショットパルス発生回路の回路図
である。
である。
【図６】図５の動作波形図である。
【図７】図１中の負荷回路の回路図である。
【図８】図１の動作波形図である。
１０ ワンショットパルス発
生回路 １３ インバータ ２０ 負荷回路 ３１，３２ インバータ ４０ ＮＭＯＳ（第１のトラ
ンジスタ） ４１0 〜４１n ＮＭＯＳ（パルス発生
用トランジスタ） ４２ ＮＭＯＳ（第２のトラ
ンジスタ） ＡＴＤ 検出信号 ＧＴ 信号 Ｎ１０ パルス発生ノード ＡＴ0 〜ＡＴn ，Ｐ１，Ｐ２ ワンショットパルス
生回路 １３ インバータ ２０ 負荷回路 ３１，３２ インバータ ４０ ＮＭＯＳ（第１のトラ
ンジスタ） ４１0 〜４１n ＮＭＯＳ（パルス発生
用トランジスタ） ４２ ＮＭＯＳ（第２のトラ
ンジスタ） ＡＴＤ 検出信号 ＧＴ 信号 Ｎ１０ パルス発生ノード ＡＴ0 〜ＡＴn ，Ｐ１，Ｐ２ ワンショットパルス
Claims (2)
- 【請求項１】 ロウ系回路の動作が終了したことを伝え
る信号ＧＴによって活性化され、カラムアドレスが遷移
する毎にワンショットパルスＰ１を発生するカラムアド
レス遷移検出回路において、 前記信号ＧＴの遷移タイミングでワンショットパルスＰ
２を発生させ、このワンショットパルスＰ２によって前
記カラムアドレスの遷移時と同様に前記ワンショットパ
ルスＰ１を発生させる回路構成にしたことを特徴とする
カラムアドレス遷移検出回路。 - 【請求項２】 ロウ系回路の動作が終了したことを伝え
る信号ＧＴによって活性化され、カラムアドレスが遷移
する毎にパルス発生用トランジスタでパルス発生ノード
を所定電位に遷移させて該パルス発生ノードからワンシ
ョットパルスＰ１を発生させるカラムアドレス遷移検出
回路において、 前記信号ＧＴの遷移タイミングでワンショットパルスＰ
２を発生するパルス発生手段と、 前記パルス発生用トランジスタに対して並列接続され、
前記ワンショットパルスＰ２によって制御される第１の
トランジスタと、 前記パルス発生用トランジスタ及び前記第１のトランジ
スタに共通接続され、前記信号ＧＴで制御される回路活
性化用の第２のトランジスタと、 前記パルス発生ノードを一定電位にプルアップ又はプル
ダウンする負荷回路とを、 設けたことを特徴とするカラムアドレス遷移検出回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127197A JP3048785B2 (ja) | 1993-05-28 | 1993-05-28 | カラムアドレス遷移検出回路 |
| KR1019940009736A KR100248882B1 (ko) | 1993-05-28 | 1994-05-03 | 어드레스 천이 검출 회로 및 그 구동 방법 |
| US08/246,283 US5461334A (en) | 1993-05-28 | 1994-05-19 | Address transition detector circuit and method of driving same |
| DE69417949T DE69417949T2 (de) | 1993-05-28 | 1994-05-20 | Adressenübergangsabfühlschaltung und Steuerungsverfahren |
| EP94107858A EP0626694B1 (en) | 1993-05-28 | 1994-05-20 | Address transition detector circuit and method of driving same |
| US08/508,175 US5557226A (en) | 1993-05-28 | 1995-07-27 | Address transition detector circuit and method of driving same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127197A JP3048785B2 (ja) | 1993-05-28 | 1993-05-28 | カラムアドレス遷移検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338189A true JPH06338189A (ja) | 1994-12-06 |
| JP3048785B2 JP3048785B2 (ja) | 2000-06-05 |
Family
ID=14954108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5127197A Expired - Fee Related JP3048785B2 (ja) | 1993-05-28 | 1993-05-28 | カラムアドレス遷移検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5461334A (ja) |
| EP (1) | EP0626694B1 (ja) |
| JP (1) | JP3048785B2 (ja) |
| KR (1) | KR100248882B1 (ja) |
| DE (1) | DE69417949T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007026595A (ja) * | 2005-07-20 | 2007-02-01 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3048785B2 (ja) * | 1993-05-28 | 2000-06-05 | 沖電気工業株式会社 | カラムアドレス遷移検出回路 |
| US5831464A (en) * | 1996-04-29 | 1998-11-03 | International Business Machines Corporation | Simplified differential single-shot |
| JPH1116357A (ja) * | 1997-06-23 | 1999-01-22 | Toshiba Microelectron Corp | 半導体装置 |
| IT1308062B1 (it) * | 1999-05-28 | 2001-11-29 | St Microelectronics Srl | Circuito di protezione per ridurre il rumore sui riferimenti ditensione, in particolare in convertitori dc-dc |
| TW472448B (en) * | 2000-09-06 | 2002-01-11 | Via Tech Inc | Output circuit for preventing first data error in high frequency transmission signal |
| US7268589B2 (en) * | 2005-12-16 | 2007-09-11 | Actel Corporation | Address transition detector for fast flash memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963094A (ja) * | 1982-10-04 | 1984-04-10 | Fujitsu Ltd | メモリ装置 |
| US4710648A (en) * | 1984-05-09 | 1987-12-01 | Hitachi, Ltd. | Semiconductor including signal processor and transient detector for low temperature operation |
| JP3308572B2 (ja) * | 1991-11-12 | 2002-07-29 | 富士通株式会社 | 半導体装置 |
| JP3048785B2 (ja) * | 1993-05-28 | 2000-06-05 | 沖電気工業株式会社 | カラムアドレス遷移検出回路 |
-
1993
- 1993-05-28 JP JP5127197A patent/JP3048785B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-03 KR KR1019940009736A patent/KR100248882B1/ko not_active IP Right Cessation
- 1994-05-19 US US08/246,283 patent/US5461334A/en not_active Expired - Lifetime
- 1994-05-20 DE DE69417949T patent/DE69417949T2/de not_active Expired - Fee Related
- 1994-05-20 EP EP94107858A patent/EP0626694B1/en not_active Expired - Lifetime
-
1995
- 1995-07-27 US US08/508,175 patent/US5557226A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007026595A (ja) * | 2005-07-20 | 2007-02-01 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0626694B1 (en) | 1999-04-21 |
| US5557226A (en) | 1996-09-17 |
| DE69417949T2 (de) | 1999-08-26 |
| KR940026965A (ko) | 1994-12-10 |
| US5461334A (en) | 1995-10-24 |
| EP0626694A3 (en) | 1994-12-21 |
| EP0626694A2 (en) | 1994-11-30 |
| JP3048785B2 (ja) | 2000-06-05 |
| KR100248882B1 (ko) | 2000-03-15 |
| DE69417949D1 (de) | 1999-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100507379B1 (ko) | 워드라인 구동 회로 | |
| US4803665A (en) | Signal transition detection circuit | |
| US5719812A (en) | Semiconductor memory including bit line reset circuitry and a pulse generator having output delay time dependent on type of transition in an input signal | |
| JP3406698B2 (ja) | 半導体装置 | |
| JP3953691B2 (ja) | 集積回路及び同期型半導体メモリ装置 | |
| JPH0453035B2 (ja) | ||
| JP3048785B2 (ja) | カラムアドレス遷移検出回路 | |
| EP0845784B1 (en) | Method and corresponding circuit for generating a syncronization ATD signal | |
| JPH07169272A (ja) | エッジ遷移検知装置 | |
| EP0329182A2 (en) | Decoder buffer circuit incorporated in semiconductor memory device | |
| JPH06176568A (ja) | 半導体記憶装置 | |
| US6134174A (en) | Semiconductor memory for logic-hybrid memory | |
| KR20020005232A (ko) | 반도체 메모리 소자의 컬럼 디코딩 장치 | |
| US5901098A (en) | Ground noise isolation circuit for semiconductor memory device and method thereof | |
| US5796271A (en) | Memory array having redundant word line | |
| US4841279A (en) | CMOS RAM data compare circuit | |
| US5652535A (en) | Non-overlaping signal generation circuit | |
| JPH06132747A (ja) | 半導体装置 | |
| JPH02218092A (ja) | 半導体メモリ装置 | |
| KR100271625B1 (ko) | 어드레스 천이 합성회로 | |
| KR100207532B1 (ko) | 반도체 메모리장치의 로우 어드레스 체인회로 | |
| JPH09261021A (ja) | 信号遷移検出回路 | |
| JP3347374B2 (ja) | デコーダ回路及び半導体記憶装置 | |
| US5304857A (en) | Pulse generating circuit for semiconductor device | |
| JPH0417197A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080324 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |