以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
[実施の形態1]
図1は、実施の形態1の半導体記憶装置の一例を示す全体ブロック図である。図1を参照して、半導体記憶装置1は非同期式のSRAM(Static Random Access Memory)である。
半導体記憶装置1は、アドレス端子12と、制御信号端子16と、データ入出力端子18とを備える。また、半導体記憶装置1は、アドレスラッチ回路20と、ATD(Address Transition Detection)発生回路21と、アドレス比較回路22と、アドレス活性化回路23と、制御信号バッファ26と、データ入出力回路28とを備える。さらに、半導体記憶装置1は、行デコーダ30と、列デコーダ32と、センスアンプ/ライトドライバ(SA/WD)34と、メモリセルアレイ36と、ビット線イコライズ回路38と、制御回路40とを備える。
アドレス端子12は、外部アドレス信号A0〜An(nは自然数)を受ける。制御信号端子16は、書込制御信号/W、出力許可信号/OEおよびチップセレクト信号/CSを受ける。
アドレスラッチ回路20は、複数のアドレス信号からなる外部アドレス信号をラッチする。図1では、この複数のアドレス信号を外部アドレス信号A0〜Anとして示す。アドレスラッチ回路20は外部アドレス信号A0〜Anを信号RALに応じてラッチし、ラッチアドレス信号LA0〜LAnを発生させる。ATD発生回路21は、外部アドレス信号A0〜Anのいずれかが変化したことを検知して、変化した外部アドレスに応じ、信号ZRATOR0〜ZRATORnのいずれかを出力する。アドレス比較回路22は外部アドレス信号A0〜Anとラッチアドレス信号LA0〜LAnとをそれぞれ比較し、比較結果として信号DIFA0〜DIFAnを出力する。
アドレス活性化回路23は、ラッチアドレス信号LA0〜LAnを取込み、内部アドレス信号RA0,ZRA0〜RAn,ZRAnを発生させる。これらの内部アドレス信号は行デコーダ30および列デコーダ32に送られる。制御信号バッファ26は、書込制御信号/W、出力許可信号/OEおよびチップセレクト信号/CSを取込み、書込許可信号INTZWEおよび出力許可信号INTZOEをセンスアンプ/ライトドライバ34へ出力するとともにチップイネーブル信号INTZCEを制御回路40に送る。
データ入出力端子18は、半導体記憶装置1において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータDQ0〜DQi(iは自然数)を受け、データ読出時はデータDQ0〜DQiを外部へ出力する。
データ入出力回路28は、データ書込時には、データDQ0〜DQiを取込んでラッチし、内部データIDQ0〜IDQiをセンスアンプ/ライトドライバ34へ出力する。一方、データ入出力回路28は、データ読出時には、センスアンプ/ライトドライバ34から受ける内部データ(IDQ0〜IDQiと示す)をデータ入出力端子18へ出力する。
行デコーダ30は、内部アドレス信号RA0,ZRA0〜RAn,ZRAnをプリデコードし、プリデコード後の信号と信号RXTMとに応じ、メモリセルアレイ36に含まれる複数のワード線の中から対象のワード線を選択する。また、列デコーダ32は、内部アドレス信号RA0,ZRA0〜RAn,ZRAnをプリデコードし、メモリセルアレイ36に含まれる複数のビット線対から対応のビット線対を選択する。
センスアンプ/ライトドライバ34は、データ書込時には、制御信号バッファ26から書込許可信号INTZWEを受け、データ入出力回路28から受ける内部データIDQ0〜IDQiの論理レベルに応じて、各内部データに対応するI/O線対のいずれか一方のI/O線に電源電位Vccを印加し、他方のI/O線に接地電位GNDを印加する。また、センスアンプ/ライトドライバ34は、データ読出時には、制御信号バッファ26から出力許可信号INTZOEを受け、読出データに対応してI/O線対に発生する微小の電圧変化を検出/増幅し、読出データの論理レベルを判定して読出データをデータ入出力回路28へ出力する。「読出データ」とは上述の対象のワード線と対象のビット線対とに対応するメモリセルから読出されるデータである。
メモリセルアレイ36は、データを記憶するメモリセルMCが行列状に複数配置される。複数のメモリセルMCの各行に対応して複数のワード線WLが配置され、複数のメモリセルの各列に対応して複数のビット線対BLPが配置される。各ビット線対BLPはビット線BIT,/BITを含む。なお、図1では代表的に1つのメモリセルMCおよび、このメモリセルMCに対応するワード線WL,ビット線対BLPを示す。
制御回路40は半導体記憶装置1の全体動作を制御する。特に、制御回路40はアドレス比較回路22から出力される外部アドレス信号とラッチアドレス信号との比較結果(信号DIFA0〜DIFAn)を受け、外部アドレス信号とラッチアドレス信号とが異なることの検知を行なうと、外部アドレス信号を再度ラッチするようアドレスラッチ回路20に指示する。ノイズを含む外部アドレスをラッチし、そのラッチアドレスに基づいて読出し動作を開始しても、外部アドレスが正常に戻った際に再び読出動作をやり直すことが可能になるので、誤動作を防ぐことが可能になるとともに、アクセス遅延を防ぐことができる。
制御回路40は信号RAL,RADE,RXTMを出力する。信号RALはアドレスラッチ回路20に対して外部アドレス信号をラッチすることを指示する信号である。信号RADEはアドレス活性化回路23に対し、ラッチアドレス信号に基づいて内部アドレス信号を生成するよう指示する信号である。信号RXTMは行デコーダ30に送られる。
さらに、制御回路40はビット線イコライズ回路38に対し、ビット線対のイコライズの開始および終了をそれぞれ指示する信号ZEQSTART,ZEQENDを出力する。さらに、制御回路40は、データ書込み時にデータ入出力回路28に対して外部データの取込みを指示するとともにセンスアンプ/ライトドライバ34に対してデータ書込を指示する。さらに、制御回路40は、データ読出時にはセンスアンプ/ライトドライバ34に対してデータ読出を指示するとともに、データ入出力回路28に対して内部データの出力を指示する。
制御回路40は、上述の動作を行なうための各種ブロックを含む。制御回路40はワード線活性化制御回路41、SA/WD制御回路42、データ入出力制御回路43、期間設定回路44、アドレス変化検知回路45、ATD集合回路46を含む。
ワード線活性化制御回路41はATD集合回路46から送られる信号GATDに応じ、信号RAL,RADE,RXTM,ZEQSTART,ZEQENDを出力する。SA/WD制御回路42は信号RXTMに応じてセンスアンプ/ライトドライバ34を制御する。データ入出力制御回路43はデータ入出力回路28を制御する。
期間設定回路44は、信号DIFA0〜DIFAnの有効期間を、ワード線WLが活性されている期間内、すなわち信号RXTMが出力されている期間内に設定する。
アドレス変化検知回路45は上述の有効期間内に信号DIFA0〜DIFAnのいずれかが外部アドレス信号とラッチアドレス信号とが異なることを示す場合には、外部アドレスが変化したことを示す信号(第1のアドレス変化検知信号)を出力する。信号DIFA0〜DIFAnのそれぞれに対応して、アドレス変化検知回路45は信号ZRATORL0〜ZRATORLnを出力する。なお、ATD発生回路21から出力される信号ZRATOR0〜ZRATORnは本発明の「第1のアドレス変化検知信号」に相当する。
ATD集合回路46は信号ZRATORL0〜ZRATORLnまたはATD発生回路21からの信号ZRATOR0〜ZRATORnが入力されると、内部動作を行なうための信号GATDを出力する。この信号GATDに応じてワード線活性化制御回路41は外部アドレス信号を再度ラッチするようアドレスラッチ回路20に指示する。
半導体記憶装置1においては、データ読出時には、ビット線イコライズ回路38によって各ビット線対が電源電位Vccにプリチャージされた後、列デコーダ32によって選択されたビット線対がI/O線対と接続される。そして、行デコーダ30によってワード線が選択されて活性化されると、選択されたメモリセルからビット線対およびI/O線対にデータが読出される。
そして、センスアンプ/ライトドライバ34は、読出データに対応してI/O線対に発生した微小の電位変化を検出/増幅し、読出データをデータ入出力回路28へ出力する。これによって、選択されたメモリセルから内部データIDQ0〜IDQiが読出される。
なお、選択されたメモリセルには増幅されたビット線対BLP上の電位を利用してデータの再書込み(書戻し)が行なわれる。書戻し動作については後述する。
図2は、図1のメモリセルMCおよびその周辺回路を示す図である。図2を参照して、ビット線対BLP、ワード線WL、メモリセルMCが示される。ビット線対BLPにはビット線イコライズ回路38が接続される。
ビット線イコライズ回路38は、ワード線WLが不活性化されている期間またはワード線WLが活性化される直前に、信号ZEQSTARTに応じてビット線BIT,/BITを電源電位Vccにプリチャージし、信号ZEQENDに応じてプリチャージを終了する。これにより、ビット線BIT,/BITの電位が等しくなる。
メモリセルMCはスタティック型のメモリセルである。メモリセルMCは、NチャネルMOSトランジスタ102〜108と、Pチャネル薄膜トランジスタ(以下、薄膜トランジスタを「TFT(Thin Film Transistor)」とも称する。)110,112と、記憶ノード118,120と、キャパシタ114,116と、電源ノード122と、接地ノード124とを含む。
PチャネルTFT110,112は、ポリシリコンで形成された、スイッチング機能を備える抵抗素子であり、T(テラ、「T」は1012を表わす。)ΩオーダのOFF抵抗とG(ギガ、「G」は109を表わす。)ΩオーダのON抵抗とを有する高抵抗素子である。
PチャネルTFT110は、電源ノード122と記憶ノード118との間に接続され、ゲートが記憶ノード120に接続される。PチャネルTFT112は、電源ノード122と記憶ノード120との間に接続され、ゲートが記憶ノード118に接続される。NチャネルMOSトランジスタ102は、記憶ノード118と接地ノード124との間に接続され、ゲートが記憶ノード120に接続される。NチャネルMOSトランジスタ104は、記憶ノード120と接地ノード124との間に接続され、ゲートが記憶ノード118に接続される。
ポリシリコンからなるPチャネルTFT110,112は、基板中に形成されるバルクのNチャネルMOSトランジスタ102,104の上層に形成できるので、メモリセルのサイズ縮小に寄与している。
PチャネルTFT110およびNチャネルMOSトランジスタ102ならびにPチャネルTFT112およびNチャネルMOSトランジスタ104は、それぞれインバータを構成し、この2つのインバータが交差接続されることによってフリップフロップが構成されている。これによって、記憶ノード118,120において相補なデータが双安定状態でラッチされ、メモリセルMCにデータが記憶される。
NチャネルMOSトランジスタ106は、記憶ノード118とビット線BITとの間に接続され、ゲートがワード線WLに接続される。NチャネルMOSトランジスタ108は、ビット線BITに相補なビット線/BITと記憶ノード120との間に接続され、ゲートがワード線WLに接続される。
NチャネルMOSトランジスタ106,108は、ワード線WLが活性化されたときにメモリセルMCをビット線BIT,/BITと接続するゲート素子(以下、「アクセストランジスタ」とも称する。)を構成する。一方、NチャネルMOSトランジスタ102,104は、それぞれ記憶ノード118,120の電荷を引抜く駆動素子(以下、「ドライバトランジスタ」とも称する。)を構成する。
ドライバトランジスタであるNチャネルMOSトランジスタ102,104とアクセストランジスタであるNチャネルMOSトランジスタ106,108とは、セル比が1であり、かつ、各NチャネルMOSトランジスタは、製造上許容される最小寸法のゲート幅およびゲート長を有する。
キャパシタ114は、記憶ノード118と定電位のセルプレートCPとの間に接続される。キャパシタ116は、記憶ノード120とセルプレートCPとの間に接続される。キャパシタ114,116は、基板の上部に形成され、したがって、キャパシタ114,116が設けられることによるメモリセルMCの面積増加はない。
このようにメモリセルMCを構成することによって、半導体記憶装置1の面積が縮小されるとともに消費電力を下げることができる。
図3は、データ読出後に書戻しが行なわれない場合における記憶ノード118,120の電位変化を示す図である。図3を参照して、縦軸および横軸は、それぞれ電位および経過時間を表わす。曲線C1,C2は、それぞれ記憶ノード118,120の電位変化を示す。
読出動作が開始される前の時刻T0においては、記憶ノード118,120の電位は、それぞれ電源電位Vccおよび接地電位GNDであり、ビット線BIT,/BITは、ビット線イコライズ回路38によって電源電位Vccにプリチャージされている。
時刻T1において、ワード線WLが活性化され、時刻T2において、ワード線WLの電位がNチャネルMOSトランジスタ106,108のしきい値電圧Vthnを超えると、NチャネルMOSトランジスタ106,108がONする。そうすると、ビット線/BITからNチャネルMOSトランジスタ108を介して記憶ノード120およびそれに接続されるキャパシタ116に電荷が供給され、記憶ノード120の電位は上昇し始め、ビット線/BITの電位は下降し始める。
時刻T3において、ワード線WLの電位がたとえば電源電位Vccよりも高い電位Vppとなると、その直後の時刻T4において、記憶ノード120の電位は最も高くなる。ビット線/BITから記憶ノード120に供給される電荷は、NチャネルMOSトランジスタ104を介して放電されるので、時刻T4以降は、ビット線/BITの電位は低下し、応じて記憶ノード120の電位も低下する。
ここで、このメモリセルMCは、セル比が1であり、ドライバトランジスタであるNチャネルMOSトランジスタ104の電流駆動能力が十分でないところ、NチャネルMOSトランジスタ104によって放電されずに記憶ノード120の電位上昇を引き起こす電荷を記憶ノード120に接続されたキャパシタ116が吸収するため、記憶ノード120の電位の上昇をしきい値電圧Vthnよりも小さい範囲に抑えることができる。
しかし、もしかりに、高速でデータの読出しが行なわれ、かつ書戻しが行なわれないとすると、図3の曲線C1に示すように記憶ノード118の電位が徐々に低下する。また、曲線C2に示すように記憶ノード120の電位が徐々に上昇する。これによりNチャネルMOSトランジスタ104がOFFして記憶データが反転する。すなわち、記憶データが破壊される。
図4は、データ読出後に書戻しが行なわれる場合における記憶ノード118,120の電位変化を示す図である。なお図4は図3と対比される図である。
図4を参照して、時刻T0〜時刻T4までの時刻における記憶ノード118,120の電位変化は図3と同様である。時刻T4から時刻T5までの期間は書戻しが行なわれる期間に相当する。この期間もワード線が活性化された状態であるのでNチャネルMOSトランジスタ106,108が導通状態であり、ビット線BIT,/BITの電位がそれぞれ電源電位Vcc,接地電位GNDに保たれる。よって記憶ノード118,120の電位はそれぞれ電源電位Vcc,接地電位GNDに戻る。
続いて、図1の半導体記憶装置1について外部アドレス信号が変化した場合の動作を説明する。まず、「基本動作」について説明する。基本動作とは外部アドレス信号とラッチアドレス信号の比較を行なわず、外部アドレス信号の変化のみに応じて行なわれる動作である。言い換えると「基本動作」とは、図1の半導体記憶装置1からアドレス比較回路22、期間設定回路44、アドレス変化検知回路45を除いた構成を有する半導体記憶装置の動作である。
図5は、基本動作時における図1の各信号の変化を示す図である。図5を参照して、まず時刻T1において、外部アドレス信号An〜A0のうち、外部アドレス信号A0が変化する。なお、チップイネーブル信号INTZCEはチップが選択されていることを示すLレベルである。外部アドレス信号A0の変化に応じ、信号ZRATOR0が立ち下がる。信号ZRATOR0の立ち下がりに応じて信号GATDが立ち上がる。なお、以後の説明においても外部アドレス信号An〜A0のうち、外部アドレス信号A0が変化するものとする。
信号GATDが立ち上がると信号RXTMが立ち下がる。信号RXTMの立ち下がりに応じてワード線WLの電位VWLが接地電位GNDに変化するとともに、信号ZEQSTARTが立ち下がる。すなわち信号RXTMの立ち下がりに応じてワード線が非活性化されるとともビット線対のイコライズが開始される。
さらに、信号RXTMが立ち下がると、時刻T2において信号RALが立下がる。信号RALの立ち下がりに応じて外部アドレス信号の取り込みが開始される。
時刻T2では信号ZRATOR0の立ち上がりに応じて信号GATDが立ち下がる。信号GATDの立ち下がりに応じ、時刻T3では信号RALが立ち上がる。信号RALの立ち上がりに応じ、アドレスラッチ回路20は外部アドレス信号の取り込みを終了する。以後、取り込まれた外部アドレス信号がラッチされる。
信号GATDの立ち下がりに応じ、時刻T4では信号ZEQENDが立ち下がり、ビット線対BLPのイコライズが終了する。ビット線BITの電位VBITは時刻T1において接地電位GNDであるが、プリチャージにより上昇し、時刻T4において電源電位Vccに達する。なおビット線/BITの電位VZBITは時刻T1〜時刻T4の期間、電源電位Vccのまま変化しない。GATDの立ち下がりに応じて信号ZEQSTARTは時刻T5以後に立ち上がる。信号ZEQSTARTの立ち上がりに応じ,信号ZEQENDが立ち上がる。
時刻T5では信号GATDの立ち下がりに応じて信号RXTMが立ち上がることによって対象のワード線WLが活性化される。電位VWLは接地電位GNDから電位Vppに変化する。電位VZBITが電源電位Vccから下降し始め、センスアンプにより微小の電位変化が検出/増幅される。さらに時刻T6において電位VBIT,電位VZBITはそれぞれ電源電位Vcc,接地電位GNDに等しくなる。時刻T5から時刻T6までの期間がデータ読出および書戻しを含めた期間(読出期間)である。なお、以後ではデータ読出および書戻しの両方の動作を含めた動作を「データ読出」と称する。
図6は、読出期間中に外部アドレス変化が発生した場合において図5に示す各信号の変化を示す図である。図6は図5と対比される図である。
図6を参照して、時刻T1〜時刻T6は、図5に示す時刻T1〜時刻T6にそれぞれ対応する。時刻T1〜時刻T6の期間には図5に示す基本動作が行なわれるので、各信号の変化は図5において対応する各信号の変化と同様である。よって以後の説明は繰り返さない。
図6では時刻T51において外部アドレス信号A0が変化することを示す。時刻T51から時刻T52の期間、信号ZRATOR0はLレベルとなる。信号ZRATOR0がLレベルである期間は、ワード線WLが活性化されている時刻T5〜時刻T6に含まれる。
信号ZRATOR0がLレベルに変化したことに応じ、信号GATDは時刻T51から時刻T52の期間、Hレベルとなる。時刻T51における信号GATDの立ち上がりに応じて信号RXTMが立ち下がると、上述の「基本動作」が繰り返される。よって時刻T6から時刻T11における各信号の変化は時刻T1〜時刻T6の期間における信号の変化と同様であるので以後の説明は繰り返さない。なお、時刻T10から時刻T11の期間が読出期間である。
なお、非同期式の半導体記憶装置の場合、外部アドレスを変化させるタイミングを任意に設定できる。ワード線の活性化期間中に外部アドレスの次の変化に応じて信号GATDを発生させることによって、アクセス遅延を防ぐことができる。
図7は、図1の半導体記憶装置1の各信号の変化を示す図である。なお図7は図6に信号DIFA0,COMPENB,ZRATORL0の波形を追加した図である。
図7を参照して、時刻T1〜時刻T11は図6に示す時刻T1〜時刻T11にそれぞれ対応する。時刻T1において、たとえば外部アドレスにノイズが入力されることにより外部アドレスが変化する。なお時刻T1において信号ZRATOR0が立ち下がるが、この変化は時刻T1以前に外部アドレスが正常に変化したことに応じた変化である。
時刻T3において外部アドレス信号のラッチが完了する。外部アドレス信号A0とラッチアドレス信号LA0とが異なることによって、信号DIFA0が立ち上がる。
時刻T5において、信号RXTMの立ち上がりに応じ、期間設定回路44から出力される信号COMPENBが立ち上がる。信号COMPENBがHレベルである時刻T5〜時刻T52までの期間が比較結果(信号DIFA0)の有効期間である。図7に示すようにこの有効期間はワード線が活性化されている期間である時刻T5〜時刻T6の読出期間に含まれる。
信号COMPENB,DIFA0がともにHレベルである場合、信号ZRATORL0が時刻T5において立ち下がる。信号ZRATORL0の立ち下がりに応じて信号GATDが立ち上がる。また、時刻T52において信号COMPENBが立ち下がると信号ZRATORL0が立ち上がる。信号ZRATORL0の立ち上がりに応じて信号GATDが立ち下がる。
図7は信号GATDが発生するタイミングが図6と同様であることを示す。よって時刻T1〜時刻T11の期間における各信号の変化は、図6の時刻T1〜時刻T11の期間における各信号の変化と同様である。
このように、半導体記憶装置1がワード線活性化期間中に、外部アドレスとラッチアドレスとの比較結果が有効となり、外部アドレスとラッチアドレスとが異なる場合にはワード線活性化期間中に信号GATDが発生する。よって、半導体記憶装置1はアクセス遅延を防ぐことが可能になる。
また、外部アドレスの変化に応じて信号GATDが発生するので、外部アドレスが正常に切換わる場合にも、アクセス遅延を生じさせずにデータ読出を行なうことが可能になる。
なお、時刻T5〜時刻T6の間の読出期間では誤ってラッチしたアドレスによって指定されるメモリセルからデータが読出され、時刻T10〜時刻T11の間の読出期間では正しいアドレスよって指定されるメモリセルからデータが読出される。ただしアクセスタイム内であれば、このように2回データが読み出されたとしても正しいデータが最終的に読出されれば、誤読出し等の問題が生じない。よって、半導体記憶装置1は誤動作を防ぐことができる。
さらに図7では、時刻T1における外部アドレスの変化が正規の変化である場合における各信号の変化および電位VWL,VBIT,VZBITの変化を破線で示す。この場合には時刻T5〜時刻T52の期間に信号GATDが発生しない。よって各信号の波形は図5の時刻T1から時刻T6の期間における各信号の波形と等しくなる。
続いて、半導体記憶装置1のうち、特に図5〜図7に示す動作に関する構成要素について説明する。
図8は、基本動作を行なうためのアドレスラッチ回路、ATD発生回路、アドレス活性化回路の構成を示す図である。図8を参照して、外部アドレス信号A0〜Anのそれぞれに対応してアドレスラッチ回路201〜20n、ATD発生回路211〜21n,アドレス活性化回路231〜23nが設けられる。なお、アドレスラッチ回路201〜20nは図1のアドレスラッチ回路20に含まれる。ATD発生回路211〜21nは図1のATD発生回路21に含まれる。アドレス活性化回路231〜23nは図1のアドレス活性化回路23に含まれる。
アドレスラッチ回路201〜20nは互いに同じ構成を有し、外部アドレス信号A0〜Anをそれぞれ受けてラッチアドレス信号LA0〜LAnをそれぞれ出力する。代表的にアドレスラッチ回路201の構成を説明する。
アドレスラッチ回路201は、信号RALを受けるインバータINV1と、信号RALがLレベルの間、入力される外部アドレス信号A0を反転出力するクロックドインバータCINV1と、クロックドインバータCINV1からの入力を反転させてラッチアドレス信号LA0を出力するインバータINV2と、信号RALがHレベルの間導通し、入力されるラッチアドレス信号LA0を反転させてインバータINV2に与えるクロックドインバータCINV2とを含む。
ATD発生回路211〜21nは外部アドレス信号A0〜Anをそれぞれ受け、入力される外部アドレス信号の変化を検知して信号ZRATOR0〜ZRATORnをそれぞれ出力する。
アドレス活性化回路231〜23nは互いに同じ構成を有し、ラッチアドレス信号LA0〜LAnをそれぞれ受けて内部アドレス信号RA0,ZRA0〜RAn,ZRAnをそれぞれ出力する。代表的にアドレス活性化回路231の構成を説明する。アドレス活性化回路231は、直列に接続されてラッチアドレス信号LA0を受けるインバータINV3,INV4と、直列に接続されてラッチアドレス信号LA0を受けるインバータINV5〜INV7と、インバータINV4の出力と信号RADEとを受けるNAND回路NA1と、インバータINV7の出力と信号RADEとを受けるNAND回路NA2と、NAND回路NA1の出力を反転して内部アドレス信号RA0を出力するインバータINV8と、NAND回路NA2の出力を反転して内部アドレス信号ZRA0を出力するインバータINV9とを含む。
ATD集合回路46はたとえばNAND回路により構成され、信号ZRATOR0〜ZRATORnを受けて信号GATDを発生する。
図8に示す構成の場合、外部アドレス信号の変化に応じて信号GATDが発生するので、アクセス遅延を防ぐことができる。しかし、外部アドレス信号にノイズが入力された場合、信号GATDが発生するとともにアドレスラッチ回路が誤ラッチを起こすことによって誤動作が生じる可能性がある。
このような問題を改善するため、たとえば外部アドレス信号の変化から一定期間後を起点とし、書戻しが完了するまで外部アドレスの入力を遮断することが考えられる。以下にこのような方法を実現するための検討例について説明する。
図9は、外部アドレス信号の変化から一定期間後に外部アドレスをラッチする検討例の構成を示す図である。図9を参照して、アドレスマスク回路401〜40nがアドレスラッチ回路201〜20nのそれぞれの前段に設けられる点で図8に示す構成と異なる。なお、図9の他の部分の構成は図8の対応する部分と同様であるので以後の説明は繰り返さない。各アドレスマスク回路は図8のアドレスラッチ回路201と同様の構成を有する。
アドレスマスク回路401は信号AMASKがLレベルの場合に外部アドレス信号A0を取り込み、信号AMASKがHレベルの場合に外部アドレス信号A0をラッチする。アドレスマスク回路401によりラッチされたアドレス信号を図9ではマスクアドレス信号INTA0と示す。次にアドレスラッチ回路201は信号RALに応じてマスクアドレス信号INTA0を取り込む。以後の動作は、上述したアドレスラッチ回路201の動作と同様である。信号AMASKはたとえば制御回路40(ワード線活性化制御回路41)から送られる。
この場合、書戻しが完了してアドレスマスク回路401〜40nが開放されたときに外部アドレス信号A0〜Anと、マスクアドレス信号INTA0〜INTAnとに違いが生じると信号ZRATOR0〜ZRATORnのいずれかが発生する。アドレスマスク回路401〜40nが外部アドレス信号A0〜Anの入力を遮断している期間には外部アドレス信号にノイズが入力されても誤ラッチは生じない。
しかし、図9に示す構成ではマスクアドレス信号とラッチアドレス信号とが異ならないよう、信号AMASKにより外部アドレス信号の入力を遮断させてから十分な期間後に信号RALをHレベルに設定してマスクアドレス信号をラッチする必要があるのでワード線の活性化が遅延する。また、信号ZRATOR0〜ZRATORnのいずれかが発生するまで再アクセスができないためアクセス遅延が生じる。
図10は、図1の半導体記憶装置1のアドレス比較回路22、期間設定回路44、アドレス変化検知回路45の構成を示す図である。図10を参照して、外部アドレス信号A0〜Anとラッチアドレス信号LA0〜LAnとをそれぞれ比較するためのEXOR回路221〜22nが設けられる。EXOR回路221〜22nのそれぞれから信号DIFA0〜DIFAnが出力される。EXOR回路221〜22nは図1のアドレス比較回路22に含まれる。たとえば外部アドレス信号A0とラッチアドレス信号LA0とが異なる場合に信号DIFA0がHレベルに変化する。
期間設定回路44は信号RXTMを受けて、信号COMPENBを出力する。期間設定回路44は信号RXTMの立ち上がりのみを遅延させ、立ち下がりを遅延させない遅延回路RD1と、遅延回路RD1の出力を反転させるインバータINVAと、信号RXTMおよびインバータINVAの出力を受けるNAND回路NA3と、NAND回路NA3の出力を反転させて信号COMPENBを出力するインバータINVBとを含む。
アドレス変化検知回路45はNAND回路N11〜N1nを含む。NAND回路N11〜N1nは信号COMPENBを受ける。NAND回路N11〜N1nは信号DIFA0〜信号DIFAnのそれぞれに応じ、信号ZRATORL0〜ZRATORLnを出力する。
ATD集合回路46はアドレス変化検知回路45から出力される信号ZRATORL0〜ZRATORLn,ATD発生回路211〜21nからそれぞれ出力される信号ZRATOR0〜ZRATORnのいずれかがLレベルに変化すると信号GATDを出力する。
なお、図10に示す他の回路ブロックの構成は図8において対応する各回路ブロックの構成と同様であるので以後の説明は繰り返さない。
図11は、図1のワード線活性化制御回路41の構成の一例を示す図である。図11を参照して、ワード線活性化制御回路41はブロックBLK1〜BLK7を含む。図11において「RD」と示されるブロックは、信号の立ち上がりのみを遅延させ、立ち下がりを遅延させない遅延回路であり、「DL」と示されるブロックは入力信号を全体的に遅延させる遅延回路である。
ブロックBLK1は信号GATD、チップイネーブル信号INTZCE、信号RXTMに応じ、信号MATDを出力する。信号MATDはワード線活性化制御回路41の内部で処理を行なう際に動作タイミングを決定する信号である。
ブロックBLK1はNOR回路NR11〜NR13、インバータINV11〜INV13、NAND回路NA11、遅延回路RD11を含む。
NOR回路NR11は信号GATD、チップイネーブル信号INTZCEおよびNOR回路NR12の出力を受ける。インバータINV11はNOR回路NR11の出力を反転させ、信号MATDを出力する。インバータINV12は信号MATDを反転させる。NOR回路NR13はインバータINV12の出力と信号RXTMとを受ける。遅延回路RD11はNOR回路NR13の出力の立ち上がりを遅延させる。NAND回路NA11はNOR回路NR13の出力と遅延回路RD11の出力とを受ける。インバータINV13はNAND回路NA11の出力を反転させる。NOR回路NR12はNOR回路NR11の出力とインバータINV13の出力とを受ける。
ブロックBLK2は、信号MATDを反転させた信号(インバータINV12の出力)、信号ZEQSTART,ZNEXTWLを受け、信号ZATD,EQ0,ZATD_F,REQWLを出力する。信号ZNEXTWLは次に選択されるワード線を活性化することを要求する信号である。信号ZATD、EQ0、ZATD_Fの各々は信号MATDを遅延させた信号である。信号REQWLはワード線の活性化を要求する信号である。なおこれらの信号はワード線活性化制御回路41の内部で用いられる。
ブロックBLK2は遅延回路RD21,RD22,D21,D22と、NAND回路NA21〜NA25と、インバータINV21〜INV25と、NOR回路NR21とを含む。
遅延回路RD21はインバータINV12の出力の立ち上がりを遅延させる。NAND回路NA21はインバータINV12の出力と遅延回路RD21の出力を受ける。インバータINV21はNAND回路NA21の出力を反転させる。インバータINV22,INV23は直列に接続され、インバータINV22がインバータINV21の出力を受けるとインバータINV23は信号ZATDを出力する。遅延回路D21、D22は信号ZATDを遅延させて信号ZATD_Fを出力する。インバータINV24は遅延回路D21の出力を反転させて信号EQ0を出力する。
NAND回路NA22はインバータINV21の出力とNAND回路NA23の出力とを受ける。NAND回路NA23はNAND回路NA22の出力と信号ZEQSTARTとを受ける。インバータINV25はNAND回路NA22の出力を反転させる。遅延回路RD22はインバータINV25の出力の立ち上がりを遅延させる。NAND回路NA24はインバータINV21の出力と遅延回路RD22の出力とNAND回路NA25の出力とを受ける。NAND回路NA25は信号NEXTWLとNAND回路NA24の出力とを受ける。NOR回路NR21は信号MATDとNAND回路NA24の出力とを受けて信号REQWLを出力する。
ブロックBLK3は信号REQWLと信号REWRITEとに応じて信号RXTMを出力する。信号REWRITEは書戻し期間を設定する信号である。
ブロックBLK3はNOR回路NR31,NR32と、NAND回路NA31,NA32と、インバータINV31,INV32とを含む。NOR回路NR31は信号REQWLとNOR回路NR32の出力とを受ける。NOR回路NR32は信号REWRITEとNOR回路NR31の出力とを受ける。NAND回路NA31はNOR回路NR31の出力とNAND回路NA32の出力とを受ける。NAND回路NA32はNOR回路NR32の出力とNAND回路NA31の出力とを受ける。インバータINV31,INV32は直列に接続され、インバータINV31がNAND回路NA31の出力を受けると、インバータINV32から信号RXTMが出力される。
ブロックBLK4はブロックBLK3から受ける信号RXTMに応じて信号ZEQSTARTを出力する。ブロックBLK4は信号RXTMを反転させるインバータINV41と、インバータINV41の立ち上がりを遅延させる遅延回路RD41と、インバータINV41の出力と遅延回路RD41の出力とを受けて信号ZEQSTARTを出力するNAND回路NA41とを含む。
ブロックBLK5は信号ZEQSTART,EQ0に応じて信号ZEQEND、ZNEXTWLを出力する。ブロックBLK5はインバータINV51〜INV57、遅延回路RD51〜RD55、NAND回路NA51〜NA55、NOR回路NR51を含む。
インバータINV51は信号ZEQSTARTを反転させる。遅延回路RD51はインバータINV51の立ち上がりを遅延させる。NAND回路NA51は遅延回路RD51と、インバータINV51の出力とを受ける。インバータINV52はNAND回路NA51の出力を反転させる。インバータINV53は信号EQ0を反転させる。NAND回路NA52はインバータINV52の出力とインバータINV53の出力とを受ける。インバータINV54はNAND回路NA52の出力を反転させる。遅延回路RD52はインバータINV54の立ち上がりを遅延させる。NOR回路NR51は一方端に遅延回路RD52の出力を受け、他方端に接地電位を受ける。
遅延回路RD53はNOR回路NR51の出力の立ち上がりを遅延させる。NAND回路NA53はNOR回路NR51の出力と遅延回路RD53の出力とを受ける。インバータINV55はNAND回路NA53の出力を反転させる。
遅延回路RD54はインバータINV55の出力の立ち上がりを遅延させる。NAND回路NA54はNOR回路NR51の出力と遅延回路RD54の出力とを受ける。インバータINV56,INV57はNAND回路NA54の出力に直列に接続され、信号ZEQENDを出力する。
遅延回路RD55はインバータINV56の出力の立ち上がりを遅延させる。NAND回路NA55はNOR回路NR51の出力と遅延回路RD55の出力とを受ける。NAND回路NA55からは信号ZNEXTWLが出力される。
ブロックBLK6は信号RXTMに応じて信号REWRITEを出力する。ブロックBLK6は遅延回路RD61〜RD63、インバータINV61,INV62、NAND回路NA61、NOR回路NR61を含む。
遅延回路RD61はインバータINV41の出力の立ち上がりを遅延させる。NAND回路NA61はインバータINV41の出力と遅延回路RD61の出力とを受ける。遅延回路RD62,RD63はNAND回路NA61の出力の立ち上がりを遅延させる。インバータINV61は信号RXTMを反転させる。インバータINV62は遅延回路RD63の出力を反転させる。NOR回路NR61はインバータINV61,INV62の出力に応じて信号REWRITEを出力する。
ブロックBLK7は信号RXTM,ZATD_F,EQ0に応じて信号RAL,RADEを出力する。ブロックBLK7はインバータINV71〜INV74、遅延回路D71,RD71,RD72、NAND回路NA71〜NA74を含む。
インバータINV71は信号RXTMを反転させる。遅延回路D71はインバータINV71の出力を遅延させる。遅延回路RD71は遅延回路D71の出力の立ち上がりを遅延させる。NAND回路NA71は遅延回路D71の出力と遅延回路RD71の出力とを受ける。インバータINV72はNAND回路NA71の出力を反転させる。
インバータINV73は信号EQ0を反転させる。NAND回路NA72は信号ZATD_FとインバータINV73の出力とを受ける。NAND回路NA73はインバータINV72の出力とNAND回路NA72の出力とを受けて信号RALを出力する。
遅延回路RD72は信号RALの立ち上がりを遅延させる。NAND回路NA74は信号RALと遅延回路RD72の出力とを受ける。インバータINV74はNAND回路NA74の出力を反転させて信号RADEを出力する。
次に、図11に示すワード線活性化制御回路41の動作の詳細を説明する。
図12は、基本動作におけるワード線活性化制御回路41の各信号の変化を示す図である。図12を参照して、図5に示す信号に加えて、信号MATD、REQWL,REWRITE,ZNEXTWL,ZATD,EQ0,ZATD_F,RADEが示される。時刻T1〜時刻T6は図5の時刻T1〜時刻T6にそれぞれ対応する。なお、以下では主にワード線活性化制御回路41の内部に用いられる信号の変化について説明する。
時刻T1において信号GATDの立ち上がりに応じ、信号RXTMが立ち下がる。この変化は信号GATDの立ち上がりに応じて信号MATD,REQWL,RXTMが順次変化することによる。信号GATDの立ち上がりに応じて信号MATDが立ち上がる。信号MATDの立ち上がりに応じて信号REQWLが立ち下がる。
また、時刻T1において信号MATDが立ち上がると信号ZATD,EQ0,ZATD_Fが順次変化する。信号MATDの立ち上がりに応じて信号ZATDは立ち下がる。信号ZATDの立ち下がりに応じて信号EQ0が立ち上がる。信号EQ0の立ち上がりに応じて信号ZATD_Fが立ち下がる。
時刻T2では信号RXTMの立下りに応じて信号RALが立ち下がる。信号RALの立ち下がりに応じて信号RADEが立ち下がる。信号RADEがLレベルである期間はアドレス活性化回路23が動作しない期間である。
また、信号RXTMの立ち下がりに応じて信号REWRITEが立ち下がる。信号RXTMが立ち上がることによりワード線WLが活性化されてから読出期間が経過すると、信号REWRITEが立ち上がる。信号RXTMがHレベルであり、かつ、信号REWRITEがLレベルである期間(時刻T5〜時刻T6の期間)が読出期間である。
時刻T2において信号GATDが立ち下がると、時刻T3で信号RALが立ち上がる。この変化は、信号GATDの立ち下がりに応じて信号MATD,ZATD,EQ0、ZATD_F,RALが順次変化することによる。信号GATDの立ち下がりに応じて信号MATDが立ち下がる。信号MATDの立下りに応じて信号ZATDが立ち上がる。信号ZATDの立ち上がりに応じて信号EQ0が立ち下がる。
信号EQ0の立ち下がりに応じて信号ZATD_Fが立ち上がる。信号ZATD_Fの立ち上がりに応じて信号RALが立ち上がる。信号RALの立ち上がりに応じて信号RADEが立ち上がる。アドレス活性化回路23は信号RADEがHレベルに変化すると、ラッチアドレスに基づいて内部アドレス信号を生成する。
また、信号EQ0が立ち下がると、信号ZEQEND,ZNEXTWL,REQWL,RXTMが順次変化する。信号EQ0の立ち下がりに応じて信号ZEQENDが立ち下がる。信号ZEQENDの立ち下がりに応じて信号ZNEXTWLが立ち下がる。信号ZNEXTWLの立ち下がりに応じて信号REQWLが立ち上がる。信号REQWLの立ち上がりに応じて信号RXTMが立ち上がる。
時刻T5において信号RXTMが立ち上がると、時刻T6において信号REWRITEが立ち上がる。また、信号ZNEXTWLは信号ZEQENDの立ち上がりに応じて立ち上がる。
図13は、ワード線活性化期間中に信号GATDが発生したときのワード線活性化制御回路41の各信号の変化を示す図である。図13を参照して、時刻T1〜時刻T6における各信号の変化は図12における時刻T1〜時刻T6における各信号の変化と同様であるので以後の説明は繰り返さない。時刻T5においてZRATORL0がLレベルに変化することにより、信号GATDが立ち上がる。信号GATDの立ち上がりに応じ、信号MATDが立ち上がる。
この信号MATDの立ち上がりに応じ、時刻T5では信号REQWLが立ち下がり、時刻T6では信号REWRITEの立ち上がりに応じて信号RXTMが立ち下がる。信号RXTMが立ち下がった以後、各信号は時刻T1〜時刻T6における変化と同様の変化を時刻T6〜時刻T11において繰り返す。よって、時刻T6〜時刻T11における各信号の変化の説明は以後繰り返さない。
以上のように実施の形態1によれば、外部アドレス信号とラッチアドレス信号とを比較し、外部アドレスとラッチアドレス信号とが異なる場合にはワード線活性化期間内にATD信号を発生させて外部アドレスを再度ラッチすることにより、アクセス遅延を防ぐことができるとともに誤動作を防ぐことができる。
[実施の形態2]
実施の形態2の半導体記憶装置の全体構成は図1に示す半導体記憶装置1の構成と同様であるので以後の説明は繰り返さない。実施の形態2では実施の形態1よりも誤動作が生じる可能性を低くすることができる。
図14は、実施の形態2において、アドレス端子12に対するアドレスラッチ回路20、およびATD発生回路21の接続を説明する図である。図14を参照して、アドレスラッチ回路201〜20n(複数のラッチ部)のそれぞれの入力部に接続される複数の配線L1が設けられる。また、ATD発生回路211〜21n(複数の検知部)のそれぞれの入力部に接続される複数の配線L21および複数の配線L22が設けられる。各複数の配線L21は配線L1上のノードN1とノードN2とを接続する。各複数の配線L21はノードN2と各ATD発生回路の入力部とを接続する。なお、配線L1は本発明における「第1の配線」に相当し、配線L21,L22はは本発明における「第2の配線」に相当する。配線L1においてノードN1からアドレスラッチ回路までの配線L12の長さは配線L21,L22の長さの合計に等しい。
以下、アドレスラッチ回路201およびATD発生回路211を例に実施の形態2による効果について説明する。入力端子からノードN1までの配線L11はアドレスラッチ回路201とATD発生回路211とに共用される。配線L11の寄生抵抗RP1,寄生容量CP11,CP12により、外部アドレス信号A0が減衰したとしてもこの影響は無視できる。
しかしながら、配線L12に生じる寄生抵抗RP2および寄生容量CP21,CP22と、配線L21およびL22に生じる寄生抵抗RP3および寄生容量CP31,CP32とが異なる場合、アドレス端子12からアドレスラッチ回路20の入力部までの入力信号の減衰度と、アドレス端子12からATD発生回路21の入力部までの入力信号の減衰度とが異なる。このため外部アドレスにノイズが入力されると各回路の入力部における入力信号のレベルに違いが生じることにより、誤動作が生じる可能性が高くなる。
配線L12の長さが配線L21および配線L22の長さの合計に等しくなるようこれらの配線を形成することにより、寄生抵抗RP2と寄生抵抗RP3とをほぼ等しくさせるとともに、寄生容量CP21,CP22の容量値のそれぞれを寄生容量CP31,CP32の容量値とほぼ等しくさせることによって、アドレスラッチ回路201の入力信号とATD発生回路211の入力信号とが互いに等しいレベルになるので誤動作を発生する可能性を低くすることができる。
なお、配線L11,L12,L21,L22は互いに同一の配線層に形成される金属配線であってもよいし、多層配線であってもよい。多層配線である場合には各配線層における長さが等しくなるように配線L12,L21,L22が形成される。
なお、寄生抵抗RP2,RP3や寄生容量CP21,CP22,CP31,CP32をできるだけ小さくするため、たとえば配線L12の長さ(配線L21と配線L22とを合わせた長さ)は配線L11の長さあるいはノードN2からアドレス比較回路22までの配線L4の長さよりも短いことが好ましい。
以上のように実施の形態2によれば、アドレス端子からアドレスラッチ回路までの配線の長さとアドレス端子12からATD発生回路21までの配線の長さとを等しくさせることにより、実施の形態1よりも誤動作を発生させる可能性を下げることが可能になる。
なお、実施の形態1,2では本発明の半導体記憶装置の一例として非同期式のSRAMを示した。ただし本発明は読出後にデータを再書込みする非同期式の半導体記憶装置に適用が可能である。よって、本発明は、たとえば内部のメモリセルとしてはDRAM(Dynamic Random Access Memory)セルが用いられ、入力される制御信号およびアドレス信号などを規定する外部インタフェースとしては、クロックに同期しない非同期のインタフェースが用いられる擬似SRAM等にも適用できる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 半導体記憶装置、12 アドレス端子、16 制御信号端子、18 データ入出力端子、20 アドレスラッチ回路、21 ATD発生回路、22 アドレス比較回路、23 アドレス活性化回路、26 制御信号バッファ、28 データ入出力回路、30 行デコーダ、32 列デコーダ、34 センスアンプ/ライトドライバ、36 メモリセルアレイ、38 ビット線イコライズ回路、40 制御回路、41 ワード線活性化制御回路、42 SA/WD制御回路、43 データ入出力制御回路、44 期間設定回路、45 アドレス変化検知回路、46 ATD集合回路、110,112 PチャネルTFT、102〜108 NチャネルMOSトランジスタ、114,116 キャパシタ、118,120 記憶ノード、122 電源ノード、124 接地ノード、201〜20n アドレスラッチ回路、211〜21n ATD発生回路、221-22n EXOR回路、231〜23n アドレス活性化回路、401〜40n アドレスマスク回路、BIT,/BIT ビット線、BLK1〜BLK7 ブロック、BLP ビット線対、C1,C2 曲線、CINV1,CINV2 クロックドインバータ、CP セルプレート、CP11,CP12,CP21,CP22,CP31,CP32 寄生容量、INV1〜INV74,INVA,INVB インバータ、L1,L11,L12,L21,L22,L4 配線、MC メモリセル、N1,N2 ノード、N11〜N1n NAND回路、NA1〜NA74 NAND回路、NR11〜NR61 NOR回路、RD1〜RD72,D21,D22 遅延回路、RP1〜RP3 寄生抵抗、WL ワード線。